CN113454780B - 三维存储器器件及其形成方法 - Google Patents

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Abstract

一种三维(3D)存储器器件包括掺杂半导体层、堆叠层结构和沟道结构。堆叠层结构包括形成在掺杂半导体层上的交错的导电层和电介质层。导电层包括漏极选择栅极线和多条字线。沟道结构沿着第一方向延伸穿过堆叠层结构，并且与掺杂半导体层接触。漏极选择栅极线包括与沟道结构接触的第一电介质层以及与第一电介质层接触的第一多晶硅层。

Description

三维存储器器件及其形成方法
背景技术
本公开涉及存储器器件和用于形成存储器器件的方法，并且更特别地，涉及三维(3D)存储器器件和用于形成3D存储器器件的方法。
通过改进工艺技术、电路设计、编程算法和制造工艺将平面半导体器件(例如，存储器单元)缩放到更小的尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得具有挑战并且成本高昂。3D半导体器件架构可以解决一些平面半导体器件(例如，闪存存储器器件)中的密度限制。
3D半导体器件可以通过堆叠半导体晶片或管芯并且将它们垂直地互连来形成，使得所得结构充当单个器件，以用比常规的平面工艺降低的功率和更小的占用面积来实现性能提高。在用于堆叠半导体衬底的各种技术中，诸如混合键合的键合由于其形成高密度互连的能力而被认为是有前途的技术之一。
发明内容
在一个方面中，公开了一种3D存储器器件。3D存储器器件包括掺杂半导体层、堆叠层结构和沟道结构。堆叠层结构包括形成在掺杂半导体层上的交错的导电层和电介质层。导电层包括漏极选择栅极线和多条字线。
沟道结构沿着第一方向延伸穿过堆叠层结构，并且与掺杂半导体层接触。漏极选择栅极线包括与沟道结构接触的第一电介质层以及与第一电介质层接触的第一多晶硅层。
在另一方面中，公开了一种3D存储器器件。3D存储器器件包括掺杂半导体层、堆叠层结构和沟道结构。堆叠层结构包括形成在掺杂半导体层上的交错的导电层和电介质层。导电层包括源极选择栅极线和多条字线。沟道结构沿着第一方向延伸穿过堆叠层结构，并且与掺杂半导体层接触。源极选择栅极线包括与沟道结构接触的第一电介质层以及与第一电介质层接触的第一多晶硅层。
在又一方面中，公开了一种系统。系统包括被配置为存储数据的3D存储器器件以及存储器控制器。3D存储器器件包括掺杂半导体层、堆叠层结构和沟道结构。堆叠层结构包括形成在掺杂半导体层上的交错的导电层和电介质层。导电层包括源极选择栅极线、漏极选择栅极线和多条字线。沟道结构沿着第一方向延伸穿过堆叠层结构，并且与掺杂半导体层接触。漏极选择栅极线包括与沟道结构接触的第一电介质层以及与第一电介质层接触的第一多晶硅层。存储器控制器耦合到3D存储器器件，并且被配置为通过漏极选择栅极线控制沟道结构的操作。
在再一方面中，公开了一种系统。系统包括被配置为存储数据的3D存储器器件以及存储器控制器。3D存储器器件包括掺杂半导体层、堆叠层结构和沟道结构。堆叠层结构包括形成在掺杂半导体层上的交错的导电层和电介质层。导电层包括源极选择栅极线、漏极选择栅极线和多条字线。沟道结构沿着第一方向延伸穿过堆叠层结构，并且与掺杂半导体层接触。源极选择栅极线包括与沟道结构接触的第一电介质层以及与第一电介质层接触的第一多晶硅层。存储器控制器耦合到3D存储器器件，并且被配置为通过源极选择栅极线控制沟道结构的操作。
在再一方面中，公开了一种用于形成3D存储器器件的方法。在掺杂半导体层上形成包括多对电介质层/牺牲层的电介质堆叠层。形成垂直地延伸穿过电介质堆叠层的沟道结构。形成在电介质堆叠层中垂直地延伸的第一缝隙，以去除最顶部牺牲层的部分。去除多对电介质层/牺牲层中的最顶部牺牲层，以在电介质堆叠层中形成第一腔体。去除暴露于第一腔体的沟道结构的侧壁的部分。在电介质堆叠层中的第一腔体中形成漏极选择栅极线。形成在电介质堆叠层中垂直地延伸的第二缝隙，以暴露掺杂半导体层。去除多对电介质层/牺牲层中的多个牺牲层，以在电介质堆叠层中形成多个第二腔体。在电介质堆叠层中的第二腔体中形成多条字线。
在再一方面中，公开了一种用于形成3D存储器器件的方法。在掺杂半导体层上形成包括多对电介质层/牺牲层的电介质堆叠层。形成垂直地延伸穿过电介质堆叠层的沟道结构。形成在电介质堆叠层中垂直地延伸的缝隙，以暴露掺杂半导体层。去除多对电介质层/牺牲层中的最底部牺牲层，以在电介质堆叠层中形成第一腔体。在电介质堆叠层中的第一腔体中形成源极选择栅极线。去除多对电介质层/牺牲层中的多个牺牲层，以在电介质堆叠层中形成多个第二腔体。在电介质堆叠层中的第二腔体中形成多条字线。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的示例性3D存储器器件的截面图。
图2-图20示出了根据本公开的一些方面的在制造工艺的不同阶段处的示例性3D存储器器件的截面图。
图21示出了根据本公开的一些方面的用于形成3D存储器器件的示例性方法的流程图。
图22示出了根据本公开的一些方面的用于形成3D存储器器件的另一示例性方法的流程图。
图23示出了根据本公开的一些方面的具有存储器器件的示例性系统的块图。
图24A示出了根据本公开的一些方面的具有存储器器件的示例性存储器卡的示图。
图24B示出了根据本公开的一些方面的具有存储器器件的示例性固态驱动器(SSD)的示图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。此外，本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且以在附图中未具体描绘的方式，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解，在本公开中的“在…上”、“在…上方”和“在…之上”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在…上方”或“在…之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括“在某物上方”或“在某物之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等的空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与(一个或多个)另一元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应地解释。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层结构或上层结构之上延伸，或者可以具有小于下层结构或上层结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于处于连续结构的顶表面与底表面之间的或处于连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线、和/或过孔触点)以及一个或多个电介质层。
如本文所用，术语“衬底”是指一种在其上添加后续材料层的材料。这种衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片的非导电材料制成。
如本文所用，术语“3D存储器器件”是指具有在横向定向的衬底上的垂直定向的存储器单元晶体管串(本文中又被称为“存储器串”)以使得存储器串在相对于衬底的垂直方向上延伸的半导体器件。如本文所用，术语“垂直/垂直地”标称地意味着垂直于衬底的横向表面。
在一些3D存储器器件(例如，3D NAND存储器器件)中，栅极电极的堆叠层可以布置在衬底之上，其中，多个半导体沟道穿过字线并且与字线相交，进入到注入的衬底中。一个或多个底部/下部栅极电极用作源极选择栅极线，其在一些情况下又被称为底部选择栅极(BSG)。一个或多个顶部/上部栅极电极用作漏极选择栅极线，其在一些情况下又被称为顶部选择栅极(TSG)。顶部/上部选择栅极电极与底部/下部栅极电极之间的栅极电极用作字线(WL)。字线与半导体沟道的相交形成存储器单元。
图1示出了根据本公开的一些方面的示例性3D存储器器件100的截面图。3D存储器器件100可以包括衬底102，衬底102是掺杂半导体层并且可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。在一些实施方式中，衬底102是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合被减薄的减薄衬底(例如，半导体层)。应当注意，在图1中包括x轴和y轴以进一步说明3D存储器器件100中的部件的空间关系。3D存储器器件100的衬底102包括在x方向(即，横向方向)上横向地延伸的两个横向表面(例如，顶表面和底表面)。如本文所用，当衬底(例如，衬底102)在y方向(即，垂直方向)上定位在3D存储器器件(例如，3D存储器器件100)的最低平面中时，在y方向上相对于3D存储器器件的衬底来确定3D存储器器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开中应用用于描述空间关系的相同概念。
3D存储器器件100可以是单片3D存储器器件的部分。术语“单片”意味着3D存储器器件的部件(例如，外围器件和存储器阵列器件)形成在单个衬底上。对于单片3D存储器器件，制造遇到由于外围器件处理和存储器阵列器件处理的卷积(convolution)而引起的附加限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受与已经形成或将要形成在同一衬底上的外围器件相关联的热预算约束。
替代地，3D存储器器件100可以是非单片3D存储器器件的部分，在非单片3D存储器器件中，部件(例如，外围器件和存储器阵列器件)可以分离地形成在不同的衬底上，并且然后例如以面对面方式键合。在一些实施方式中，存储器阵列器件衬底(例如，衬底102)保持为键合的非单片3D存储器器件的衬底，并且外围器件(例如，包括用于促进3D存储器器件100的操作的任何合适的数字、模拟和/或混合信号外围电路，例如，页缓冲器、解码器和锁存器；未示出)被翻转并且向下面向存储器阵列器件(例如，NAND存储器串)，以用于混合键合。应当理解，在一些实施方式中，存储器阵列器件衬底(例如，衬底102)被翻转并且向下面向外围器件(未示出)以用于混合键合，使得在键合的非单片3D存储器器件中，存储器阵列器件在外围器件上方。存储器阵列器件衬底(例如，衬底102)可以是减薄衬底(其不是键合的非单片3D存储器器件的衬底)，并且非单片3D存储器器件的后段制程(BEOL)互连可以形成在减薄的存储器阵列器件衬底的背侧上。
在一些实施方式中，3D存储器器件100是NAND闪存存储器器件，其中，存储器单元以NAND存储器串的阵列的形式提供，每个NAND存储器串在衬底102上方垂直地延伸。如图1中所示，3D存储器器件100可以包括形成在衬底102上的堆叠层结构104，并且NAND存储器串可以包括在y方向上垂直地延伸穿过堆叠层结构104的沟道结构112。堆叠层结构104包括交错的导电层和电介质层130，并且导电层可以包括至少一条源极选择栅极线106、多条字线108和至少一条漏极选择栅极线110。
沟道结构112可以包括填充有半导体材料(例如，作为半导体沟道120)和电介质材料(例如，作为存储器膜)的沟道孔。在一些实施方式中，半导体沟道120包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜是包括隧穿层118、存储层116(又被称为“电荷捕获层”)和阻挡层114的复合层。在一些实施方式中，沟道结构112的剩余空间可以部分地或者全部地填充有包括电介质材料(例如，氧化硅)的填充层122。沟道结构112可以具有圆柱形形状(例如，柱状形状)。根据一些实施方式，填充层122、半导体沟道120、隧穿层118、存储层116和阻挡层114以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层118可以包括氧化硅、氮氧化硅或其任何组合。存储层116可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层114可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施方式中，NAND存储器串还可以包括在沟道结构112下方的NAND存储器串的下部部分中(例如，在下端处)的沟道触点124(或者被称为半导体插塞)。如本文所用，当衬底102定位在3D存储器器件100的最低平面中时，部件(例如，NAND存储器串)的“上端”是在y方向上远离衬底102的端部，并且部件(例如，NAND存储器串)的“下端”是在y方向上接近衬底102的端部。沟道触点124可以包括在任何合适的方向上从衬底102外延生长的半导体材料，例如，硅。应当理解，在一些实施方式中，沟道触点124包括单晶硅，即与衬底102相同的材料。换句话说，沟道触点124可以包括与衬底102的材料相同的外延生长的半导体层。在一些实施方式中，沟道触点124的部分在衬底102的顶表面上方并且与半导体沟道120接触。沟道触点124可以用作由NAND存储器串的源极选择栅极控制的沟道。应当理解，在一些实施方式中，3D存储器器件100不包括沟道触点124。
在一些实施方式中，NAND存储器串还包括在NAND存储器串的上部部分中(例如，在上端处)的沟道插塞142。沟道插塞142可以与半导体沟道120的上端接触。沟道插塞142可以包括半导体材料(例如，多晶硅)。通过在3D存储器器件100的制造期间覆盖沟道结构112的上端，沟道插塞142可以用作蚀刻停止层，以防止蚀刻填充在沟道结构112中的电介质，例如，氧化硅和氮化硅。在一些实施例中，沟道插塞142还用作NAND存储器串的漏极。应当理解，在一些实施方式中，3D存储器器件100不包括沟道插塞142。
存储器阵列器件可以包括延伸穿过堆叠层结构104的NAND存储器串。堆叠层结构104可以包括交错的导电层和电介质层130，并且堆叠的导电/电介质层对又被称为存储器堆叠层。在一些实施方式中，焊盘氧化物层(未示出)形成在衬底102与堆叠层结构104之间。堆叠层结构104中的导电/电介质层对的数量确定3D存储器器件100中的存储器单元的数量。导电层可以包括至少一条源极选择栅极线106、多条字线108和至少一条漏极选择栅极线110。源极选择栅极线106可以是一个或多于一个的底部/下部导电层，并且可以用作源极选择栅极线，其在一些情况下又被称为底部选择栅极(BSG)。漏极选择栅极线110可以是一个或多于一个的顶部/上部导电层，并且可以用作漏极选择栅极线，其在一些情况下又被称为顶部选择栅极(TSG)。源极选择栅极线106与漏极选择栅极线110之间的导电层可以是字线108。
字线108可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层130可以包括电介质材料，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施方式中，存储器堆叠层104中的每条字线108用作NAND存储器串中的存储器单元的栅极导体。字线108可以横向地延伸，从而耦合多个存储器单元。在一些实施方式中，NAND存储器串中的存储器单元晶体管包括半导体沟道120、存储器膜(包括隧穿层118、存储层116和阻挡层114)、由钨制成的栅极导体136、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘合层134、由高k电介质材料制成的栅极电介质层132以及沟道结构112。如图1中所示，栅极电介质层132接触沟道结构112的阻挡层114。
漏极选择栅极线110可以包括电介质层126和多晶硅层128。如图1中所示，电介质层126直接接触沟道结构112。具体地，电介质层126直接接触沟道结构112的半导体沟道120。多晶硅层128位于电介质层126的内部并且与电介质层126接触。换句话说，漏极选择栅极线110的材料是多晶硅，其不同于字线108的材料。源极选择栅极线106可以包括电介质层138和多晶硅层140。如图1中所示，电介质层138直接接触沟道结构112。具体地，电介质层138直接接触沟道触点124。多晶硅层140位于电介质层138的内部并且与电介质层138接触。换句话说，源极选择栅极线106的材料是多晶硅，其不同于字线108的材料。
在漏极选择栅极线110或源极选择栅极线106由与字线108相同的材料(例如，W)形成的情形下，TSG晶体管或BSG晶体管的阈值电压(Vt)在一些工作模式中或在一些电压布置下可能具有移位。例如，如果在编程/擦除周期期间在高温下操作施加到NAND存储器串或存储器器件的高电压，则TSG晶体管或BSG晶体管的阈值电压(Vt)可能具有移位。通过使用多晶硅材料来形成漏极选择栅极线110或源极选择栅极线106，可以防止所引发的TSG晶体管或BSG晶体管的阈值电压(Vt)移位。在一些实施方式中，漏极选择栅极线110和源极选择栅极线106两者可以由多晶硅材料形成。在一些实施方式中，漏极选择栅极线110和源极选择栅极线106中的一者可以由多晶硅材料形成。
图2-图20示出了根据本公开的一些方面的在制造工艺的不同阶段处的3D存储器器件100的截面图。图21示出了根据本公开的一些方面的用于形成3D存储器器件100的示例性方法200的流程图。出于更好地描述本公开的目的，将一起讨论图2-图20中的3D存储器器件100的截面图与图21中的方法200。应当理解，方法200中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，一些操作可以同时地执行，或者以与图2-图20和图21中所示的不同的顺序执行。
如图2以及图21的操作202中所示，在衬底102上形成包括多对电介质层/牺牲层的电介质堆叠层103。在一些实施方式中，衬底102可以是掺杂半导体层。电介质层/牺牲层对包括在x方向上延伸的交错的电介质层130和牺牲层144。在一些实施方式中，每个电介质层130可以包括氧化硅层，并且每个牺牲层144可以包括氮化硅层。电介质堆叠层103可以由一种或多种薄膜沉积工艺形成，一种或多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施方式中，通过在衬底102上沉积电介质材料(例如，氧化硅)而在衬底102与电介质堆叠层103之间形成焊盘氧化物层(未示出)。
如图21的操作204中所示，形成在y方向上垂直地延伸穿过电介质堆叠层103的沟道结构112。在一些实施方式中，可以执行蚀刻工艺，以在电介质堆叠层103中形成垂直地延伸穿过交错的电介质层/牺牲层的沟道孔。
在一些实施方式中，用于形成沟道孔的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如，深反应离子蚀刻(DRIE)。在一些实施方式中，沟道孔还可以延伸到衬底102的顶部部分中。穿过电介质堆叠层103的蚀刻工艺可以不停止在衬底102的顶表面处，并且可以继续蚀刻衬底102的部分。在形成沟道孔之后，可以执行外延操作(例如，选择性外延生长操作)，以在沟道孔的底部上形成沟道触点124。沟道触点124(或者被称为半导体插塞)可以包括在任何合适的方向上从衬底102外延生长的半导体材料，例如，硅。然后，可以在沟道触点124上形成包括隧穿层118、存储层116和阻挡层114的存储器膜和半导体沟道120。
如图21的操作206中所示，形成在电介质堆叠层103中垂直地延伸的第一缝隙148，以去除牺牲层144中的最顶部层的部分。如图3中所示，在电介质堆叠层103上形成硬掩模146，并且然后如图4中所示，可以在硬掩模146和电介质堆叠层103中执行光刻工艺和蚀刻工艺，以形成第一缝隙148。取决于3D存储器器件100的TSG的设计，可以形成第一缝隙148以暴露牺牲层144中的最顶部的一个层或最顶部的多个层。在一些实施方式中，用于去除电介质堆叠层103的部分的蚀刻工艺可以包括交替地去除氧化硅层和氮化硅层的多种蚀刻工艺。
如图5以及图21的操作208中所示，去除牺牲层144中的最顶部层，以在电介质堆叠层103中形成腔体150。在一些实施方式中，牺牲层144中的最顶部层是氮化硅层，并且可以通过湿法蚀刻、干法蚀刻或其他合适的工艺去除。然后，如图6以及图21的操作210中所示，去除沟道结构112的侧壁的部分。具体地，去除暴露于腔体150的沟道结构112的侧壁上的存储器膜部分(包括隧穿层118、存储层116和阻挡层114)，直到暴露半导体沟道120。在一些实施方式中，暴露于腔体150的沟道结构112的侧壁上的隧穿层118、存储层116和阻挡层114可以通过湿法蚀刻、干法蚀刻或其他合适的工艺去除。在操作210之后，去除硬掩模146。
如图7以及图21的操作212中所示，在电介质堆叠层103中的腔体150中形成漏极选择栅极线110。在一些实施方式中，漏极选择栅极线110的形成可以包括首先在腔体150和第一缝隙148的侧壁上形成电介质层126。电介质层126直接接触半导体沟道120。在一些实施方式中，电介质层126可以包括氧化硅，并且可以通过ALD、PVD、CVD或者其他合适的工艺形成。在一些实施方式中，电介质层126可以包括氮化硅、高k电介质材料或者其他合适的材料。然后，在腔体150和第一缝隙148中的电介质层126上形成多晶硅层128。例如，多晶硅层128可以通过大气压CVD(APCVD)工艺形成，以形成原位n+掺杂多晶硅。
在图21的操作214中，形成在电介质堆叠层103中垂直地延伸的第二缝隙152，以暴露衬底102。如图8-图14中所示，在一些实施方式中，第二缝隙152的形成可以包括多个蚀刻和光刻操作。如图8中所示，首先去除第一缝隙148的侧壁上和电介质堆叠层103上的电介质层126和多晶硅128。在去除电介质层126和多晶硅128之后，形成第二缝隙152。出于更好地描述本公开的目的，第二缝隙152在此用于描述在去除电介质层126和多晶硅128之后的开口，并且可以在后续操作中使第二缝隙152延伸。然后，如图9中所示，在第二缝隙152的底部和侧壁上形成间隔体硬掩模154。如图10中所示，然后去除第二缝隙152的底部上的间隔体硬掩模154。
如图11中所示，执行另一蚀刻工艺，以去除在漏极选择栅极线110之下的交错的电介质层/牺牲层的部分，直到最底部牺牲层156上方的电介质层为止。第二缝隙152的侧壁上的间隔体硬掩模154可以在蚀刻工艺期间保护漏极选择栅极线110，并且在蚀刻工艺之后使第二缝隙152延伸。在一些实施方式中，用于去除交错的电介质层/牺牲层的部分的蚀刻工艺可以包括交替地去除氧化硅层和氮化硅层的多种蚀刻工艺。暴露的牺牲层144是将在后续操作中被去除并且由字线替换的层。如图12中所示，可以在第二缝隙152的底部和侧壁上形成另一间隔体硬掩模158。如图13中所示，去除第二缝隙152的底部上的间隔体硬掩模158的部分。
如图14中所示，可以执行另一蚀刻工艺，以去除牺牲层156和在牺牲层156上方的电介质层的部分，直到暴露衬底102。间隔体硬掩模154和间隔体硬掩模158可以在蚀刻工艺期间保护漏极选择栅极线110和交错的电介质层/牺牲层。在一些实施方式中，用于去除牺牲层156和在牺牲层156上方的电介质层的部分的蚀刻工艺可以包括交替地去除氧化硅层和氮化硅层的多种蚀刻工艺。
如图15中所示，去除牺牲层156，以在电介质堆叠层103中形成腔体160，以暴露沟道触点124。在一些实施方式中，牺牲层156是氮化硅层，并且可以通过湿法蚀刻、干法蚀刻或其他合适的工艺去除。如图16中所示，然后，在电介质堆叠层103中的腔体160中形成源极选择栅极线106。在一些实施方式中，源极选择栅极线106的形成可以包括首先在腔体160的侧壁上形成电介质层138。电介质层138直接接触沟道触点124。在一些实施方式中，电介质层138可以包括氧化硅，并且可以通过ALD、PVD、CVD或其他合适的工艺形成。在一些实施方式中，电介质层138可以包括氮化硅、高k电介质材料或其他合适的材料。然后，在腔体160中的电介质层138上形成多晶硅层140。例如，多晶硅层140可以通过APCVD工艺形成，以形成原位n+掺杂多晶硅。然后，如图17中所示，去除间隔体硬掩模154和间隔体硬掩模158。
如图18以及图21的操作216中所示，去除电介质层/牺牲层对中的牺牲层144，以在电介质堆叠层103中形成多个腔体162。在一些实施方式中，牺牲层144是氮化硅层，并且可以通过湿法蚀刻、干法蚀刻或其他合适的工艺去除，以形成腔体162。
如图19以及图21的操作218中所示，在电介质堆叠层103中的腔体162中形成字线108。在一些实施方式中，字线108的形成可以包括在腔体162的侧壁上形成栅极电介质层132，在栅极电介质层132上形成粘合层134，并且然后在栅极电介质层132上形成填充腔体162的栅极导体136。栅极电介质层132可以包括但不限于氧化铝(AlO)、高k电介质材料或其他合适的材料。在一些实施方式中，栅极电介质层132可以通过ALD、PVD、CVD或其他合适的工艺形成。粘合层134可以包括但不限于Ti/TiN或Ta/TaN。在一些实施方式中，粘合层134可以通过ALD、PVD、CVD或其他合适的工艺形成。栅极导体136可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，栅极导体136可以通过ALD、PVD、CVD或其他合适的工艺形成。
如图20中所示，然后形成栅极线缝隙164，以填充在第二缝隙152中。在一些实施方式中，栅极线缝隙164的形成可以包括在第二缝隙152的侧壁上形成电介质间隔体层，在电介质间隔体层上形成粘合层，在粘合层上形成多晶硅层，以及在多晶硅层的顶部上形成钨插塞。
通过使用多晶硅材料来形成漏极选择栅极线110或源极选择栅极线106，可以防止所引发的TSG晶体管或BSG晶体管的阈值电压(Vt)移位。在一些实施方式中，漏极选择栅极线110和源极选择栅极线106两者可以由多晶硅材料形成。在一些实施方式中，漏极选择栅极线110和源极选择栅极线106中的一者可以由多晶硅材料形成。
图22示出了根据本公开的一些方面的用于形成3D存储器器件的另一示例性方法300的流程图。方法300描述了通过多晶硅材料形成源极选择栅极线106的操作。如图22的操作302以及图2中所示，在衬底102上形成包括多对电介质层/牺牲层(包括电介质层130和牺牲层144)的电介质堆叠层103。然后，如图22的操作304以及图2中所示，形成垂直地延伸穿过电介质堆叠层103的沟道结构112。
如图22的操作306中所示，形成在电介质堆叠层103中垂直地延伸的缝隙，以暴露衬底102。在方法300中，因为在3D存储器器件中仅形成源极选择栅极线106，所以可以部分地或可选地执行图3-图14中描述的操作，以形成暴露衬底102的第二缝隙152。然后，如图15以及图22的操作308中所示，去除多对电介质层/牺牲层中的最底部牺牲层156，以在电介质堆叠层103中形成腔体160。然后，如图16以及图22的操作310中所示，在电介质堆叠层103中的腔体160中形成源极选择栅极线106。如图17-图18以及图22的操作312中所示，去除多对电介质层/牺牲层中的牺牲层144，以在电介质堆叠层103中形成多个腔体162。然后，如图19以及图22的操作314中所示，在电介质堆叠103中的腔体162中形成字线108。
图23示出了根据本公开的一些方面的具有存储器器件的示例性系统400的块图。系统400可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图23中所示，系统400可以包括主机408和存储系统402，存储系统402具有一个或多个存储器器件404和存储器控制器406。主机408可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机408可以被配置为将数据发送到存储器器件404或从存储器器件404接收数据。
存储器器件404可以是本公开中公开的任何存储器器件。如上文详细公开的，存储器器件404(例如，NAND闪存存储器器件)可以在对位线放电的放电操作中具有受控且预定义的放电电流。根据一些实施方式，存储器控制器406耦合到存储器器件404和主机408，并且被配置为控制存储器器件404。存储器控制器406可以管理存储在存储器器件404中的数据，并且与主机408通信。例如，存储器控制器406可以耦合到存储器器件404(例如，上文描述的3D存储器器件100)，并且存储器控制器406可以被配置为通过漏极选择栅极线110和/或选择栅极线106来控制3D存储器器件100的沟道结构112的操作。通过使用多晶硅材料来形成3D存储器器件100中的漏极选择栅极线110和/或源极选择栅极线106，可以防止所引发的TSG晶体管或BSG晶体管的阈值电压(Vt)移位。因此，通过防止由所引发的阈值电压(Vt)移位导致的不可预测的故障，可以提高存储器器件404的可靠性。结果，可以提高系统400的性能。
在一些实施方式中，存储器控制器406被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器406被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储器阵列。存储器控制器406可以被配置为控制存储器器件404的操作，例如读取、擦除和编程操作。存储器控制器406还可以被配置为管理关于存储在或要存储在存储器器件404中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器406还被配置为处理关于从存储器器件404读取的或者被写入到存储器器件404的数据的纠错码(ECC)。存储器控制器406还可以执行任何其他合适的功能，例如，格式化存储器器件404。存储器控制器406可以根据特定通信协议与外部设备(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器406和一个或多个存储器器件404可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统402可以实施并且封装到不同类型的终端电子产品中。在如图24A中所示的一个示例中，存储器控制器406和单个存储器器件404可以集成到存储器卡502中。存储器卡502可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡502还可以包括将存储器卡502与主机(例如，图23中的主机408)耦合的存储器卡连接器504。在如图24B中所示的另一示例中，存储器控制器406和多个存储器器件404可以集成到SSD 506中。SSD 506还可以包括将SSD 506与主机(例如，图23中的主机408)耦合的SSD连接器508。在一些实施方式中，SSD506的存储容量和/或操作速度大于存储器卡502的存储容量和/或操作速度。
根据本公开的一个方面，公开了一种3D存储器器件。3D存储器器件包括掺杂半导体层、堆叠层结构和沟道结构。堆叠层结构包括形成在掺杂半导体层上的交错的导电层和电介质层。导电层包括漏极选择栅极线和多条字线。沟道结构沿着第一方向延伸穿过堆叠层结构，并且与掺杂半导体层接触。漏极选择栅极线包括与沟道结构接触的第一电介质层以及与第一电介质层接触的第一多晶硅层。
在一些实施方式中，沟道结构包括半导体沟道和存储器膜，存储器膜在半导体沟道之上。漏极选择栅极线的第一电介质层与半导体沟道直接接触。在一些实施方式中，存储器膜包括：隧穿层，隧穿层在半导体沟道之上；存储层，存储层在隧穿层之上；阻挡层，阻挡层在存储层之上。半导体沟道、隧穿层、存储层和阻挡层沿着垂直于第一方向的第二方向堆叠。在一些实施方式中，多条字线与阻挡层接触。
在一些实施方式中，多条字线中的每一条包括栅极电介质层、粘合层和导电层。栅极电介质层与阻挡层接触。在一些实施方式中，导电层还包括源极选择栅极线，并且源极选择栅极线包括与沟道结构接触的第二电介质层以及与第二电介质层接触的第二多晶硅层。在一些实施方式中，沟道结构还包括沟道触点，沟道触点形成在半导体沟道、隧穿层、存储层和阻挡层之下，并且与掺杂半导体层接触。源极选择栅极线与沟道触点直接接触。
根据本公开的另一方面，公开了一种3D存储器器件。3D存储器器件包括掺杂半导体层、堆叠层结构和沟道结构。堆叠层结构包括形成在掺杂半导体层上的交错的导电层和电介质层。导电层包括源极选择栅极线和多条字线。沟道结构沿着第一方向延伸穿过堆叠层结构，并且与掺杂半导体层接触。源极选择栅极线包括与沟道结构接触的第一电介质层以及与第一电介质层接触的第一多晶硅层。
在一些实施方式中，沟道结构包括形成在沟道结构的底部区域处的沟道触点。第一电介质层与沟道触点直接接触。在一些实施方式中，导电层还包括漏极选择栅极线，并且漏极选择栅极线包括与沟道结构接触的第二电介质层以及与第二电介质层接触的第二多晶硅层。
在一些实施方式中，沟道结构还包括：半导体沟道；隧穿层，隧穿层在半导体沟道之上；存储层，存储层在隧穿层之上；以及阻挡层，阻挡层在存储层之上。漏极选择栅极线的第二电介质层与半导体沟道直接接触。在一些实施方式中，半导体沟道、隧穿层、存储层和阻挡层沿着垂直于第一方向的第二方向堆叠。
根据本公开的又一方面，公开了一种系统。系统包括被配置为存储数据的3D存储器器件以及存储器控制器。3D存储器器件包括掺杂半导体层、堆叠层结构和沟道结构。堆叠层结构包括形成在掺杂半导体层上的交错的导电层和电介质层。导电层包括源极选择栅极线、漏极选择栅极线和多条字线。沟道结构沿着第一方向延伸穿过堆叠层结构，并且与掺杂半导体层接触。漏极选择栅极线包括与沟道结构接触的第一电介质层以及与第一电介质层接触的第一多晶硅层。存储器控制器耦合到3D存储器器件，并且被配置为通过漏极选择栅极线控制沟道结构的操作。
根据本公开的再一方面，公开了一种系统。系统包括被配置为存储数据的3D存储器器件以及存储器控制器。3D存储器器件包括掺杂半导体层、堆叠层结构和沟道结构。堆叠层结构包括形成在掺杂半导体层上的交错的导电层和电介质层。导电层包括源极选择栅极线、漏极选择栅极线和多条字线。沟道结构沿着第一方向延伸穿过堆叠层结构，并且与掺杂半导体层接触。源极选择栅极线包括与沟道结构接触的第一电介质层以及与第一电介质层接触的第一多晶硅层。存储器控制器耦合到3D存储器器件，并且被配置为通过源极选择栅极线控制沟道结构的操作。
根据本公开的再一方面，公开了一种用于形成3D存储器器件的方法。在掺杂半导体层上形成包括多对电介质层/牺牲层的电介质堆叠层。形成垂直地延伸穿过电介质堆叠层的沟道结构。形成在电介质堆叠层中垂直地延伸的第一缝隙，以去除最顶部牺牲层的部分。去除多对电介质层/牺牲层中的最顶部牺牲层，以在电介质堆叠层中形成第一腔体。去除暴露于第一腔体的沟道结构的侧壁的部分。在电介质堆叠层中的第一腔体中形成漏极选择栅极线。形成在电介质堆叠层中垂直地延伸的第二缝隙，以暴露掺杂半导体层。去除多对电介质层/牺牲层中的多个牺牲层，以在电介质堆叠层中形成多个第二腔体。在电介质堆叠层中的第二腔体中形成多条字线。
在一些实施方式中，去除多对电介质层/牺牲层中的最底部牺牲层，以在电介质堆叠层中形成第三腔体，并且在电介质堆叠层中的第三腔体中形成源极选择栅极线。在一些实施方式中，沟道结构包括半导体沟道、在半导体沟道之上的隧穿层、在隧穿层之上的存储层以及在存储层之上的阻挡层。
在一些实施方式中，去除暴露于第一腔体的沟道结构的阻挡层、存储层和隧穿层，并且暴露半导体沟道。在一些实施方式中，在第一腔体中形成与半导体沟道直接接触的漏极选择栅极线。在一些实施方式中，在第一腔体的侧壁上形成与半导体沟道直接接触的第一电介质层，并且在第一腔体中形成第一多晶硅层。
在一些实施方式中，使第一缝隙垂直地延伸，以形成暴露掺杂半导体层的第二缝隙。在一些实施方式中，沟道结构还包括形成在半导体沟道、隧穿层、存储层和阻挡层之下并且与掺杂半导体层接触的沟道触点。在一些实施方式中，在第三腔体的侧壁上形成与沟道触点接触的第二电介质层，并且在第三腔体中形成第二多晶硅层。
根据本公开的再一方面，公开了一种用于形成3D存储器器件的方法。在掺杂半导体层上形成包括多对电介质层/牺牲层的电介质堆叠层。形成垂直地延伸穿过电介质堆叠层的沟道结构。形成在电介质堆叠层中垂直地延伸的缝隙，以暴露掺杂半导体层。去除多对电介质层/牺牲层中的最底部牺牲层，以在电介质堆叠层中形成第一腔体。在电介质堆叠层中的第一腔体中形成源极选择栅极线。去除多对电介质层/牺牲层中的多个牺牲层，以在电介质堆叠层中形成多个第二腔体。在电介质堆叠层中的第二腔体中形成多条字线。
在一些实施方式中，在第一腔体的侧壁上形成与沟道结构接触的第一电介质层，并且在第一腔体中形成第一多晶硅层。在一些实施方式中，沟道结构包括形成在沟道结构的底部区域处的沟道触点，并且第一电介质层与沟道触点直接接触。
在一些实施方式中，形成在电介质堆叠层中垂直地延伸的第一缝隙，以去除最顶部牺牲层的部分；去除多对电介质层/牺牲层中的最顶部牺牲层，以在电介质堆叠层中形成第三腔体；去除暴露于第三腔体的沟道结构的侧壁的部分；在电介质堆叠层中的第三腔体中形成漏极选择栅极线；并且形成在电介质堆叠层中垂直地延伸的第二缝隙，以暴露掺杂半导体层。
在一些实施方式中，去除暴露于第三腔体的沟道结构的阻挡层、存储层和隧穿层，并且暴露半导体沟道。在一些实施方式中，在第三腔体中形成与半导体沟道直接接触的漏极选择栅极线。在一些实施方式中，在第三腔体的侧壁上形成与半导体沟道直接接触的第二电介质层，并且在第三腔体中形成第二多晶硅层。
可以容易地修改具体实施方式的前述描述和/或使其适应于各种应用。因此，基于本文呈现的教导和指导，这种适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施方式中的任一个来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (29)

1.一种三维(3D)存储器器件，包括：
掺杂半导体层；
堆叠层结构，所述堆叠层结构包括形成在所述掺杂半导体层上的源极选择栅极线、漏极选择栅极线以及交错的导电层和电介质层，所述导电层包括多条字线；以及
包括沟道触点的沟道结构，所述沟道结构沿着第一方向延伸穿过所述堆叠层结构，并且与所述掺杂半导体层接触，其中，所述沟道触点与所述掺杂半导体层接触，
其中，所述漏极选择栅极线包括与所述沟道结构接触的第一电介质层以及与所述第一电介质层接触的不同于所述多条字线的材料的第一多晶硅层，
其中，所述源极选择栅极线与所述沟道触点直接接触。
2.根据权利要求1所述的3D存储器器件，其中，所述沟道结构包括：
半导体沟道；以及
存储器膜，所述存储器膜在所述半导体沟道之上，
其中，所述漏极选择栅极线的所述第一电介质层与所述半导体沟道直接接触。
3.根据权利要求2所述的3D存储器器件，其中，所述存储器膜包括：
隧穿层，所述隧穿层在所述半导体沟道之上；
存储层，所述存储层在所述隧穿层之上；以及
阻挡层，所述阻挡层在所述存储层之上，
其中，所述半导体沟道、所述隧穿层、所述存储层和所述阻挡层沿着垂直于所述第一方向的第二方向堆叠。
4.根据权利要求3所述的3D存储器器件，其中，所述多条字线与所述阻挡层接触。
5.根据权利要求3-4中的任何一项所述的3D存储器器件，其中，所述多条字线中的每一条包括栅极电介质层、粘合层和导电层，其中，所述栅极电介质层与所述阻挡层接触。
6.根据权利要求3所述的3D存储器器件，其中，所述源极选择栅极线包括与所述沟道结构接触的第二电介质层以及与所述第二电介质层接触的第二多晶硅层。
7.根据权利要求6所述的3D存储器器件，其中，所述沟道触点形成在所述半导体沟道、所述隧穿层、所述存储层和所述阻挡层之下。
8.一种三维(3D)存储器器件，包括：
掺杂半导体层；
堆叠层结构，所述堆叠层结构包括形成在所述掺杂半导体层上的源极选择栅极线以及交错的导电层和电介质层，所述导电层包括多条字线；以及
包括沟道触点的沟道结构，所述沟道结构沿着第一方向延伸穿过所述堆叠层结构，并且与所述掺杂半导体层接触，其中，所述沟道触点与所述掺杂半导体层接触，
其中，所述源极选择栅极线包括与所述沟道结构接触的第一电介质层以及与所述第一电介质层接触的不同于所述多条字线的材料的第一多晶硅层，
其中，所述第一电介质层与所述沟道触点直接接触。
9.根据权利要求8所述的3D存储器器件，其中，所述堆叠层结构还包括漏极选择栅极线，并且所述漏极选择栅极线包括与所述沟道结构接触的第二电介质层以及与所述第二电介质层接触的第二多晶硅层。
10.根据权利要求9所述的3D存储器器件，其中，所述沟道结构还包括：
半导体沟道；
隧穿层，所述隧穿层在所述半导体沟道之上；
存储层，所述存储层在所述隧穿层之上；以及
阻挡层，所述阻挡层在所述存储层之上，
其中，所述漏极选择栅极线的所述第二电介质层与所述半导体沟道直接接触。
11.根据权利要求10所述的3D存储器器件，其中，所述半导体沟道、所述隧穿层、所述存储层和所述阻挡层沿着垂直于所述第一方向的第二方向堆叠。
12.一种系统，包括：
被配置为存储数据的三维(3D)存储器器件，所述3D存储器器件包括：
掺杂半导体层；
堆叠层结构，所述堆叠层结构包括形成在所述掺杂半导体层上的源极选择栅极线、漏极选择栅极线以及交错的导电层和电介质层，所述导电层包括多条字线；以及
包括沟道触点的沟道结构，所述沟道结构沿着第一方向延伸穿过所述堆叠层结构，并且与所述掺杂半导体层接触，其中，所述沟道触点与所述掺杂半导体层接触，
其中，所述漏极选择栅极线包括与所述沟道结构接触的第一电介质层以及与所述第一电介质层接触的不同于所述多条字线的材料的第一多晶硅层，
其中，所述源极选择栅极线与所述沟道触点直接接触；以及
存储器控制器，所述存储器控制器耦合到所述3D存储器器件，并且被配置为通过所述漏极选择栅极线控制所述沟道结构的操作。
13.一种系统，包括：
被配置为存储数据的三维(3D)存储器器件，所述3D存储器器件包括：
掺杂半导体层；
堆叠层结构，所述堆叠层结构包括形成在所述掺杂半导体层上的源极选择栅极线、漏极选择栅极线以及交错的导电层和电介质层，所述导电层包括多条字线；以及
包括沟道触点的沟道结构，所述沟道结构沿着第一方向延伸穿过所述堆叠层结构，并且与所述掺杂半导体层接触，其中，所述沟道触点与所述掺杂半导体层接触，
其中，所述源极选择栅极线包括与所述沟道结构接触的第一电介质层以及与所述第一电介质层接触的不同于所述多条字线的材料的第一多晶硅层，
其中，所述第一电介质层与所述沟道触点直接接触；以及
存储器控制器，所述存储器控制器耦合到所述3D存储器器件，并且被配置为通过所述源极选择栅极线控制所述沟道结构的操作。
14.一种用于形成三维(3D)存储器器件的方法，包括：
在掺杂半导体层上形成包括多对电介质层/牺牲层的电介质堆叠层；
形成垂直地延伸穿过所述电介质堆叠层的沟道结构，所述沟道结构包括与所述掺杂半导体层接触的沟道触点；
形成在所述电介质堆叠层中垂直地延伸的第一缝隙，以去除最顶部牺牲层的部分；
去除所述多对电介质层/牺牲层中的所述最顶部牺牲层，以在所述电介质堆叠层中形成第一腔体；
去除暴露于所述第一腔体的所述沟道结构的侧壁的部分；
在所述电介质堆叠层中的所述第一腔体中形成漏极选择栅极线；
形成在所述电介质堆叠层中垂直地延伸的第二缝隙，以暴露所述掺杂半导体层；
去除所述多对电介质层/牺牲层中的多个牺牲层，以在所述电介质堆叠层中形成多个第二腔体；
在所述电介质堆叠层中的所述第二腔体中形成多条字线；
去除所述多对电介质层/牺牲层中的最底部牺牲层，以在所述电介质堆叠层中形成第三腔体；以及
在所述电介质堆叠层中的所述第三腔体中形成源极选择栅极线，
其中，所述漏极选择栅极线的材料不同于所述多条字线的材料，
其中，所述源极选择栅极线与所述沟道触点直接接触。
15.根据权利要求14所述的方法，还包括：
去除所述多对电介质层/牺牲层中的最底部牺牲层，以在所述电介质堆叠层中形成第三腔体；以及
在所述电介质堆叠层中的所述第三腔体中形成源极选择栅极线。
16.根据权利要求15所述的方法，其中，所述沟道结构包括半导体沟道、在所述半导体沟道之上的隧穿层、在所述隧穿层之上的存储层以及在所述存储层之上的阻挡层。
17.根据权利要求16所述的方法，其中，去除暴露于所述第一腔体的所述沟道结构的侧壁的所述部分还包括：
去除暴露于所述第一腔体的所述沟道结构的所述阻挡层、所述存储层和所述隧穿层，并且暴露所述半导体沟道。
18.根据权利要求17所述的方法，其中，在所述电介质堆叠层中的所述第一腔体中形成所述漏极选择栅极线还包括：
在所述第一腔体中形成与所述半导体沟道直接接触的所述漏极选择栅极线。
19.根据权利要求17所述的方法，其中，在所述电介质堆叠层中的所述第一腔体中形成所述漏极选择栅极线还包括：
在所述第一腔体的侧壁上形成与所述半导体沟道直接接触的第一电介质层；以及
在所述第一腔体中形成第一多晶硅层。
20.根据权利要求14-19中的任何一项所述的方法，其中，形成在所述电介质堆叠层中垂直地延伸的所述第二缝隙还包括：
使所述第一缝隙垂直地延伸，以形成暴露所述掺杂半导体层的所述第二缝隙。
21.根据权利要求16所述的方法，其中，所述沟道触点形成在所述半导体沟道、所述隧穿层、所述存储层和所述阻挡层之下。
22.根据权利要求21所述的方法，其中，在所述电介质堆叠层中的所述第三腔体中形成所述源极选择栅极线还包括：
在所述第三腔体的侧壁上形成与所述沟道触点接触的第二电介质层；以及
在所述第三腔体中形成第二多晶硅层。
23.一种用于形成三维(3D)存储器器件的方法，包括：
在掺杂半导体层上形成包括多对电介质层/牺牲层的电介质堆叠层；
形成垂直地延伸穿过所述电介质堆叠层的沟道结构，所述沟道结构包括与所述掺杂半导体层接触的沟道触点；
形成在所述电介质堆叠层中垂直地延伸的缝隙，以暴露所述掺杂半导体层；
去除所述多对电介质层/牺牲层中的最底部牺牲层，以在所述电介质堆叠层中形成第一腔体；以及
在所述电介质堆叠层中的所述第一腔体中形成源极选择栅极线；
去除所述多对电介质层/牺牲层中的多个牺牲层，以在所述电介质堆叠层中形成多个第二腔体；以及
在所述电介质堆叠层中的所述第二腔体中形成多条字线，
其中，所述源极选择栅极线的材料不同于所述多条字线的材料，
其中，所述源极选择栅极线与所述沟道触点直接接触。
24.根据权利要求23所述的方法，其中，在所述电介质堆叠层中的所述第一腔体中形成所述源极选择栅极线还包括：
在所述第一腔体的侧壁上形成与所述沟道结构接触的第一电介质层；以及
在所述第一腔体中形成第一多晶硅层。
25.根据权利要求24所述的方法，其中，所述第一电介质层与所述沟道触点直接接触。
26.根据权利要求23-25中的任何一项所述的方法，其中，形成在所述电介质堆叠层中垂直地延伸的所述缝隙以暴露所述掺杂半导体层还包括：
形成在所述电介质堆叠层中垂直地延伸的第一缝隙，以去除最顶部牺牲层的部分；
去除所述多对电介质层/牺牲层中的所述最顶部牺牲层，以在所述电介质堆叠层中形成第三腔体；
去除暴露于所述第三腔体的所述沟道结构的侧壁的部分；
在所述电介质堆叠层中的所述第三腔体中形成漏极选择栅极线；以及
形成在所述电介质堆叠层中垂直地延伸的第二缝隙，以暴露所述掺杂半导体层。
27.根据权利要求26所述的方法，其中，所述沟道结构包括半导体沟道、在所述半导体沟道之上的隧穿层、在所述隧穿层之上的存储层和在所述存储层之上的阻挡层，并且其中，去除暴露于所述第三腔体的所述沟道结构的侧壁的所述部分还包括：
去除暴露于所述第三腔体的所述沟道结构的所述阻挡层、所述存储层和所述隧穿层，并且暴露所述半导体沟道。
28.根据权利要求27所述的方法，其中，在所述电介质堆叠层中的所述第三腔体中形成所述漏极选择栅极线还包括：
在所述第三腔体中形成与所述半导体沟道直接接触的所述漏极选择栅极线。
29.根据权利要求27所述的方法，其中，在所述电介质堆叠层中的所述第三腔体中形成所述漏极选择栅极线还包括：
在所述第三腔体的侧壁上形成与所述半导体沟道直接接触的第二电介质层；以及
在所述第三腔体中形成第二多晶硅层。
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