CN113614921B - 具有划分的漏极选择栅极线的三维存储器器件及其形成方法 - Google Patents

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Abstract

一种三维(3D)存储器器件包括掺杂半导体层、堆叠层结构、沟道结构和半导体结构。堆叠层结构包括形成在掺杂半导体层上的多条字线和选择栅极线。沟道结构沿着第一方向延伸穿过多条字线并且与掺杂半导体层接触。半导体结构沿着第一方向延伸穿过选择栅极线并且与沟道结构接触。选择栅极线沿着垂直于第一方向的第二方向延伸，并且半导体结构周围的漏极选择栅极线与相邻半导体结构周围的漏极选择栅极线绝缘。半导体结构的宽度小于沟道结构的宽度。

Description

具有划分的漏极选择栅极线的三维存储器器件及其形成方法
背景技术
本公开涉及存储器器件和用于形成存储器器件的方法。
通过改进工艺技术、电路设计、编程算法和制造工艺将平面存储器单元缩放到了更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战并且成本高昂。结果，用于平面存储器单元的存储器密度接近上限。
三维(3D)存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。
发明内容
在一个方面中，公开了一种3D存储器器件。3D存储器器件包括掺杂半导体层、堆叠层结构、沟道结构和半导体结构。堆叠层结构包括形成在掺杂半导体层上的多条字线和选择栅极线。沟道结构沿着第一方向延伸穿过多条字线并且与掺杂半导体层接触。半导体结构沿着第一方向延伸穿过选择栅极线并且与沟道结构接触。选择栅极线沿着垂直于第一方向的第二方向延伸，并且半导体结构周围的漏极选择栅极线与相邻半导体结构周围的漏极选择栅极线绝缘。半导体结构的宽度小于沟道结构的宽度。
在另一方面中，公开了一种系统。该系统包括被配置为存储数据的3D存储器器件以及存储器控制器。3D存储器器件包括掺杂半导体层、堆叠层结构、沟道结构和半导体结构。堆叠层结构包括形成在掺杂半导体层上的多条字线和选择栅极线。沟道结构沿着第一方向延伸穿过多条字线并且与掺杂半导体层接触。半导体结构沿着第一方向延伸穿过选择栅极线并且与沟道结构接触。选择栅极线沿着垂直于第一方向的第二方向延伸，并且半导体结构周围的漏极选择栅极线与相邻半导体结构周围的漏极选择栅极线绝缘。半导体结构的宽度小于沟道结构的宽度。存储器控制器耦合到3D存储器器件并且被配置为通过选择栅极线和字线控制沟道结构的操作。
在又一方面中，公开了一种用于形成3D存储器器件的方法。形成第一电介质堆叠层，第一电介质堆叠层包括在掺杂半导体层上交错的多个第一电介质层和多个第一牺牲层。形成多个沟道结构，多个沟道结构垂直地延伸穿过第一电介质堆叠层。形成第二电介质堆叠层，第二电介质堆叠层包括在第一电介质堆叠层和多个沟道结构上交错的多个第二电介质层和多个第二牺牲层。形成绝缘层，绝缘层穿透第二电介质堆叠层，并且第二电介质堆叠层被绝缘层分离为第一部分和第二部分。形成第一半导体结构，第一半导体结构垂直地延伸穿过第二电介质堆叠层的第一部分。形成第二半导体结构，第二半导体结构垂直地延伸穿过第二电介质堆叠层的第二部分。用多个导电层替换多个第一牺牲层和多个第二牺牲层。
在再一方面中，公开了一种用于形成3D存储器器件的方法。形成第一堆叠层结构，第一堆叠层结构包括在掺杂半导体层上的多条字线。形成多个沟道结构，多个沟道结构垂直地延伸穿过第一堆叠层结构。形成第二堆叠层结构，第二堆叠层结构包括在第一堆叠层结构和多个沟道结构上的选择栅极线。形成绝缘层，绝缘层穿透第二堆叠层结构，并且第二堆叠层结构被绝缘层分离为第一部分和第二部分。形成第一半导体结构，第一半导体结构垂直地延伸穿过第二堆叠层结构的第一部分。形成第二半导体结构，第二半导体结构垂直地延伸穿过第二堆叠层结构的第二部分。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的示例性3D存储器器件的截面图。
图2A-图2B示出了根据本公开的一些方面的示例性3D存储器器件的顶部平面。
图3-图9示出了根据本公开的一些方面的在制造工艺的不同阶段处的示例性3D存储器器件的截面图。
图10示出了根据本公开的一些方面的用于形成3D存储器器件的示例性方法的流程图。
图11示出了根据本公开的一些方面的用于形成3D存储器器件的另一示例性方法的流程图。
图12示出了根据本公开的一些方面的具有存储器器件的示例性系统的块图。
图13A示出了根据本公开的一些方面的具有存储器器件的示例性存储器卡的示图。
图13B示出了根据本公开的一些方面的具有存储器器件的示例性固态驱动器(SSD)的示图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。此外，本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且以在附图中未具体描绘的方式，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
应当容易理解，在本公开中的“在…上”、“在…上方”和“在…之上”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在…上方”或“在…之上”不仅意味着“在某物上方”或“在某物之上”的含义，而且还可以包括“在某物上方”或“在某物之上”并且其间不具中间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等的空间相对术语在本文中为了便于描述可以用于描述一个元件或特征与(一个或多个)另一元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向下)，并且本文所用的空间相对描述词也可以被相应地解释。
如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层结构或上层结构之上延伸，或者可以具有小于下层结构或上层结构的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于处于连续结构的顶表面与底表面之间的或处于连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线、和/或过孔触点)以及一个或多个电介质层。
如本文所用，术语“衬底”是指一种在其上添加后续材料层的材料。这种衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片的非导电材料制成。
如本文所用，术语“3D存储器器件”是指具有在横向定向的衬底上的垂直定向的存储器单元晶体管串(本文中又被称为“存储器串”)以使得存储器串在相对于衬底的垂直方向上延伸的半导体器件。如本文所用，术语“垂直/垂直地”标称地意味着垂直于衬底的横向表面。
在一些3D存储器器件(例如，3D NAND存储器器件)中，栅极电极的堆叠层可以布置在衬底之上，其中，多个半导体沟道穿过字线并且与字线相交，进入到注入的衬底中。一个或多个底部/下部栅极电极用作源极选择栅极线，其在一些情况下又被称为底部选择栅极(BSG)。一个或多个顶部/上部栅极电极用作漏极选择栅极线，其在一些情况下又被称为顶部选择栅极(TSG)。顶部/上部选择栅极电极与底部/下部栅极电极之间的栅极电极用作字线(WL)。字线与半导体沟道的相交形成存储器单元。
图1示出了根据本公开的一些方面的示例性3D存储器器件100的截面图。3D存储器器件100可以包括衬底102，衬底102是掺杂半导体层并且可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。在一些实施方式中，衬底102是通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合被减薄的减薄衬底(例如，半导体层)。应当注意，在图1中包括x轴和y轴以进一步说明3D存储器器件100中的部件的空间关系。3D存储器器件100的衬底102包括在x方向(即，横向方向)上横向地延伸的两个横向表面(例如，顶表面和底表面)。如本文所用，当衬底(例如，衬底102)在y方向(即，垂直方向)上定位在3D存储器器件(例如，3D存储器器件100)的最低平面中时，在y方向上相对于3D存储器器件的衬底来确定3D存储器器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开中应用用于描述空间关系的相同概念。
3D存储器器件100可以是单片3D存储器器件的部分。术语“单片”意味着3D存储器器件的部件(例如，外围器件和存储器阵列器件)形成在单个衬底上。对于单片3D存储器器件，制造遇到由于外围器件处理和存储器阵列器件处理的卷积(convolution)而引起的附加限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受与已经形成或将要形成在同一衬底上的外围器件相关联的热预算约束。
替代地，3D存储器器件100可以是非单片3D存储器器件的部分，在非单片3D存储器器件中，部件(例如，外围器件和存储器阵列器件)可以分离地形成在不同的衬底上，并且然后例如以面对面方式键合。在一些实施方式中，存储器阵列器件衬底(例如，衬底102)保持为键合的非单片3D存储器器件的衬底，并且外围器件(例如，包括用于促进3D存储器器件100的操作的任何合适的数字、模拟和/或混合信号外围电路，例如，页缓冲器、解码器和锁存器；未示出)被翻转并且向下面向存储器阵列器件(例如，NAND存储器串)，以用于混合键合。应当理解，在一些实施方式中，存储器阵列器件衬底(例如，衬底102)被翻转并且向下面向外围器件(未示出)以用于混合键合，使得在键合的非单片3D存储器器件中，存储器阵列器件在外围器件上方。存储器阵列器件衬底(例如，衬底102)可以是减薄衬底(其不是键合的非单片3D存储器器件的衬底)，并且非单片3D存储器器件的后段制程(BEOL)互连可以形成在减薄的存储器阵列器件衬底的背侧上。
在一些实施方式中，3D存储器器件100是NAND闪存存储器器件，其中，存储器单元以NAND存储器串的阵列的形式提供，每个NAND存储器串在衬底102上方垂直地延伸。如图1中所示，3D存储器器件100可以包括形成在衬底102上的堆叠层结构104，堆叠层结构104包括第一堆叠层结构150和第二堆叠层结构152，并且NAND存储器串可以包括在y方向上垂直地延伸穿过第一堆叠层结构150的沟道结构110。第一堆叠层结构150包括交错的导电层136和第一电介质层106，并且导电层136可以形成多条字线。第二堆叠层结构152包括交错的导电层134和第二电介质层124，并且导电层134可以形成至少一条漏极选择栅极线。
沟道结构110可以包括填充有半导体材料(例如，作为半导体沟道114)和电介质材料(例如，作为存储器膜)的沟道孔。在一些实施方式中，半导体沟道114包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜是包括隧穿层116、存储层118(又被称为“电荷捕获层”)和阻挡层120的复合层。在一些实施方式中，沟道结构110的剩余空间可以部分地或者全部地填充有包括电介质材料(例如，氧化硅)的填充层112。沟道结构110可以具有圆柱形状(例如，柱状形状)。在一些实施方式中，沟道结构110可以通过堆叠多于一个的圆柱结构来形成，如图1中所示。根据一些实施方式，填充层112、半导体沟道114、隧穿层116、存储层118和阻挡层120以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层116可以包括氧化硅、氮氧化硅或其任何组合。存储层118可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层120可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施方式中，沟道结构110还可以包括在沟道结构110的下部部分中(例如，在下端处)的沟道触点(未示出，或者被称为半导体插塞)。如本文所用，当衬底102定位在3D存储器器件100的最低平面中时，部件(例如，沟道结构110)的“上端”是在y方向上远离衬底102的端部，并且部件(例如，沟道结构110)的“下端”是在y方向上接近衬底102的端部。沟道触点可以包括在任何合适的方向上从衬底102外延生长的半导体材料，例如，硅。应当理解，在一些实施方式中，沟道触点包括单晶硅，即与衬底102相同的材料。换句话说，沟道触点可以包括与衬底102的材料相同的外延生长的半导体层。在一些实施方式中，沟道触点的一部分在衬底102的顶表面上方并且与半导体沟道114接触。沟道触点可以用作由NAND存储器串的源极选择栅极控制的沟道。应当理解，在一些实施方式中，3D存储器器件100不包括沟道触点，如图1中所示。
在一些实施方式中，沟道结构110还包括在沟道结构110的上部部分中(例如，在上端处)的沟道插塞122。沟道插塞122可以与半导体沟道114的上端接触。沟道插塞122可以包括半导体材料(例如，多晶硅)。通过在3D存储器器件100的制造期间覆盖沟道结构110的上端，沟道插塞122可以用作蚀刻停止层，以防止蚀刻填充在沟道结构110中的电介质，例如，氧化硅和氮化硅。在一些实施方式中，沟道插塞122还用作NAND存储器串的漏极。
存储器阵列器件可以包括NAND存储器串，NAND存储器串延伸穿过交错的导电层136和第一电介质层106，并且堆叠的导电层/电介质层对又被称为存储器堆叠层。存储器阵列器件还可以包括导电层134(漏极选择栅极线)，并且半导体结构(例如，漏极结构132)可以沿着y方向延伸穿过漏极选择栅极线，并且与沟道结构110接触。具体地，漏极结构132可以直接接触沟道插塞122。在一些实施方式中，漏极结构132和沟道插塞122可以由相同材料形成。在一些实施方式中，漏极结构132可以包括半导体材料(例如，多晶硅)。
字线(导电层136)可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。第一电介质层106可以包括电介质材料，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施方式中，堆叠层结构104(例如，存储器堆叠层)中的每条字线用作NAND存储器串中的存储器单元的栅极导体。导电层136可以横向地延伸，从而耦合多个存储器单元。在一些实施方式中，NAND存储器串中的存储器单元晶体管包括半导体沟道114、存储器膜(包括隧穿层116、存储层118和阻挡层120)和字线。字线(导电层136)或漏极选择栅极线(导电层134)还可以包括由钨制成的栅极导体、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘合层、以及由高k电介质材料制成的栅极电介质层。
如图1中所示，导电层134沿着x方向延伸并且被绝缘结构128划分。在一些实施方式中，绝缘结构128由电介质材料形成。漏极结构132周围的导电层134与相邻漏极结构周围的导电层134电绝缘。漏极结构132还可以包括形成在漏极结构132与漏极选择栅极线之间的阻挡层130。在一些实施方式中，漏极结构132的宽度为W2，并且W2可以小于沟道结构110的宽度(其为W1)。具体地，在一些实施方式中，漏极结构132的宽度可以小于沟道插塞122的宽度。
绝缘结构128用于在两个相邻存储器串之间电绝缘漏极选择栅极线。通过在沟道插塞122上形成漏极结构132并且使漏极结构132具有小于沟道插塞122的宽度，漏极结构132、阻挡层130和导电层134可以形成常规金属氧化物半导体场效应晶体管(MOSFET)，并且还可以增大用于形成绝缘结构128的切割窗口。因此，可以减小在两个相邻存储器串之间形成绝缘结构128所需的距离，并且可以增加存储器串的密度。
图2A-图2B示出了根据本公开的一些方面的3D存储器器件100的顶部平面。如图2A中所示，在一些实施方式中，绝缘结构128在3D存储器器件100的顶部平面中可以是之字形结构。如图2B中所示，在一些实施方式中，绝缘结构128在3D存储器器件100的顶部平面中可以是波浪形结构。应当理解，在一些实施方式中，绝缘结构128在3D存储器器件100的顶部平面中可以是沿着z方向延伸的直线，并且在3D存储器器件100的顶部平面中以之字形结构或波浪形结构形成绝缘结构128的设计可以进一步减小在两个相邻存储器串之间形成绝缘结构128所需的距离。
图3-图9示出了根据本公开的一些方面的在制造工艺的不同阶段处的3D存储器器件100的截面图。图10示出了根据本公开的一些方面的用于形成3D存储器器件100的示例性方法200的流程图。
出于更好地描述本公开的目的，将一起讨论图3-图9中的3D存储器器件100的截面图与图10中的方法200。应当理解，方法200中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，一些操作可以同时地执行，或者以与图3-图9和图10中所示的不同的顺序执行。
如图3和图10的操作202中所示，在衬底102上形成第一电介质堆叠层103。第一电介质堆叠层103包括在衬底102上交错的第一电介质层106和多个第一牺牲层108。在一些实施方式中，衬底102可以是掺杂半导体层。电介质层/牺牲层对包括在x方向上延伸的交错的第一电介质层106和第一牺牲层108。在一些实施方式中，每个电介质层106可以包括氧化硅层，并且每个牺牲层108可以包括氮化硅层。第一电介质堆叠层103可以通过一种或多种薄膜沉积工艺形成，一种或多种薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施方式中，通过在衬底102上沉积电介质材料(例如，氧化硅)来在衬底102与第一电介质堆叠层103之间形成焊盘氧化物层(未示出)。
然后，如图4和图10的操作204中所示，形成在y方向上垂直地延伸穿过第一电介质堆叠层103的第一沟道结构110和第二沟道结构111。在一些实施方式中，可以执行蚀刻工艺，以在第一电介质堆叠层103中形成垂直地延伸穿过交错的电介质层/牺牲层的多个沟道孔。在一些实施方式中，用于形成沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，例如，深反应离子蚀刻(DRIE)。在一些实施方式中，沟道孔可以进一步延伸到衬底102的顶部部分中。穿过第一电介质堆叠层103的蚀刻工艺可以不在衬底102的顶表面处停止，并且可以继续蚀刻衬底102的一部分。在形成沟道孔之后，可以执行外延操作(例如，选择性外延生长操作)，以在沟道孔的底部上形成沟道触点。然后，可以在沟道触点上形成包括隧道层116、存储层118和阻挡层120的存储器膜以及半导体沟道114。还可以在存储器膜和半导体沟道114上形成沟道插塞122。在一些实施方式中，沟道结构110和111可以不包括沟道触点，如图4中所示。
如图5和图10的操作206中所示，在第一电介质堆叠层103上形成覆盖第一电介质堆叠层103、第一沟道结构110和第二沟道结构111的第二电介质堆叠层105。第二电介质堆叠层105包括第二电介质层124和多个第二牺牲层126。在一些实施方式中，第一电介质层106和第二电介质层124可以由相同材料形成。在一些实施方式中，第一牺牲层108和第二牺牲层126可以由相同材料形成。在一些实施方式中，第二电介质堆叠层105可以通过一种或多种薄膜沉积工艺形成，一种或多种薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图6和图10的操作208中所示，第二电介质堆叠层105被划分为第一部分和第二部分。在一些实施方式中，可以执行蚀刻工艺，以去除第二电介质堆叠层105的一部分，以在第二电介质堆叠层105中形成缝隙。然后，可以在缝隙中形成电介质层，以将第二电介质堆叠层105划分为两个部分。在一些实施方式中，形成缝隙的蚀刻工艺可以包括干法蚀刻、湿法蚀刻或其他合适的工艺。缝隙中的电介质层可以通过CVD、PVD、ALD或者其他合适的工艺形成。
如图7和图8以及图10的操作210和212中所示，形成垂直地延伸穿过第二电介质堆叠层105的第一部分的第一漏极结构132，并且形成垂直地延伸穿过第二电介质堆叠层105的第二部分的第二漏极结构133。在一些实施方式中，可以在同一操作期间形成第一漏极结构132和第二漏极结构133。在一些实施方式中，在第二电介质堆叠层105的第一部分中形成第一开口，以暴露第一沟道结构110的沟道插塞122，并且在第二电介质堆叠层105的第二部分中形成第二开口，以暴露第二沟道结构111的沟道插塞122。在一些实施方式中，第一开口和第二开口的直径小于第一沟道结构110和第二沟道结构111的宽度。然后，在第一开口和第二开口的侧壁上形成阻挡层130，如图7中所示。在第一开口和第二开口中形成与沟道插塞122接触的半导体层。半导体层可以填充在第一开口和第二开口中，并且覆盖第二电介质堆叠层105的顶表面，如图8中所示。然后，可以执行平面化工艺，以去除在第二电介质堆叠层105上方的半导体层，以形成第一漏极结构132和第二漏极结构133。在一些实施方式中，第一漏极结构132和第二漏极结构133可以包括半导体材料(例如，多晶硅)。在一些实施方式中，第一漏极结构132和第二漏极结构133可以通过CVD、PVD、ALD或者其他合适的工艺形成。
如图9和图10的操作214中所示，用导电层136和导电层134替换第一牺牲层108和第二牺牲层126。在一些实施方式中，可以通过执行蚀刻工艺来去除第一牺牲层108和第二牺牲层126。在一些实施方式中，蚀刻工艺可以是干法蚀刻、湿法蚀刻或者其他合适的工艺。在去除第一牺牲层108和第二牺牲层126之后，可以在第一电介质层106之间和第二电介质层124之间形成多个开口。然后，可以在第一电介质层106之间的开口中形成导电层136，并且可以在第二电介质层124之间的开口中形成导电层134，如图9中所示。在一些实施方式中，导电层136和导电层134可以包括相同材料。在一些实施方式中，导电层136和导电层134可以包括导电材料，导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，导电层136和导电层134可以通过CVD、PVD、ALD或者其他合适的工艺形成。
导电层134沿着x方向延伸并且被绝缘结构128划分。第一漏极结构132周围的导电层134与第二漏极结构133周围的导电层134电绝缘。在一些实施方式中，第一漏极结构132的宽度为W2，并且W2可以小于第一沟道结构110的宽度(W1)，并且第二漏极结构133的宽度(W2)也可以小于第二沟道结构111的宽度(W1)。具体地，在一些实施方式中，第一漏极结构132和第二漏极结构133的宽度可以小于沟道插塞122的宽度。
绝缘结构128用于在两个相邻存储器串之间电绝缘漏极选择栅极线。通过在沟道插塞122上形成第一漏极结构132和第二漏极结构133并且使第一漏极结构132和第二漏极结构133具有小于沟道插塞122的宽度，漏极结构132/133、阻挡层130和导电层134可以形成常规MOSFET，并且还可以增大用于形成绝缘结构128的切割窗口。因此，可以减小用于在两个相邻存储器串之间形成绝缘结构128所需的距离，并且能够增加存储器串的密度。
图11示出了根据本公开的一些方面的用于形成3D存储器器件的另一示例性方法300的流程图。方法300描述了在不形成和替换牺牲层的情况下形成字线的操作。应当理解，由绝缘结构128划分的导电层134的特征类似于方法200的实施方式，并且第一漏极结构132的宽度可以小于第一沟道结构110的宽度，并且第二漏极结构133的宽度可以小于第二沟道结构111的宽度。
如图11的操作302中所示，在掺杂半导体层上形成包括多条字线的第一堆叠层结构。在一些实施方式中，字线可以是图1中的导电层136，并且掺杂半导体层可以是衬底102。然后，如图11的操作304中所示，形成垂直地延伸穿过第一堆叠层结构的第一沟道结构和第二沟道结构。在一些实施方式中，第一沟道结构可以是图1中的第一沟道结构110，并且第二沟道结构可以是图1中的第二沟道结构111。如图11的操作306中所示，在第一堆叠层结构、第一沟道结构和第二沟道结构上形成包括漏极选择栅极线的第二堆叠层结构。在一些实施方式中，第二堆叠层结构可以是图1中的第二堆叠层结构152，并且漏极选择栅极线可以是导电层134。如图11的操作308中所示，第二堆叠层结构被划分为第一部分和第二部分，并且第一部分和第二部分是电绝缘的。在一些实施方式中，可以去除第二堆叠层结构的一部分，以在第二堆叠层结构中形成缝隙，并且可以在缝隙中形成电介质层，以在第二堆叠层结构的第一部分与第二部分之间形成绝缘结构。
如图11的操作310和312中所示，形成垂直地延伸穿过第二堆叠层结构的第一部分的第一漏极结构，并且形成垂直地延伸穿过第二堆叠层结构的第二部分的第二漏极结构。在一些实施方式中，第一漏极结构可以是图1中的第一漏极结构132，并且第二漏极结构可以是图1中的第二漏极结构133。
漏极选择栅极线沿着x方向延伸并且被绝缘结构128划分。第一漏极结构132周围的漏极选择栅极线与第二漏极结构133周围的漏极选择栅极线电绝缘。在一些实施方式中，第一漏极结构132的宽度可以小于第一沟道结构110的宽度，并且第二漏极结构133的宽度可以小于第二沟道结构111的宽度。具体地，在一些实施方式中，第一漏极结构132和第二漏极结构133的宽度可以小于沟道插塞122的宽度。绝缘结构128用于在两个相邻存储器串之间电绝缘漏极选择栅极线。通过在沟道插塞122上形成第一漏极结构132和第二漏极结构133并且使第一漏极结构132和第二漏极结构133具有小于沟道插塞122的宽度，可以增大用于形成绝缘结构128的切割窗口。因此，可以减小在两个相邻存储器串之间形成绝缘结构128所需的距离，并且可以增加存储器串的密度。
图12示出了根据本公开的一些方面的具有存储器器件的示例性系统400的块图。系统400可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图12中所示，系统400可以包括主机408和存储系统402，存储系统402具有一个或多个存储器器件404和存储器控制器406。主机408可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机408可以被配置为将数据发送到存储器器件404或从存储器器件404接收数据。
存储器器件404可以是本公开中公开的任何存储器器件。如上文详细公开的，存储器器件404(例如，NAND闪存存储器器件)可以在对位线放电的放电操作中具有受控且预定义的放电电流。根据一些实施方式，存储器控制器406耦合到存储器器件404和主机408，并且被配置为控制存储器器件404。存储器控制器406可以管理存储在存储器器件404中的数据，并且与主机408通信。例如，存储器控制器406可以耦合到存储器器件404(例如，上文描述的3D存储器器件100)，并且存储器控制器406可以被配置为通过漏极选择栅极线134和/或选择栅极线来控制3D存储器器件100的沟道结构110的操作。通过在沟道插塞122上形成第一漏极结构132和第二漏极结构133并且使第一漏极结构132和第二漏极结构133具有小于沟道插塞122的宽度，可以增大用于形成绝缘结构128的切割窗口。因此，可以减小在两个相邻存储器串之间形成绝缘结构128所需的距离，并且可以增加存储器串的密度。
在一些实施方式中，存储器控制器406被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器406被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储器阵列。存储器控制器406可以被配置为控制存储器器件404的操作，例如读取、擦除和编程操作。存储器控制器406还可以被配置为管理关于存储在或要存储在存储器器件404中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器406还被配置为处理关于从存储器器件404读取的或者被写入到存储器器件404的数据的纠错码(ECC)。存储器控制器406还可以执行任何其他合适的功能，例如，格式化存储器器件404。存储器控制器406可以根据特定通信协议与外部设备(例如，主机408)通信。例如，存储器控制器406可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器406和一个或多个存储器器件404可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统402可以实施并且封装到不同类型的终端电子产品中。在如图13A中所示的一个示例中，存储器控制器406和单个存储器器件404可以集成到存储器卡502中。存储器卡502可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡502还可以包括将存储器卡502与主机(例如，图12中的主机408)耦合的存储器卡连接器504。在如图13B中所示的另一示例中，存储器控制器406和多个存储器器件404可以集成到SSD 506中。SSD 506还可以包括将SSD 506与主机(例如，图12中的主机408)耦合的SSD连接器508。在一些实施方式中，SSD506的存储容量和/或操作速度大于存储器卡502的存储容量和/或操作速度。
根据本公开的一个方面，公开了一种3D存储器器件。3D存储器器件包括掺杂半导体层、堆叠层结构、沟道结构和半导体结构。堆叠层结构包括形成在掺杂半导体层上的多条字线和选择栅极线。沟道结构沿着第一方向延伸穿过多条字线并且与掺杂半导体层接触。半导体结构沿着第一方向延伸穿过选择栅极线并且与沟道结构接触。选择栅极线沿着垂直于第一方向的第二方向延伸，并且半导体结构周围的漏极选择栅极线与相邻半导体结构周围的漏极选择栅极线绝缘。半导体结构的宽度小于沟道结构的宽度。
在一些实施方式中，半导体结构还包括半导体层和形成在半导体层与选择栅极线之间的阻挡层。在一些实施方式中，沟道结构还包括沟道插塞，并且半导体结构与沟道插塞接触。在一些实施方式中，沟道插塞和半导体层包括相同材料。在一些实施方式中，沟道插塞和半导体层由多晶硅形成。
在一些实施方式中，半导体结构周围的选择栅极线与相邻半导体结构周围的选择栅极线通过电介质层绝缘。在一些实施方式中，电介质层包括在3D存储器器件的顶部平面中的之字形结构。在一些实施方式中，电介质层包括在3D存储器器件的顶部平面中的波浪形结构。在一些实施方式中，半导体结构的宽度小于沟道插塞的宽度。
根据本公开的另一方面，公开了一种系统。该系统包括被配置为存储数据的3D存储器器件以及存储器控制器。3D存储器器件包括掺杂半导体层、堆叠层结构、沟道结构和半导体结构。堆叠层结构包括形成在掺杂半导体层上的多条字线和选择栅极线。沟道结构沿着第一方向延伸穿过多条字线并且与掺杂半导体层接触。半导体结构沿着第一方向延伸穿过选择栅极线并且与沟道结构接触。选择栅极线沿着垂直于第一方向的第二方向延伸，并且半导体结构周围的漏极选择栅极线与相邻半导体结构周围的选择栅极线绝缘。半导体结构的宽度小于沟道结构的宽度。存储器控制器耦合到3D存储器器件并且被配置为通过选择栅极线和字线控制沟道结构的操作。
根据本公开的又一方面，公开了一种用于形成3D存储器器件的方法。形成第一电介质堆叠层，第一电介质堆叠层包括在掺杂半导体层上交错的多个第一电介质层和多个第一牺牲层。形成多个沟道结构，多个沟道结构垂直地延伸穿过第一电介质堆叠层。形成第二电介质堆叠层，第二电介质堆叠层包括在第一电介质堆叠层和多个沟道结构上交错的多个第二电介质层和多个第二牺牲层。形成绝缘层，绝缘层穿透第二电介质堆叠层，并且第二电介质堆叠层被绝缘层分离为第一部分和第二部分。形成第一半导体结构，第一半导体结构垂直地延伸穿过第二电介质堆叠层的第一部分。形成第二半导体结构，第二半导体结构垂直地延伸穿过第二电介质堆叠层的第二部分。用多个导电层替换多个第一牺牲层和多个第二牺牲层。
在一些实施方式中，去除第二电介质堆叠层的一部分，以在第二电介质堆叠层中形成缝隙，并且在缝隙中形成绝缘层。在一些实施方式中，在第二电介质堆叠层的第一部分中形成第一开口，以暴露沟道结构的第一沟道插塞，在第一开口的侧壁上形成阻挡层，并且在第一开口中形成与第一沟道插塞接触的半导体层。在一些实施方式中，在第二电介质堆叠层的第二部分中形成第二开口，以暴露沟道结构的第二沟道插塞，在第二开口的侧壁上形成阻挡层，并且在第二开口中形成与第二沟道插塞接触的半导体层。在一些实施方式中，在同一操作期间形成第一半导体结构和第二半导体结构。
在一些实施方式中，第一半导体结构的宽度和第二半导体结构的宽度小于多个沟道结构的宽度。
根据本公开的再一方面，公开了一种用于形成3D存储器器件的方法。形成第一堆叠层结构，第一堆叠层结构包括在掺杂半导体层上的多条字线。形成多个沟道结构，多个沟道结构垂直地延伸穿过第一堆叠层结构。形成第二堆叠层结构，第二堆叠层结构包括在第一堆叠层结构和多个沟道结构上的选择栅极线。形成绝缘层，绝缘层穿透第二堆叠层结构，并且第二堆叠层结构被绝缘层分离为第一部分和第二部分。形成第一半导体结构，第一半导体结构垂直地延伸穿过第二堆叠层结构的第一部分。形成第二半导体结构，第二半导体结构垂直地延伸穿过第二堆叠层结构的第二部分。
在一些实施方式中，去除第二堆叠层结构的一部分，以在第二堆叠层结构中形成缝隙，并且在缝隙中形成绝缘层。在一些实施方式中，在第二堆叠层结构的第一部分中形成第一开口，以暴露沟道结构的第一沟道插塞，在第一开口的侧壁上形成阻挡层，并且在第一开口中形成与第一沟道插塞接触的半导体层。在一些实施方式中，在第二堆叠层结构的第二部分中形成第二开口，以暴露沟道结构的第二沟道插塞，在第二开口的侧壁上形成阻挡层，并且在第二开口中形成与第二沟道插塞接触的半导体层。在一些实施方式中，在同一操作期间形成第一半导体结构和第二半导体结构。
在一些实施方式中，第一半导体结构的宽度和第二半导体结构的宽度小于多个沟道结构的宽度。
可以容易地修改具体实施方式的前述描述和/或使其适应于各种应用。因此，基于本文呈现的教导和指导，这种适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施方式中的任一个来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (22)

1.一种三维(3D)存储器器件，包括：
掺杂半导体层；
堆叠层结构，所述堆叠层结构包括形成在所述掺杂半导体层上的多条字线和选择栅极线；
沟道结构，所述沟道结构沿着第一方向延伸穿过所述多条字线，并且与所述掺杂半导体层接触；以及
半导体结构，所述半导体结构沿着所述第一方向延伸穿过所述选择栅极线，并且与所述沟道结构接触，
其中，所述选择栅极线沿着垂直于所述第一方向的第二方向延伸，并且所述半导体结构周围的所述选择栅极线与相邻半导体结构周围的所述选择栅极线绝缘；并且
其中，所述半导体结构的宽度小于所述沟道结构的宽度。
2.根据权利要求1所述的3D存储器器件，其中，所述半导体结构还包括半导体层和形成在所述半导体层与所述选择栅极线之间的阻挡层。
3.根据权利要求2所述的3D存储器器件，其中，所述沟道结构还包括沟道插塞，并且所述半导体结构与所述沟道插塞接触。
4.根据权利要求3所述的3D存储器器件，其中，所述沟道插塞和所述半导体层包括相同材料。
5.根据权利要求3-4中的任何一项所述的3D存储器器件，其中，所述沟道插塞和所述半导体层由多晶硅形成。
6.根据权利要求1-5中的任何一项所述的3D存储器器件，其中，所述半导体结构周围的所述选择栅极线与所述相邻半导体结构周围的所述选择栅极线通过电介质层绝缘。
7.根据权利要求6所述的3D存储器器件，其中，所述电介质层包括在所述3D存储器器件的顶部平面中的之字形结构。
8.根据权利要求6所述的3D存储器器件，其中，所述电介质层包括在所述3D存储器器件的顶部平面中的波浪形结构。
9.根据权利要求3-5中的任何一项所述的3D存储器器件，其中，所述半导体结构的宽度小于所述沟道插塞的宽度。
10.一种系统，包括：
被配置为存储数据的三维(3D)存储器器件，所述3D存储器器件包括：
掺杂半导体层；
堆叠层结构，所述堆叠层结构包括形成在所述掺杂半导体层上的多条字线和选择栅极线；
沟道结构，所述沟道结构沿着第一方向延伸穿过所述多条字线，并且与所述掺杂半导体层接触；以及
半导体结构，所述半导体结构沿着所述第一方向延伸穿过所述选择栅极线，并且与所述沟道结构接触，
其中，所述选择栅极线沿着垂直于所述第一方向的第二方向延伸，并且所述半导体结构周围的所述选择栅极线与相邻半导体结构周围的所述选择栅极线绝缘；并且
其中，所述半导体结构的宽度小于所述沟道结构的宽度；以及
存储器控制器，所述存储器控制器耦合到所述3D存储器器件，并且被配置为通过所述选择栅极线和所述字线控制所述沟道结构的操作。
11.一种用于形成三维(3D)存储器器件的方法，包括：
形成第一电介质堆叠层，所述第一电介质堆叠层包括在掺杂半导体层上交错的多个第一电介质层和多个第一牺牲层；
形成多个沟道结构，所述多个沟道结构垂直地延伸穿过所述第一电介质堆叠层；
形成第二电介质堆叠层，所述第二电介质堆叠层包括在所述第一电介质堆叠层和所述多个沟道结构上交错的多个第二电介质层和多个第二牺牲层；
形成绝缘层，所述绝缘层穿透所述第二电介质堆叠层，其中，所述第二电介质堆叠层被所述绝缘层分离为第一部分和第二部分；以及
形成第一半导体结构，所述第一半导体结构垂直地延伸穿过所述第二电介质堆叠层的所述第一部分；
形成第二半导体结构，所述第二半导体结构垂直地延伸穿过所述第二电介质堆叠层的所述第二部分；以及
用多个导电层替换所述多个第一牺牲层和所述多个第二牺牲层。
12.根据权利要求11所述的方法，其中，形成穿透所述第二电介质堆叠层的所述绝缘层还包括：
去除所述第二电介质堆叠层的一部分，以在所述第二电介质堆叠层中形成缝隙；以及
在所述缝隙中形成所述绝缘层。
13.根据权利要求11-12中的任何一项所述的方法，其中，形成垂直地延伸穿过所述第二电介质堆叠层的所述第一部分的所述第一半导体结构还包括：
在所述第二电介质堆叠层的所述第一部分中形成第一开口，以暴露所述沟道结构的第一沟道插塞；
在所述第一开口的侧壁上形成阻挡层；以及
在所述第一开口中形成与所述第一沟道插塞接触的半导体层。
14.根据权利要求11-13中的任何一项所述的方法，其中，形成垂直地延伸穿过所述第二电介质堆叠层的所述第二部分的所述第二半导体结构还包括：
在所述第二电介质堆叠层的所述第二部分中形成第二开口，以暴露所述沟道结构的第二沟道插塞；
在所述第二开口的侧壁上形成阻挡层；以及
在所述第二开口中形成与所述第二沟道插塞接触的半导体层。
15.根据权利要求11-14中的任何一项所述的方法，其中，在同一操作期间形成所述第一半导体结构和所述第二半导体结构。
16.根据权利要求11-15中的任何一项所述的方法，其中，所述第一半导体结构的宽度和所述第二半导体结构的宽度小于所述多个沟道结构的宽度。
17.一种用于形成三维(3D)存储器器件的方法，包括：
形成第一堆叠层结构，所述第一堆叠层结构包括在掺杂半导体层上的多条字线；
形成多个沟道结构，所述多个沟道结构垂直地延伸穿过所述第一堆叠层结构；
形成第二堆叠层结构，所述第二堆叠层结构包括在所述第一堆叠层结构和所述多个沟道结构上的选择栅极线；
形成绝缘层，所述绝缘层穿透所述第二堆叠层结构，其中，所述第二堆叠层结构被所述绝缘层分离为第一部分和第二部分；
形成第一半导体结构，所述第一半导体结构垂直地延伸穿过所述第二堆叠层结构的所述第一部分；以及
形成第二半导体结构，所述第二半导体结构垂直地延伸穿过所述第二堆叠层结构的所述第二部分。
18.根据权利要求17所述的方法，其中，形成穿透所述第二堆叠层结构的所述绝缘层还包括：
去除所述第二堆叠层结构的一部分，以在所述第二堆叠层结构中形成缝隙；以及
在所述缝隙中形成所述绝缘层。
19.根据权利要求17-18中的任何一项所述的方法，其中，形成垂直地延伸穿过所述第二堆叠层结构的所述第一部分的所述第一半导体结构还包括：
在所述第二堆叠层结构的所述第一部分中形成第一开口，以暴露所述沟道结构的第一沟道插塞；
在所述第一开口的侧壁上形成阻挡层；以及
在所述第一开口中形成与所述第一沟道插塞接触的半导体层。
20.根据权利要求17-19中的任何一项所述的方法，其中，形成垂直地延伸穿过所述第二堆叠层结构的所述第二部分的所述第二半导体结构还包括：
在所述第二堆叠层结构的所述第二部分中形成第二开口，以暴露所述沟道结构的第二沟道插塞；
在所述第二开口的侧壁上形成阻挡层；以及
在所述第二开口中形成与所述第二沟道插塞接触的半导体层。
21.根据权利要求17-20中的任何一项所述的方法，其中，在同一操作期间形成所述第一半导体结构和所述第二半导体结构。
22.根据权利要求17-21中的任何一项所述的方法，其中，所述第一半导体结构的宽度和所述第二半导体结构的宽度小于所述多个沟道结构的宽度。
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