CN113924647B - 三维存储器器件以及用于形成所述三维存储器器件的方法 - Google Patents

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Abstract

一种三维(3D)存储器器件包括第一堆叠体结构、第一沟道结构、第二堆叠体结构和第二沟道结构。所述第一堆叠体结构包括交错的第一导电层和第一电介质层。所述第一沟道结构沿第一方向延伸穿过所述第一堆叠体结构。所述第一沟道结构包括第一半导体沟道和所述第一半导体沟道上方的第一存储器膜。所述第一存储器膜包括存储层。所述存储层被所述第一电介质层分隔成多个部分。

Description

三维存储器器件以及用于形成所述三维存储器器件的方法
相关申请的交叉引用
本申请要求享有2021年6月7日提交的中国专利申请No.202110628570.5和2020年10月19日提交的中国专利申请No.202011120882.7的优先权，在这里以引用方式将这两申请的全部内容并入本文。
背景技术
本公开涉及存储器器件以及用于形成存储器器件的方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，诸如存储器单元的平面半导体器件被缩小到更小的尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得更具挑战性并且成本高昂。三维(3D)半导体器件架构可以解决一些平面半导体器件(例如，闪速存储器器件)中的密度限制。
发明内容
在一个方面中，公开了一种3D存储器器件。所述3D存储器器件包括第一堆叠体结构、第一沟道结构、第二堆叠体结构和第二沟道结构。所述第一堆叠体结构包括交错的第一导电层和第一电介质层。所述第一沟道结构沿第一方向延伸穿过所述第一堆叠体结构。所述第一沟道结构包括第一半导体沟道以及所述第一半导体沟道上方的第一存储器膜。所述第一存储器膜包括第一存储层。所述第二堆叠体结构包括交错的第二导电层和所述第一堆叠体结构上方形成的第二电介质层。所述第二沟道结构沿所述第一方向延伸穿过所述第二堆叠体结构。所述第二沟道结构包括第二半导体沟道以及所述第二半导体沟道上方的第二存储器膜。所述第一存储层被所述第一电介质层分隔成多个区段。
在另一方面中，公开了一种3D存储器器件。所述3D存储器器件包括多个相互堆叠的存储器结构。每个存储器结构包括堆叠体结构和沟道结构。所述堆叠体结构包括交错的导电层和电介质层。所述沟道结构沿第一方向延伸穿过所述堆叠体结构。所述沟道结构包括半导体沟道和所述半导体沟道上方的存储器膜。所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的第一存储层以及所述第一存储层上方的阻挡层。所述第一存储层被所述电介质层分隔成多个区段。
在又一方面中，公开了一种系统。所述系统包括被配置为存储数据的3D存储器器件以及存储器控制器。所述3D存储器器件包括第一堆叠体结构、第一沟道结构、第二堆叠体结构和第二沟道结构。所述第一堆叠体结构包括交错的第一导电层和第一电介质层。所述第一沟道结构沿第一方向延伸穿过所述第一堆叠体结构。所述第一沟道结构包括第一半导体沟道以及所述第一半导体沟道上方的第一存储器膜。所述第一存储器膜包括第一存储层。所述第二堆叠体结构包括交错的第二导电层和在所述第一堆叠体结构上方形成的第二电介质层。所述第二沟道结构沿所述第一方向延伸穿过所述第二堆叠体结构。所述第二沟道结构包括第二半导体沟道以及所述第二半导体沟道上方的第二存储器膜。所述第一存储层被所述第一电介质层分隔成多个区段。所述存储器控制器耦接到所述3D存储器器件并且被配置为控制所述3D存储器器件的操作。
在又一方面中，公开了一种用于形成3D存储器器件的方法。形成第一电介质堆叠体结构，所述第一电介质堆叠体结构包括交替布置的多个第一电介质层和多个第二电介质层。在所述第一电介质堆叠体结构中沿第一方向形成第一沟道结构。在所述第一电介质堆叠体结构中沿所述第一方向形成沟道孔。所述沟道孔的侧壁包括所述多个第一电介质层中的凹陷。在所述多个第一电介质层中的所述沟道孔的所述凹陷中形成第一存储层。在所述存储层上方形成半导体沟道。形成填充所述沟道孔的电介质芯。在所述第一电介质堆叠体结构上方形成第二电介质堆叠体结构。所述第二电介质堆叠体结构包括交替布置的多个第三电介质层和多个第四电介质层。在所述第二电介质堆叠体结构中沿所述第一方向形成第二沟道结构。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开的各方面，并且连同下面的详细描述用于进一步解释本公开，使相关领域普通技术人员能够制造和使用本公开。
图1示出了根据本公开的一些方面的示例性3D存储器器件的截面图。
图2示出了根据本公开的一些方面的示例性堆叠体结构的截面图。
图3示出了根据本公开的一些方面的另一示例性堆叠体结构的截面图。
图4示出了根据本公开的一些方面的又一示例性堆叠体结构的截面图。
图5示出了根据本公开的一些方面的又一示例性堆叠体结构的截面图。
图6示出了根据本公开的一些方面的另一示例性3D存储器器件的截面图。
图7示出了根据本公开的一些方面的又一示例性3D存储器器件的截面图。
图8-16示出了根据本公开的一些方面在制造过程的不同阶段的示例性3D存储器器件的截面图。
图17示出了根据本公开的一些方面用于形成3D存储器器件的示例性方法的流程图。
图18示出了根据本公开的一些方面具有存储器器件的示例性系统的框图。
图19A示出了根据本公开的一些方面具有存储器器件的示例性存储器卡的图。
图19B示出了根据本公开的一些方面具有存储器器件的示例性固态驱动器(SSD)的图。
将参考附图来描述本公开。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。因此，可以使用其他配置和布置，而不脱离本公开的范围。而且，还可以在各种各样的其他应用中采用本公开。可以按照未在附图中具体示出的方式对本公开中描述的功能和结构特征做出相互组合、调整和修改，使得这些组合、调整和修改处于本公开的范围内。
通常，可以至少部分地由使用的语境来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特性，或者可以用于从复数的意义上描述特征、结构或特性的组合。类似地，还可以将诸如“一”、“一个”或“该”的词语理解为传达单数用法或者传达复数用法，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……之上”和“在……上方”，使得“在……上”不仅意味着直接位于某物上，还包含在某物上且其间具有中间特征或层的含义，并且使得“在……之上”或者“在……上方”不仅包含在某物之上或上方的含义，还包含在某物之上或上方且其间没有中间特征或层的含义(即，直接位于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。设备可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
如本文所使用的，术语“层”是指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层结构或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面和底表面之间的任何成对水平平面之间，或者位于顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其内包括一个或多个层，和/或者可以具有位于其上、其上方和/或其下方的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成互连线和/或过孔接触)以及一个或多个电介质层。
如本文所使用的，术语“衬底”是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底顶部上的材料可以被图案化，或者可以保持未被图案化。此外，衬底可以包括很宽范围内的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或者蓝宝石晶圆的非导电材料制成。
如本文所使用的，术语“3D存储器器件”是指在横向取向的衬底上具有垂直取向的存储器单元晶体管串(本文称为“存储器串”，例如NAND存储器串)，使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着名义上垂直于衬底的横向表面。
可以通过堆叠半导体晶圆或管芯并将它们垂直互连来形成3D半导体器件，使得所得结构充当单个器件，以比常规平面工艺更低的功率和更小的占用面积来实现性能改进。然而，电荷横向迁移问题成为3D半导体器件的主要问题。在诸如3D NAND存储器器件之类的一些3D存储器器件中，器件的堆叠体包括存储器阵列器件和外围器件。随着器件尺寸和厚度的缩小，字线之间的距离越来越小。因此，沟道结构中的电荷横向迁移问题是3D NAND存储器器件的瓶颈之一。
图1示出了根据本公开的一些方面的示例性3D存储器器件100的截面图。3D存储器器件100包括存储器结构101和堆叠在存储器结构101上的存储器结构103。存储器结构101包括第一堆叠体结构102和第一沟道结构106。存储器结构103包括第二堆叠体结构104和第二沟道结构108.
如本文所指代的，存储器膜110是多层结构，并且是在3D存储器器件中实现存储功能的元件。例如，存储器膜110可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。可以在垂直沟道的表面上形成ONO结构，并且ONO结构(存储器膜110)也位于垂直沟道和诸如字线的导电膜之间。字线可以用作控制栅极，并且响应于偏压而电耦接或电子耦接到存储器膜110。
第一堆叠体结构102包括交错的第一导电层110和第一电介质层112，并且堆叠的导电/电介质层对也称为存储器堆叠体。在一些实施方式中，第一电介质层112可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。在一些实施方式中，第一导电层110可以形成字线并且可以包括导电材料，其中导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或者其任意组合。第一沟道结构106沿y方向延伸穿过第一堆叠体结构102。第一沟道结构106可以包括第一半导体沟道134、以及在第一半导体沟道134上方形成的第一存储器膜132。这里的“上方”的含义，除了上述解释之外，还应解释为从顶侧或从横向侧位于某物“上方”。
图2示出了根据本公开的一些方面的示例性存储器结构103的截面图。如图2中所示，第二堆叠体结构104包括在第一堆叠体结构102上方形成的交错的第二导电层114和第二电介质层116，并且堆叠的导电/电介质层对也称为存储器堆叠体。在一些实施方式中，第二电介质层116可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。在一些实施方式中，第二导电层114可以形成字线并且可以包括导电材料，其中这些导电材料包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或者其任意组合。
第二沟道结构108沿y方向延伸穿过第二堆叠体结构104，并且第二沟道结构108包括第二半导体沟道126和第二半导体沟道126上方的第二存储器膜118。在一些实施方式中，第二沟道结构108还可以包括在第二沟道结构108中心的电介质芯128。在一些实施方式中，第二存储器膜118包括第二半导体沟道126上方的隧穿层124、隧穿层124上方的存储层122、以及存储层122上方的阻挡层120。
在一些实施方式中，隧穿层124可以包括氧化硅、氮氧化硅或者其任意组合。在一些实施方式中，存储层122可以包括氮化硅、氮氧化硅、硅或者其任意组合。在一些实施方式中，阻挡层120可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者其任意组合。
在一些实施方式中，存储器堆叠体(例如，第二堆叠体结构104)中的每条字线(例如，第二导电层114)用作NAND存储器串(例如，沟道结构108)中的存储器单元的栅极导体。在一些实施例中，每条字线(第二导电层114)可以包括：由钨制成的栅极导体、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘合层、以及由高k电介质材料制成的栅极电介质层。这些字线可以横向延伸以耦接多个存储器单元。
如图2中所示，第二电介质层116将存储器膜118的阻挡层120、存储层122和隧穿层124分成多个区段。换句话说，第二堆叠体结构104中的存储器膜118或者部分存储器膜118是不连续的结构，并且第二电介质层116将存储层122完全分隔成几个隔离的区段。此外，第二堆叠体结构104的第二半导体沟道126与第二电介质层116接触。在一些实施方式中，第二堆叠体结构104的第二半导体沟道126与隧穿层124和第二电介质层116接触。在一些实施方式中，隧穿层124与存储层122、第二半导体沟道126和第二电介质层116接触。在一些实施方式中，存储层122可以包括多个捕获层。
在一些实施方式中，存储层122可以包括沿x方向布置的第一捕获层和第二捕获层。在一些实施方式中，第一捕获层与阻挡层120直接接触，并且是被第二电介质层116分隔的不连续结构。在一些实施方式中，第二捕获层与第一捕获层直接接触，并且可以在后续工艺中保护第一捕获层。在一些实施方式中，第二捕获层是被第二电介质层116分隔的不连续结构。在一些实施方式中，第二捕获层是连续结构，并且可以部分地被第二电介质层116分隔。在一些实施方式中，可以在第二捕获层上方形成隧穿层124。在一些实施方式中，第二捕获层可以用作隧穿层，并且可以省略隧穿层124的形成。
如图1中所示，第一存储器膜132是沿y方向延伸的连续结构，而第二存储器膜118是被分成几个隔离区段的不连续膜。在一些实施方式中，第一半导体沟道134与第二半导体沟道126接触。在一些实施方式中，第一半导体沟道134与第二半导体沟道126电接触。在一些实施方式中，第一存储器膜132和第二存储器膜118是电隔离的。例如，第一存储器膜132和第二存储器膜118可以通过电介质材料来分隔开。在一些实施方式中，可以将第一堆叠体结构102和第二堆叠体结构104设置在衬底上。在一些实施方式中，可以在第一沟道结构106之下形成选择性外延生长(SEG)结构。
通过将阻挡层120、存储层122和隧穿层124沿y方向划分为多个隔离的区段，将第二存储器膜118的一部分分隔成几个不连续的区段。存储在存储层122中的电荷与对应于不同字线的其它存储层122隔离。换言之，存储在存储层122中与不同字线相对应的电荷彼此隔离。因此，可以抑制3D存储器器件100中的电荷迁移。
图3示出了根据本公开的一些方面的另一示例性存储器结构203的截面图。存储器结构203可以包括第二堆叠体结构104和沟道结构208。在一些实施方式中，存储器结构203的第二堆叠体结构104可以类似于存储器结构103的第二堆叠体结构104。沟道结构208沿着y方向延伸穿过第二堆叠体结构104。沟道结构208可以包括半导体沟道126以及在半导体沟道126上方形成的存储器膜218。在一些实施方式中，沟道结构208还可以包括在沟道结构208中心的电介质芯128。在一些实施方式中，存储器结构203的半导体沟道126和电介质芯128可以类似于存储器结构103的半导体沟道126和电介质芯128。
在一些实施方式中，存储器膜218可以包括半导体沟道126上方的隧穿层224、隧穿层224上方的存储层222、以及存储层222上方的阻挡层220。在一些实施方式中，隧穿层224可以包括氧化硅、氮氧化硅或者其任意组合。在一些实施方式中，存储层222可以包括氮化硅、氮氧化硅、硅或者其任意组合。在一些实施方式中，阻挡层220可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者其任意组合。
如图3中所示，隧穿层224可以包括设置在两个相邻的第二电介质层116之间并且与存储层222接触的第一部分。隧穿层224还可以包括沿着y方向横跨几个第二电介质层116物理延伸的第二部分。隧穿层224的第一部分和第二部分彼此直接接触。换言之，隧穿层224的第一部分和第二部分物理地连接。在一些实施方式中，可以在相同的沉积操作中形成隧穿层224的第一部分和第二部分。在一些实施方式中，可以在不同的沉积操作中形成隧穿层224的第一部分和第二部分。换言之，隧穿层224并非沿y方向完全不连续，并且仅阻挡层220和存储层222被第二电介质层116完全地划分成多个隔离的区段。在一些实施方式中，隧穿层224的第二部分将半导体沟道126和第二电介质层116分隔开。在一些实施方式中，隧穿层224与第二电介质层116接触。在一些实施方式中，存储层222可以包括多个捕获层。在一些实施方式中，存储层222可以包括沿x方向布置的第一捕获层和第二捕获层。在一些实施方式中，第一捕获层与阻挡层220直接接触，并且是被第二电介质层116分隔的不连续结构。在一些实施方式中，第二捕获层与第一捕获层直接接触，并且可以在后续工艺中保护第一捕获层。在一些实施方式中，第二捕获层是被第二电介质层116分隔的不连续结构。在一些实施方式中，第二捕获层是连续结构，并且可以部分地被第二电介质层116分隔开。在一些实施方式中，可以在第二捕获层上方形成隧穿层224。在一些实施方式中，第二捕获层可以用作隧穿层，并且可以省略隧穿层224的形成。
通过将阻挡层220和存储层222沿y方向划分为多个隔离的区段，将存储器膜218的一部分分隔成几个不连续的区段。存储在存储层222中的电荷与对应于不同字线的其它存储层222隔离。换言之，存储在与不同字线对应的存储层222中的电荷彼此隔离。因此，可以抑制存储器结构203中的电荷迁移。
图4示出了根据本公开的一些方面的又一示例性存储器结构303的截面图。存储器结构303包括第二堆叠体结构104和沟道结构308。在一些实施方式中，存储器结构303的第二堆叠体结构104可以类似于存储器结构103或203的第二堆叠体结构104。沟道结构308沿y方向延伸穿过第二堆叠体结构104。沟道结构308可以包括半导体沟道126和在半导体沟道126上方形成的存储器膜318。在一些实施方式中，沟道结构308还可以包括在沟道结构308中心的电介质芯128。在一些实施方式中，存储器结构303的半导体沟道126和电介质芯128可以类似于存储器结构103或203的半导体沟道126和电介质芯128。
在一些实施方式中，存储器膜318可以包括半导体沟道126上方的隧穿层324、隧穿层324上方的存储层322和存储层322上方的阻挡层320。在一些实施方式中，隧穿层324可以包括氧化硅、氮氧化硅或者其任意组合。在一些实施方式中，存储层322可以包括氮化硅、氮氧化硅、硅或者其任意组合。在一些实施方式中，阻挡层320可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者其任意组合。
如图4中所示，可以沿y方向平行于半导体沟道126来设置隧穿层324。换言之，在一些实施方式中，仅阻挡层320和存储层322被第二电介质层116完全划分为多个隔离的区段。在一些实施方式中，隧穿层324将半导体沟道126和第二电介质层116分隔开。在一些实施方式中，隧穿层324与第二电介质层116接触。在一些实施方式中，存储层322可以包括多个捕获层。在一些实施方式中，存储层322可以包括沿x方向布置的第一捕获层和第二捕获层。在一些实施方式中，第一捕获层与阻挡层320直接接触，并且是被第二电介质层116分隔的不连续结构。在一些实施方式中，第二捕获层与第一捕获层直接接触，并且可以在后续工艺中保护第一捕获层。在一些实施方式中，第二捕获层是被第二电介质层116分隔的不连续结构。在一些实施方式中，第二捕获层是连续结构，并且可以部分地被第二电介质层116分隔开。在一些实施方式中，可以在第二捕获层上方形成隧穿层324。在一些实施方式中，第二捕获层可以用作隧穿层，并且可以省略隧穿层324的形成。
通过将阻挡层320和存储层322沿y方向划分为多个隔离的区段，将存储器膜318的一部分分隔成几个不连续的区段。存储在存储层322中的电荷与对应于不同字线的其它存储层322隔离。换言之，存储在与不同字线相对应的存储层322中的电荷彼此隔离。因此，可以抑制存储器结构303中的电荷迁移。
图5示出了根据本公开的一些方面的又一示例性存储器结构403的截面图。存储器结构403可以包括第二堆叠体结构104和沟道结构408。
在一些实施方式中，存储器结构403的第二堆叠体结构104可以类似于存储器结构103、203或303的第二堆叠体结构104。沟道结构408沿y方向延伸穿过第二堆叠体结构104。沟道结构408可以包括半导体沟道126和在半导体沟道126上方形成的存储器膜418。在一些实施方式中，沟道结构408还可以包括在沟道结构408中心的电介质芯128。在一些实施方式中，存储器结构403的半导体沟道126和电介质芯128可以类似于存储器结构103、203或303的半导体沟道126和电介质芯128。
在一些实施方式中，存储器膜418可以包括半导体沟道126上方的隧穿层424、隧穿层424上方的存储层422和存储层422上方的阻挡层420。在一些实施方式中，隧穿层424可以包括氧化硅、氮氧化硅或者其任意组合。在一些实施方式中，存储层422可以包括氮化硅、氮氧化硅、硅或者其任意组合。在一些实施方式中，阻挡层420可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者其任意组合。
如图5中所示，存储层422被隧穿层424和阻挡层420包围。隧穿层424与半导体沟道126、第二电介质层116、阻挡层420和存储层422接触。换言之，存储层422完全地被阻挡层420和隧穿层424包围，并且阻挡层420和隧穿层424彼此接触。在一些实施方式中，存储层422可以包括多个捕获层。在一些实施方式中，所述多个捕获层之一可以用作隧穿层424。
通过将阻挡层420和存储层422沿y方向划分为多个隔离的区段，将存储器膜418的一部分分隔成几个不连续的区段。存储在存储层422中的电荷与对应于不同字线的其它存储层422隔离。换言之，存储在与不同字线相对应的存储层422中的电荷彼此隔离。因此，可以抑制存储器结构403中的电荷迁移。
图6示出了根据本公开的一些方面的另一示例性3D存储器器件600的截面图。3D存储器器件600包括存储器结构603和堆叠在存储器结构603上的存储器结构601。存储器结构601包括第一堆叠体结构102和第一沟道结构106。存储器结构603包括第二堆叠体结构104和第二沟道结构108。如图6中所示，第二沟道结构108的存储器膜是被分成多个隔离的区段的不连续膜，而第一沟道结构106的存储器膜是沿y方向延伸的连续结构。换言之，可以在具有连续存储器膜的存储器结构601下方，形成具有不连续存储器膜的存储器结构603。
在一些实施方式中，如图6中所示，第二沟道结构108还可以包括第二沟道结构108的源极端上的半导体插塞604。半导体插塞604可以与第二沟道结构108的半导体沟道126接触。半导体插塞604也称为选择性外延生长(SEG)，其可以从衬底选择性地生长并且可以具有与衬底相同的材料(例如，单晶硅)。与沟道结构108的源极端上的半导体插塞604接触的第二沟道结构108，在本文中称为“底部插塞沟道结构”。
在一些实施方式中，与图6中的底部插塞沟道结构604不同，第二沟道结构108可以包括侧壁插塞沟道结构，并且在其源极端没有半导体插塞604。相反，垂直位于衬底与第二堆叠体结构104之间的侧壁半导体层可以与沟道结构的侧壁半导体层的侧壁接触。该侧壁半导体层可以包括半导体材料(例如，多晶硅)。
在一些实施方式中，可以使用与第二沟道结构108的源极端上的底部开放沟道结构的半导体沟道126接触的半导体层来替换衬底(例如，其具有单晶硅)。可以去除源极端上的第二沟道结构108的存储器膜118的一部分，以暴露半导体沟道126来接触半导体层。在一些实施方式中，对第二沟道结构108的源极端上的半导体沟道126的部分进行掺杂，以形成与半导体层接触的掺杂区。该半导体层可以包括半导体材料，例如多晶硅。
如图6中所示，在存储器结构601的下方形成具有非连续存储层122的存储器结构603。在一些实施方式中，当在底部位置设置具有非连续存储层的存储器结构时，由于抑制了电荷迁移，因此可以改进3D存储器器件600的热载流子和可靠性。在一些实施方式中，当在底部位置设置具有不连续存储层的存储器结构时，也可以抑制氮氧化硅/氧化硅(NO)层的等离子体泄漏损伤。应当理解的是，也可以根据不同的设计方案，在具有连续存储层的存储器结构上方设置具有不连续存储层的存储器结构，在此不作限定。
图7示出了根据本公开的一些方面的又一示例性3D存储器器件700的截面图。3D存储器器件700包括存储器结构705、堆叠在存储器结构705上的存储器结构703、以及堆叠在存储器结构703上的存储器结构701。如图7中所示，存储器结构701的存储层和存储器结构705的存储层是被分隔成多个隔离的区段的不连续膜，存储器结构703的存储层是沿着y方向延伸的连续结构。换言之，可以在具有不连续存储层的两个存储器结构(即，存储器结构701和存储器结构705)之间形成具有连续存储层的存储器结构703。
在一些实施方式中，堆叠的存储器结构(例如，存储器结构701、存储器结构703和/或存储器结构705)的半导体沟道可以是电连接的。在一些实施方式中，堆叠的存储器结构(例如，存储器结构701、存储器结构703和/或存储器结构705)的半导体沟道可以彼此对齐。这里“对齐”的含义是堆叠的存储器结构(例如，存储器结构701、存储器结构703和/或存储器结构705)的半导体沟道，沿着沟道结构的相同中心轴布置。在一些实施方式中，堆叠的存储器结构(例如，存储器结构701、存储器结构703和/或存储器结构705)的存储器膜可以不彼此对齐。
应当理解的是，具有不连续存储层的存储器结构701和/或存储器结构705可以使用其它结构(例如，图3-5中所示的存储器结构203、存储器结构303和/或存储器结构403)来代替。还应当理解的是，在一些实施方式中，可以在具有连续存储层的两个存储器结构之间形成具有不连续存储层的存储器结构。在一些实施方式中，可以通过堆叠具有不连续存储层的多个存储器结构，来形成3D存储器器件。
图8-16示出了根据本公开的一些方面在制造过程的不同阶段的3D存储器器件100的截面图。图17示出了根据本公开的一些方面用于形成3D存储器器件100的示例性方法800的流程图。为了更好地描述本公开，将一起讨论图8-16中的3D存储器器件100的截面图和图17中的方法800。应当理解的是，方法800中所示出的操作不是穷举的，并且在任何所示的操作之前、之后或之间也可以执行其它操作。此外，这些操作中的一些操作可以同时地执行，或者以与图8-16和图17中所示的顺序不同的顺序来执行。
如图8以及图17的操作802中所示，形成第一电介质堆叠体结构150。第一电介质堆叠体结构150可以包括多个电介质/牺牲层对。在一些实施方式中，可以在衬底(没有示出)上形成第一电介质堆叠体结构150。在一些实施方式中，衬底可以是掺杂半导体层。电介质/牺牲层对可以包括沿x方向延伸的交错的电介质层112和牺牲层152。在一些实施方式中，每个电介质层112可以包括氧化硅层，并且每个牺牲层152可以包括氮化硅层。可以通过包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其任意组合的一种或多种薄膜沉积工艺来形成第一电介质堆叠体结构150。在一些实施方式中，通过在衬底上沉积诸如氧化硅之类的电介质材料，在衬底和第一电介质堆叠体结构150之间形成焊盘氧化物层(没有示出)。
如图8以及图17的操作804中所示，在第一电介质堆叠体结构150中沿y方向形成第一沟道结构106。第一沟道结构106可以包括第一半导体沟道134以及在第一半导体沟道134上方形成的第一存储器膜132。在一些实施方式中，第一存储器膜132是沿y方向延伸的连续存储器膜。
如图9以及图17的操作806中所示，在第一电介质堆叠体结构150上方形成第二电介质堆叠体结构160。第二电介质堆叠体结构160可以包括多个电介质/牺牲层对。这些电介质/牺牲层对可以包括沿x方向延伸的交错的电介质层116和牺牲层162。在一些实施方式中，第二电介质堆叠体结构160的电介质层116和牺牲层162的材料和制造工艺，可以类似于第一电介质堆叠体结构150的电介质层112和牺牲层152的材料和制造工艺。
如图9以及图17的操作808中所示，在第二电介质堆叠体结构160中沿y方向形成沟道孔164。在一些实施方式中，可以执行蚀刻工艺以在第二电介质堆叠体结构160中形成垂直地(y方向)延伸穿过交错的电介质/牺牲层的沟道孔164。在一些实施方式中，用于形成沟道孔164的制造工艺可以包括湿法蚀刻和/或干法蚀刻，比如深反应离子蚀刻(DRIE)。在一些实施方式中，沟道孔164可以进一步延伸到第一电介质堆叠体结构150的顶部。
在一些实施方式中，由于通过选择蚀刻操作的蚀刻剂，电介质层116和牺牲层162在蚀刻过程中可以具有不同的去除率，因此沟道孔164的侧壁可以在每个牺牲层162中包括凹陷。例如，当电介质层116包括氧化硅并且牺牲层162包括氮化硅时，可以使用对氮化硅具有更高蚀刻率的蚀刻剂来形成凹陷。在一些实施方式中，可以首先通过使用蚀刻操作，在第二电介质堆叠体结构160中沿y方向形成沟道孔164。然后，可以执行另一蚀刻操作，以去除牺牲层162的部分来形成凹陷。
如图10以及图17的操作810中所示，在牺牲层162上的沟道孔164的侧壁上形成阻挡层120。在一些实施方式中，阻挡层120可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或者其任意组合。在一些实施方式中，可以通过沉积操作来形成阻挡层120。在一些实施方式中，可以通过氧化操作将牺牲层162的一部分氧化成氧化硅、氮氧化硅或其它适当的材料，来形成阻挡层120。在一些实施方式中，可以使用相同的材料来形成阻挡层120和电介质层116。
如图11以及图17的操作812中所示，可以在牺牲层162上的沟道孔164的侧壁上的阻挡层120上方形成存储层122。在一些实施方式中，可以首先在覆盖电介质层116和阻挡层120的沟道孔164的侧壁上，形成存储层122，如图11中所示。然后，可以执行蚀刻操作以拉回存储层122的一部分，如图12中所示。在一些实施方式中，可以通过干法蚀刻、湿法蚀刻或其它适当的工艺来去除存储层122的一部分。在拉回工艺之后，通过电介质层116将存储层122划分成多个隔离的区段。
如图13以及图17的操作814中所示，可以在沟道孔164的侧壁上的存储层122和电介质层116上方形成隧穿层124。在一些实施方式中，可以通过执行蚀刻操作，来进一步减薄隧穿层124。在一些实施方式中，可以进一步减薄隧穿层124，直到隧穿层124被电介质层116完全隔离为止，如图14中所示。在一些实施方式中，在减薄操作之后，隧穿层124可以不被电介质层116完全隔离，并且形成类似于图13中所示的隧穿层224的结构。在一些实施方式中，可以沿y方向布置隧穿层124，并且隧穿层124形成类似于图4中所示的隧穿层324的结构。
如图15以及图17的操作816中所示，可以在隧穿层124上方形成半导体沟道126。在一些实施方式中，半导体沟道126可以与电介质层116直接接触。在一些实施方式中，可以在沟道孔164中填充电介质芯128。
然后，可以去除牺牲层152和162，并使用字线来代替，如图16中所示。例如，可以通过干法蚀刻、湿法蚀刻或其它适当的工艺来去除牺牲层152和162，以形成多个腔。可以通过沉积栅极导体，在这些腔中形成字线(导电层110和114)，并且栅极导体由钨制成。在一些实施方式中，腔可以填充有使用高k电介质材料、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘合层制成的栅极电介质层。
通过将存储层沿y方向划分为多个隔离的区段，将存储器膜的一部分分隔成多个不连续的区段。存储层中存储的电荷与对应于不同字线的其它存储层隔离。换言之，存储在与不同字线相对应的存储层中的电荷彼此隔离。因此，可以抑制存储器结构中的电荷迁移。
此外，通过将具有不连续存储层的存储器结构和具有连续存储层的存储器结构堆叠在一起，不仅可以抑制电荷迁移，而且对于多层存储器器件还可以保持存储器结构的强度。
图18示出了根据本公开的一些方面的具有存储器器件的示例性系统900的框图。系统900可以是移动电话、桌面型计算机、膝上型计算机、平板设备、车载计算机、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备，增强现实(AR)设备、或者其中具有存储设备的任何其它适当的电子设备。如图18中所示，系统900可以包括主机908和具有一个或多个存储器器件904和存储器控制器906的存储器系统902。主机908可以是电子设备的处理器，例如中央处理单元(CPU)、或片上系统(SoC)(例如，应用处理器(AP))。主机908可以被配置为向存储器器件904发送数据或者从存储器器件904接收数据。
存储器器件904可以是本公开中公开的任何存储器器件。如上面所详细公开的，存储器器件904(例如，NAND闪存存储器器件)在对位线放电的放电操作中，可以具有受控和预定义的放电电流。根据一些实施方式，存储器控制器906耦接到存储器器件904和主机908，并且被配置为控制存储器器件904。存储器控制器906可以管理存储在存储器器件904中的数据，并且与主机908进行通信。例如，存储器控制器906可以耦接到存储器器件904(例如，上面所描述的3D存储器器件100)，并且存储器控制器906可以被配置为通过外围器件来控制沟道结构108的操作。通过形成根据本公开的结构，可以进一步抑制3D存储器器件100的电荷迁移，并且也可以提高系统900的性能。
在一些实施方式中，存储器控制器906被设计为在以下低占空比环境中操作：例如，安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或者在诸如个人计算机、数字相机、移动电话之类的电子设备中使用的其它介质。在一些实施方式中，存储器控制器906被设计为在高占空比环境SSD、或用作移动设备(例如，智能手机、平板设备、膝上型计算机等)的数据存储的嵌入式多媒体卡(eMMC)以及企业存储阵列中操作。存储器控制器906可以被配置为控制存储器器件904的操作(例如，读取、擦除和编程操作)。存储器控制器906还可以被配置为对关于存储在或者将要存储在存储器器件904中的数据的各种功能进行管理，这些功能包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等等。在一些实施方式中，存储器控制器906进一步被配置为处理关于从存储器器件904读取或写入到存储器器件904的数据的误差校正码(ECC)。存储器控制器906也可以执行任何其它适当的功能，例如，格式化存储器器件904。存储器控制器906可以根据特定的通信协议，与外部设备(例如，主机908)进行通信。例如，存储器控制器906可以通过以下各种接口协议中的至少一种与外部设备进行通信：例如，USB协议、MMC协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等等。
可以将存储器控制器906和一个或多个存储器器件904集成到各种类型的存储设备中，例如包括在同一封装中(例如，通用闪存(UFS)封装或eMMC封装)。也就是说，存储器系统902可以被实现并封装到不同类型的终端电子产品中。在如图19A所示的一个示例中，可以将存储器控制器906和单个存储器器件904集成到存储器卡1002中。存储器卡1002可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡1002还可以包括耦接存储器卡1002与主机(例如，图18中的主机908)的存储器卡连接器1004。在如图19B所示的另一示例中，可以将存储器控制器906和多个存储器器件904集成到SSD 1006中。SSD1006还可以包括耦接SSD 1006与主机(例如，图18中的主机908)的SSD连接器1008。在一些实施方式中，SSD 1006的存储容量和/或操作速度大于存储器卡1002的存储容量和/或操作速度。
根据本公开的一个方面，公开了一种3D存储器器件。该3D存储器器件包括第一堆叠体结构、第一沟道结构、第二堆叠体结构和第二沟道结构。所述第一堆叠体结构包括交错的第一导电层和第一电介质层。所述第一沟道结构沿第一方向延伸穿过所述第一堆叠体结构。所述第一沟道结构包括第一半导体沟道、以及所述第一半导体沟道上方的第一存储器膜。所述第一存储器膜包括第一存储层。所述第二堆叠体结构包括交错的第二导电层和所述第一堆叠体结构上方形成的第二电介质层。所述第二沟道结构沿所述第一方向延伸穿过所述第二堆叠体结构。所述第二沟道结构包括第二半导体沟道、以及所述第二半导体沟道上方的第二存储器膜。所述第一存储层被所述第一电介质层分隔成多个区段。
在一些实施方式中，所述第二存储器膜包括第二存储层，并且所述第二存储层沿所述第一方向连续地延伸。在一些实施方式中，所述第一存储器膜还包括在所述第一半导体沟道上方的隧穿层和在所述第一存储层上方的阻挡层。在一些实施方式中，所述阻挡层被所述电介质层分隔成多个区段。在一些实施方式中，所述隧穿层被所述电介质层分隔成多个区段。在一些实施方式中，所述隧穿层与所述第一存储层、所述第一半导体沟道和所述第一电介质层接触。在一些实施方式中，所述隧穿层沿所述第一方向横跨所述第一电介质层延伸。
在一些实施方式中，所述隧穿层包括设置在两个相邻的第一电介质层之间的第一部分以及沿所述第一方向横跨所述第一电介质层物理延伸的第二部分。在一些实施方式中，所述隧穿层的所述第一部分和所述第二部分彼此直接接触。在一些实施方式中，所述阻挡层、所述第一存储层和所述隧穿层被所述第一电介质层完全分隔成彼此隔离的多个区段。在一些实施方式中，每个区段中的所述阻挡层、所述第一存储层和所述隧穿层的顶表面以及所述阻挡层、所述第一存储层和所述隧穿层的底表面与所述第一电介质层直接接触。在一些实施方式中，所述第一半导体沟道与所述隧穿层和所述第一电介质层直接接触。
在一些实施方式中，所述隧穿层将所述第一存储层和所述第一电介质层分隔开。在一些实施方式中，所述隧穿层与所述阻挡层的所述多个区段的每个分隔的阻挡层接触。在一些实施方式中，所述隧穿层的一部分和所述第一存储层的一部分沿所述第一方向重叠。在一些实施方式中，所述隧穿层在所述第一方向以及与所述第一方向垂直的第二方向上，与所述第一存储层的所述多个区段的每个分隔的第一存储层接触。
在一些实施方式中，所述第一存储层包括多个捕获层。在一些实施方式中，所述多个区段沿所述第一方向堆叠。在一些实施方式中，所述第一半导体沟道与所述第二半导体沟道接触。在一些实施方式中，所述第一存储器膜和所述第二存储器膜是电隔离的。在一些实施方式中，所述第一堆叠体结构和所述第二堆叠体结构沿所述第一方向堆叠。在一些实施方式中，所述3D存储器器件还包括：设置在所述第一沟道结构的底端的半导体插塞。所述半导体插塞与所述第一半导体沟道接触。
在一些实施方式中，所述3D存储器器件还包括：第三堆叠体结构，其包括交错的第三导电层和在所述第二堆叠体结构上方形成的第三电介质层；以及沿所述第一方向延伸穿过所述第三堆叠体结构的第三沟道结构，所述第三沟道结构包括第三半导体沟道、以及所述第三半导体沟道上方的第三存储器膜，并且所述第三存储器膜包括第三存储层。所述第三存储层被所述第三电介质层分隔成多个区段。
根据本公开的另一方面，公开了一种3D存储器器件。该3D存储器器件包括多个相互堆叠的存储器结构。每个存储器结构包括堆叠体结构和沟道结构。所述堆叠体结构包括交错的导电层和电介质层。所述沟道结构沿第一方向延伸穿过所述堆叠体结构。所述沟道结构包括半导体沟道和所述半导体沟道上方的存储器膜。所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层、以及所述存储层上方的阻挡层。所述存储层被所述电介质层分隔成多个区段。
根据本公开的再一方面，公开了一种系统。该系统包括被配置为存储数据的3D存储器器件以及存储器控制器。所述3D存储器器件包括第一堆叠体结构、第一沟道结构、第二堆叠体结构和第二沟道结构。所述第一堆叠体结构包括交错的第一导电层和第一电介质层。所述第一沟道结构沿第一方向延伸穿过所述第一堆叠体结构。所述第一沟道结构包括第一半导体沟道以及所述第一半导体沟道上方的第一存储器膜。所述第一存储器膜包括存储层。所述第二堆叠体结构包括交错的第二导电层和所述第一堆叠体结构上方形成的第二电介质层。所述第二沟道结构沿所述第一方向延伸穿过所述第二堆叠体结构。所述第二沟道结构包括第二半导体沟道以及所述第二半导体沟道上方的第二存储器膜。所述存储层被所述第一电介质层分隔成多个区段。所述存储器控制器耦接到所述3D存储器器件并且被配置为控制所述3D存储器器件的操作。
根据本公开的又一方面，公开了一种用于形成3D存储器器件的方法。形成第一电介质堆叠体结构，所述第一电介质堆叠体结构包括交替布置的多个第一电介质层和多个第二电介质层。在所述第一电介质堆叠体结构中沿第一方向形成第一沟道结构。在所述第一电介质堆叠体结构中沿所述第一方向形成沟道孔。所述沟道孔的侧壁包括所述多个第一电介质层中的凹陷。在所述多个第一电介质层中的所述沟道孔的所述凹陷中形成存储层。在所述存储层上方形成半导体沟道。形成填充所述沟道孔的电介质芯。在所述第一电介质堆叠体结构上方形成第二电介质堆叠体结构。所述第二电介质堆叠体结构包括交替布置的多个第三电介质层和多个第四电介质层。在所述第二电介质堆叠体结构中沿所述第一方向形成第二沟道结构。
在一些实施方式中，在所述多个第一电介质层中的所述沟道孔的所述凹陷中形成阻挡层，并且在所述沟道孔的所述凹陷中的至少所述存储层上方形成隧穿层。在一些实施方式中，所述第二沟道结构在所述第一沟道结构上方并且与所述第一沟道结构对齐。在一些实施方式中，对所述多个第一电介质层执行氧化操作以形成所述阻挡层。在一些实施方式中，在所述沟道孔的所述凹陷中的所述阻挡层上方形成所述存储层，并且执行第一减薄操作以去除所述存储层中位于所述多个第二电介质层上的部分。
在一些实施方式中，所述存储层包括多个捕获层。在一些实施方式中，在所述沟道孔的所述凹陷上方形成所述隧穿层，其覆盖所述存储层和所述多个第二电介质层，并执行第二减薄操作以去除所述隧穿层中位于所述多个第二电介质层上的部分。
在一些实施方式中，在所述隧穿层上方形成所述半导体沟道，其中所述半导体沟道与所述多个第二电介质层接触。在一些实施方式中，在所述沟道孔的所述凹陷上方形成所述隧穿层，其覆盖所述存储层和所述多个第二电介质层，并执行第二减薄操作以减薄所述隧穿层。在一些实施方式中，所述隧穿层与所述半导体沟道、所述多个第二电介质层和所述存储层接触。
在一些实施方式中，去除所述多个第一电介质层和所述多个第三电介质层，并在所述多个第二电介质层之间和所述多个第四电介质层之间形成多条字线。
前述具体实施方式的描述可以容易地针对各种应用进行修改和/或调整。因此，基于本文给出的教导和指导，这些调整和修改旨在落入所公开实施方式的等同物的含义和范围内。
本公开的广度和范围不应受到任何上述示例性实施方式的限制，而应当仅根据所附权利要求及其等同物来界定。

Claims (36)

1.一种三维(3D)存储器器件，包括：
第一堆叠体结构，所述第一堆叠体结构包括交错的第一导电层和第一电介质层；
第一沟道结构，所述第一沟道结构沿第一方向延伸穿过所述第一堆叠体结构，所述第一沟道结构包括第一半导体沟道以及所述第一半导体沟道上方的第一存储器膜，并且所述第一存储器膜包括第一存储层；
在所述第一堆叠体结构上方形成的第二堆叠体结构，所述第二堆叠体结构包括交错的第二导电层和第二电介质层；以及
第二沟道结构，所述第二沟道结构沿所述第一方向延伸穿过所述第二堆叠体结构，并且所述第二沟道结构包括第二半导体沟道以及所述第二半导体沟道上方的第二存储器膜，
其中，所述第一存储层被所述第一电介质层分隔成多个存储区段，并且，
其中，所述第二存储器膜包括第二存储层，并且所述第二存储层沿所述第一方向连续延伸。
2.根据权利要求1所述的3D存储器器件，其中，所述第一存储器膜还包括所述第一半导体沟道上方的隧穿层以及所述第一存储层上方的阻挡层。
3.根据权利要求2所述的3D存储器器件，其中，所述阻挡层被所述电介质层分隔成多个阻挡区段。
4.根据权利要求2所述的3D存储器器件，其中，所述隧穿层被所述电介质层分隔成多个隧穿区段。
5.根据权利要求2-4中的任一项所述的3D存储器器件，其中，所述隧穿层与所述第一存储层、所述第一半导体沟道和所述第一电介质层接触。
6.根据权利要求5所述的3D存储器器件，其中，所述隧穿层沿所述第一方向横跨所述第一电介质层延伸。
7.根据权利要求2-4中的任一项所述的3D存储器器件，其中，所述隧穿层包括设置在两个相邻的第一电介质层之间的第一部分以及沿所述第一方向横跨所述第一电介质层物理延伸的第二部分。
8.根据权利要求7所述的3D存储器器件，其中，所述隧穿层的所述第一部分和所述第二部分彼此直接接触。
9.根据权利要求2-4中的任一项所述的3D存储器器件，其中，所述阻挡层、所述第一存储层和所述隧穿层被所述第一电介质层完全分隔成彼此隔离的多个区段。
10.根据权利要求9所述的3D存储器器件，其中，所述多个区段的每个区段中的所述阻挡层、所述第一存储层和所述隧穿层的顶表面以及所述阻挡层、所述第一存储层和所述隧穿层的底表面与所述第一电介质层直接接触。
11.根据权利要求9所述的3D存储器器件，其中，所述第一半导体沟道与所述隧穿层和所述第一电介质层直接接触。
12.根据权利要求2-4中的任一项所述的3D存储器器件，其中，所述第一存储层和所述第一电介质层被所述隧穿层分隔开。
13.根据权利要求12所述的3D存储器器件，其中，所述隧穿层与每个分隔的阻挡区段接触。
14.根据权利要求12或13所述的3D存储器器件，其中，所述隧穿层的一部分和所述第一存储层的一部分沿所述第一方向重叠。
15.根据权利要求12-14中的任一项所述的3D存储器器件，其中，所述隧穿层在所述第一方向上与每个分隔的第一存储区段接触。
16.根据权利要求1-15中的任一项所述的3D存储器器件，其中，所述存储层包括多个捕获层。
17.根据权利要求1-16中的任一项所述的3D存储器器件，其中，所述多个存储区段沿所述第一方向堆叠。
18.根据权利要求1-17中的任一项所述的3D存储器器件，其中，所述第一半导体沟道与所述第二半导体沟道接触。
19.根据权利要求1-18中的任一项所述的3D存储器器件，其中，所述第一存储器膜和所述第二存储器膜是电隔离的。
20.根据权利要求1-19中的任一项所述的3D存储器器件，其中，所述第一堆叠体结构和所述第二堆叠体结构沿所述第一方向堆叠。
21.根据权利要求20所述的3D存储器器件，还包括：
设置在所述第一沟道结构的底端的半导体插塞，其中，所述半导体插塞与所述第一半导体沟道接触。
22.根据权利要求21所述的3D存储器器件，其中，所述半导体插塞包括在所述第一沟道结构的源极端处与所述第一沟道结构接触的半导体层。
23.根据权利要求1-22中的任一项所述的3D存储器器件，还包括：
第三堆叠体结构，所述第三堆叠体结构包括交错的第三导电层和所述第二堆叠体结构上方形成的第三电介质层；以及
第三沟道结构，所述第三沟道结构沿所述第一方向延伸穿过所述第三堆叠体结构，所述第三沟道结构包括第三半导体沟道以及所述第三半导体沟道上方的第三存储器膜，并且所述第三存储器膜包括第三存储层，
其中，所述第三存储层被所述第三电介质层分隔成多个存储区段。
24.一种三维(3D)存储器器件，包括：
多个相互堆叠的存储器结构，
其中，所述多个相互堆叠的存储器结构中的一个存储器结构包括：
第一堆叠体结构，所述第一堆叠体结构包括交错的导电层和电介质层；以及
第一沟道结构，所述第一沟道结构沿第一方向延伸穿过所述堆叠体结构，所述第一沟道结构包括半导体沟道和所述半导体沟道上方的存储器膜，并且所述存储器膜包括所述半导体沟道上方的隧穿层、所述隧穿层上方的存储层以及所述存储层上方的阻挡层，
其中，所述存储层被所述电介质层分隔成多个区段，并且
其中，所述多个相互堆叠的存储器结构中的另一个存储器结构包括：
在所述第一堆叠体结构上方形成的第二堆叠体结构；以及
第二沟道结构，所述第二沟道结构沿所述第一方向延伸穿过所述第二堆叠体结构，并且所述第二沟道结构包括第二半导体沟道以及所述第二半导体沟道上方的第二存储器膜，
其中，所述第二存储器膜包括第二存储层，并且所述第二存储层沿所述第一方向连续延伸。
25.一种系统，包括：
被配置为存储数据的三维(3D)存储器器件，所述3D存储器器件包括：
第一堆叠体结构，所述第一堆叠体结构包括交错的第一导电层和第一电介质层；
第一沟道结构，所述第一沟道结构沿第一方向延伸穿过所述第一堆叠体结构，所述第一沟道结构包括第一半导体沟道以及所述第一半导体沟道上方的第一存储器膜，并且所述第一存储器膜包括存储层；
在所述第一堆叠体结构上方形成的第二堆叠体结构，所述第二堆叠体结构包括交错的第二导电层和第二电介质层；以及
第二沟道结构，所述第二沟道结构沿所述第一方向延伸穿过所述第二堆叠体结构，并且所述第二沟道结构包括第二半导体沟道以及所述第二半导体沟道上方的第二存储器膜，
其中，所述存储层被所述第一电介质层分隔成多个区段，并且，
其中，所述第二存储器膜包括第二存储层，并且所述第二存储层沿所述第一方向连续延伸；以及
存储器控制器，所述存储器控制器耦接到所述3D存储器器件并且被配置为控制所述3D存储器器件的操作。
26.一种用于形成三维(3D)存储器器件的方法，包括：
形成第一电介质堆叠体结构，所述第一电介质堆叠体结构包括交替布置的多个第一电介质层和多个第二电介质层；
在所述第一电介质堆叠体结构中沿第一方向形成第一沟道结构，包括：
在所述第一电介质堆叠体结构中沿所述第一方向形成沟道孔，其中，所述沟道孔的侧壁包括凹陷。
在所述多个第一电介质层中的所述沟道孔的所述凹陷中形成存储层；
在所述存储层上方形成半导体沟道；以及
形成填充所述沟道孔的电介质芯；
在所述第一电介质堆叠体结构上方形成第二电介质堆叠体结构，所述第二电介质堆叠体结构包括交替布置的多个第三电介质层和多个第四电介质层；以及
在所述第二电介质堆叠体结构中沿所述第一方向形成第二沟道结构，其中，所述第二沟道结构包括第二半导体沟道以及所述第二半导体沟道上方的第二存储器膜，并且其中，所述第二存储器膜包括第二存储层，并且所述第二存储层沿所述第一方向连续延伸。
27.根据权利要求26所述的方法，还包括：
在所述多个第一电介质层中的所述沟道孔的所述凹陷中形成阻挡层；以及
在所述沟道孔的所述凹陷中的至少所述存储层上方形成隧穿层。
28.根据权利要求26或27所述的方法，其中，所述第二沟道结构在所述第一沟道结构上方并且与所述第一沟道结构对齐。
29.根据权利要求27-28中的任一项所述的方法，其中，在所述多个第一电介质层中的所述沟道孔的所述凹陷中形成所述阻挡层还包括：
对所述多个第一电介质层执行氧化操作以形成所述阻挡层。
30.根据权利要求27-29中的任一项所述的方法，其中，在所述多个第一电介质层中的所述沟道孔的所述凹陷中形成所述存储层还包括：
在所述沟道孔的所述凹陷中的所述阻挡层上方形成所述存储层；以及
执行第一减薄操作以去除所述存储层的位于所述多个第二电介质层上的部分。
31.根据权利要求26-30中的任一项所述的方法，其中，所述存储层包括多个捕获层。
32.根据权利要求27-31中的任一项所述的方法，其中，在所述沟道孔的所述凹陷中的至少所述存储层上方形成所述隧穿层还包括：
在所述沟道孔的所述凹陷上方形成所述隧穿层，所述隧穿层覆盖所述存储层和所述多个第二电介质层；以及
执行第二减薄操作以去除所述隧穿层的位于所述多个第二电介质层上的部分。
33.根据权利要求32所述的方法，其中，在所述隧穿层上方形成所述半导体沟道还包括：
在所述隧穿层上方形成所述半导体沟道，其中，所述半导体沟道与所述多个第二电介质层接触。
34.根据权利要求27-31中的任一项所述的方法，其中，在所述沟道孔的所述凹陷中的至少所述存储层上方形成所述隧穿层还包括：
在所述沟道孔的所述凹陷上方形成所述隧穿层，所述隧穿层覆盖所述存储层和所述多个第二电介质层；以及
执行第二减薄操作以减薄所述隧穿层。
35.根据权利要求34所述的方法，其中，所述隧穿层与所述半导体沟道、所述多个第二电介质层和所述存储层接触。
36.根据权利要求26所述的方法，还包括：
去除所述多个第一电介质层和所述多个第三电介质层；以及
在所述多个第二电介质层之间和所述多个第四电介质层之间形成多条字线。
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