CN109417076A - 三维存储器件中的堆栈间插塞及其形成方法 - Google Patents

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Abstract

公开了具有堆栈间插塞的3D存储器件及其形成方法的实施例。在示例中，一种3D存储器件包括衬底、处于所述衬底上方的包括交错的导体层和电介质层的第一存储器堆栈、处于所述第一存储器堆栈上方的包括交错的导体层和电介质层的第二存储器堆栈、以及均竖直延伸通过所述第一或第二存储器堆栈的第一和第二沟道结构。所述第一沟道结构包括沿所述第一沟道结构的侧壁的第一存储器膜和半导体沟道以及处于所述第一沟道结构的上部部分中并且与第一半导体沟道接触的堆栈间插塞。所述堆栈间插塞的横向表面是平滑的。所述第二沟道结构包括沿所述第二沟道结构的侧壁的第二存储器膜和半导体沟道。所述第二半导体沟道与堆栈间插塞接触。

Description

三维存储器件中的堆栈间插塞及其形成方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制到和来自存储器阵列的信号的外围器件。
发明内容
文中公开了具有堆栈间插塞的3D存储器件及其形成方法的实施例。
在一个示例中，一种3D存储器件包括衬底、处于衬底上方的包括第一多个交错的导体层和电介质层的第一存储器堆栈、竖直延伸通过第一存储器堆栈的第一沟道结构、处于第一存储器堆栈上方的包括第二多个交错的导体层和电介质层的第二存储器堆栈、以及竖直延伸通过所述第二存储器堆栈的第二沟道结构。第一沟道结构包括沿所述第一沟道结构的侧壁的第一存储器膜和第一半导体沟道、以及处于所述第一沟道的上部部分中并且与第一半导体沟道接触的堆栈间插塞。所述堆栈间插塞的横向表面是平滑的。第二沟道结构包括沿第二沟道结构的侧壁的第二存储器膜和第二半导体沟道。第二半导体沟道与堆栈间插塞接触。
在另一示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成包括第一多个交错的牺牲层和电介质层的第一电介质堆栈。形成竖直延伸通过所述第一电介质堆栈并且包括第一存储器膜和第一半导体沟道的第一沟道结构。堆栈间插塞形成在所述第一沟道结构的上部部分中并与所述第一半导体沟道接触，并且凹陷形成在所述堆栈间插塞的顶表面和所述第一电介质堆栈的顶表面之间。在所述凹陷中形成蚀刻停止插塞，以覆盖所述堆栈间插塞的顶表面。在所述第一电介质堆栈上方形成包括第二多个交错的牺牲层和电介质层的所述第二电介质堆栈。形成竖直延伸通过所述第二电介质堆栈并且终止于所述蚀刻停止插塞的第一开口。从所述凹陷去除所述蚀刻停止插塞，以形成包括所述第一开口和所述凹陷的沟道孔。沿所述沟道孔的所述第一开口的侧壁并且在所述沟道孔的所述凹陷中形成第二存储器膜。第二半导体沟道形成在所述第二存储器膜之上并且竖直延伸通过所述凹陷中的所述第二存储器膜的部分以接触所述堆栈间插塞。
在又一示例中，公开了一种用于形成3D存储器件中的堆栈间插塞的方法。形成竖直延伸通过衬底上方的第一多个交错的牺牲层和电介质层的下沟道结构。在所述下沟道结构的上部部分中蚀刻出带台阶的凹陷。沉积半导体层以填充所述带台阶的凹陷。在所述半导体层的上部部分中蚀刻出蚀刻停止凹陷，以形成具有平滑的横向表面的堆栈间插塞。沉积蚀刻停止层以填充所述蚀刻停止凹陷。在所述蚀刻停止层以及所述第一多个交错的牺牲层和电介质层上方交替地沉积第二多个交错的牺牲层和电介质层。穿过第二多个交错的牺牲层和电介质层蚀刻出第一开口，直到被蚀刻停止层停止为止。从所述蚀刻停止凹陷蚀刻掉所述蚀刻停止层，以暴露所述堆栈间插塞。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与文字描述一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A示出了具有带突起的堆栈间插塞的示例性3D存储器件的截面图。
图1B示出了包括图1A中的堆栈间插塞的区域的放大截面图。
图2示出了根据本公开的一些实施例的具有带平滑横向表面的堆栈间插塞的示例性3D存储器件的截面图。
图3A-图3H示出了根据本公开的一些实施例的用于形成具有带平滑横向表面的堆栈间插塞的3D存储器件的示例性制作过程。
图4示出了根据本公开的一些实施例的用于形成具有带平滑横向表面的堆栈间插塞的3D存储器件的示例性方法的流程图。
图5示出了根据本公开的一些实施例的用于形成3D存储器件中的带平滑横向表面的堆栈间插塞的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体上方延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND存储器串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
在利用先进技术制造3D NAND存储器件(例如，具有96个或更多层级)时，通常使用双堆栈架构，该架构包括可以通过堆栈间插塞结构电连接的两个堆叠的沟道结构。然而，堆栈间插塞的已知结构因其非平滑横向表面(例如，具有位于其上的突起)而遭遇显著的跌落电流的问题。
例如，图1A示出了具有竖直延伸通过双堆栈存储器堆叠层104(包括下存储器堆栈104A和上存储器堆栈104B)的NAND存储器串的示例性3D存储器件100的截面图。下存储器堆栈104A和上存储器堆栈104B中的每者包括形成于衬底102上方的多个对，每个对包括导体层106和电介质层108(文中称为“导体/电介质层对”)。衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其它适当材料。
要指出的是，在图1A中添加了x轴和y轴以进一步例示3D存储器件100中的部件的空间关系。3D存储器件100的衬底102包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，在3D存储器件(例如，3D存储器件100)的衬底(例如，衬底102)在y方向(即，竖直方向)上被定位于3D存储器件的最下平面中时，在y方向上相对于3D存储器件的衬底判断3D存储器件的一个部件(例如，层或器件)在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在本公开中将通篇应用用于描述空间关系的相同概念。
3D存储器件100的NAND存储器串包括下沟道结构110和上沟道结构112，它们每者分别竖直延伸通过下存储器堆栈104A和上存储器堆栈104B。如图1中所示，3D存储器件100还包括处于下沟道结构110的下端的半导体插塞114以及处于上沟道结构112的上端的沟道插塞116。
作为下沟道结构110和上沟道结构112之间的连接，下沟道结构110包括处于其上部部分中的堆栈间插塞118。下沟道结构110进一步包括沿其侧壁并包围下填充层124的下存储器膜120和下半导体沟道122。类似地，上沟道结构112进一步包括沿其侧壁并包围上填充层130的上存储器膜126和上半导体沟道128。下半导体沟道122和上半导体沟道128每者在堆栈间插塞118的相对两侧上与堆栈间插塞118接触，并且因而通过堆栈间插塞118电连接。下半导体沟道122和上半导体沟道128分别电连接至半导体插塞114和沟道插塞116。
图1B示出了图1A中的包括堆栈间插塞118的区域101的放大截面图。如图1B所示，下存储器膜120进一步包括下阻挡层132、下存储层134和下隧穿层136，其沿径向按该顺序朝下沟道结构110的中心设置。类似地，上存储器膜126进一步包括上阻挡层138、上存储层140和上隧穿层142，其沿径向按该顺序朝上沟道结构112的中心设置。如图1B所示，堆栈间插塞118具有带突起144的非平滑横向表面。堆栈间插塞118的顶表面高于下存储器膜120和下半导体沟道122的上端。下存储器膜120和下半导体沟道122的上端与堆栈间插塞118的突起144接触。
由于电流倾向于沿导电结构的外表面流动，因而具有突起144的堆栈间插塞118的带台阶形状可能使电流Ion从上半导体沟道128通过堆栈间插塞118抵达下半导体沟道122的路径绕道，如图1B所示。结果，电流Ion将随着其沿突起144的边缘通过曲折的路径行进而跌落，这种情况甚至会随着突起144的厚度增大而越发严重。
根据本公开的各种实施例提供了能够解决电流跌落问题的3D存储器件中的堆栈间插塞的改进结构和制作方法。在一些实施例中，堆栈间插塞的横向表面是平滑的，即，没有突起。在一些实施例中，上存储器膜完全填充堆栈间插塞上方的凹陷，以使得上半导体沟道在沉积时不会横向分叉到所述凹陷中。因而，电流Ion能够沿上半导体沟道和堆栈间插塞的平滑横向表面采取直线路径，从而使曲折电流路径引起的电流跌落最小化。也就是说，文中公开的堆栈间插塞结构没有使电流跌落的弱点，而且还提供了足够的工艺裕量。
图2示出了根据本公开的一些实施例的具有带平滑横向表面的堆栈间插塞212的示例性3D存储器件200的截面图。应当理解，图2仅示出了与图1A-图1B中的区域101类似的包括堆栈间插塞212的放大区域，因为其余结构可以与图1A中的对应部分相同，因而在图2中不再重复。
3D存储器件200可以是单片式3D存储器件的部分。术语“单片式”是指3D存储器件的部件(例如，外围器件和存储器阵列器件)形成在单个衬底上。对于单片式3D存储器件而言，由于外围器件加工和存储器阵列器件加工的卷积的原因，制造遭遇了额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到与已经形成到或者将要形成到同一衬底上的外围器件相关联的热预算的约束。
替代地，3D存储器件200可以是非单片式3D存储器件的部分，在非单片式3D存储器件中，部件(例如，外围器件和存储器阵列器件)可以单独形成在不同衬底上，并且之后以例如面对面方式被键合。在一些实施例中，存储器阵列器件衬底作为键合后的非单片式3D存储器件的衬底而保留下来，并且外围器件(包括用于促进3D存储器件200的操作的任何适当的数字、模拟和/或混合信号外围电路，例如，页缓冲器、解码器和锁存器；未示出)被翻转，并面向下朝向存储器阵列器件(例如，NAND存储器串)，以用于混合键合。应当理解，在一些实施例中，存储器阵列器件衬底被翻转并且面向下朝向外围器件(未示出)以用于混合键合，以使得在键合后的非单片式3D存储器件中，存储器阵列器件处于外围器件上方。存储器阵列器件衬底可以是减薄的衬底(其并非键合后的非单片式3D存储器件的衬底)，并且可以在减薄的存储器阵列器件衬底的背面上形成非单片式3D存储器件的后段工序(BEOL)互连。
在一些实施例中，3D存储器件200是NAND闪速存储器件，其中，存储单元是以NAND存储器串的阵列的形式提供的，每个NAND存储器串竖直延伸通过衬底(未示出)上方的下存储器堆栈202A以及下存储器堆栈202A上方的上存储器堆栈202B。也就是说，根据一些实施例，3D存储器件200具有双堆栈架构。下存储器堆栈202A和上存储器堆栈202B中的每者可以包括多个对，其中每个对包括导体层204和电介质层206(文中称为“导体/电介质层对”)。导体/电介质层对的数量(例如，32、64、96或128个)确定3D存储器件200中的存储单元的数量。下存储器堆栈202A和上存储器堆栈202B中的每者中的导体/电介质层对的数量可以是相同的或者不同的。根据一些实施例，下存储器堆栈202A和上存储器堆栈202B中的每者包括多个交替的导体层204和电介质层206。导体层204可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层206可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
如图2所示，NAND存储器串包括竖直延伸通过下存储器堆栈202A的下沟道结构208以及竖直延伸通过上存储器堆栈202B的上沟道结构210。下沟道结构208和上沟道结构210中的每者可以包括利用半导体材料(例如，作为下半导体沟道216和上半导体沟道230)和电介质材料(例如，作为下存储器膜214和上存储器膜228)填充的沟道孔。在一些实施例中，下半导体沟道216和上半导体沟道230每者包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，下存储器膜214是包括下阻挡层220、下存储层222(又称为“电荷捕获层”)和下隧穿层224的复合层；并且上存储器膜228是包括上阻挡层234、上存储层236(又称为“电荷捕获层”)和上隧穿层238的复合层。下沟道结构208和上沟道结构210的其余空间可以分别部分地或者完全地被下填充层218和上填充层232填充，下填充层218和上填充层232均包括诸如氧化硅的电介质材料。
下沟道结构208和上沟道结构210中的每者可以具有圆柱形状(例如，柱形状)。根据一些实施例，下填充层218、下半导体沟道216、下隧穿层224、下存储层222和下阻挡层220沿径向按此顺序从柱的中间向柱的外表面布置。类似地，根据一些实施例，上填充层232、上半导体沟道230、上隧穿层238、上存储层236和上阻挡层234沿径向按此顺序从柱的中间向柱的外表面布置。下隧穿层224和上隧穿层238可以包括氧化硅、氮氧化硅或其任何组合。下存储层222和上存储层236可以包括氮化硅、氮氧化硅、硅或其任何组合。下阻挡层220和上阻挡层234可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，下存储器膜214和上存储器膜228中的每者可以包括氧化硅/氮化硅(或者氮氧化硅)/氧化硅(ONO)的复合层。
如图2所示，根据一些实施例，下存储器膜214和下半导体沟道216均沿下沟道结构208的侧壁竖直延伸。至于上沟道结构210，其可以包括下部部分240，上存储器膜228的部分在下部部分240中横向延伸。根据一些实施例，上存储器膜228的其余部分沿上沟道结构210的侧壁竖直延伸。上半导体沟道230可以沿上沟道结构210的侧壁竖直延伸并且延伸通过上沟道结构210的下部部分240中的上存储器膜228的部分。上沟道结构210的下部部分240的直径可以在标称上与下沟道结构208的直径相同并且大于上沟道结构210的其余部分的直径。
在一些实施例中，上沟道结构210的下部部分240的厚度不大于上存储器膜228的厚度(即，上阻挡层234、上存储层236和上隧穿层238的组合厚度)的两倍。由于上阻挡层234、上存储层236和上隧穿层238中的每者可以是沿上存储器膜228的下部部分240的侧壁以及顶表面和底表面沉积的共形层，因而通过将其组合厚度(即，上存储器膜228的厚度)控制到等于或者大于上沟道结构210的下部部分240的厚度的一半，在下部部分240中将不会给后面形成的上半导体沟道230留下任何剩余空间。换言之，上存储器膜228可以完全填充上沟道结构210的下部部分240，不会给上半导体沟道230留下任何空间。结果，上半导体沟道230竖直延伸通过上沟道结构210的下部部分240(但不在下部部分240中横向延伸)，这能够避免下部部分240中的曲折电流路径。在一些实施例中，上沟道结构210的下部部分240的厚度处于大约20nm和大约40nm之间，例如处于20nm和40nm之间(例如，20nm、22nm、24nm、26nm、28nm、30nm、32nm、34nm、36nm、38nm、40nm，由所述下端和这些值中的任何值所界定的任何范围、或者由这些值中的任何两个值所限定的任何范围中)。
如图2所示，下沟道结构208可以包括处于下沟道结构208的上部部分中并且与下半导体沟道216和上半导体沟道230两者接触的堆栈间插塞212。在一些实施例中，下半导体沟道216与堆栈间插塞212的横向表面的至少部分接触。根据一些实施例，上半导体沟道230从堆栈间插塞212的顶表面延伸到堆栈间插塞212的部分中以与堆栈间插塞212接触。上半导体沟道230可以竖直延伸通过上沟道结构210的下部部分240中的上存储器膜228的部分，以接触堆栈间插塞212。下半导体沟道216、上半导体沟道230和堆栈间插塞212可以均包括多晶硅(例如，掺杂有p型或n型掺杂剂)。
与堆栈间插塞118具有在其上带有突起144(例如，具有带台阶形状)的非平滑横向表面的图1B不同，图2中的3D存储器件200中的堆栈间插塞212具有其上没有突起的平滑横向表面。在一些实施例中，堆栈间插塞212的顶表面与下半导体沟道216的上端平齐，并且处于下存储器膜214的上端下方，这也不同于图1B中的堆栈间插塞118的结构。根据一些实施例，下存储器膜214的上端不与堆栈间插塞212接触。如上文所述的堆栈间插塞212的结构可以避免堆栈间插塞212中的曲折电流路径。与上沟道结构210的下部部分240的结构相结合，3D存储器件200中的电流Ion能够通过与图1B所示的3D存储器件100中的电流路径相比具有较少曲折的电流路径行进。如图2所示，电流Ion能够首先沿上半导体沟道230竖直传播，之后沿堆栈间插塞212的顶表面和平滑横向表面传播，并且最后沿下半导体沟道216竖直传播。结果，在3D存储器件200中能够使电流跌落问题减少、最小化、乃至消除。
图3A-图3H示出了根据本公开的一些实施例的用于形成具有带平滑横向表面的堆栈间插塞的3D存储器件的示例性制作过程。图4示出了根据本公开的一些实施例的用于形成具有带平滑横向表面的堆栈间插塞的3D存储器件的示例性方法400的流程图。图5示出了根据本公开的一些实施例的用于形成3D存储器件中的带平滑横向表面的堆栈间插塞的示例性方法500的流程图。图3A-图3H以及图4-图5中描绘的3D存储器件的示例包括图2中描绘的3D存储器件200。将对图3A-图3H以及图4-图5一起描述。应当理解，方法400和500中所示的操作并不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其它操作。此外，所述操作中的一些可以是同时执行的，或者可以是按照不同于图4-图5所示的顺序执行的。
参考图4，方法400开始于操作402，其中，首先在衬底上方形成第一电介质堆栈。衬底可以是硅衬底。第一电介质堆栈可以包括第一多个交错的牺牲层和电介质层。参考图3A，在硅衬底(未示出)上方形成包括多个第一电介质层(被称为“牺牲层”304)和第二电介质层306对(在文中合起来称为“电介质层对”)的下电介质堆栈302A。在一些实施例中，通过沉积诸如氧化硅的电介质材料或者通过在形成下电介质堆栈302A之前对硅衬底进行热氧化而在下电介质堆栈302A和硅衬底之间形成绝缘层(未示出)。根据一些实施例，下电介质堆栈302A包括交错的牺牲层304和电介质层306。可以交替地沉积电介质层306和牺牲层304，以形成下电介质堆栈302A。在一些实施例中，每个电介质层306包括氧化硅层，并且每个牺牲层304包括氮化硅层。下电介质堆栈302A可以是由一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
方法400进行至操作404，如图4所示，其中形成竖直延伸通过第一电介质堆栈的第一沟道结构。第一沟道结构包括第一存储器膜和第一半导体沟道。在图5所示的示例中，在操作502，在衬底上方形成竖直延伸通过第一多个交错的牺牲层和电介质层的下沟道结构。在一些实施例中，为了形成下沟道结构，下存储器膜、下半导体沟道以及下填充层接下来按该顺序被沉积。
如图3A所示，形成竖直延伸通过下电介质堆栈302A的交错的牺牲层304和电介质层306的下沟道结构308。在一些实施例中，用于形成下沟道结构308的制作过程包括对穿过下电介质堆栈302A的交错的牺牲层304和电介质层306的下沟道孔进行湿法蚀刻和/或干法蚀刻(例如，深离子反应蚀刻(DRIE))。
如图3A所示，沿下沟道结构308的下沟道孔的侧壁形成下存储器膜310(包括下阻挡层316、下存储层318和下隧穿层320)和下半导体沟道312。在一些实施例中，首先沿下沟道结构308的侧壁沉积下存储器膜310，并且之后在下存储器膜310之上沉积下半导体沟道312。下阻挡层316、下存储层318和下隧穿层320接下来可以被使用诸如ALD、CVD、PVD、任何其它适当工艺、或其任何组合的一种或多种薄膜沉积工艺按该顺序沉积，以形成下存储器膜310。之后，可以通过使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一种或多种薄膜沉积工艺在下隧穿层320之上沉积多晶硅或者任何其它适当半导体材料而形成下半导体沟道312。在一些实施例中，接下来沉积氧化硅层、氮化硅层(或者氮氧化硅层)、氧化硅层和多晶硅层(“SONO”结构)，以形成下存储器膜310和下半导体沟道312。在一些实施例中，通过沉积诸如氧化硅的电介质材料而完全或者部分填充在沉积下存储器膜310和下半导体沟道312之后的下沟道孔的其余空间。
方法400进行至操作406，如图4所示，其中，形成(i)处于第一沟道结构的上部部分中并且与第一半导体沟道接触的堆栈间插塞，以及(ii)处于堆栈间插塞的顶表面和第一电介质堆栈的顶表面之间的凹陷。在一些实施例中，为了形成堆栈间插塞和凹陷，去除了第一存储器膜和第一半导体沟道的上部部分；形成具有与第一电介质堆栈的顶表面平齐的顶表面以及低于第一半导体沟道的上端的底表面的初始堆栈间插塞；并且去除初始堆栈间插塞的高于第一半导体沟道的上端的部分，以形成堆栈间插塞和凹陷。可以去除初始堆栈间插塞的所述部分，以使得堆栈间插塞的顶表面与第一半导体沟道的上端平齐。根据些实施例中，堆栈间插塞的横向表面是平滑的。在图5所示的示例中，在操作504，在下沟道结构的上部部分中蚀刻出带台阶的凹陷。在操作506，沉积半导体层以填充带台阶的凹陷。在操作508，在半导体层的上部部分中蚀刻出蚀刻停止凹陷，以形成具有平滑横向表面的堆栈间插塞。
在下沟道结构308的上部部分中蚀刻出带台阶的凹陷，其中通过沉积半导体层而形成具有带台阶形状的初始堆栈间插塞324，如图3A所示。在一些实施例中，首先例如通过湿法蚀刻和/或干法蚀刻而去除下存储器膜310和下半导体沟道312的上部部分。之后，可以例如通过湿法蚀刻和/或干法蚀刻将下填充层314的下部部分去除到比下存储器膜310和下半导体沟道312被蚀刻的深度小的深度。因而，在蚀刻之后能够形成其顶表面与下电介质堆栈302A的顶表面平齐、并且其底表面低于下半导体沟道312的上端(和下存储器膜310的上端)的带台阶的凹陷。因而，根据一些实施例，蚀刻之后的下填充层314和下半导体沟道312(和下存储器膜310)的不同深度建立了带台阶的凹陷的台阶。
如图3A所示，通过沉积半导体层以填充带台阶的凹陷而形成初始堆栈间插塞324。可以通过一种或多种薄膜沉积工艺向带台阶的凹陷中沉积诸如多晶硅层的半导体层，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。在一些实施例中，使用离子注入和/或热扩散工艺利用p型或n型掺杂剂对所沉积的半导体层进行掺杂。可以通过化学机械抛光(CMP)、湿法蚀刻和/或干法蚀刻对所沉积的半导体层进一步平面化，以使得所沉积的半导体层(初始堆栈间插塞324)的顶表面变得与下电介质堆栈302A的顶表面平齐。因而，能够在具有与图3A所示的相同的带台阶形状的带台阶的凹陷中形成初始堆栈间插塞324。根据一些实施例，初始堆栈间插塞324的上部部分326高于下存储器膜310和下半导体沟道312的上端并与之接触，并且具有大于初始堆栈间插塞324的其余部分的直径的直径。初始堆栈间插塞324可以使其顶表面与下电介质堆栈302A的顶表面平齐，并且使其底表面低于下半导体沟道312的上端。根据一些实施例，初始堆栈间插塞324的横向表面是非平滑的，在其上部部分326中具有形成于其上的突起。初始堆栈间插塞324的带台阶形状(及其更宽的上部部分326)能够为后面的上沟道孔蚀刻叠加留下额外的裕量。
如图3B所示，可以通过去除初始堆栈间插塞324(如图3A所示)的高于下半导体沟道312的上端的部分(包括图3A所示的初始堆栈间插塞324的上部部分326)而形成堆栈间插塞328和蚀刻停止凹陷330。蚀刻停止凹陷330可以是通过对初始堆栈间插塞324的上部部分326进行湿法蚀刻和/或干法蚀刻而形成的。在一些实施例中，在去除初始堆栈间插塞324的上部部分326之后，所述蚀刻过程进行到比下存储器膜310的上端更深的地方，以使得堆栈间插塞328的顶表面低于下存储器膜310的上端。在下半导体沟道312和初始堆栈间插塞324两者包括相同材料(例如，多晶硅)的一些实施例中，对初始堆栈间插塞324的进一步蚀刻还去除了下半导体沟道312的部分，以使得下半导体沟道312的上端在蚀刻之后变得与堆栈间插塞328的顶表面平齐。初始堆栈间插塞324的所述部分在被去除之后所留下的空间成为下电介质堆栈302A的顶表面和堆栈间插塞328的顶表面之间的蚀刻停止凹陷330。蚀刻停止凹陷330可以因下存储器膜310的上端和堆栈间插塞328的顶表面的不同深度而具有带台阶形状。蚀刻停止凹陷330的带台阶形状可以确保从堆栈间插塞328中完全去除了初始堆栈间插塞324的较宽的顶部部分326，以使得堆栈间插塞328的横向表面在蚀刻之后变得平滑而没有突起。
如图3B中所示，测量蚀刻停止凹陷330在下电介质堆栈302A的顶表面和堆栈间插塞328的顶表面之间的深度D。深度D不大于上存储器膜338(如图3F所示)的厚度的两倍，下文详细描述的。在一些实施例中，深度D处于大约20nm和大约40nm之间，例如处于20nm和40nm之间(例如，20nm、22nm、24nm、26nm、28nm、30nm、32nm、34nm、36nm、38nm、40nm，由所述下端和这些值中的任何值所界定的任何范围、或者由这些值中的任何两个值所限定的任何范围中)。如下文详细描述的，蚀刻停止凹陷330的深度D能够确保蚀刻停止凹陷330能够被上存储器膜338完全填充，从而不为将要形成于其中的上半导体沟道350(如图3H中所示)留下空间。
方法400进行至操作408，如图4所示，其中，在凹陷中形成蚀刻停止插塞以覆盖堆栈间插塞的顶表面。在图5所示的示例中，在操作510，沉积蚀刻停止层，以填充蚀刻停止凹陷。蚀刻停止层可以包括诸如钨的金属。
如图3C中所示，在蚀刻停止凹陷330(如图3B所示)中形成蚀刻停止插塞332，以覆盖堆栈间插塞328的顶表面以及下存储器膜310和下半导体沟道312的上端。可以通过使用一种或多种薄膜沉积工艺沉积蚀刻停止层以填充蚀刻停止凹陷330而形成蚀刻停止插塞332，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。可以通过CMP、湿法蚀刻和/或干法蚀刻使所沉积的蚀刻停止层平面化，以去除下电介质堆栈302A的顶表面上方的过多的材料。因而，根据一些实施例，蚀刻停止插塞332的顶表面与下电介质堆栈302A的顶表面平齐。在一些实施例中，蚀刻停止插塞332完全填充蚀刻停止凹陷330，而没有过多的材料，并且因而具有与蚀刻停止凹陷330相同的尺寸。根据一些实施例，蚀刻停止插塞332的厚度不大于上存储器膜338的厚度的两倍(如图3F所示)。蚀刻停止插塞332的厚度可以处于大约20nm和大约40nm之间，例如处于20nm和40nm之间(例如，20nm、22nm、24nm、26nm、28nm、30nm、32nm、34nm、36nm、38nm、40nm，由所述下端和这些值中的任何值所界定的任何范围、或者由这些值中的任何两个值所限定的任何范围中)。在一些实施例中，蚀刻停止插塞332包括金属，例如，W、Co、Cu、Al或任何其它金属。应当理解，蚀刻停止插塞332可以包括可以在以后去除的任何其它适当的牺牲材料。在一些实施例中，蚀刻停止插塞332进一步包括氮化钛(TiN)或氮化钽(TaN)作为金属(例如，钨)与堆栈间插塞328(例如，包括多晶硅)之间的阻挡层。
方法400进行至操作410，如图4所示，其中在第一电介质堆栈上方形成第二电介质堆栈。与第一电介质堆栈类似，第二电介质堆栈包括第二多个交错的牺牲层和电介质层。在图5所示的示例中，在操作512，在蚀刻停止层以及第一多个交错的牺牲层和电介质层上方交替地沉积第二多个交错的牺牲层和电介质层。
参考图3D，通过交替地沉积牺牲层304(例如，氮化硅层)和电介质层306(例如，氧化硅层)而在下电介质堆栈302A和蚀刻停止插塞332上方形成包括交错的牺牲层304和电介质层306的上电介质堆栈302B。上电介质堆栈302B可以是通过一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
方法400进行至操作412，如图4所示，其中形成竖直延伸通过第二电介质堆栈的第一开口，所述第一开口终止于蚀刻停止插塞。在图5的示例中，在操作514，穿过第二多个交错的牺牲层和电介质层蚀刻第一开口直到被蚀刻停止层停止为止。
如图3D所示，形成竖直延伸通过上电介质堆栈302B并且终止于蚀刻停止插塞332的开口334。开口334可以与下沟道结构308对准并且着陆到蚀刻停止插塞332上。在一些实施例中，用于形成开口334的制作过程包括湿法蚀刻和/或干法蚀刻，例如DRIE。由于蚀刻停止插塞332和其上方的电介质层306的不同材料的原因，开口334的蚀刻可以被蚀刻停止插塞332停止。在一些实施例中，通过上电介质堆栈302B的蚀刻过程可以不停止在蚀刻停止插塞332的顶表面处，而是继续蚀刻掉蚀刻停止插塞332的部分(又称为“刨削”)。可以对刨削加以控制，以避免蚀刻穿过蚀刻停止插塞332而抵达堆栈间插塞328。然而，蚀刻停止插塞332可以保护下面的堆栈间插塞328免受对开口334的蚀刻的影响。在一些实施例中，开口334的直径小于蚀刻停止插塞332的直径。
方法400进行至操作414，如图4所示，其中，从凹陷中去除蚀刻停止插塞，以形成包括第一开口和凹陷的沟道孔。凹陷的直径可以大于第一开口的直径。在图5所示的示例中，在操作516，从蚀刻停止凹陷中蚀刻掉蚀刻停止层，以暴露堆栈间插塞。
如图3E所示，从蚀刻停止凹陷330去除蚀刻停止插塞332(如图3D所示)，以使得蚀刻停止凹陷330连接至开口334，以形成上沟道孔336。在一些实施例中，使用湿法蚀刻和/或干法蚀刻通过开口334从蚀刻停止凹陷330蚀刻掉形成蚀刻停止插塞332的蚀刻停止层。蚀刻停止凹陷330的直径可以大于开口334的直径。在去除蚀刻停止插塞332之后，可以从上沟道孔336暴露堆栈间插塞328。
方法400进行至操作416，如图4所示，其中，沿第一开口的侧壁并且在沟道孔的凹陷中形成第二存储器膜。在一些实施例中，上阻挡层、上存储层和上隧穿层随后按此顺序沉积在第一开口的侧壁上并且沉积在凹陷中。在一些实施例中，上存储器膜完全填充凹陷。
如图3F所示，沿上沟道孔336(如图3E所示)的侧壁形成上存储器膜338(包括上阻挡层340、上存储层342和上隧穿层344)和沟道牺牲层346。还可以在蚀刻停止凹陷330(如图3E所示)中形成上存储器膜338。在一些实施例中，上存储器膜338完全填充蚀刻停止凹陷330，从而不留下空间给要形成在蚀刻停止凹陷330中的其它层。在一些实施例中，首先沿上沟道孔336的侧壁并在蚀刻停止凹陷330中沉积上存储器膜338，并且之后在上存储器膜338之上沉积沟道牺牲层346。上阻挡层340、上存储层342和上隧穿层344随后可以被使用诸如ALD、CVD、PVD、任何其它适当工艺或其任何组合的一种或多种薄膜沉积工艺按此顺序沉积，以形成上存储器膜338。为了填充蚀刻停止凹陷330，可以使用ALD工艺沉积上阻挡层340、上存储层342和上隧穿层344的共形薄膜，如图3F所示。上阻挡层340、上存储层342和上隧穿层344的组合厚度可以被控制到大于蚀刻停止凹陷330(如图3B中所示)的深度D的一半，以使得后面沉积的层不能在蚀刻停止凹陷330中横向延伸。之后，可以通过使用诸如ALD、CVD、PVD、任何其它适当工艺、或其任何组合的一种或多种薄膜沉积工艺在上隧穿层344之上沉积多晶硅或者任何其它适当牺牲材料而形成沟道牺牲层346。在一些实施例中，接下来沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层(又称为“SONO”结构)，以形成上存储器膜338和沟道牺牲层346。
方法400进行至操作418，如图4所示，其中，第二半导体沟道形成于第二存储器膜之上并且竖直延伸通过第二存储器膜的处于凹陷中的部分，以接触堆栈间插塞。在一些实施例中，通过第二存储器膜的处于凹陷中的部分形成第二开口。可以穿过上阻挡层、上存储层和上隧穿层的处于蚀刻停止凹陷中的部分直到堆栈间插塞蚀刻第二开口。上半导体沟道可以沉积在上隧穿层之上并且竖直延伸通过第二开口以接触堆栈间插塞。
如图3G所示，使用多种湿法蚀刻和/或干法蚀刻工艺穿过上存储器膜338的处于蚀刻停止凹陷330中的部分直到堆栈间插塞328形成接触开口348。在一些实施例中，在形成沟道牺牲层346和上存储器膜338的“SONO”结构时，可以使用被称为“SONO冲孔”的工艺蚀刻穿过蚀刻停止凹陷330中的沟道牺牲层346和上存储器膜338，以抵达堆栈间插塞328。在一些实施例中，使用额外的蚀刻工艺使接触开口348延伸到堆栈间插塞328的部分中。如上文所述，通过控制蚀刻停止凹陷330的深度和上存储器膜338的厚度，能够使接触开口348竖直延伸而没有任何横向凹陷。
如图3H中所示，通过湿法蚀刻和/或干法蚀刻去除沟道牺牲层346(如图3G所示)，并且上半导体沟道350还使用诸如CVD、PVD、ALD、电镀、无电镀或其任何组合的一种或多种薄膜沉积工艺形成在上存储器膜338的上隧穿层344之上并且与开口348(如图3G所示)接触，以接触堆栈间插塞328。在一些实施例中，上半导体沟道350包括多晶硅。上半导体沟道350可以完全或者部分填充接触开口348，只要其能够与堆栈间插塞328接触即可。例如，上半导体沟道350可以沉积到接触开口348的侧壁上，而不完全填充接触开口348。如上文所述，通过控制蚀刻停止凹陷330的深度和上存储器膜338的厚度，能够使上半导体沟道350竖直延伸通过上存储器膜338的处于蚀刻停止凹陷330中的部分。如图3H所示，使用诸如CVD、PVD、ALD、电镀、无电镀或其任何组合的一种或多种薄膜沉积工艺在上沟道孔336(如图3E所示)中形成上填充层352(例如，氧化硅层)，以完全或者部分填充上沟道孔336的其余空间。因而，形成了如图3H中所示的上沟道结构354。
尽管未示出，但是应当理解，在如图3A-图3H所示形成了下沟道结构308和上沟道结构354之后，可以通过利用导体层替换下电介质堆栈302A和上电介质堆栈302B中的牺牲层304而形成双堆栈存储器堆叠层。因而，存储器堆叠层可以包括多个导体/电介质层对。在一些实施例中，为了形成存储器堆叠层，可以通过下电介质堆栈302A和上电介质堆栈302B形成狭缝开口(例如，栅缝隙)，可以通过狭缝开口施加蚀刻剂，从而对下电介质堆栈302A和上电介质堆栈302B中的牺牲层304进行蚀刻，以形成多个横向凹陷，并且可以在横向凹陷中沉积导体层。
根据本公开的一个方面，一种3D存储器件包括衬底、处于衬底上方的包括第一多个交错的导体层和电介质层的第一存储器堆栈、竖直延伸通过第一存储器堆栈的第一沟道结构、处于第一存储器堆栈上方的包括第二多个交错的导体层和电介质层的第二存储器堆栈、以及竖直延伸通过所述第二存储器堆栈的第二沟道结构。第一沟道结构包括沿所述第一沟道结构的侧壁的第一存储器膜和第一半导体沟道以及处于所述第一沟道的上部部分中并且与第一半导体沟道接触的堆栈间插塞。所述堆栈间插塞的横向表面是平滑的。第二沟道结构包括沿第二沟道结构的侧壁的第二存储器膜和第二半导体沟道。第二半导体沟道与堆栈间插塞接触。
在一些实施例中，堆栈间插塞的顶表面与第一半导体沟道的上端平齐。根据一些实施例，堆栈间插塞的顶表面低于第一存储器膜的上端。在一些实施例中，第一存储器膜的上端不与堆栈间插塞接触。
在一些实施例中，第二沟道结构包括第二存储器膜的部分在其中横向延伸的下部部分。在一些实施例中，第二沟道结构的下部部分的厚度不大于第二存储器膜的厚度的两倍。第二沟道结构的下部部分的厚度可以处于大约20nm和大约40nm之间。
在一些实施例中，第二半导体沟道竖直延伸通过第二沟道结构的下部部分，以接触堆栈间插塞。
在一些实施例中，第一半导体沟道、第二半导体沟道和堆栈间插塞中的每者包括多晶硅。
在一些实施例中，第一存储器膜和第二存储器膜中的每者包括隧穿层、存储层和阻挡层，其按此顺序从相应的第一或第二沟道结构的中心沿径向设置。
根据本公开的另一方面，公开了一种用于形成3D存储器件的方法。包括第一多个交错的牺牲层和电介质层的第一电介质堆栈形成在衬底上方。形成竖直延伸通过所述第一电介质堆栈并且包括第一存储器膜和第一半导体沟道的第一沟道结构。堆栈间插塞形成在所述第一沟道结构的上部部分中并与所述第一半导体沟道接触，并且凹陷形成在所述堆栈间插塞的顶表面和所述第一电介质堆栈的顶表面之间。蚀刻停止插塞形成在所述凹陷中，以覆盖所述堆栈间插塞的顶表面。包括第二多个交错的牺牲层和电介质层的第二电介质堆栈形成在所述第一电介质堆栈上方。形成竖直延伸通过所述第二电介质堆栈并且终止于所述蚀刻停止插塞的第一开口。从所述凹陷中去除所述蚀刻停止插塞，以形成包括所述第一开口和所述凹陷的沟道孔。第二存储器膜沿所述沟道孔的所述第一开口的侧壁形成并且形成在所述沟道孔的所述凹陷中。第二半导体沟道形成在所述第二存储器膜之上并且竖直延伸通过所述凹陷中的所述第二存储器膜的部分以接触到所述堆栈间插塞。
在一些实施例中，为了形成堆栈间插塞和凹陷，去除第一存储器膜和第一半导体沟道的上部部分，形成具有与第一电介质堆栈的顶表面平齐的顶表面以及低于第一半导体沟道的上端的底表面的初始堆栈间插塞，并且去除所述初始堆栈间插塞的高于第一半导体沟道的上端的部分，以形成所述堆栈间插塞和凹陷。
在一些实施例中，所述凹陷的深度不大于所述第二存储器膜的厚度的两倍。所述凹陷的深度可以处于大约20nm和大约40nm之间。
在一些实施例中，去除所述初始堆栈间插塞的部分，以使得堆栈间插塞的顶表面与第一半导体沟道的上端平齐。
在一些实施例中，所述堆栈间插塞的横向表面是平滑的。
在一些实施例中，为了形成所述第二存储器膜，阻挡层、存储层和隧穿层接下来按此顺序沿所述第一开口的侧壁形成并且形成在所述凹陷中。
在一些实施例中，所述第二存储器膜完全填充所述凹陷。
在一些实施例中，为了形成所述第二半导体沟道，通过所述凹陷中的所述第二存储器膜的部分形成第二开口。
在一些实施例中，第一半导体沟道、第二半导体沟道和堆栈间插塞中的每者包括多晶硅。
在一些实施例中，所述凹陷的直径大于所述第一开口的直径。
根据本公开的又一方面，公开了一种用于形成3D存储器件中的堆栈间插塞的方法。形成竖直延伸通过衬底上方的第一多个交错的牺牲层和电介质层的下沟道结构。在所述下沟道结构的上部部分中蚀刻出带台阶的凹陷。沉积半导体层以填充所述带台阶的凹陷。在所述半导体层的上部部分中蚀刻出蚀刻停止凹陷，以形成具有平滑的横向表面的堆栈间插塞。沉积蚀刻停止层以填充所述蚀刻停止凹陷。第二多个交错的牺牲层和电介质层交替地沉积在所述蚀刻停止层以及所述第一多个交错的牺牲层和电介质层上方。穿过第二多个交错的牺牲层和电介质层蚀刻第一开口直到被蚀刻停止层停止为止。从所述蚀刻停止凹陷蚀刻掉所述蚀刻停止层，以暴露所述堆栈间插塞。
在一些实施例中，上阻挡层、上存储层和上隧穿层接下来按此顺序沿第一开口的侧壁沉积并且沉积在所述蚀刻停止凹陷中，穿过所述上阻挡层、上存储层和上隧穿层的处于所述蚀刻停止凹陷中的部分直到所述堆栈间插塞蚀刻第二开口，并且上半导体沟道沉积在上隧穿层之上并且竖直延伸通过所述第二开口以接触所述堆栈间插塞。
在一些实施例中，为了形成下沟道结构，下存储器膜、下半导体沟道以及下填充层按此顺序依次沉积。在一些实施例中，为了蚀刻出所述带台阶的凹陷，将(i)所述下填充层以及(ii)所述下半导体沟道和所述下存储器膜蚀刻到不同深度。
在一些实施例中，所述蚀刻停止层包括金属。
在一些实施例中，所述蚀刻停止层的厚度不大于上阻挡层、上存储层和上隧穿层的组合厚度的两倍。所述蚀刻停止层的厚度可以处于大约20nm和大约40nm之间。
在一些实施例中，为了蚀刻出所述蚀刻停止凹陷，将所述下半导体沟道蚀刻为使得所述下半导体沟道的上端与所述堆栈间插塞的顶表面平齐。
在一些实施例中，上阻挡层、上存储层和上隧穿层完全填充所述蚀刻停止凹陷。
在一些实施例中，所述蚀刻停止凹陷的直径可以大于所述第一开口的直径。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (30)

1.一种三维(3D)存储器件，包括：
衬底；
处于所述衬底上方的包括第一多个交错的导体层和电介质层的第一存储器堆栈；
竖直延伸通过所述第一存储器堆栈的第一沟道结构，并且所述第一沟道结构包括：
沿所述第一沟道结构的侧壁的第一存储器膜和第一半导体沟道；以及
处于所述第一沟道结构的上部部分中并且与所述第一半导体沟道接触的堆栈间插塞，其中，所述堆栈间插塞的横向表面是平滑的；
处于所述第一存储器堆栈上方的包括第二多个交错的导体层和电介质层的第二存储器堆栈；以及
竖直延伸通过所述第二存储器堆栈的第二沟道结构，并且所述第二沟道结构包括沿所述第二沟道结构的侧壁的第二存储器膜和第二半导体沟道，其中，所述第二半导体沟道与所述堆栈间插塞接触。
2.根据权利要求1所述的3D存储器件，其中，所述堆栈间插塞的顶表面与所述第一半导体沟道的上端平齐。
3.根据权利要求2所述的3D存储器件，其中，所述堆栈间插塞的顶表面低于所述第一存储器膜的上端。
4.根据权利要求1-3中的任何一项所述的3D存储器件，其中，所述第二沟道结构包括下部部分，所述第二存储器膜的部分在所述下部部分中横向延伸。
5.根据权利要求4所述的3D存储器件，其中，所述第二沟道结构的所述下部部分的厚度不大于所述第二存储器膜的厚度的两倍。
6.根据权利要求5所述的3D存储器件，其中，所述第二沟道结构的所述下部部分的厚度处于大约20nm和大约40nm之间。
7.根据权利要求4所述的3D存储器件，其中，所述第二半导体沟道竖直延伸通过所述第二沟道结构的所述下部部分，以接触所述堆栈间插塞。
8.根据权利要求1-7中的任何一项所述的3D存储器件，其中，所述第一半导体沟道、所述第二半导体沟道和所述堆栈间插塞中的每者包括多晶硅。
9.根据权利要求1-8中的任何一项所述的3D存储器件，其中，所述第一存储器膜和所述第二存储器膜中的每者包括隧穿层、存储层和阻挡层，所述隧穿层、所述存储层和所述阻挡层从相应的所述第一沟道结构或所述第二沟道结构的中心按此顺序沿径向设置。
10.根据权利要求1-9中的任何一项所述的3D存储器件，其中，所述第一存储器膜的上端不与所述堆栈间插塞接触。
11.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方形成包括多个交错的牺牲层和电介质层的第一电介质堆栈；
形成竖直延伸通过所述第一电介质堆栈并且包括第一存储器膜和第一半导体沟道的第一沟道结构；
形成(i)处于所述第一沟道结构的上部部分中并且与所述第一半导体沟道接触的堆栈间插塞以及(ii)处于所述堆栈间插塞的顶表面和所述第一电介质堆栈的顶表面之间的凹陷；
在所述凹陷中形成蚀刻停止插塞，以覆盖所述堆栈间插塞的顶表面；
在所述第一电介质堆栈上方形成包括第二多个交错的牺牲层和电介质层的第二电介质堆栈；
形成竖直延伸通过所述第二电介质堆栈并且终止于所述蚀刻停止插塞的第一开口；
从所述凹陷中去除所述蚀刻停止插塞，以形成包括所述第一开口和所述凹陷的沟道孔；
沿所述沟道孔的所述第一开口的侧壁并且在所述沟道孔的所述凹陷中形成第二存储器膜；以及
形成处于所述第二存储器膜之上并且竖直延伸通过所述第二存储器膜的处于所述凹陷中的部分以接触所述堆栈间插塞的第二半导体沟道。
12.根据权利要求11所述的方法，其中，形成所述堆栈间插塞和所述凹陷包括：
去除所述第一存储器膜和所述第一半导体沟道的上部部分；
形成具有与所述第一电介质堆栈的顶表面平齐的顶表面以及低于所述第一半导体沟道的上端的底表面的初始堆栈间插塞；以及
去除所述初始堆栈间插塞的高于所述第一半导体沟道的上端的部分，以形成所述堆栈间插塞和所述凹陷。
13.根据权利要求11或12所述的方法，其中，所述凹陷的深度不大于所述第二存储器膜的厚度的两倍。
14.根据权利要求13所述的方法，其中，所述凹陷的深度处于大约20nm和大约40nm之间。
15.根据权利要求12-14中的任何一项所述的方法，其中，去除所述初始堆栈间插塞的所述部分，以使得所述堆栈间插塞的顶表面与所述第一半导体沟道的上端平齐。
16.根据权利要求11-15中的任何一项所述的方法，其中，所述堆栈间插塞的横向表面是平滑的。
17.根据权利要求11-16中的任何一项所述的方法，其中，形成所述第二存储器膜包括接下来沿所述第一开口的侧壁并且在所述凹陷中将阻挡层、存储层和隧穿层按此顺序形成。
18.根据权利要求11-17中的任何一项所述的方法，其中，所述第二存储器膜完全填充所述凹陷。
19.根据权利要求11-18中的任何一项所述的方法，其中，形成所述第二半导体沟道包括穿过所述第二存储器膜的处于所述凹陷中的部分形成第二开口。
20.根据权利要求11-19中的任何一项所述的方法，其中，所述第一半导体沟道、所述第二半导体沟道和所述堆栈间插塞中的每者包括多晶硅。
21.根据权利要求11-20中的任何一项所述的方法，其中，所述凹陷的直径大于所述第一开口的直径。
22.一种用于形成三维(3D)存储器件中的堆栈间插塞的方法，包括：
在衬底上方形成竖直延伸通过第一多个交错的牺牲层和电介质层的下沟道结构；
在所述下沟道结构的上部部分中蚀刻出带台阶的凹陷；
沉积半导体层以填充所述带台阶的凹陷；
在所述半导体层的上部部分中蚀刻出蚀刻停止凹陷，以形成具有平滑的横向表面的堆栈间插塞；
沉积蚀刻停止层以填充所述蚀刻停止凹陷；
在所述蚀刻停止层以及所述第一多个交错的牺牲层和电介质层上方交替地沉积第二多个交错的牺牲层和电介质层；
穿过所述第二多个交错的牺牲层和电介质层蚀刻第一开口，直到被所述蚀刻停止层停止为止；以及
从所述蚀刻停止凹陷中蚀刻掉所述蚀刻停止层，以暴露所述堆栈间插塞。
23.根据权利要求22所述的方法，进一步包括：
接下来沿所述第一开口的侧壁并且在所述凹陷中将上阻挡层、上存储层和上隧穿层按此顺序沉积；
穿过所述上阻挡层、所述上存储层和所述上隧穿层的处于所述蚀刻停止凹陷中的部分直到所述堆栈间插塞蚀刻第二开口；以及
沉积处于所述上隧穿层之上并且竖直延伸通过所述第二开口以接触所述堆栈间插塞的上半导体沟道。
24.根据权利要求22或23所述的方法，其中：
形成所述下沟道结构包括接下来将下存储器膜、下半导体沟道和下填充层按此顺序沉积；以及
蚀刻所述带台阶的凹陷包括将(i)所述下填充层以及(ii)所述下半导体沟道和所述下存储器膜蚀刻到不同深度。
25.根据权利要求22-24中的任何一项所述的方法，其中，所述蚀刻停止层包括金属。
26.根据权利要求22-25中的任何一项所述的方法，其中，所述蚀刻停止层的厚度不大于所述上阻挡层、所述上存储层和所述上隧穿层的组合厚度的两倍。
27.根据权利要求26所述的方法，其中，所述蚀刻停止层的厚度处于大约20nm和大约40nm之间。
28.根据权利要求22-27中的任何一项所述的方法，其中，蚀刻所述蚀刻停止凹陷包括将所述下半导体沟道蚀刻为使得所述下半导体沟道的上端与所述堆栈间插塞的顶表面平齐。
29.根据权利要求22-28中的任何一项所述的方法，其中，所述上阻挡层、所述上存储层和所述上隧穿层完全填充所述蚀刻停止凹陷。
30.根据权利要求22-29中的任何一项所述的方法，其中，所述蚀刻停止凹陷的直径大于所述第一开口的直径。
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