JP2022502869A - 三次元メモリデバイス及びそれを形成するための方法 - Google Patents

三次元メモリデバイス及びそれを形成するための方法 Download PDF

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Abstract

基板間プラグ（２１２）を備えた３Ｄメモリデバイス（２００）、及びそれを形成するための方法を開示している。本３Ｄメモリデバイス（２００）は、基板と、この基板の上側に交互配置されている導電体層及び誘電体層を含む第１のメモリ基板（２０２Ａ）と、第１のメモリ基板（２０２Ａ）の上側に交互配置されている導電体層及び誘電体層を含む第２のメモリ基板（２０２Ｂ）と、それぞれがこれら第１又は第２のメモリ基板（２０２Ａ、２０２Ｂ）を貫通して垂直方向に延在する、第１及び第２のチャネル構造（２０８、２１０）と、を備える。第１のチャネル（２０８）構造は、第１のチャネル（２０８）構造の側壁に沿ってある第１のメモリ膜（２１４）及び第１の半導体チャネル（２１６）、並びに第１のチャネル（２０８）構造の上部にあり、かつ第１の半導体チャネル（２１６）と接触している基板間プラグ（２１２）を含む。基板間プラグ（２１２）の側面は平滑である。第２のチャネル（２１０）構造は、第２のチャネル（２１０）構造の側壁に沿ってある第２のメモリ膜（２２８）及び第２の半導体チャネル（２３０）を含む。第２の半導体チャネル（２３０）は、基板間プラグ（２１２）と接触している。

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイス及びその形成方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び形成プロセスを改良することにより、より小さいサイズに縮小されている。しかしながら、メモリセルのフィーチャサイズが下限に近づくにつれ、平面処理及び形成技術の難易度が高くなり、またコストがかかるようになる。結果として、平面メモリセルのメモリ密度は上限に近づくことになる。
３Ｄメモリ構造により、平面メモリセルの密度制限に対処することができる。この３Ｄメモリ構造は、メモリアレイと、メモリアレイとの間で信号を制御する周辺デバイスと、を含む。
基板間プラグを備えた３Ｄメモリデバイス、及びそれを形成するための方法の実施形態を、本明細書に開示している。
一例では、３Ｄメモリデバイスは、基板と、この基板の上側に交互配置されている第１の複数の導電体層及び誘電体層を含む第１のメモリ基板と、この第１のメモリ基板を貫通して垂直方向に延在する第１のチャネル構造と、第１のメモリ基板の上側に交互配置されている第２の複数の導電体層及び誘電体層を含む第２のメモリ基板と、この第２のメモリ基板を貫通して垂直方向に延在する第２のチャネル構造と、を備える。第１のチャネル構造は、第１のチャネル構造の側壁に沿ってある第１のメモリ膜及び第１の半導体チャネル、並びに第１のチャネル構造の上部にあり、かつ第１の半導体チャネルと接触している基板間プラグを含む。本基板間プラグの側面は平滑である。第２のチャネル構造は、第２のチャネル構造の側壁に沿ってある第２のメモリ膜及び第２の半導体チャネルを含む。この第２の半導体チャネルは、本基板間プラグと接触している。
別の例では、３Ｄメモリデバイスを形成するための方法が開示されている。交互配置されている第１の複数の犠牲層及び誘電体層を含む第１の誘電体基板が、基板の上側に形成される。この第１の誘電体基板を貫通して垂直方向に延在しており、かつ第１のメモリ膜及び第１の半導体チャネルを含む第１のチャネル構造が形成される。この第１のチャネル構造の上部に、第１の半導体チャネルと接触する基板間プラグが形成され、また、本基板間プラグの上面と第１の誘電体基板の上面との間に凹部が形成される。この凹部内に、本基板間プラグの上面を覆うようにエッチング停止プラグが形成される。交互配置されている第２の複数の犠牲層及び誘電体層を含む第２の誘電体基板が、第１の誘電体基板の上側に形成される。この第２の誘電体基板を貫通して垂直方向に延在しており、かつエッチング停止プラグで終端している第１の開口部が形成される。当該凹部からエッチング停止プラグが除去されて、第１の開口部及び当該凹部を含むチャネルホールが形成される。チャネルホールの凹部内に、及び、第１の開口部の側壁に沿うように第２のメモリ膜が形成される。本基板間プラグに接触するように、この第２のメモリ膜上に、及び、当該凹部内の第２のメモリ膜の一部を貫通して垂直方向に延在するように第２の半導体チャネルが、形成される。
さらに別の例では、３Ｄメモリデバイスに基板間プラグを形成するための方法が開示されている。基板の上側に交互配置されている第１の複数の犠牲層及び誘電体層を貫通して垂直方向に延在する、下部チャネル構造が形成される。この下部チャネル構造の上部に、段差凹部がエッチングされる。この段差凹部を充填するように、半導体層が堆積される。平滑側面を有する基板間プラグを形成するように、この半導体層の上部にエッチング停止凹部がエッチングされる。このエッチング停止凹部を充填するように、エッチング停止層が堆積される。エッチング停止層、並びに交互配置されている第１の複数の犠牲層及び誘電体層の上側に、交互配置されている第２の複数の犠牲層及び誘電体層が交互に堆積される。これらの交互配置されている第２の複数の犠牲層及び誘電体層に、第１の開口部が、エッチング停止層で停止するまで貫通エッチングされる。本基板間プラグを露出させるように、エッチング停止凹部からエッチング停止層がエッチング除去される。
本明細書に取り入れられて本明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造及び使用を有効にする役割をさらに果たしている。
突起部を有する基板間プラグを備えた、典型的な３Ｄメモリデバイスの断面を示す。 図１Ａの基板間プラグを含む範囲の拡大断面を示す。 本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた、典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた３Ｄメモリデバイスを形成するための、典型的な方法のフローチャートを示す。 本開示のいくつかの実施形態による、３Ｄメモリデバイスに平滑側面を有する基板間プラグを形成するための、典型的な方法のフローチャートを示す。
本開示の実施形態を、添付の図面を参照しながら説明する。
特定の構成及び配置について述べているが、例示のみを目的としてこれを行っていることを理解すべきである。当業者であれば、本開示の趣旨及び範囲から逸脱することなく、他の構成及び配置が使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。
なお、本明細書において「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「典型的な一実施形態」、「いくつかの実施形態」などへ言及する場合、記載している実施形態が特定の特徴、構造、又は特性を含み得ることを示しているが、全ての実施形態がその特定の特徴、構造、又は特性を必ずしも含み得るとは限らない。また、そのような語句は必ずしも同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、又は特性を一実施形態に関連して記載している場合、これらを明示的に記載しているかどうかにかかわらず、そのような特徴、構造、又は特性が他の実施形態との関連においても有効であることは、当業者に知られていると考えられる。
通常、用語法はその文脈での使用状況から少なくとも部分的に理解され得る。たとえば、本明細書で「１つ又は複数の（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語を使用する場合、文脈に少なくとも部分的に依存して、これを使用して任意の特徴、構造、若しくは特性を単数の意味で表してもよいし、これを使用してこうした特徴、構造又は特性の組み合わせを複数の意味で表してもよい。同様に「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語を、ここでも文脈に少なくとも部分的に依存して、単数形の用法を表していると理解してもよいし、複数形の用法を表していると理解してもよい。また、「ｂａｓｅｄ ｏｎ（に基づいて／を基に）」という用語は、排他的な一連の要因を表すことを必ずしも意図していないと理解され、その代わりに、ここでも文脈に少なくとも部分的に依存して、必ずしも明示的に記載されていない別の要因が存在できるようにしている可能性がある。
本開示における「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、及び「上方（ｏｖｅｒ）」の意味について、「上（ｏｎ）」が何かの「上に直接ある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を伴って何かの「上にある」という意味を含み、また「上側（ａｂｏｖｅ）」又は「上方（ｏｖｅｒ）」が何かの「上側にある」若しくは「上方にある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を何ら伴わずに何かの「上側にある」又は「上方にある」（すなわち、何かの上に直接ある）という意味をも含み得るように、最も広義の意味で解釈すべきであることは容易に理解されるべきである。
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、及び「上部（ｕｐｐｅｒ）」などの空間的な相対語を、図面に示しているある要素又は特徴と他の要素（複数可）又は特徴（複数可）との関係を表す際、説明を簡単にするために本明細書で用いてもよい。これらの空間的な相対語は、図面に示している向きに加えて、使用中又は動作中のデバイスの種々の向きをも包含することが意図されている。本装置を他の方向に向けてもよく（９０度又は他の方位に回転させて）、また本明細書で使用している空間的な相対記述子を、それに応じて同様に解釈してもよい。
本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に付加される材料を指す。この基板自体をパターン化することができる。基板の上部に付加される材料をパターン化することも、パターン化しないままにすることもできる。また基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの多様な半導体材料を含み得る。あるいは、この基板をガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することもできる。
本明細書で使用する場合、「層」という用語はある厚さを有する領域を含む材料部分を指す。層は、下にあるか若しくは上にある構造の全体にわたって延在し得、又はその範囲が、下にあるか若しくは上にある構造の範囲よりも狭くなる可能性がある。また層を、その厚さが連続構造の厚さよりも薄い、均一又は不均一な連続構造の領域とすることができる。たとえば、この連続構造の上面と底面との間、又は上面及び底面にある任意の一対の水平面間に層を配置することができる。層は水平方向に、垂直方向に、かつ／又はテーパ面に沿って延在し得る。基板は層であり得、その中に１つ又は複数の層を含み得、かつ／又はその上、その上側、及び／若しくはその下側に１つ又は複数の層を有し得る。１つの層は複数の層を含み得る。たとえば、相互接続層は１つ又は複数の導電体層及びコンタクト層（その中に相互接続線、及び／又はヴィアコンタクトが形成される）と、１つ又は複数の誘電体層と、を含み得る。
本明細書で使用する場合、「名目の／名目上」という用語は、製品又はプロセス設計段階で設定される構成要素若しくはプロセス工程の特性又はパラメータにおいて、希望値を上回り、かつ／又は下回る範囲の値も含めて希望値又は目標値を指すものである。値に幅があるのは、製造プロセス又は製造公差にわずかな変動が生じることに起因している可能性がある。本明細書で使用する場合、「約」という用語は、当該半導体デバイスと関連している特定のテクノロジーノードに基づいて変動する可能性のある、所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば値の１０〜３０％以内で変動する所与の量の値を示し得る（たとえば、その値の±１０％、±２０％、又は±３０％）。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタのストリング（ＮＡＮＤメモリストリングなど、本明細書では「メモリストリング」と呼んでいる）が横向きの基板上に縦向きに配置されている半導体デバイスを指す。本明細書で使用する場合、「垂直方向の／垂直方向に」という用語は、基板の側面に対して名目上垂直であることを意味する。
９６以上の層を有するなどの高度な技術を備える３Ｄ ＮＡＮＤメモリデバイスの形成では通常、二層基板構造が使用されており、この構造は、基板間プラグ構造によって電気的に接続され得る、２つの積層チャネル構造を含む。しかしながら、基板間プラグの既知の構造においては、その側面が非平滑であること（たとえば、その側面上に突起部を有する）に起因して、電流降下という重大な課題に直面している。
たとえば、図１Ａは、二層基板メモリスタック１０４（下部メモリ基板１０４Ａと、上部メモリ基板１０４Ｂと、を含む）を貫通して垂直方向に延在するＮＡＮＤメモリストリングを備えた、典型的な３Ｄメモリデバイス１００の断面を示す。下部並びに上部メモリ基板１０４Ａ及び１０４Ｂのそれぞれは、それぞれが基板１０２の上側に形成されている導電体層１０６及び誘電体層１０８を含む、複数の対（本明細書では「導電体層／誘電体層対」と呼んでいる）を備える。基板１０２は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、又はその他の適切な材料を含み得る。
なお、３Ｄメモリデバイス１００内の構成要素の空間的相関関係をさらに示すために、図１Ａにはｘ軸及びｙ軸が含まれている。３Ｄメモリデバイス１００の基板１０２は、ｘ方向（すなわち、横方向）に横方向に延在する２つの側面（たとえば、上面及び底面）を含む。本明細書で使用する場合、１つの構成要素（たとえば、層又はデバイス）が、３Ｄメモリデバイス（たとえば、３Ｄメモリデバイス１００）の別の構成要素（たとえば、層又はデバイス）の「上」、「上側」、又は「下側」にあるかどうかは、基板がｙ方向に３Ｄメモリデバイスの最下平面内に位置決めされたときに、３Ｄメモリデバイスの基板（たとえば、基板１０２）に対してｙ方向（すなわち、垂直方向）に判定される。空間的相関関係を説明するための同一の概念が、本開示全体にわたって適用されている。
３Ｄメモリデバイス１００のＮＡＮＤメモリストリングは、それぞれが下部メモリ基板１０４Ａ及び上部メモリ基板１０４Ｂを貫通して垂直方向に延在する、下部チャネル構造１１０と、上部チャネル構造１１２と、を含む。図１に示すように、３Ｄメモリデバイス１００はさらに、下部チャネル構造１１０の下端に半導体プラグ１１４を備え、上部チャネル構造１１２の上端にチャネルプラグ１１６を備える。
下部チャネル構造１１０と上部チャネル構造１１２との接続部として、下部チャネル構造１１０は、その上部に基板間プラグ１１８を含む。下部チャネル構造１１０は、下部メモリ膜１２０と、その側壁に沿ってあり、かつ下部充填層１２４を包囲している下部半導体チャネル１２２と、をさらに含む。同様に、上部チャネル構造１１２は、上部メモリ膜１２６と、その側壁に沿ってあり、かつ上部充填層１３０を包囲している上部半導体チャネル１２８と、を含む。下部半導体チャネル１２２と上部半導体チャネル１２８とはそれぞれ、その反対側で基板間プラグ１１８と接触しており、したがって、これらは基板間プラグ１１８によって電気的に接続されている。下部半導体チャネル１２２と上部半導体チャネル１２８とは、半導体プラグ１１４と、チャネルプラグ１１６とに、それぞれ電気的に接続されている。
図１Ｂは、図１Ａの基板間プラグ１１８を含む範囲１０１の拡大断面を示す。図１Ｂに示すように、下部メモリ膜１２０は、下部ブロッキング層１３２、下部蓄積層１３４、及び下部トンネル層１３６を、下部チャネル構造１１０の中心に向かって半径方向に、この順序で配置されている状態でさらに含む。同様に、上部メモリ膜１２６は、上部ブロッキング層１３８、上部蓄積層１４０、及び上部トンネル層１４２を、上部チャネル構造１１２の中心に向かって半径方向に、この順序で配置されている状態でさらに含む。図１Ｂに示すように、基板間プラグ１１８の側面は、突起部１４４を有する非平滑面である。基板間プラグ１１８の上面は、下部メモリ膜１２０及び下部半導体チャネル１２２の上端よりも上側にある。これら下部メモリ膜１２０及び下部半導体チャネル１２２の上端は、基板間プラグ１１８の突起部１４４と接触している。
電流には導電性構造の外面に沿って流れる傾向があるので、突起部１４４を有する基板間プラグ１１８の階段形状は、図１Ｂに示すように電流Ｉｏｎの経路を、上部半導体チャネル１２８から基板間プラグ１１８を通って下部半導体チャネル１２２へと迂回させ得る。その結果、電流Ｉｏｎは突起部１４４の縁に沿った蛇行経路を通過するときに降下し、突起部１４４の厚さが増加するにつれて、さらに降下する恐れがある。
本開示による様々な実施形態は、電流降下の課題に対処できる、３Ｄメモリデバイス内の基板間プラグの改良構造と、その形成方法と、を提供する。いくつかの実施形態では、本基板間プラグの側面は平滑であり、これはすなわち、突起部が存在しないということである。いくつかの実施形態では、上部メモリ膜は基板間プラグの上側にある凹部を完全に充填しており、これによって堆積時に、上部半導体チャネルを当該凹部内へと横方向に広がらないようにしている。その結果として、電流Ｉｏｎは、上部半導体チャネル及び基板間プラグの平滑側面に沿って直線経路をたどり、これにより、蛇行電流経路によって引き起こされる電流降下を最小限に抑えることができる。すなわち、本明細書に開示している基板間プラグ構造は、電流を降下させる弱点が何らなく、それでいて十分なプロセスマージンをももたらすものである。
図２は、本開示のいくつかの実施形態による、平滑側面を有する基板間プラグ２１２を備えた、典型的な３Ｄメモリデバイス２００の断面を示す。図１Ａ〜図１Ｂの範囲１０１と同様に、図２で基板間プラグ２１２を含む拡大範囲しか図示していないのは、残りの構造を図１Ａの対応物と同じとすることができるためであり、これらについて、図２では繰り返し図示していない理由が理解される。
３Ｄメモリデバイス２００を、モノリシック３Ｄメモリデバイスの一部とすることができる。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（たとえば、周辺デバイスやメモリアレイデバイス）が単一の基板上に形成されていることを意味する。モノリシック３Ｄメモリデバイスの場合、周辺デバイス処理及びメモリアレイデバイス処理の畳み込みにより、その形成には別途制限が生じることになる。たとえば、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）の形成は、同じ基板上に形成されているか、又は形成される予定の周辺デバイスと関連する熱履歴によって制約を受けるものである。
あるいは、３Ｄメモリデバイス２００を、非モノリシック３Ｄメモリデバイスの一部とすることができ、この場合、構成要素（たとえば、周辺デバイスやメモリアレイデバイス）は異なる基板上に別々に形成され、次いで、たとえば対向して接合され得る。いくつかの実施形態では、メモリアレイデバイス基板は、接合済みの非モノリシック３Ｄメモリデバイスの基板として残存し、また、周辺デバイス（たとえば、ページバッファ、デコーダ、及びラッチなど、３Ｄメモリデバイス２００の動作を容易にするために使用される任意の適切なデジタル回路、アナログ回路、及び／又は混合信号周辺回路を含むが、図示せず）は、ハイブリッド接合を行うために、メモリアレイデバイス（たとえば、ＮＡＮＤメモリストリング）に向かって反転して下向きになる。いくつかの実施形態では、メモリアレイデバイス基板が、ハイブリッド接合を行うために、周辺デバイス（図示せず）に向かって反転して下向きになり、その結果、接合済みの非モノリシック３Ｄメモリデバイスにおいて、メモリアレイデバイスが周辺デバイスよりも上側になるようにしていることが理解される。このメモリアレイデバイス基板を薄肉基板（接合済みの非モノリシック３Ｄメモリデバイスの基板ではない）とすることができ、また、この薄肉化されているメモリアレイデバイス基板の裏側に、非モノリシック３Ｄメモリデバイスのバック・エンド・オブ・ライン（ｂａｃｋ‐ｅｎｄ‐ｏｆ‐ｌｉｎｅ：ＢＥＯＬ）相互接続部が形成され得る。
いくつかの実施形態では、３Ｄメモリデバイス２００は、それぞれが基板（図示せず）の上側にある下部メモリ基板２０２Ａと、下部メモリ基板２０２Ａの上側にある上部メモリ基板２０２Ｂとを貫通して垂直方向に延在する、ＮＡＮＤメモリストリングのアレイの形態でメモリセルが設けられる、ＮＡＮＤフラッシュ・メモリ・デバイスである。すなわち、いくつかの実施形態によれば、３Ｄメモリデバイス２００は二層基板構造を有する。下部メモリ基板２０２Ａ及び上部メモリ基板２０２Ｂのそれぞれは、それぞれが導電体層２０４及び誘電体層２０６を含む複数の対（本明細書では「導電体層／誘電体層対」と呼んでいる）を含み得る。導電体層／誘電体層対の数（たとえば、３２、６４、９６、又は１２８）により、３Ｄメモリデバイス２００内のメモリセルの数が決まる。下部及び上部メモリ基板２０２Ａ及び２０２Ｂのそれぞれにおける導電体層／誘電体層対の数を、同じとすることもできるし、異なるものとすることもできる。いくつかの実施形態によれば、下部メモリ基板２０２Ａ及び上部メモリ基板２０２Ｂのそれぞれは、交互配置されている複数の導電体層２０４及び誘電体層２０６を含む。導電体層２０４は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。誘電体層２０６は、酸化シリコン、窒化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含むが、これらに限定されない誘電体材料を含み得る。
図２に示すように、ＮＡＮＤメモリストリングは、下部メモリ基板２０２Ａを貫通して垂直方向に延在する下部チャネル構造２０８と、上部メモリ基板２０２Ｂを貫通して垂直方向に延在する上部チャネル構造２１０と、を含む。下部及び上部チャネル構造２０８及び２１０のそれぞれは、半導体材料（複数可）（たとえば、下部半導体チャネル２１６及び上部半導体チャネル２３０として）及び誘電体材料（複数可）（たとえば、下部メモリ膜２１４及び上部メモリ膜２２８として）で充填されているチャネルホールを含み得る。いくつかの実施形態では、下部及び上部半導体チャネル２１６及び２３０はそれぞれ、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、下部メモリ膜２１４は、下部ブロッキング層２２０と、下部蓄積層２２２（「電荷トラップ層」としても知られる）と、下部トンネル層２２４と、を含む複合層であり、また、上部メモリ膜２２８は、上部ブロッキング層２３４と、上部蓄積層２３６（「電荷トラップ層」としても知られる）と、上部トンネル層２３８と、を含む複合層である。下部チャネル構造２０８及び上部チャネル構造２１０に残存する空間は、それぞれが酸化シリコンなどの誘電体材料を含む下部充填層２１８及び上部充填層２３２で部分的に、又は完全に充填され得る。
下部及び上部チャネル構造２０８及び２１０は、円筒形状（たとえば、柱形状）を有し得る。いくつかの実施形態によれば、下部充填層２１８、下部半導体チャネル２１６、下部トンネル層２２４、下部蓄積層２２２、及び下部ブロッキング層２２０は、柱の中心から外面に向かって半径方向に、この順序で配置されている。同様に、いくつかの実施形態によれば、上部充填層２３２、上部半導体チャネル２３０、上部トンネル層２３８、上部蓄積層２３６、及び上部ブロッキング層２３４は、柱の中心から外面に向かって半径方向に、この順序で配置されている。下部及び上部トンネル層２２４及び２３８は、酸化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含み得る。下部及び上部蓄積層２２２及び２３６は、窒化シリコン、酸窒化シリコン、シリコン、又はそれらの任意の組み合わせを含み得る。下部及び上部ブロッキング層２２０及び２３４は、酸化シリコン、酸窒化シリコン、高誘電率（ｈｉｇｈ‐ｋ）誘電体、又はそれらの任意の組み合わせを含み得る。一例では、下部及び上部メモリ膜２１４及び２２８のそれぞれは、酸化シリコン／窒化シリコン（又は酸窒化シリコン）／酸化シリコン（ＯＮＯ）の複合層を含み得る。
図２に示すように、いくつかの実施形態によれば、下部メモリ膜２１４と下部半導体チャネル２１６とはそれぞれ、下部チャネル構造２０８の側壁に沿って垂直方向に延在している。上部チャネル構造２１０に関して述べると、この上部チャネル構造２１０は、上部メモリ膜２２８の一部が横方向に延在している下部２４０を含み得る。いくつかの実施形態によれば、上部メモリ膜２２８の残りの部分は、上部チャネル構造２１０の側壁に沿って垂直方向に延在している。上部半導体チャネル２３０は、上部チャネル構造２１０の側壁に沿って、上部チャネル構造２１０の下部２４０における上部メモリ膜２２８の一部を貫通して、垂直方向に延在し得る。上部チャネル構造２１０の下部２４０の直径を、名目上、下部チャネル構造２０８の直径と同じとし、また、上部チャネル構造２１０の残りの部分の直径よりも大きくすることができる。
いくつかの実施形態では、上部チャネル構造２１０の下部２４０が有する厚さは、上部メモリ膜２２８が有する厚さ（すなわち、上部ブロッキング層２３４、上部蓄積層２３６、及び上部トンネル層２３８の合計厚さ）の２倍以下である。上部ブロッキング層２３４、上部蓄積層２３６、及び上部トンネル層２３８のそれぞれを、それらの合計厚さ（すなわち、上部メモリ膜２２８の厚さ）を上部チャネル構造２１０の下部２４０が有する厚さの２分の１以上になるように制御することにより、上部メモリ膜２２８の下部２４０における側壁並びに上面及び底面に沿って堆積されるコンフォーマル層とすることができるので、下部２４０にその後上部半導体チャネル２３０を形成するための残余空間は、何ら残存しないことになる。すなわち、上部メモリ膜２２８は、上部チャネル構造２１０の下部２４０を完全に充填することができ、上部半導体チャネル２３０を設ける空間を何ら残存させない。その結果、上部半導体チャネル２３０は、上部チャネル構造２１０の下部２４０を貫通して垂直方向に延在し（しかし、横方向に延在し得ない）、これにより、下部２４０における蛇行電流経路の発生が回避され得る。いくつかの実施形態では、上部チャネル構造２１０の下部２４０が有する厚さは約２０ｎｍ〜約４０ｎｍ、たとえば２０ｎｍ〜４０ｎｍ（たとえば、２０ｎｍ、２２ｎｍ、２４ｎｍ、２６ｎｍ、２８ｎｍ、３０ｎｍ、３２ｎｍ、３４ｎｍ、３６ｎｍ、３８ｎｍ、４０ｎｍ、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって規定される任意の範囲内にあるもの）である。
図２に示すように、下部チャネル構造２０８は、下部チャネル構造２０８の上部にあり、かつ下部半導体チャネル２１６及び上部半導体チャネル２３０の両方と接触している基板間プラグ２１２を含み得る。いくつかの実施形態では、下部半導体チャネル２１６は、基板間プラグ２１２の側面の少なくとも一部と接触している。いくつかの実施形態によれば、上部半導体チャネル２３０は、基板間プラグ２１２に接触するように、その上面から基板間プラグ２１２の一部内へと延在している。上部半導体チャネル２３０は、基板間プラグ２１２に接触するように、上部チャネル構造２１０の下部２４０における上部メモリ膜２２８の一部を貫通して垂直方向に延在し得る。下部半導体チャネル２１６、上部半導体チャネル２３０、及び基板間プラグ２１２はそれぞれ、ポリシリコン（たとえば、ｐ型ドーパント又はｎ型ドーパントでドープされた）を含み得る。
図１Ｂにおいて、基板間プラグ１１８がその上に突起部１４４を有して（たとえば、階段形状を有する）、その側面が非平滑面となっているのとは異なり、図２の３Ｄメモリデバイス２００の基板間プラグ２１２は、その上に突起部を有さず、その側面は平滑面となっている。いくつかの実施形態では、基板間プラグ２１２の上面は、下部半導体チャネル２１６の上端と同一平面上にあり、なおかつ下部メモリ膜２１４の上端よりも下側にあり、この点もまた、図１Ｂの基板間プラグ１１８の構造とは異なっている。いくつかの実施形態によれば、下部メモリ膜２１４の上端は、基板間プラグ２１２と接触していない。上述したような基板間プラグ２１２の構造では、基板間プラグ２１２における蛇行電流経路の発生を回避することができる。上部チャネル構造２１０の下部２４０の構造と組み合わせれば、３Ｄメモリデバイス２００内の電流Ｉｏｎは、図１Ｂに示す３Ｄメモリデバイス１００内の電流経路と比較して、蛇行の少ない電流経路を通過することができる。図２に示すように、電流Ｉｏｎは、まず上部半導体チャネル２３０に沿って垂直方向に伝搬し、次に基板間プラグ２１２の上面及び平滑側面に沿って伝搬し、そして最後に下部半導体チャネル２１６に沿って垂直方向に伝搬し得る。その結果、３Ｄメモリデバイス２００における電流降下の課題が低減、最小化、又は解消さえされ得る。
図３Ａ〜図３Ｈは、本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた３Ｄメモリデバイスを形成するための、典型的な形成プロセスを示す。図４は、本開示のいくつかの実施形態による、平滑側面を有する基板間プラグを備えた３Ｄメモリデバイスを形成するための、典型的な方法４００のフローチャートを示す。図５は、本開示のいくつかの実施形態による、３Ｄメモリデバイスに平滑側面を有する基板間プラグを形成するための、典型的な方法５００のフローチャートを示す。図３Ａ〜図３Ｈ及び図４〜図５に示す３Ｄメモリデバイスの例には、図２に示す３Ｄメモリデバイス２００が含まれる。図３Ａ〜図３Ｈ及び図４〜図５については併せて説明する。方法４００及び５００に示す工程は網羅的なものではなく、他の工程も、図示している工程のいずれかの前、後、又は合間に実行され得ることが理解される。さらに、一部の工程は同時に、又は図４〜図５に示すものとは異なる順序で実行されてもよい。
図４を参照すると、方法４００は工程４０２から開始され、ここで、基板の上側に第１の誘電体基板が形成される。この基板をシリコン基板とすることができる。第１の誘電体基板は、交互配置されている第１の複数の犠牲層及び誘電体層を含み得る。図３Ａを参照すると、第１の誘電体層（「犠牲層」３０４として知られる）及び第２の誘電体層３０６（「犠牲層」として知られる）の複数の対（本明細書では総称して「誘電体層対」と呼んでいる）を含む下部誘電体基板３０２Ａが、シリコン基板（図示せず）の上側に形成される。いくつかの実施形態では、この下部誘電体基板３０２Ａを形成する前に、シリコン基板に対し、酸化シリコンなどの誘電体材料を堆積するか、又は熱酸化を行うことにより、下部誘電体基板３０２Ａとシリコン基板との間に絶縁層（図示せず）が形成される。いくつかの実施形態によれば、下部誘電体基板３０２Ａは、交互配置されている犠牲層３０４及び誘電体層３０６を含む。誘電体層３０６及び犠牲層３０４が交互に堆積されることにより、下部誘電体基板３０２Ａが形成され得る。いくつかの実施形態では、誘電体層３０６はそれぞれ酸化シリコンの層を含み、犠牲層３０４はそれぞれ窒化シリコンの層を含む。下部誘電体基板３０２Ａは、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、物理蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜堆積プロセスによって形成され得る。
図４に示すように、方法４００は工程４０４に進み、ここで、第１の誘電体基板を貫通して垂直方向に延在する第１のチャネル構造が形成される。この第１のチャネル構造は、第１のメモリ膜及び第１の半導体チャネルを含む。図５に示す例では、工程５０２において、交互配置されている第１の複数の犠牲層及び誘電体層を貫通して垂直方向に延在する下部チャネル構造が、基板の上側に形成される。いくつかの実施形態では、下部チャネル構造を形成するために、下部メモリ膜、下部半導体チャネル、及び下部充填層が、続けてこの順序で堆積される。
図３Ａに示すように、下部誘電体基板３０２Ａにおいて交互配置されている犠牲層３０４及び誘電体層３０６を貫通して垂直方向に延在する、下部チャネル構造３０８が形成される。いくつかの実施形態では、下部チャネル構造３０８を形成する形成プロセスは、下部誘電体基板３０２Ａにおいて交互配置されている犠牲層３０４及び誘電体層３０６を貫通している下部チャネルホールを、湿式エッチングすること、及び／又は深掘り反応性イオンエッチング（ｄｅｅｐ ｉｏｎ ｒｅａｃｔｉｖｅ ｅｔｃｈｉｎｇ：ＤＲＩＥ）などの乾式エッチングすることが含まれる。
図３Ａに示すように、下部メモリ膜３１０（下部ブロッキング層３１６、下部蓄積層３１８、及び下部トンネル層３２０を含む）と下部半導体チャネル３１２とは、下部チャネル構造３０８における下部チャネルホールの側壁に沿って形成される。いくつかの実施形態では、下部チャネル構造３０８の側壁に沿ってまず下部メモリ膜３１０が堆積され、次いで、この下部メモリ膜３１０上に下部半導体チャネル３１２が堆積される。下部ブロッキング層３１６、下部蓄積層３１８、及び下部トンネル層３２０が、続けてこの順序で、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜堆積プロセスを用いて堆積され得、これによって下部メモリ膜３１０を形成する。次に、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜堆積プロセスを用いて、下部トンネル層３２０上にポリシリコン又はその他の適切な半導体材料を堆積することにより、下部半導体チャネル３１２が形成され得る。いくつかの実施形態では、酸化シリコン層、窒化シリコン層（又は酸窒化シリコン層）、酸化シリコン層、そしてポリシリコン層（「ＳＯＮＯ」構造）と続けて堆積することにより、下部メモリ膜３１０と下部半導体チャネル３１２とが形成される。いくつかの実施形態では、下部メモリ膜３１０及び下部半導体チャネル３１２を堆積した後に下部チャネルホールに残存する空間は、酸化シリコンなどの誘電体材料を堆積することによって下部充填層３１４を形成することで、完全に、又は部分的に充填される。
図４に示すように、方法４００は工程４０６に進み、ここで、（ｉ）第１のチャネル構造の上部にあり、かつ第１の半導体チャネルと接触している基板間プラグと、（ｉｉ）本基板間プラグの上面と第１の誘電体基板の上面との間にある凹部と、が形成される。いくつかの実施形態では、本基板間プラグ及び当該凹部を形成するために、第１のメモリ膜及び第１の半導体チャネルの上部が除去され、自身の上面が第１の誘電体基板の上面と同一平面になり、自身の底面が第１の半導体チャネルの上端よりも下側になる初期基板間が形成され、次いで、初期基板間プラグにおいて第１の半導体チャネルの上端よりも上側にある部分が除去されて、本基板間プラグ及び当該凹部が形成される。本基板間プラグの上面が第１の半導体チャネルの上端と同一平面になるように、この初期基板間プラグの当該部分が除去され得る。いくつかの実施形態によれば、本基板間プラグの側面は平滑である。図５に示す例では、工程５０４において、下部チャネル構造の上部に段差凹部がエッチングされる。工程５０６において、この段差凹部を充填するように半導体層が堆積される。工程５０８において、平滑側面を有する基板間プラグを形成するように、この半導体層の上部にエッチング停止凹部がエッチングされる。
図３Ａに示すように、半導体層を堆積することにより、階段形状を有する初期基板間３２４を形成できる場合に、下部チャネル構造３０８の上部に段差凹部がエッチングされる。いくつかの実施形態では、まず下部メモリ膜３１０及び下部半導体チャネル３１２の上部が、たとえば、湿式エッチング及び／又は乾式エッチングによって除去される。次に、たとえば湿式エッチング及び／又は乾式エッチングによって、下部メモリ膜３１０と下部半導体チャネル３１２とがエッチングされる深さよりも下方の深さまで、下部充填層３１４の下部が除去され得る。その結果、段差凹部はエッチング後、自身の上面が下部誘電体基板３０２Ａの上面と同一平面になり、なおかつ自身の底面が下部半導体チャネル３１２の上端（及び下部メモリ膜３１０の上端）よりも下側になるように形成され得る。したがって、いくつかの実施形態によれば、エッチング後の下部充填層３１４の深さと下部半導体チャネル３１２（及び下部メモリ膜３１０）の深さとを異ならせることにより、段差凹部の段が形成されることになる。
図３Ａに示すように、段差凹部を充填するように半導体層を堆積することによって、初期基板間プラグ３２４が形成される。ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜堆積プロセスによって、ポリシリコン層などの半導体層が段差凹部内へと堆積され得る。いくつかの実施形態では、この堆積半導体層は、イオン注入及び／又は熱拡散プロセスを用いて、ｐ型ドーパント又はｎ型ドーパントでドープされる。この堆積半導体層は、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、湿式エッチング、及び／又は乾式エッチングによってさらに平坦化され、その結果、この堆積半導体層（初期基板間プラグ３２４）の上面が、下部誘電体基板３０２Ａの上面と同一平面になるようにすることができる。したがって、初期基板間プラグ３２４は、図３Ａに示すものと同じ階段形状を有する、段差凹部内に形成され得る。いくつかの実施形態によれば、初期基板間プラグ３２４の上部３２６は、下部メモリ膜３１０及び下部半導体チャネル３１２の上端よりも上側にあり、かつこれらの上端に接触しており、また、初期基板間プラグ３２４の残りの部分の直径よりも大きい直径を有する。初期基板間プラグ３２４では、自身の上面を下部誘電体基板３０２Ａの上面と同一平面にし、かつ自身の底面を下部半導体チャネル３１２の上端よりも下側にすることができる。いくつかの実施形態によれば、初期基板間プラグ３２４の側面は、その上部３２６において自身の上に突起部が形成されているため、平滑ではない。初期基板間プラグ３２４（及びその幅広上部３２６）を階段形状にすることにより、その後上部チャネルホールのオーバーレイエッチングを行うために、追加のマージンを残余させることができる。
図３Ｂに示すように、初期基板間プラグ３２４（図３Ａに図示）において下部半導体チャネル３１２の上端よりも上側にある部分（図３Ａに図示する初期基板間プラグ３２４の上部３２６を含む）を除去することによって、基板間プラグ３２８とエッチング停止凹部３３０とが形成される。エッチング停止凹部３３０は、初期基板間プラグ３２４の上部３２６を湿式エッチング及び／又は乾式エッチングすることによって、形成され得る。いくつかの実施形態では、本エッチングプロセスは、初期基板間プラグ３２４の上部３２６を除去した後、下部メモリ膜３１０の上端よりも深くまで進行し、その結果、基板間プラグ３２８の上面が下部メモリ膜３１０の上端よりも下側になるようにしている。下部半導体チャネル３１２と初期基板間プラグ３２４との両方が、ポリシリコンなどの同じ材料を含んでいるいくつかの実施形態では、初期基板間プラグ３２４をさらにエッチングすると、下部半導体チャネル３１２の一部も除去されることになり、その結果、下部半導体チャネル３１２の上端が、エッチング後に基板間プラグ３２８の上面と同一平面になる。初期基板間プラグ３２４の一部が除去された後に残存する空間は、下部誘電体基板３０２Ａの上面と基板間プラグ３２８の上面との間のエッチング停止凹部３３０となる。下部メモリ膜３１０の上端の深さと、基板間プラグ３２８の上面の深さとが異なるため、エッチング停止凹部３３０の形状は階段形状となり得る。エッチング停止凹部３３０を階段形状にすることにより、初期基板間プラグ３２４の幅広上部３２６が基板間プラグ３２８において完全に除去され、その結果、基板間プラグ３２８の側面がエッチング後、確実に突起部のない平滑面となるようにすることができる。
図３Ｂに示すように、エッチング停止凹部３３０の深さＤは、下部誘電体基板３０２Ａの上面と基板間プラグ３２８の上面との間で測定される。この深さＤは、以下で詳述しているように、上部メモリ膜３３８（図３Ｆに図示）の厚さの２倍以下である。いくつかの実施形態では、この深さＤは約２０ｎｍ〜約４０ｎｍ、たとえば２０ｎｍ〜４０ｎｍ（たとえば、２０ｎｍ、２２ｎｍ、２４ｎｍ、２６ｎｍ、２８ｎｍ、３０ｎｍ、３２ｎｍ、３４ｎｍ、３６ｎｍ、３８ｎｍ、４０ｎｍ、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって規定される任意の範囲内にあるもの）である。以下で詳述しているように、エッチング停止凹部３３０の深さをＤとすることにより、エッチング停止凹部３３０が上部メモリ膜３３８で完全に充填され、エッチング停止凹部３３０内に上部半導体チャネル３５０（図３Ｈに図示）を形成する空間を、確実に残存させないようにすることができる。
図４に示すように、方法４００は工程４０８に進み、ここで、当該凹部内に、本基板間プラグの上面を覆うようにエッチング停止プラグが形成される。図５に示す例では、工程５１０において、エッチング停止凹部を充填するようにエッチング停止層が堆積される。このエッチング停止層は、タングステンなどの金属を含み得る。
図３Ｃに示すように、基板間プラグ３２８の上面並びに下部メモリ膜３１０及び下部半導体チャネル３１２の上端を覆うように、エッチング停止凹部３３０（図３Ｂに図示）内にエッチング停止プラグ３３２が形成される。エッチング停止プラグ３３２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜堆積プロセスを用いて、エッチング停止凹部３３０を充填するようにエッチング停止層を堆積することで形成され得る。この堆積エッチング停止層は、ＣＭＰ、湿式エッチング、及び／又は乾式エッチングによって、下部誘電体基板３０２Ａの上面よりも上側にある余剰材料を除去するように平坦化され得る。その結果、いくつかの実施形態によれば、エッチング停止プラグ３３２の上面は、下部誘電体基板３０２Ａの上面と同一平面になる。いくつかの実施形態では、エッチング停止プラグ３３２は、余剰材料を有さずにエッチング停止凹部３３０を完全に充填しており、このためにエッチング停止凹部３３０と同じ寸法を有する。いくつかの実施形態によれば、エッチング停止プラグ３３２の厚さは、上部メモリ膜３３８（図３Ｆに図示）の厚さの２倍以下である。エッチング停止プラグ３３２の厚さを約２０ｎｍ〜約４０ｎｍ、たとえば２０ｎｍ〜４０ｎｍ（たとえば、２０ｎｍ、２２ｎｍ、２４ｎｍ、２６ｎｍ、２８ｎｍ、３０ｎｍ、３２ｎｍ、３４ｎｍ、３６ｎｍ、３８ｎｍ、４０ｎｍ、これらの値のいずれかで下限によって境界付けられる任意の範囲、又はこれらの値のうちのいずれか２つによって規定される任意の範囲内にあるもの）とすることができる。いくつかの実施形態では、エッチング停止プラグ３３２はＷ、Ｃｏ、Ｃｕ、Ａｌなどの金属、又はその他の金属を含む。エッチング停止プラグ３３２が、その後除去され得るその他の適切な犠牲材料を含み得ることが理解される。いくつかの実施形態では、エッチング停止プラグ３３２は、タングステンなどの金属と基板間プラグ３２８（たとえば、ポリシリコンを含む）との間のバリア層として、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）をさらに含む。
図４に示すように、方法４００は工程４１０に進み、ここで、第１の誘電体基板の上側に第２の誘電体基板が形成される。この第２の誘電体基板は、第１の誘電体基板と同様に、交互配置されている第２の複数の犠牲層及び誘電体層を含む。図５に示す例では、工程５１２において、エッチング停止層並びに交互配置されている第１の複数の犠牲層及び誘電体層の上側に、交互配置されている第２の複数の犠牲層及び誘電体層が交互に堆積される。
図３Ｄを参照すると、犠牲層３０４（たとえば、窒化シリコン層）と誘電体層３０６（たとえば、酸化シリコン層）とを交互に堆積することにより、下部誘電体基板３０２Ａ及びエッチング停止プラグ３３２の上側に、交互配置されている犠牲層３０４及び誘電体層３０６を含む上部誘電体基板３０２Ｂが形成される。上部誘電体基板３０２Ｂは、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜堆積プロセスによって形成され得る。
図４に示すように、方法４００は工程４１２に進み、ここで、第２の誘電体基板を貫通して垂直方向に延在し、かつエッチング停止プラグで終端する第１の開口部が形成される。図５に示す例では、工程５１４において、交互配置されている第２の複数の犠牲層及び誘電体層に、第１の開口部が、エッチング停止層で停止するまで貫通エッチングされる。
図３Ｄに示すように、上部誘電体基板３０２Ｂを貫通して垂直方向に延在し、かつエッチング停止プラグ３３２で終端する開口部３３４が形成される。開口部３３４を下部チャネル構造３０８と位置合わせして、エッチング停止プラグ３３２上に載置することができる。いくつかの実施形態では、開口部３３４を形成する形成プロセスには、湿式エッチング、及び／又はＤＲＩＥなどの乾式エッチングが含まれる。開口部３３４のエッチングは、エッチング停止プラグ３３２の材料とその上側にある誘電体層３０６の材料とが異なっているために、エッチング停止プラグ３３２で停止させることができる。いくつかの実施形態では、上部誘電体基板３０２Ｂに貫通エッチングを行うプロセスは、エッチング停止プラグ３３２の上面で停止しなくてもよく、さらにエッチング停止プラグ３３２の一部をエッチングし続けてもよい（「ガウジング」としても知られる）。エッチング停止プラグ３３２を貫通して基板間プラグ３２８にまで到達するエッチングを回避するように、このガウジングを制御することができる。それでもなお、エッチング停止プラグ３３２によって、開口部３３４のエッチングから下にある基板間プラグ３２８を保護することができる。いくつかの実施形態では、開口部３３４の直径はエッチング停止プラグ３３２の直径よりも小さい。
図４に示すように、方法４００は工程４１４に進み、ここで、エッチング停止プラグが当該凹部から除去されて、第１の開口部及び当該凹部を含むチャネルホールが形成される。当該凹部の直径を、第１の開口部の直径よりも大きくすることができる。図５に示す例では、工程５１６において、本基板間プラグを露出させるように、エッチング停止凹部からエッチング停止層がエッチング除去される。
図３Ｅに示すように、エッチング停止プラグ３３２（図３Ｄに図示）がエッチング停止凹部３３０から除去され、その結果、エッチング停止凹部３３０が開口部３３４に接続されて、上部チャネルホール３３６を形成するようにしている。いくつかの実施形態では、エッチング停止プラグ３３２を形成しているエッチング停止層は、湿式エッチング及び／又は乾式エッチングを用いて、開口部３３４を介してエッチング停止凹部３３０からエッチング除去される。エッチング停止凹部３３０の直径を、開口部３３４の直径よりも大きくすることができる。エッチング停止プラグ３３２を除去した後、基板間プラグ３２８を上部チャネルホール３３６から露出させることができる。
図４に示すように、方法４００は工程４１６に進み、ここで、チャネルホールの当該凹部内に、及び、第１の開口部の側壁に沿うように第２のメモリ膜が形成される。いくつかの実施形態では、上部ブロッキング層、上部蓄積層、及び上部トンネル層が、続けてこの順序で、当該凹部において第１の開口部の側壁上に堆積される。いくつかの実施形態では、上部メモリ膜は当該凹部を完全に充填している。
図３Ｆに示すように、上部チャネルホール３３６（図３Ｅに図示）の側壁に沿って、上部メモリ膜３３８（上部ブロッキング層３４０、上部蓄積層３４２、及び上部トンネル層３４４を含む）と、チャネル犠牲層３４６と、が形成される。上部メモリ膜３３８はまた、エッチング停止凹部３３０（図３Ｅに図示）内に形成され得る。いくつかの実施形態では、上部メモリ膜３３８はエッチング停止凹部３３０を完全に充填し、エッチング停止凹部３３０内に別の層を形成する空間を何ら残存させていない。いくつかの実施形態では、エッチング停止凹部３３０において、上部チャネルホール３３６の側壁に沿ってまず上部メモリ膜３３８が堆積され、次いで、この上部メモリ膜３３８上にチャネル犠牲層３４６が堆積される。上部ブロッキング層３４０、上部蓄積層３４２、及び上部トンネル層３４４が、続けてこの順序で、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜堆積プロセスを用いて堆積され得、これによって上部メモリ膜３３８を形成する。図３Ｆに示すように、エッチング停止凹部３３０を充填するために、ＡＬＤプロセスを用いて上部ブロッキング層３４０、上部蓄積層３４２、及び上部トンネル層３４４によるコンフォーマルな薄膜層を堆積させることができる。上部ブロッキング層３４０、上部蓄積層３４２、及び上部トンネル層３４４の合計厚さを、エッチング停止凹部３３０（図３Ｂに図示）の深さＤの２分の１よりも厚くなるように制御し、これにより、その後堆積される層が、エッチング停止凹部３３０内で横方向に延在できないようにすることができる。次に、ＡＬＤ、ＣＶＤ、ＰＶＤ、その他の適切なプロセス、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜堆積プロセスを用いて、上部トンネル層３４４上にポリシリコン又はその他の適切な犠牲材料を堆積することにより、チャネル犠牲層３４６が形成され得る。いくつかの実施形態では、酸化シリコン層、窒化シリコン層、酸化シリコン層、そしてポリシリコン層（「ＳＯＮＯ」構造としても知られる）と続けて堆積することにより、上部メモリ膜３３８とチャネル犠牲層３４６とが形成される。
図４に示すように、方法４００は工程４１８に進み、ここで、本基板間プラグに接触するように、第２のメモリ膜上に、及び、当該凹部内の第２のメモリ膜の一部を貫通して垂直方向に延在するように第２の半導体チャネルが形成される。いくつかの実施形態では、当該凹部における第２のメモリ膜の一部に、第２の開口部が貫通形成される。この第２の開口部は、エッチング停止凹部内の上部ブロッキング層、上部蓄積層、及び上部トンネル層の一部において、本基板間プラグまで貫通エッチングされ得る。本基板間プラグに接触するように、上部トンネル層上に、及び、第２の開口部を貫通して垂直方向に延在するように上部半導体チャネルが堆積され得る。
図３Ｇに示すように、複数の湿式エッチングプロセス及び／又は乾式エッチングプロセスを用いて、エッチング停止凹部３３０（図３Ｅに図示）内の上部メモリ膜３３８の一部において、コンタクト開口部３４８が基板間プラグ３２８まで貫通形成される。いくつかの実施形態では、チャネル犠牲層３４６及び上部メモリ膜３３８において「ＳＯＮＯ」構造が形成される場合、「ＳＯＮＯ穿孔」として知られるプロセスを用いて、エッチング停止凹部３３０内のチャネル犠牲層３４６と上部メモリ膜３３８とを貫通エッチングして、基板間プラグ３２８まで到達させることができる。いくつかの実施形態では、別のエッチングプロセスを用いて、コンタクト開口部３４８を基板間プラグ３２８の一部にまで延在させている。上述したように、エッチング停止凹部３３０の深さと上部メモリ膜３３８の厚さとを制御することにより、いずれの横方向凹部も設けずに、コンタクト開口部３４８を垂直方向に延在させることができる。
図３Ｈに示すように、チャネル犠牲層３４６（図３Ｇに図示）は湿式エッチング及び／又は乾式エッチングによって除去され、次いで、同様にＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜堆積プロセスを用いて、コンタクト開口部３４８（図３Ｇに図示）において、上部メモリ膜３３８の上部トンネル層３４４上に上部半導体チャネル３５０が形成されて、基板間プラグ３２８に接触する。いくつかの実施形態では、上部半導体チャネル３５０はポリシリコンを含む。上部半導体チャネル３５０は、基板間プラグ３２８に接触し得る限り、コンタクト開口部３４８を完全に、又は部分的に充填することができる。また、上部半導体チャネル３５０は、たとえばコンタクト開口部３４８を完全に充填することなく、コンタクト開口部３４８の側壁に堆積され得る。上述したように、エッチング停止凹部３３０の深さと上部メモリ膜３３８の厚さとを制御することにより、上部半導体チャネル３５０が、エッチング停止凹部３３０内の上部メモリ膜３３８の一部を貫通して垂直方向に延在できるようにすることができる。図３Ｈに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜堆積プロセスを用いて、上部チャネルホール３３６（図３Ｅに図示）内に、この上部チャネルホール３３６に残存する空間を完全に、又は部分的に充填するように、酸化シリコン層などの上部充填層３５２が形成される。したがって、上部チャネル構造３５４が、図３Ｈに示すように形成される。
図示していないが、図３Ａ〜図３Ｈに示すような下部並びに上部チャネル構造３０８及び３５４を形成した後、下部並びに上部誘電体基板３０２Ａ及び３０２Ｂの犠牲層３０４を導電体層に置き換えることにより、二層基板のメモリスタックを形成できることが理解される。したがって、本メモリスタックは、複数の導電体層／誘電体層対を含み得る。いくつかの実施形態では、本メモリスタックを形成するために、下部並びに上部誘電体基板３０２Ａ及び３０２Ｂにスリット開口部（たとえば、ゲート線スリット）が貫通形成され得、このスリット開口部を介してエッチャントを適用することにより、下部並びに上部誘電体基板３０２Ａ及び３０２Ｂ内の犠牲層３０４をエッチングして、複数の横方向凹部が形成され得、また、この横方向凹部に導電体層が堆積され得る。
本開示の一態様によれば、３Ｄメモリデバイスは、基板と、この基板の上側に交互配置されている第１の複数の導電体層及び誘電体層を含む第１のメモリ基板と、この第１のメモリ基板を貫通して垂直方向に延在する第１のチャネル構造と、第１のメモリ基板の上側に交互配置されている第２の複数の導電体層及び誘電体層を含む第２のメモリ基板と、この第２のメモリ基板を貫通して垂直方向に延在する第２のチャネル構造と、を備える。第１のチャネル構造は、第１のチャネル構造の側壁に沿ってある第１のメモリ膜及び第１の半導体チャネル、並びに第１のチャネル構造の上部にあり、かつ第１の半導体チャネルと接触している基板間プラグを含む。本基板間プラグの側面は平滑である。第２のチャネル構造は、第２のチャネル構造の側壁に沿ってある、第２のメモリ膜及び第２の半導体チャネルを含む。この第２の半導体チャネルは、本基板間プラグと接触している。
いくつかの実施形態では、本基板間プラグの上面は、第１の半導体チャネルの上端と同一平面上にある。いくつかの実施形態によれば、本基板間プラグの上面は、第１のメモリ膜の上端よりも下側にある。いくつかの実施形態では、第１のメモリ膜の上端は、本基板間プラグと接触していない。
いくつかの実施形態では、第２のチャネル構造は、第２のメモリ膜の一部が横方向に延在している下部を含む。いくつかの実施形態では、第２のチャネル構造の下部が有する厚さは、第２のメモリ膜が有する厚さの２倍以下である。第２のチャネル構造の下部が有する厚さを、約２０ｎｍ〜約４０ｎｍとすることができる。
いくつかの実施形態では、第２の半導体チャネルは、本基板間プラグに接触するように、第２のチャネル構造の下部を貫通して垂直方向に延在している。
いくつかの実施形態では、第１の半導体チャネル、第２の半導体チャネル、及び本基板間プラグのそれぞれは、ポリシリコンを含む。
いくつかの実施形態では、第１のメモリ膜及び第２のメモリ膜のそれぞれは、トンネル層、蓄積層、及びブロッキング層を、各第１又は第２のチャネル構造の中心から半径方向に、この順序で配置されている状態で含む。
本開示の別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。交互配置されている第１の複数の犠牲層及び誘電体層を含む第１の誘電体基板が、基板の上側に形成される。この第１の誘電体基板を貫通して垂直方向に延在しており、かつ第１のメモリ膜及び第１の半導体チャネルを含む第１のチャネル構造が形成される。この第１のチャネル構造の上部に、第１の半導体チャネルと接触する基板間プラグが形成され、また、本基板間プラグの上面と第１の誘電体基板の上面との間に凹部が形成される。この凹部内に、本基板間プラグの上面を覆うようにエッチング停止プラグが形成される。交互配置されている第２の複数の犠牲層及び誘電体層を含む第２の誘電体基板が、第１の誘電体基板の上側に形成される。この第２の誘電体基板を貫通して垂直方向に延在しており、かつエッチング停止プラグで終端している第１の開口部が形成される。第１の開口部及び当該凹部を含むチャネルホールを形成するために、当該凹部からエッチング停止プラグが除去される。チャネルホールの凹部内に、及び、第１の開口部の側壁に沿うように第２のメモリ膜が形成される。本基板間プラグに接触するように、この第２のメモリ膜上に、及び、当該凹部内の第２のメモリ膜の一部を貫通して垂直方向に延在する第２の半導体チャネルが、形成される。
いくつかの実施形態では、本基板間プラグ及び当該凹部を形成するために、第１のメモリ膜及び第１の半導体チャネルの上部が除去され、自身の上面が第１の誘電体基板の上面と同一平面になり、自身の底面が第１の半導体チャネルの上端よりも下側になる初期基板間プラグが形成され、次いで、初期基板間プラグにおいて第１の半導体チャネルの上端よりも上側にある部分が除去されて、本基板間プラグ及び当該凹部が形成される。
いくつかの実施形態では、当該凹部の深さは、第２のメモリ膜の厚さの２倍以下である。当該凹部の深さを、約２０ｎｍ〜約４０ｎｍとすることができる。
いくつかの実施形態では、本基板間プラグの上面が第１の半導体チャネルの上端と同一平面になるように、初期基板間プラグの当該部分が除去される。
いくつかの実施形態では、本基板間プラグの側面は平滑である。
いくつかの実施形態では、第２のメモリ膜を形成するために、ブロッキング層、蓄積層、及びトンネル層が、続けてこの順序で、当該凹部内に、及び、第１の開口部の側壁に沿うように形成される。
いくつかの実施形態では、第２のメモリ膜は当該凹部を完全に充填している。
いくつかの実施形態では、第２の半導体チャネルを形成するために、当該凹部における第２のメモリ膜の一部に、第２の開口部が貫通形成される。
いくつかの実施形態では、第１の半導体チャネル、第２の半導体チャネル、及び本基板間プラグのそれぞれは、ポリシリコンを含む。
いくつかの実施形態では、当該凹部の直径は第１の開口部の直径よりも大きい。
本開示のさらに別の態様によれば、３Ｄメモリデバイスに基板間プラグを形成するための方法が開示されている。基板の上側に交互配置されている第１の複数の犠牲層及び誘電体層を貫通して垂直方向に延在する、下部チャネル構造が形成される。この下部チャネル構造の上部に、段差凹部がエッチングされる。この段差凹部を充填するように、半導体層が堆積される。平滑側面を有する基板間プラグを形成するように、この半導体層の上部にエッチング停止凹部がエッチングされる。このエッチング停止凹部を充填するように、エッチング停止層が堆積される。エッチング停止層、並びに交互配置されている第１の複数の犠牲層及び誘電体層の上側に、交互配置されている第２の複数の犠牲層及び誘電体層が交互に堆積される。これらの交互配置されている第２の複数の犠牲層及び誘電体層に、第１の開口部が、エッチング停止層で停止するまで貫通エッチングされる。本基板間プラグを露出させるように、エッチング停止凹部からエッチング停止層がエッチング除去される。
いくつかの実施形態では、上部ブロッキング層、上部蓄積層、及び上部トンネル層が、続けてこの順序で、エッチング停止凹部内に、及び、第１の開口部の側壁に沿うように堆積され、エッチング停止凹部内の上部ブロッキング層、上部蓄積層、及び上部トンネル層の一部において、本基板間プラグまで第２の開口部が貫通エッチングされ、次いで、本基板間プラグに接触するように、上部トンネル層上に、及び、第２の開口部を貫通して垂直方向に延在するように上部半導体チャネルが堆積される。
いくつかの実施形態では、下部チャネル構造を形成するために、下部メモリ膜、下部半導体チャネル、及び下部充填層が、続けてこの順序で堆積される。いくつかの実施形態では、段差凹部をエッチングするために、（ｉ）下部充填層、並びに（ｉｉ）下部半導体チャネル及び下部メモリ膜が別々の深さまでエッチングされる。
いくつかの実施形態では、エッチング停止層は金属を含む。
いくつかの実施形態では、エッチング停止層の厚さは、上部ブロッキング層、上部蓄積層、及び上部トンネル層の合計厚さの２倍以下である。このエッチング停止層の厚さを、約２０ｎｍ〜約４０ｎｍとすることができる。
いくつかの実施形態では、エッチング停止凹部をエッチングするために、下部半導体チャネルの上端が本基板間プラグの上面と同一平面になるように、下部半導体チャネルがエッチングされる。
いくつかの実施形態では、上部ブロッキング層、上部蓄積層、及び上部トンネル層は、エッチング停止凹部を完全に充填している。
いくつかの実施形態では、エッチング停止凹部の直径は第１の開口部の直径よりも大きい。
特定の実施形態に関する前述の説明により、本開示の一般的性質が完全に明らかになるので、当業者であれば、自身が有する範囲内の知識を適用することにより、過度の実験を実施することなく、また本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に修正し、かつ／又は種々の用途にこれらを適合させることができる。したがって、そのような適合及び修正は、本明細書に提示している教示及び指針に基づいて、開示している実施形態の等価物の意味するところ及び範囲内にあることが意図される。本明細書における表現法又は用語法は説明を目的とするものであって、限定するものではなく、そのため本明細書の用語法又は表現法は、その教示及び指針に照らして、当業者により解釈されるべきである、と理解すべきである。
特定の諸機能及びそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜を図って任意に定義している。特定の諸機能とそれらの関係とが適切に実行される限り、代替の境界を定義することができる。
「発明の概要」及び「要約書」のセクションには、本発明者（複数可）によって企図される１つ又は複数の典型的な実施形態を記載できるが、その全ては記載できないことから、本開示及び添付の特許請求の範囲を何ら限定することを意図したものではない。
本開示の範囲及び領域を、上記の典型的な実施形態のいずれによっても限定すべきではなく、以下の特許請求の範囲及びそれらの等価物によってのみ定義すべきである。

Claims (30)

  1. 基板と、
    前記基板の上側に交互配置されている第１の複数の導電体層及び誘電体層を含む第１のメモリ基板と、
    前記第１のメモリ基板を貫通して垂直方向に延在する第１のチャネル構造であって、前記第１のチャネル構造は、
    前記第１のチャネル構造の側壁に沿ってある第１のメモリ膜及び第１の半導体チャネル、並びに
    前記第１のチャネル構造の上部にあり、かつ前記第１の半導体チャネルと接触している基板間プラグを含み、前記基板間プラグの側面は平滑である、第１のチャネル構造と、
    前記第１のメモリ基板の上側に交互配置されている第２の複数の導電体層及び誘電体層を含む第２のメモリ基板と、
    前記第２のメモリ基板を貫通して垂直方向に延在しており、かつ自身の側壁に沿ってある第２のメモリ膜及び第２の半導体チャネルを含む第２のチャネル構造であって、前記第２のチャネル構造は前記基板間プラグと接触している、第２のチャネル構造と、を備える、
    三次元（３Ｄ）メモリデバイス。
  2. 前記基板間プラグの上面は、前記第１の半導体チャネルの上端と同一平面上にある、請求項１に記載の３Ｄメモリデバイス。
  3. 前記基板間プラグの上面は、前記第１のメモリ膜の上端よりも下側にある、請求項２に記載の３Ｄメモリデバイス。
  4. 前記第２のチャネル構造は、前記第２のメモリ膜の一部が横方向に延在している下部を含む、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
  5. 前記第２のチャネル構造の前記下部が有する厚さは、前記第２のメモリ膜が有する厚さの２倍以下である、請求項４に記載の３Ｄメモリデバイス。
  6. 前記第２のチャネル構造の前記下部が有する厚さは、約２０ｎｍ〜約４０ｎｍである、請求項５に記載の３Ｄメモリデバイス。
  7. 前記第２の半導体チャネルは、前記基板間プラグに接触するように、前記第２のチャネル構造の前記下部を貫通して垂直方向に延在している、請求項４に記載の３Ｄメモリデバイス。
  8. 前記第１の半導体チャネル、前記第２の半導体チャネル、及び前記基板間プラグのそれぞれは、ポリシリコンを含む、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。
  9. 前記第１のメモリ膜及び前記第２のメモリ膜のそれぞれは、トンネル層、蓄積層、及びブロッキング層を、各前記第１又は第２のチャネル構造の中心から半径方向に、この順所で配置されている状態で含む、請求項１から８のいずれか一項に記載の３Ｄメモリデバイス。
  10. 前記第１のメモリ膜の上端は、前記基板間プラグと接触していない、請求項１から９のいずれか一項に記載の３Ｄメモリデバイス。
  11. 交互配置されている第１の複数の犠牲層及び誘電体層を含む第１の誘電体基板を、基板の上側に形成することと、
    前記第１の誘電体基板を貫通して垂直方向に延在しており、かつ第１のメモリ膜及び第１の半導体チャネルを含む第１のチャネル構造を形成することと、
    （ｉ）前記第１のチャネル構造の上部に、前記第１の半導体チャネルと接触する基板間プラグを形成し、また（ｉｉ）前記基板間プラグの上面と前記第１の誘電体基板の上面との間に凹部を形成することと、
    前記凹部内に、前記基板間プラグの上面を覆うようにエッチング停止プラグを形成することと、
    交互配置されている第２の複数の犠牲層及び誘電体層を含む第２の誘電体基板を、前記第１の誘電体基板の上側に形成することと、
    前記第２の誘電体基板を貫通して垂直方向に延在しており、かつ前記エッチング停止プラグで終端している第１の開口部を形成することと、
    前記凹部から前記エッチング停止プラグを除去して、前記第１の開口部及び前記凹部を含むチャネルホールを形成することと、
    前記チャネルホールの前記凹部内に、及び、前記第１の開口部の側壁に沿うように第２のメモリ膜を形成することと、
    前記基板間プラグに接触するように、前記第２のメモリ膜上に、及び、前記凹部内の前記第２のメモリ膜の一部を貫通して垂直方向に延在するように第２の半導体チャネルを形成することと、を含む、
    三次元（３Ｄ）メモリデバイスを形成するための方法。
  12. 前記基板間プラグ及び前記凹部を形成することは、
    前記第１のメモリ膜及び前記第１の半導体チャネルの上部を除去することと、
    自身の上面が前記第１の誘電体基板の上面と同一平面になり、自身の底面が前記第１の半導体チャネルの上端よりも下側になる初期基板間プラグを形成することと、
    前記初期基板間プラグにおいて前記第１の半導体チャネルの上端よりも上側にある部分を除去して、前記基板間プラグ及び前記凹部を形成することと、を含む、
    請求項１１に記載の方法。
  13. 前記凹部の深さは、前記第２のメモリ膜の厚さの２倍以下である、請求項１１又は１２に記載の方法。
  14. 前記凹部の深さは、約２０ｎｍ〜約４０ｎｍである、請求項１３に記載の方法。
  15. 前記基板間プラグの上面が前記第１の半導体チャネルの上端と同一平面になるように、前記初期基板間プラグの前記部分が除去される、請求項１２から１４のいずれか一項に記載の方法。
  16. 前記基板間プラグの側面は平滑である、請求項１１から１５のいずれか一項に記載の方法。
  17. 前記第２のメモリ膜を形成することは、ブロッキング層、蓄積層、及びトンネル層を、続けてこの順所で、前記凹部内に、及び、前記第１の開口部の側壁に沿うように形成することを含む、請求項１１から１６のいずれか一項に記載の方法。
  18. 前記第２のメモリ膜は前記凹部を完全に充填している、請求項１１から１７のいずれか一項に記載の方法。
  19. 前記第２の半導体チャネルを形成することは、前記凹部における前記第２のメモリ膜の一部に、第２の開口部を貫通形成することを含む、請求項１１から１８のいずれか一項に記載の方法。
  20. 前記第１の半導体チャネル、前記第２の半導体チャネル、及び前記基板間プラグのそれぞれは、ポリシリコンを含む、請求項１１から１９のいずれか一項に記載の方法。
  21. 前記凹部の直径は前記第１の開口部の直径よりも大きい、請求項１１から２０のいずれか一項に記載の方法。
  22. 三次元（３Ｄ）メモリデバイスに基板間プラグを形成するための方法であって、
    基板の上側に交互配置されている第１の複数の犠牲層及び誘電体層を貫通して垂直方向に延在する、下部チャネル構造を形成することと、
    前記下部チャネル構造の上部において、段差凹部をエッチングすることと、
    前記段差凹部を充填するように、半導体層を堆積することと、
    平滑側面を有する基板間プラグを形成するように、前記半導体層の上部にエッチング停止凹部をエッチングすることと、
    前記エッチング停止凹部を充填するように、エッチング停止層を堆積することと、
    前記エッチング停止層、並びに前記交互配置されている第１の複数の犠牲層及び誘電体層の上側に、交互配置される第２の複数の犠牲層及び誘電体層を交互に堆積することと、
    前記交互配置されている第２の複数の犠牲層及び誘電体層に、第１の開口部を、前記エッチング停止層で停止するまで貫通エッチングすることと、
    前記基板間プラグを露出させるように、前記エッチング停止凹部から前記エッチング停止層をエッチング除去することと、を含む、方法。
  23. 上部ブロッキング層、上部蓄積層、及び上部トンネル層を、続けてこの順所で、前記エッチング停止凹部において前記第１の開口部の側壁に沿って堆積することと、
    前記エッチング停止凹部内の前記上部ブロッキング層、前記上部蓄積層、及び前記上部トンネル層の一部において、前記基板間プラグまで第２の開口部を貫通エッチングすることと、
    前記基板間プラグに接触するように、前記上部トンネル層上に、及び、前記第２の開口部を貫通して垂直方向に延在するように上部半導体チャネルを堆積することと、をさらに含む、
    請求項２２に記載の方法。
  24. 前記下部チャネル構造を形成することは、下部メモリ膜、下部半導体チャネル、及び下部充填層を、続けてこの順所で堆積することを含み、また、
    前記段差凹部をエッチングすることは、（ｉ）前記下部充填層、並びに（ｉｉ）前記下部半導体チャネル及び前記下部メモリ膜を別々の深さまでエッチングすることを含む、
    請求項２２又は２３に記載の方法。
  25. 前記エッチング停止層は金属を含む、請求項２２から２４のいずれか一項に記載の方法。
  26. 前記エッチング停止層の厚さは、前記上部ブロッキング層、前記上部蓄積層、及び前記上部トンネル層の合計厚さの２倍以下である、請求項２２から２５のいずれか一項に記載の方法。
  27. 前記エッチング停止層の厚さは、約２０ｎｍ〜約４０ｎｍである、請求項２６に記載の方法。
  28. 前記エッチング停止凹部をエッチングすることは、前記下部半導体チャネルの上端が前記基板間プラグの上面と同一平面になるように、前記下部半導体チャネルをエッチングすることを含む、請求項２２から２７のいずれか一項に記載の方法。
  29. 前記上部ブロッキング層、前記上部蓄積層、及び前記上部トンネル層は、前記エッチング停止凹部を完全に充填している、請求項２２から２８のいずれか一項に記載の方法。
  30. 前記エッチング停止凹部の直径は前記第１の開口部の直径よりも大きい、請求項２２から２９のいずれか一項に記載の方法。
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