TW202015216A - 三維記憶元件中的堆疊間插塞及其形成方法 - Google Patents

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Abstract

一種3D記憶元件包括基底、處於基底上方包含交錯的導體層和介電層的第一記憶體堆疊、處於所述第一記憶體堆疊上方的包括交錯的導體層和介電層的第二記憶體堆疊、以及均豎直延伸通過所述第一或第二記憶體堆疊的第一和第二溝道結構。所述第一溝道結構包括沿所述第一溝道結構的側壁的第一記憶體膜和半導體溝道以及處於所述第一溝道結構的上部部分中並且與第一半導體溝道接觸的堆疊間插塞。所述堆疊間插塞的橫向表面是平滑的。所述第二溝道結構包括沿所述第二溝道結構的側壁的第二記憶體膜和半導體溝道。所述第二半導體溝道與堆疊間插塞接觸。

Description

三維記憶元件中的堆疊間插塞及其形成方法
本發明的實施例涉及三維（3D）記憶元件及其製造方法。
通過改善製程技術、電路設計、程式設計演算法和製造製程，平面儲存單元被縮放到更小尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構能夠解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制來自記憶體陣列的信號的週邊元件。
文中公開了具有堆疊間插塞的3D記憶元件及其形成方法的實施例。
在一個示例中，一種3D記憶元件包括基底、處於基底上方的包括第一多個交錯的導體層和介電層的第一記憶體堆疊、豎直延伸通過第一記憶體堆疊的第一溝道結構、處於第一記憶體堆疊上方的包括第二多個交錯的導體層和介電層的第二記憶體堆疊、以及豎直延伸通過所述第二記憶體堆疊的第二溝道結構。第一溝道結構包括沿所述第一溝道結構的側壁的第一記憶體膜和第一半導體溝道、以及處於所述第一溝道的上部部分中並且與第一半導體溝道接觸的堆疊間插塞。所述堆疊間插塞的橫向表面是平滑的。第二溝道結構包括沿第二溝道結構的側壁的第二記憶體膜和第二半導體溝道。第二半導體溝道與堆疊間插塞接觸。
在另一示例中，公開了一種用於形成3D記憶元件的方法。在基底上方形成包括第一多個交錯的犧牲層和介電層的第一介電堆疊。形成豎直延伸通過所述第一介電堆疊並且包括第一記憶體膜和第一半導體溝道的第一溝道結構。堆疊間插塞形成在所述第一溝道結構的上部部分中並與所述第一半導體溝道接觸，並且凹陷形成在所述堆疊間插塞的頂表面和所述第一介電堆疊的頂表面之間。在所述凹陷中形成蝕刻停止插塞，以覆蓋所述堆疊間插塞的頂表面。在所述第一介電堆疊上方形成包括第二多個交錯的犧牲層和介電層的所述第二介電堆疊。形成豎直延伸通過所述第二介電堆疊並且終止於所述蝕刻停止插塞的第一開口。從所述凹陷去除所述蝕刻停止插塞，以形成包括所述第一開口和所述凹陷的溝道孔。沿所述溝道孔的所述第一開口的側壁並且在所述溝道孔的所述凹陷中形成第二記憶體膜。第二半導體溝道形成在所述第二記憶體膜之上並且豎直延伸通過所述凹陷中的所述第二記憶體膜的部分以接觸所述堆疊間插塞。
在又一示例中，公開了一種用於形成3D記憶元件中的堆疊間插塞的方法。形成豎直延伸通過基底上方的第一多個交錯的犧牲層和介電層的下溝道結構。在所述下溝道結構的上部部分中蝕刻出帶台階的凹陷。沉積半導體層以填充所述帶台階的凹陷。在所述半導體層的上部部分中蝕刻出蝕刻停止凹陷，以形成具有平滑的橫向表面的堆疊間插塞。沉積蝕刻停止層以填充所述蝕刻停止凹陷。在所述蝕刻停止層以及所述第一多個交錯的犧牲層和介電層上方交替地沉積第二多個交錯的犧牲層和介電層。穿過第二多個交錯的犧牲層和介電層蝕刻出第一開口，直到被蝕刻停止層停止為止。從所述蝕刻停止凹陷蝕刻掉所述蝕刻停止層，以曝露所述堆疊間插塞。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本發明的精神和範圍。對相關領域的技術人員顯而易見的是，本發明還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的額外因素，其同樣至少部分地取決於上下文。
應當容易理解，本發明中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體上方延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、豎直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成互連線和/或通孔觸點）和一個或多個介電層。
如本文使用的，術語“標稱/標稱地”是指在產品或過程的設計階段期間設置的用於部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文使用的，術語“3D記憶元件”是指一種半導體元件，其在橫向取向的基底上具有豎直取向的儲存單元電晶體串（在本文中被稱為“記憶體串”，例如NAND記憶體串），以使得所述記憶體串相對於基底在豎直方向上延伸。如本文使用的，術語“豎直/豎直地”是指標稱地垂直於基底的橫向表面。
在利用先進技術製造3D NAND記憶元件（例如，具有96個或更多層級）時，通常使用雙堆疊架構，該架構包括可以通過堆疊間插塞結構電連接的兩個堆疊的溝道結構。然而，堆疊間插塞的已知結構因其非平滑橫向表面（例如，具有位於其上的突起）而遭遇顯著的跌落電流的問題。
例如，圖1A示出了具有豎直延伸通過雙堆疊記憶體堆疊層104（包括下記憶體堆疊104A和上記憶體堆疊104B）的NAND記憶體串的示例性3D記憶元件100的截面圖。下記憶體堆疊104A和上記憶體堆疊104B中的每者包括形成於基底102上方的多個對，每個對包括導體層106和介電層108（文中稱為“導體/介電層對”）。基底102可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（silicon-on-insulator，SOI）、絕緣體上鍺（germanium-on-insulator，GOI）或者任何其它適當材料。
要指出的是，在圖1A中添加了x軸和y軸以進一步例示3D記憶元件100中的部件的空間關係。3D記憶元件100的基底102包括在x方向（即，橫向方向）上橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如本文所使用的，在3D記憶元件（例如，3D記憶元件100）的基底（例如，基底102）在y方向（即，豎直方向）上被定位於3D記憶元件的最下平面中時，在y方向上相對於3D記憶元件的基底判斷3D記憶元件的一個部件（例如，層或元件）在另一部件（例如，層或元件）“上”、“上方”還是“下方”。在本發明中將通篇應用用於描述空間關係的相同概念。
3D記憶元件100的NAND記憶體串包括下溝道結構110和上溝道結構112，它們每者分別豎直延伸通過下記憶體堆疊104A和上記憶體堆疊104B。如圖1中所示，3D記憶元件100還包括處於下溝道結構110的下端的半導體插塞114以及處於上溝道結構112的上端的溝道插塞116。
作為下溝道結構110和上溝道結構112之間的連接，下溝道結構110包括處於其上部部分中的堆疊間插塞118。下溝道結構110進一步包括沿其側壁並包圍下填充層124的下記憶體膜120和下半導體溝道122。類似地，上溝道結構112進一步包括沿其側壁並包圍上填充層130的上記憶體膜126和上半導體溝道128。下半導體溝道122和上半導體溝道128每者在堆疊間插塞118的相對兩側上與堆疊間插塞118接觸，並且因而通過堆疊間插塞118電連接。下半導體溝道122和上半導體溝道128分別電連接至半導體插塞114和溝道插塞116。
圖1B示出了圖1A中的包括堆疊間插塞118的區域101的放大截面圖。如圖1B所示，下記憶體膜120進一步包括下阻擋層132、下儲存層134和下穿隧層136，其沿徑向按該順序朝下溝道結構110的中心設置。類似地，上記憶體膜126進一步包括上阻擋層138、上儲存層140和上穿隧層142，其沿徑向按該順序朝上溝道結構112的中心設置。如圖1B所示，堆疊間插塞118具有帶突起144的非平滑橫向表面。堆疊間插塞118的頂表面高於下記憶體膜120和下半導體溝道122的上端。下記憶體膜120和下半導體溝道122的上端與堆疊間插塞118的突起144接觸。
由於電流傾向於沿導電結構的外表面流動，因而具有突起144的堆疊間插塞118的帶台階形狀可能使電流Ion 從上半導體溝道128通過堆疊間插塞118抵達下半導體溝道122的路徑繞道，如圖1B所示。結果，電流Ion 將隨著其沿突起144的邊緣通過曲折的路徑行進而跌落，這種情況甚至會隨著突起144的厚度增大而越發嚴重。
根據本發明的各種實施例，提供了能夠解決電流跌落問題的3D記憶元件中的堆疊間插塞的改進結構和製作方法。在一些實施例中，堆疊間插塞的橫向表面是平滑的，即，沒有突起。在一些實施例中，上記憶體膜完全填充堆疊間插塞上方的凹陷，以使得上半導體溝道在沉積時不會橫向分叉到所述凹陷中。因而，電流Ion 能夠沿上半導體溝道和堆疊間插塞的平滑橫向表面採取直線路徑，從而使曲折電流路徑引起的電流跌落最小化。也就是說，文中公開的堆疊間插塞結構沒有使電流跌落的弱點，而且還提供了足夠的製程裕量(預度，即需要預留的量)。
圖2示出了根據本發明的一些實施例的具有帶平滑橫向表面的堆疊間插塞212的示例性3D記憶元件200的截面圖。應當理解，圖2僅示出了與圖1A-圖1B中的區域101類似的包括堆疊間插塞212的放大區域，因為其餘結構可以與圖1A中的對應部分相同，因而在圖2中不再重複。
3D記憶元件200可以是單片式3D記憶元件的部分。術語“單片式”是指3D記憶元件的部件（例如，週邊元件和記憶體陣列元件）形成在單個基底上。對於單片式3D記憶元件而言，由於週邊元件加工和記憶體陣列元件加工的卷積的原因，製造遭遇了額外的限制。例如，記憶體陣列元件（例如，NAND記憶體串）的製造受到與已經形成到或者將要形成到同一基底上的週邊元件相關聯的熱預算的約束。
替代地，3D記憶元件200可以是非單片式3D記憶元件的部分，在非單片式3D記憶元件中，部件（例如，週邊元件和記憶體陣列元件）可以單獨形成在不同基底上，並且之後以例如面對面方式被鍵合。在一些實施例中，記憶體陣列元件基底作為鍵合後的非單片式3D記憶元件的基底而保留下來，並且週邊元件（包括用於促進3D記憶元件200的操作的任何適當的數位、類比和/或混合信號週邊電路，例如，頁緩衝器、解碼器和鎖存器；未示出）被翻轉，並面向下朝向記憶體陣列元件（例如，NAND記憶體串），以用於混合鍵合。應當理解，在一些實施例中，記憶體陣列元件基底被翻轉並且面向下朝向週邊元件（未示出）以用於混合鍵合，以使得在鍵合後的非單片式3D記憶元件中，記憶體陣列元件處於週邊元件上方。記憶體陣列元件基底可以是減薄的基底（其並非鍵合後的非單片式3D記憶元件的基底），並且可以在減薄的記憶體陣列元件基底的背面上形成非單片式3D記憶元件的後段工序（BEOL）互連。
在一些實施例中，3D記憶元件200是NAND快閃記憶元件，其中，儲存單元是以NAND記憶體串的陣列的形式提供的，每個NAND記憶體串豎直延伸通過基底（未示出）上方的下記憶體堆疊202A以及下記憶體堆疊202A上方的上記憶體堆疊202B。也就是說，根據一些實施例，3D記憶元件200具有雙堆疊架構。下記憶體堆疊202A和上記憶體堆疊202B中的每者可以包括多個對，其中每個對包括導體層204和介電層206（文中稱為“導體/介電層對”）。導體/介電層對的數量（例如，32、64、96或128個）確定3D記憶元件200中的儲存單元的數量。下記憶體堆疊202A和上記憶體堆疊202B中的每者中的導體/介電層對的數量可以是相同的或者不同的。根據一些實施例，下記憶體堆疊202A和上記憶體堆疊202B中的每者包括多個交替的導體層204和介電層206。導體層204可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。介電層206可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
如圖2所示，NAND記憶體串包括豎直延伸通過下記憶體堆疊202A的下溝道結構208以及豎直延伸通過上記憶體堆疊202B的上溝道結構210。下溝道結構208和上溝道結構210中的每者可以包括利用半導體材料（例如，作為下半導體溝道216和上半導體溝道230）和介電材料（例如，作為下記憶體膜214和上記憶體膜228）填充的溝道孔。在一些實施例中，下半導體溝道216和上半導體溝道230每者包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，下記憶體膜214是包括下阻擋層220、下儲存層222（又稱為“電荷捕獲層”）和下穿隧層224的複合層；並且上記憶體膜228是包括上阻擋層234、上儲存層236（又稱為“電荷捕獲層”）和上穿隧層238的複合層。下溝道結構208和上溝道結構210的其餘空間可以分別部分地或者完全地被下填充層218和上填充層232填充，下填充層218和上填充層232均包括諸如氧化矽的介電材料。
下溝道結構208和上溝道結構210中的每者可以具有圓柱形狀（例如，柱形狀）。根據一些實施例，下填充層218、下半導體溝道216、下穿隧層224、下儲存層222和下阻擋層220沿徑向依照順序從柱的中間向柱的外表面佈置。類似地，根據一些實施例，上填充層232、上半導體溝道230、上穿隧層238、上儲存層236和上阻擋層234沿徑向依照順序從柱的中間向柱的外表面佈置。下穿隧層224和上穿隧層238可以包括氧化矽、氮氧化矽或其任何組合。下儲存層222和上儲存層236可以包括氮化矽、氮氧化矽、矽或其任何組合。下阻擋層220和上阻擋層234可以包括氧化矽、氮氧化矽、高介電常數（高k）介電或其任何組合。在一個示例中，下記憶體膜214和上記憶體膜228中的每者可以包括氧化矽/氮化矽（或者氮氧化矽）/氧化矽（ONO）的複合層。
如圖2所示，根據一些實施例，下記憶體膜214和下半導體溝道216均沿下溝道結構208的側壁豎直延伸。至於上溝道結構210，其可以包括下部部分240，上記憶體膜228的部分在下部部分240中橫向延伸。根據一些實施例，上記憶體膜228的其餘部分沿上溝道結構210的側壁豎直延伸。上半導體溝道230可以沿上溝道結構210的側壁豎直延伸並且延伸通過上溝道結構210的下部部分240中的上記憶體膜228的部分。上溝道結構210的下部部分240的直徑可以在標稱上與下溝道結構208的直徑相同並且大於上溝道結構210的其餘部分的直徑。
在一些實施例中，上溝道結構210的下部部分240的厚度不大於上記憶體膜228的厚度（即，上阻擋層234、上儲存層236和上穿隧層238的組合厚度）的兩倍。由於上阻擋層234、上儲存層236和上穿隧層238中的每者可以是沿上記憶體膜228的下部部分240的側壁以及頂表面和底表面沉積的共形層，因而通過將其組合厚度（即，上記憶體膜228的厚度）控制到等於或者大於上溝道結構210的下部部分240的厚度的一半，在下部部分240中將不會給後面形成的上半導體溝道230留下任何剩餘空間。換言之，上記憶體膜228可以完全填充上溝道結構210的下部部分240，不會給上半導體溝道230留下任何空間。結果，上半導體溝道230豎直延伸通過上溝道結構210的下部部分240（但不在下部部分240中橫向延伸），這能夠避免下部部分240中的曲折電流路徑。在一些實施例中，上溝道結構210的下部部分240的厚度處於大約20nm和大約40nm之間，例如處於20nm和40nm之間（例如，20nm、22nm、24nm、26nm、28nm、30nm、32nm、34nm、36nm、38nm、40nm，由所述下端和這些值中的任何值所界定的任何範圍、或者由這些值中的任何兩個值所限定的任何範圍中）。
如圖2所示，下溝道結構208可以包括處於下溝道結構208的上部部分中並且與下半導體溝道216和上半導體溝道230兩者接觸的堆疊間插塞212。在一些實施例中，下半導體溝道216與堆疊間插塞212的橫向表面的至少部分接觸。根據一些實施例，上半導體溝道230從堆疊間插塞212的頂表面延伸到堆疊間插塞212的部分中以與堆疊間插塞212接觸。上半導體溝道230可以豎直延伸通過上溝道結構210的下部部分240中的上記憶體膜228的部分，以接觸堆疊間插塞212。下半導體溝道216、上半導體溝道230和堆疊間插塞212可以均包括多晶矽（例如，摻雜有p型或n型摻雜劑）。
與堆疊間插塞118具有在其上帶有突起144（例如，具有帶台階形狀）的非平滑橫向表面的圖1B不同，圖2中的3D記憶元件200中的堆疊間插塞212具有其上沒有突起的平滑橫向表面。在一些實施例中，堆疊間插塞212的頂表面與下半導體溝道216的上端齊平，並且處於下記憶體膜214的上端下方，這也不同於圖1B中的堆疊間插塞118的結構。根據一些實施例，下記憶體膜214的上端不與堆疊間插塞212接觸。如上文所述的堆疊間插塞212的結構可以避免堆疊間插塞212中的曲折電流路徑。與上溝道結構210的下部部分240的結構相結合，3D記憶元件200中的電流Ion 能夠通過與圖1B所示的3D記憶元件100中的電流路徑相比具有較少曲折的電流路徑行進。如圖2所示，電流Ion 能夠首先沿上半導體溝道230豎直傳播，之後沿堆疊間插塞212的頂表面和平滑橫向表面傳播，並且最後沿下半導體溝道216豎直傳播。結果，在3D記憶元件200中能夠使電流跌落問題減少、最小化、乃至消除。
圖3A-圖3H示出了根據本發明的一些實施例的用於形成具有帶平滑橫向表面的堆疊間插塞的3D記憶元件的示例性製作過程。圖4示出了根據本發明的一些實施例的用於形成具有帶平滑橫向表面的堆疊間插塞的3D記憶元件的示例性方法400的流程圖。圖5示出了根據本發明的一些實施例的用於形成3D記憶元件中的帶平滑橫向表面的堆疊間插塞的示例性方法500的流程圖。圖3A-圖3H以及圖4-圖5中描繪的3D記憶元件的示例包括圖2中描繪的3D記憶元件200。將對圖3A-圖3H以及圖4-圖5一起描述。應當理解，方法400和方法500中所示的操作並不具有排他性，並且也可以在所示操作中的任何操作之前、之後或之間執行其它操作。此外，所述操作中的一些可以是同時執行的，或者可以是按照不同於圖4-圖5所示的循序執行的。
參考圖4，方法400開始於操作402，其中，首先在基底上方形成第一介電堆疊。基底可以是矽基底。第一介電堆疊可以包括第一多個交錯的犧牲層和介電層。參考圖3A，在矽基底（未示出）上方形成包括多個第一介電層（被稱為“犧牲層”304）和第二介電層306對（在文中合起來稱為“介電層對”）的下介電堆疊302A。在一些實施例中，通過沉積諸如氧化矽的介電材料或者通過在形成下介電堆疊302A之前對矽基底進行熱氧化而在下介電堆疊302A和矽基底之間形成絕緣層（未示出）。根據一些實施例，下介電堆疊302A包括交錯的犧牲層304和介電層306。可以交替地沉積介電層306和犧牲層304，以形成下介電堆疊302A。在一些實施例中，每個介電層306包括氧化矽層，並且每個犧牲層304包括氮化矽層。下介電堆疊302A可以是由一種或多種薄膜沉積製程形成的，所述製程包括但不限於化學氣相沉積（Chemical vapor deposition，CVD）、物理氣相沉積（Physical vapor deposition，PVD）、原子層沉積（Atomic layer deposition，ALD）或其任何組合。
方法400進行至操作404，如圖4所示，其中形成豎直延伸通過第一介電堆疊的第一溝道結構。第一溝道結構包括第一記憶體膜和第一半導體溝道。在圖5所示的示例中，在操作502，在基底上方形成豎直延伸通過第一多個交錯的犧牲層和介電層的下溝道結構。在一些實施例中，為了形成下溝道結構，下記憶體膜、下半導體溝道以及下填充層接下來按該順序被沉積。
如圖3A所示，形成豎直延伸通過下介電堆疊302A的交錯的犧牲層304和介電層306的下溝道結構308。在一些實施例中，用於形成下溝道結構308的製作過程包括對穿過下介電堆疊302A的交錯的犧牲層304和介電層306的下溝道孔進行濕式蝕刻和/或乾式蝕刻（例如，深離子反應蝕刻（Deep Reactive-Ion Etching，DRIE）。
如圖3A所示，沿下溝道結構308的下溝道孔的側壁形成下記憶體膜310（包括下阻擋層316、下儲存層318和下穿隧層320）和下半導體溝道312。在一些實施例中，首先沿下溝道結構308的側壁沉積下記憶體膜310，並且之後在下記憶體膜310之上沉積下半導體溝道312。下阻擋層316、下儲存層318和下穿隧層320接下來可以使用諸如原子層沉積、化學氣相沉積、物理氣相沉積、任何其它適當製程、或其任何組合的一種或多種薄膜沉積製程按該順序沉積，以形成下記憶體膜310。之後，可以通過使用諸如原子層沉積、化學氣相沉積、物理氣相沉積、任何其它適當製程或其任何組合的一種或多種薄膜沉積製程在下穿隧層320之上沉積多晶矽或者任何其它適當半導體材料而形成下半導體溝道312。在一些實施例中，接下來沉積氧化矽層、氮化矽層（或者氮氧化矽層）、氧化矽層和多晶矽層（“SONO”結構），以形成下記憶體膜310和下半導體溝道312。在一些實施例中，通過沉積諸如氧化矽的介電材料而完全或者部分填充在沉積下記憶體膜310和下半導體溝道312之後的下溝道孔的其餘空間。
方法400進行至操作406，如圖4所示，其中，形成（i）處於第一溝道結構的上部部分中並且與第一半導體溝道接觸的堆疊間插塞，以及（ii）處於堆疊間插塞的頂表面和第一介電堆疊的頂表面之間的凹陷。在一些實施例中，為了形成堆疊間插塞和凹陷，去除了第一記憶體膜和第一半導體溝道的上部部分；形成具有與第一介電堆疊的頂表面齊平的頂表面以及低於第一半導體溝道的上端的底表面的初始堆疊間插塞；並且去除初始堆疊間插塞的高於第一半導體溝道的上端的部分，以形成堆疊間插塞和凹陷。可以去除初始堆疊間插塞的所述部分，以使得堆疊間插塞的頂表面與第一半導體溝道的上端齊平。根據一些實施例中，堆疊間插塞的橫向表面是平滑的。在圖5所示的示例中，在操作504，在下溝道結構的上部部分中蝕刻出帶台階的凹陷。在操作506，沉積半導體層以填充帶台階的凹陷。在操作508，在半導體層的上部部分中蝕刻出蝕刻停止凹陷，以形成具有平滑橫向表面的堆疊間插塞。
在下溝道結構308的上部部分中蝕刻出帶台階的凹陷，其中通過沉積半導體層而形成具有帶台階形狀的初始堆疊間插塞324，如圖3A所示。在一些實施例中，首先例如通過濕式蝕刻和/或乾式蝕刻而去除下記憶體膜310和下半導體溝道312的上部部分。之後，可以例如通過濕式蝕刻和/或乾式蝕刻將下填充層314的下部部分去除到比下記憶體膜310和下半導體溝道312被蝕刻的深度小的深度。因而，在蝕刻之後能夠形成其頂表面與下介電堆疊302A的頂表面齊平、並且其底表面低於下半導體溝道312的上端（和下記憶體膜310的上端）的帶台階的凹陷。因而，根據一些實施例，蝕刻之後的下填充層314和下半導體溝道312（和下記憶體膜310）的不同深度建立了帶台階的凹陷的台階。
如圖3A所示，通過沉積半導體層以填充帶台階的凹陷而形成初始堆疊間插塞324。可以通過一種或多種薄膜沉積製程向帶台階的凹陷中沉積諸如多晶矽層的半導體層，所述製程包括但不限於化學氣相沉積、物理氣相沉積、原子層沉積、電鍍、無電鍍或其任何組合。在一些實施例中，使用離子注入和/或熱擴散製程利用p型或n型摻雜劑對所沉積的半導體層進行摻雜。可以通過化學機械拋光（Chemical-Mechanical Planarization，CMP）、濕式蝕刻和/或乾式蝕刻對所沉積的半導體層進一步平面化，以使得所沉積的半導體層（初始堆疊間插塞324）的頂表面變得與下介電堆疊302A的頂表面齊平。因而，能夠在具有與圖3A所示的相同的帶台階形狀的帶台階的凹陷中形成初始堆疊間插塞324。根據一些實施例，初始堆疊間插塞324的上部部分326高於下記憶體膜310和下半導體溝道312的上端並與之接觸，並且具有大於初始堆疊間插塞324的其餘部分的直徑。初始堆疊間插塞324可以使其頂表面與下介電堆疊302A的頂表面齊平，並且使其底表面低於下半導體溝道312的上端。根據一些實施例，初始堆疊間插塞324的橫向表面是非平滑的，在其上部部分326中具有形成於其上的突起。初始堆疊間插塞324的帶台階形狀（及其更寬的上部部分326）能夠為後面的上溝道孔蝕刻疊加留下額外的裕量。
如圖3B所示，可以通過去除初始堆疊間插塞324（如圖3A所示）的高於下半導體溝道312的上端的部分（包括圖3A所示的初始堆疊間插塞324的上部部分326）而形成堆疊間插塞328和蝕刻停止凹陷330。蝕刻停止凹陷330可以是通過對初始堆疊間插塞324的上部部分326進行濕式蝕刻和/或乾式蝕刻而形成的。在一些實施例中，在去除初始堆疊間插塞324的上部部分326之後，所述蝕刻過程進行到比下記憶體膜310的上端更深的地方，以使得堆疊間插塞328的頂表面低於下記憶體膜310的上端。在下半導體溝道312和初始堆疊間插塞324兩者包括相同材料（例如，多晶矽）的一些實施例中，對初始堆疊間插塞324的進一步蝕刻還去除了下半導體溝道312的部分，以使得下半導體溝道312的上端在蝕刻之後變得與堆疊間插塞328的頂表面齊平。初始堆疊間插塞324的所述部分在被去除之後所留下的空間成為下介電堆疊302A的頂表面和堆疊間插塞328的頂表面之間的蝕刻停止凹陷330。蝕刻停止凹陷330可以因下記憶體膜310的上端和堆疊間插塞328的頂表面的不同深度而具有帶台階形狀。蝕刻停止凹陷330的帶台階形狀可以確保從堆疊間插塞328中完全去除了初始堆疊間插塞324的較寬的頂部部分326，以使得堆疊間插塞328的橫向表面在蝕刻之後變得平滑而沒有突起。
如圖3B中所示，測量蝕刻停止凹陷330在下介電堆疊302A的頂表面和堆疊間插塞328的頂表面之間的深度D 。深度D 不大於上記憶體膜338（如圖3F所示）的厚度的兩倍，下文詳細描述的。在一些實施例中，深度D 處於大約20nm和大約40nm之間，例如處於20nm和40nm之間（例如，20nm、22nm、24nm、26nm、28nm、30nm、32nm、34nm、36nm、38nm、40nm，由所述下端和這些值中的任何值所界定的任何範圍、或者由這些值中的任何兩個值所限定的任何範圍中）。如下文詳細描述的，蝕刻停止凹陷330的深度D 能夠確保蝕刻停止凹陷330能夠被上記憶體膜338完全填充，從而不為將要形成於其中的上半導體溝道350（如圖3H中所示）留下空間。
方法400進行至操作408，如圖4所示，其中，在凹陷中形成蝕刻停止插塞以覆蓋堆疊間插塞的頂表面。在圖5所示的示例中，在操作510，沉積蝕刻停止層，以填充蝕刻停止凹陷。蝕刻停止層可以包括諸如鎢的金屬。
如圖3C中所示，在蝕刻停止凹陷330（如圖3B所示）中形成蝕刻停止插塞332，以覆蓋堆疊間插塞328的頂表面以及下記憶體膜310和下半導體溝道312的上端。可以通過使用一種或多種薄膜沉積製程沉積蝕刻停止層以填充蝕刻停止凹陷330而形成蝕刻停止插塞332，所述製程包括但不限於化學氣相沉積、物理氣相沉積、原子層沉積、電鍍、無電鍍或其任何組合。可以通過CMP、濕式蝕刻和/或乾式蝕刻使所沉積的蝕刻停止層平面化，以去除下介電堆疊302A的頂表面上方的過多的材料。因而，根據一些實施例，蝕刻停止插塞332的頂表面與下介電堆疊302A的頂表面齊平。在一些實施例中，蝕刻停止插塞332完全填充蝕刻停止凹陷330，而沒有過多的材料，並且因而具有與蝕刻停止凹陷330相同的尺寸。根據一些實施例，蝕刻停止插塞332的厚度不大於上記憶體膜338的厚度的兩倍（如圖3F所示）。蝕刻停止插塞332的厚度可以處於大約20nm和大約40nm之間，例如處於20nm和40nm之間（例如，20nm、22nm、24nm、26nm、28nm、30nm、32nm、34nm、36nm、38nm、40nm，由所述下端和這些值中的任何值所界定的任何範圍、或者由這些值中的任何兩個值所限定的任何範圍中）。在一些實施例中，蝕刻停止插塞332包括金屬，例如，W、Co、Cu、Al或任何其它金屬。應當理解，蝕刻停止插塞332可以包括可以在以後去除的任何其它適當的犧牲材料。在一些實施例中，蝕刻停止插塞332進一步包括氮化鈦（TiN）或氮化鉭（TaN）作為金屬（例如，鎢）與堆疊間插塞328（例如，包括多晶矽）之間的阻擋層。
方法400進行至操作410，如圖4所示，其中在第一介電堆疊上方形成第二介電堆疊。與第一介電堆疊類似，第二介電堆疊包括第二多個交錯的犧牲層和介電層。在圖5所示的示例中，在操作512，在蝕刻停止層以及第一多個交錯的犧牲層和介電層上方交替地沉積第二多個交錯的犧牲層和介電層。
參考圖3D，通過交替地沉積犧牲層304（例如，氮化矽層）和介電層306（例如，氧化矽層）而在下介電堆疊302A和蝕刻停止插塞332上方形成包括交錯的犧牲層304和介電層306的上介電堆疊302B。上介電堆疊302B可以是通過一種或多種薄膜沉積製程形成的，所述製程包括但不限於化學氣相沉積、物理氣相沉積、原子層沉積或其任何組合。
方法400進行至操作412，如圖4所示，其中形成豎直延伸通過第二介電堆疊的第一開口，所述第一開口終止於蝕刻停止插塞。在圖5的示例中，在操作514，穿過第二多個交錯的犧牲層和介電層蝕刻第一開口直到被蝕刻停止層停止為止。
如圖3D所示，形成豎直延伸通過上介電堆疊302B並且終止於蝕刻停止插塞332的開口334。開口334可以與下溝道結構308對準並且著陸到蝕刻停止插塞332上。在一些實施例中，用於形成開口334的製作過程包括濕式蝕刻和/或乾式蝕刻，例如DRIE。由於蝕刻停止插塞332和其上方的介電層306的不同材料的原因，開口334的蝕刻可以被蝕刻停止插塞332停止。在一些實施例中，通過上介電堆疊302B的蝕刻過程可以不停止在蝕刻停止插塞332的頂表面處，而是繼續蝕刻掉蝕刻停止插塞332的部分（又稱為“刨削”）。可以對刨削加以控制，以避免蝕刻穿過蝕刻停止插塞332而抵達堆疊間插塞328。然而，蝕刻停止插塞332可以保護下面的堆疊間插塞328免受對開口334的蝕刻的影響。在一些實施例中，開口334的直徑小於蝕刻停止插塞332的直徑。
方法400進行至操作414，如圖4所示，其中，從凹陷中去除蝕刻停止插塞，以形成包括第一開口和凹陷的溝道孔。凹陷的直徑可以大於第一開口的直徑。在圖5所示的示例中，在操作516，從蝕刻停止凹陷中蝕刻掉蝕刻停止層，以曝露堆疊間插塞。
如圖3E所示，從蝕刻停止凹陷330去除蝕刻停止插塞332（如圖3D所示），以使得蝕刻停止凹陷330連接至開口334，以形成上溝道孔336。在一些實施例中，使用濕式蝕刻和/或乾式蝕刻通過開口334從蝕刻停止凹陷330蝕刻掉形成蝕刻停止插塞332的蝕刻停止層。蝕刻停止凹陷330的直徑可以大於開口334的直徑。在去除蝕刻停止插塞332之後，可以從上溝道孔336曝露堆疊間插塞328。
方法400進行至操作416，如圖4所示，其中，沿第一開口的側壁並且在溝道孔的凹陷中形成第二記憶體膜。在一些實施例中，上阻擋層、上儲存層和上穿隧層隨後依照順序沉積在第一開口的側壁上並且沉積在凹陷中。在一些實施例中，上記憶體膜完全填充凹陷。
如圖3F所示，沿上溝道孔336（如圖3E所示）的側壁形成上記憶體膜338（包括上阻擋層340、上儲存層342和上穿隧層344）和溝道犧牲層346。還可以在蝕刻停止凹陷330（如圖3E所示）中形成上記憶體膜338。在一些實施例中，上記憶體膜338完全填充蝕刻停止凹陷330，從而不留下空間給要形成在蝕刻停止凹陷330中的其它層。在一些實施例中，首先沿上溝道孔336的側壁並在蝕刻停止凹陷330中沉積上記憶體膜338，並且之後在上記憶體膜338之上沉積溝道犧牲層346。上阻擋層340、上儲存層342和上穿隧層344隨後可以被使用諸如原子層沉積、化學氣相沉積、物理氣相沉積、任何其它適當製程或其任何組合的一種或多種薄膜沉積製程依照順序沉積，以形成上記憶體膜338。為了填充蝕刻停止凹陷330，可以使用原子層沉積製程沉積上阻擋層340、上儲存層342和上穿隧層344的共形薄膜，如圖3F所示。上阻擋層340、上儲存層342和上穿隧層344的組合厚度可以被控制到大於蝕刻停止凹陷330（如圖3B中所示）的深度D 的一半，以使得後面沉積的層不能在蝕刻停止凹陷330中橫向延伸。之後，可以通過使用諸如原子層沉積、化學氣相沉積、物理氣相沉積、任何其它適當製程、或其任何組合的一種或多種薄膜沉積製程在上穿隧層344之上沉積多晶矽或者任何其它適當犧牲材料而形成溝道犧牲層346。在一些實施例中，接下來沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層（又稱為“SONO”結構），以形成上記憶體膜338和溝道犧牲層346。
方法400進行至操作418，如圖4所示，其中，第二半導體溝道形成於第二記憶體膜之上並且豎直延伸通過第二記憶體膜的處於凹陷中的部分，以接觸堆疊間插塞。在一些實施例中，通過第二記憶體膜的處於凹陷中的部分形成第二開口。可以穿過上阻擋層、上儲存層和上穿隧層的處於蝕刻停止凹陷中的部分，直到堆疊間插塞蝕刻第二開口。上半導體溝道可以沉積在上穿隧層之上，並且豎直延伸通過第二開口以接觸堆疊間插塞。
如圖3G所示，使用多種濕式蝕刻和/或乾式蝕刻製程穿過上記憶體膜338的處於蝕刻停止凹陷330中的部分直到堆疊間插塞328形成接觸開口348。在一些實施例中，在形成溝道犧牲層346和上記憶體膜338的“SONO”結構時，可以使用被稱為“SONO沖孔”的製程蝕刻穿過蝕刻停止凹陷330中的溝道犧牲層346和上記憶體膜338，以抵達堆疊間插塞328。在一些實施例中，使用額外的蝕刻製程使接觸開口348延伸到堆疊間插塞328的部分中。如上文所述，通過控制蝕刻停止凹陷330的深度和上記憶體膜338的厚度，能夠使接觸開口348豎直延伸而沒有任何橫向凹陷。
如圖3H中所示，通過濕式蝕刻和/或乾式蝕刻去除溝道犧牲層346（如圖3G所示），並且上半導體溝道350還使用諸如化學氣相沉積、物理氣相沉積、原子層沉積、電鍍、無電鍍或其任何組合的一種或多種薄膜沉積製程形成在上記憶體膜338的上穿隧層344之上並且與開口348（如圖3G所示）接觸，以接觸堆疊間插塞328。在一些實施例中，上半導體溝道350包括多晶矽。上半導體溝道350可以完全或者部分填充接觸開口348，只要其能夠與堆疊間插塞328接觸即可。例如，上半導體溝道350可以沉積到接觸開口348的側壁上，而不完全填充接觸開口348。如上文所述，通過控制蝕刻停止凹陷330的深度和上記憶體膜338的厚度，能夠使上半導體溝道350豎直延伸通過上記憶體膜338的處於蝕刻停止凹陷330中的部分。如圖3H所示，使用諸如化學氣相沉積、物理氣相沉積、原子層沉積、電鍍、無電鍍或其任何組合的一種或多種薄膜沉積製程在上溝道孔336（如圖3E所示）中形成上填充層352（例如，氧化矽層），以完全或者部分填充上溝道孔336的其餘空間。因而，形成了如圖3H中所示的上溝道結構354。
儘管未示出，但是應當理解，在如圖3A-圖3H所示形成了下溝道結構308和上溝道結構354之後，可以通過利用導體層替換下介電堆疊302A和上介電堆疊302B中的犧牲層304而形成雙堆疊記憶體堆疊層。因而，記憶體堆疊層可以包括多個導體/介電層對。在一些實施例中，為了形成記憶體堆疊層，可以通過下介電堆疊302A和上介電堆疊302B形成狹縫開口（例如，柵縫隙），可以通過狹縫開口施加蝕刻劑，從而對下介電堆疊302A和上介電堆疊302B中的犧牲層304進行蝕刻，以形成多個橫向凹陷，並且可以在橫向凹陷中沉積導體層。
根據本發明的一個方面，一種3D記憶元件包括基底、處於基底上方的包括第一多個交錯的導體層和介電層的第一記憶體堆疊、豎直延伸通過第一記憶體堆疊的第一溝道結構、處於第一記憶體堆疊上方的包括第二多個交錯的導體層和介電層的第二記憶體堆疊、以及豎直延伸通過所述第二記憶體堆疊的第二溝道結構。第一溝道結構包括沿所述第一溝道結構的側壁的第一記憶體膜和第一半導體溝道以及處於所述第一溝道的上部部分中並且與第一半導體溝道接觸的堆疊間插塞。所述堆疊間插塞的橫向表面是平滑的。第二溝道結構包括沿第二溝道結構的側壁的第二記憶體膜和第二半導體溝道。第二半導體溝道與堆疊間插塞接觸。
在一些實施例中，堆疊間插塞的頂表面與第一半導體溝道的上端齊平。根據一些實施例，堆疊間插塞的頂表面低於第一記憶體膜的上端。在一些實施例中，第一記憶體膜的上端不與堆疊間插塞接觸。
在一些實施例中，第二溝道結構包括第二記憶體膜的部分在其中橫向延伸的下部部分。在一些實施例中，第二溝道結構的下部部分的厚度不大於第二記憶體膜的厚度的兩倍。第二溝道結構的下部部分的厚度可以處於大約20nm和大約40nm之間。
在一些實施例中，第二半導體溝道豎直延伸通過第二溝道結構的下部部分，以接觸堆疊間插塞。
在一些實施例中，第一半導體溝道、第二半導體溝道和堆疊間插塞中的每者包括多晶矽。
在一些實施例中，第一記憶體膜和第二記憶體膜中的每者包括穿隧層、儲存層和阻擋層，其依照順序從相應的第一或第二溝道結構的中心沿徑向設置。
根據本發明的另一方面，公開了一種用於形成3D記憶元件的方法。包括第一多個交錯的犧牲層和介電層的第一介電堆疊形成在基底上方。形成豎直延伸通過所述第一介電堆疊並且包括第一記憶體膜和第一半導體溝道的第一溝道結構。堆疊間插塞形成在所述第一溝道結構的上部部分中並與所述第一半導體溝道接觸，並且凹陷形成在所述堆疊間插塞的頂表面和所述第一介電堆疊的頂表面之間。蝕刻停止插塞形成在所述凹陷中，以覆蓋所述堆疊間插塞的頂表面。包括第二多個交錯的犧牲層和介電層的第二介電堆疊形成在所述第一介電堆疊上方。形成豎直延伸通過所述第二介電堆疊並且終止於所述蝕刻停止插塞的第一開口。從所述凹陷中去除所述蝕刻停止插塞，以形成包括所述第一開口和所述凹陷的溝道孔。第二記憶體膜沿所述溝道孔的所述第一開口的側壁形成並且形成在所述溝道孔的所述凹陷中。第二半導體溝道形成在所述第二記憶體膜之上並且豎直延伸通過所述凹陷中的所述第二記憶體膜的部分以接觸到所述堆疊間插塞。
在一些實施例中，為了形成堆疊間插塞和凹陷，去除第一記憶體膜和第一半導體溝道的上部部分，形成具有與第一介電堆疊的頂表面齊平的頂表面以及低於第一半導體溝道的上端的底表面的初始堆疊間插塞，並且去除所述初始堆疊間插塞的高於第一半導體溝道的上端的部分，以形成所述堆疊間插塞和凹陷。
在一些實施例中，所述凹陷的深度不大於所述第二記憶體膜的厚度的兩倍。所述凹陷的深度可以處於大約20nm和大約40nm之間。
在一些實施例中，去除所述初始堆疊間插塞的部分，以使得堆疊間插塞的頂表面與第一半導體溝道的上端齊平。
在一些實施例中，所述堆疊間插塞的橫向表面是平滑的。
在一些實施例中，為了形成所述第二記憶體膜，阻擋層、儲存層和穿隧層接下來依照順序沿所述第一開口的側壁形成並且形成在所述凹陷中。
在一些實施例中，所述第二記憶體膜完全填充所述凹陷。
在一些實施例中，為了形成所述第二半導體溝道，通過所述凹陷中的所述第二記憶體膜的部分形成第二開口。
在一些實施例中，第一半導體溝道、第二半導體溝道和堆疊間插塞中的每者包括多晶矽。
在一些實施例中，所述凹陷的直徑大於所述第一開口的直徑。
根據本發明的又一方面，公開了一種用於形成3D記憶元件中的堆疊間插塞的方法。形成豎直延伸通過基底上方的第一多個交錯的犧牲層和介電層的下溝道結構。在所述下溝道結構的上部部分中蝕刻出帶台階的凹陷。沉積半導體層以填充所述帶台階的凹陷。在所述半導體層的上部部分中蝕刻出蝕刻停止凹陷，以形成具有平滑的橫向表面的堆疊間插塞。沉積蝕刻停止層以填充所述蝕刻停止凹陷。第二多個交錯的犧牲層和介電層交替地沉積在所述蝕刻停止層以及所述第一多個交錯的犧牲層和介電層上方。穿過第二多個交錯的犧牲層和介電層蝕刻第一開口直到被蝕刻停止層停止為止。從所述蝕刻停止凹陷蝕刻掉所述蝕刻停止層，以曝露所述堆疊間插塞。
在一些實施例中，上阻擋層、上儲存層和上穿隧層依照順序沿第一開口的側壁沉積並且沉積在所述蝕刻停止凹陷中，穿過所述上阻擋層、上儲存層和上穿隧層的處於所述蝕刻停止凹陷中的部分直到所述堆疊間插塞蝕刻第二開口，並且上半導體溝道沉積在上穿隧層之上並且豎直延伸通過所述第二開口以接觸所述堆疊間插塞。
在一些實施例中，為了形成下溝道結構，下記憶體膜、下半導體溝道以及下填充層依照順序依次沉積。在一些實施例中，為了蝕刻出所述帶台階的凹陷，將（i）所述下填充層以及（ii）所述下半導體溝道和所述下記憶體膜蝕刻到不同深度。
在一些實施例中，所述蝕刻停止層包括金屬。
在一些實施例中，所述蝕刻停止層的厚度不大於上阻擋層、上儲存層和上穿隧層的組合厚度的兩倍。所述蝕刻停止層的厚度可以處於大約20nm和大約40nm之間。
在一些實施例中，為了蝕刻出所述蝕刻停止凹陷，將所述下半導體溝道蝕刻為使得所述下半導體溝道的上端與所述堆疊間插塞的頂表面。
在一些實施例中，上阻擋層、上儲存層和上穿隧層完全填充所述蝕刻停止凹陷。
在一些實施例中，所述蝕刻停止凹陷的直徑可以大於所述第一開口的直徑。
對特定實施例的上述說明因此將完全揭示本發明的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本發明的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本發明的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本發明和所附權利要求。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下權利要求書及其等同物來進行限定。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶元件101:區域102:基底104:雙堆疊記憶體堆疊層104A:下記憶體堆疊104B:上記憶體堆疊106:導體層108:介電層110:下溝道結構114:半導體插塞:116:溝道插塞118:堆疊間插塞120:下記憶體膜122:下半導體溝道124:下填充層126:上記憶體膜128:上半導體溝道130:上填充層132:下阻擋層134:下儲存層136:下穿隧層138:上阻擋層140:上儲存層142:上穿隧層144:突起200:3D記憶元件202A:下記憶體堆疊202B:上記憶體堆疊204:導體層206:介電層208:下溝道結構210:上溝道結構212:堆疊間插塞214:下記憶體膜216:下半導體溝道218:下填充層220:下阻擋層222:下儲存層224:下穿隧層228:上記憶體膜230:上半導體溝道232:上填充層234:上阻擋層236:上儲存層238:上穿隧層240:下部部分302A:下介電堆疊302B:上介電堆疊304:第一介電層306:第二介電層308:下溝道結構310:下記憶體膜312:下半導體溝道314:下填充層316:下阻擋層318:下儲存層320:下穿隧層324:初始堆疊間插塞326:上部部分328:堆疊間插塞330:蝕刻停止凹陷332:蝕刻停止插塞334:開口336:上溝道孔338:上記憶體膜340:上阻擋層342:上儲存層344:上穿隧層346:溝道犧牲層348:接觸開口350:上半導體溝道352:上填充層354:上溝道結構400:方法:402:操作404:操作406:操作408:操作410:操作412:操作414:操作416:操作418:操作500:方法502:操作504:操作506:操作508:操作510:操作512:操作514:操作516:操作Ion:電流D:深度
被併入本文並形成說明書的一部分的附圖例示了本發明的實施例並與文字描述一起進一步用以解釋本發明的原理，並使相關領域的技術人員能夠做出和使用本發明。 圖1A示出了具有帶突起的堆疊間插塞的示例性3D記憶元件的截面圖。 圖1B示出了包括圖1A中的堆疊間插塞的區域的放大截面圖。 圖2示出了根據本發明的一些實施例的具有帶平滑橫向表面的堆疊間插塞的示例性3D記憶元件的截面圖。 圖3A-圖3H示出了根據本發明的一些實施例的用於形成具有帶平滑橫向表面的堆疊間插塞的3D記憶元件的示例性製作過程。 圖4示出了根據本發明的一些實施例的用於形成具有帶平滑橫向表面的堆疊間插塞的3D記憶元件的示例性方法的流程圖。 圖5示出了根據本發明的一些實施例的用於形成3D記憶元件中的帶平滑橫向表面的堆疊間插塞的示例性方法的流程圖。 將參考附圖描述本發明的實施例。
200:3D記憶元件
202A:下記憶體堆疊
202B:上記憶體堆疊
204:導體層
206:介電層
208:下溝道結構
210:上溝道結構
212:堆疊間插塞
214:下記憶體膜
216:下半導體溝道
218:下填充層
220:下阻擋層
222:下儲存層
224:下穿隧層
228:上記憶體膜
230:上半導體溝道
232:上填充層
234:上阻擋層
236:上儲存層
238:上穿隧層
240:下部部分
Ion:電流

Claims (20)

  1. 一種三維（3D）記憶元件，包括： 一基底； 一第一記憶體堆疊，處於所述基底上方，包括多個交錯的第一導體層和第一介電層； 豎直延伸通過所述第一記憶體堆疊的一第一溝道結構，並且所述第一溝道結構包括： 沿所述第一溝道結構的一側壁的一第一記憶體膜和一第一半導體溝道；以及 處於所述第一溝道結構的一上部部分中，並且與所述第一半導體溝道接觸的一堆疊間插塞，其中，所述堆疊間插塞的橫向表面是平滑的； 一第二記憶體堆疊，處於所述第一記憶體堆疊上方，包括多個交錯的第二導體層和第二介電層；以及 豎直延伸通過所述第二記憶體堆疊的一第二溝道結構，並且所述第二溝道結構包括沿所述第二溝道結構的一側壁的一第二記憶體膜和一第二半導體溝道，其中，所述第二半導體溝道與所述堆疊間插塞接觸。
  2. 如申請專利範圍第1項所述的3D記憶元件，其中，所述堆疊間插塞的頂表面與所述第一半導體溝道的一上端齊平。
  3. 如申請專利範圍第2項所述的3D記憶元件，其中，所述堆疊間插塞的一頂表面低於所述第一記憶體膜的一上端。
  4. 如申請專利範圍第1項所述的3D記憶元件，其中，所述第二溝道結構包括一下部部分，部分的所述第二記憶體膜在所述下部部分中橫向延伸。
  5. 如申請專利範圍第4項所述的3D記憶元件，其中，所述第二溝道結構的所述下部部分的厚度不大於所述第二記憶體膜的厚度的兩倍。
  6. 如申請專利範圍第5項所述的3D記憶元件，其中，所述第二溝道結構的所述下部部分的厚度處於大約20奈米和大約40奈米之間。
  7. 如申請專利範圍第4項所述的3D記憶元件，其中，所述第二半導體溝道豎直延伸通過所述第二溝道結構的所述下部部分，以接觸所述堆疊間插塞。
  8. 如申請專利範圍第1項所述的3D記憶元件，其中，所述第一記憶體膜的上端不與所述堆疊間插塞接觸。
  9. 一種用於形成三維（3D）記憶元件的方法，包括： 在一基底上方形成包括多個交錯的第一犧牲層和第一介電層的第一介電堆疊； 形成豎直延伸通過所述第一介電堆疊並且包括一第一記憶體膜和一第一半導體溝道的一第一溝道結構； 形成（i）處於所述第一溝道結構的一上部部分中並且與所述第一半導體溝道接觸的一堆疊間插塞以及（ii）處於所述堆疊間插塞的一頂表面和所述第一介電堆疊的一頂表面之間的一凹陷； 在所述凹陷中形成一蝕刻停止插塞，以覆蓋所述堆疊間插塞的所述頂表面； 在所述第一介電堆疊上方形成包括多個交錯的第二犧牲層和第二介電層的一第二介電堆疊； 形成豎直延伸通過所述第二介電堆疊並且停止於所述蝕刻停止插塞的一第一開口； 從所述凹陷中去除所述蝕刻停止插塞，以形成包括所述第一開口和所述凹陷的一溝道孔； 沿所述溝道孔的所述第一開口的一側壁並且在所述溝道孔的所述凹陷中形成一第二記憶體膜；以及 形成處於所述第二記憶體膜之上，並且豎直延伸通過所述第二記憶體膜的處於所述凹陷中的部分，以接觸所述堆疊間插塞的一第二半導體溝道。
  10. 如申請專利範圍第9項所述的方法，其中，形成所述堆疊間插塞和所述凹陷包括： 去除所述第一記憶體膜和所述第一半導體溝道的一上部部分； 形成具有與所述第一介電堆疊的一頂表面齊平的頂表面，以及低於所述第一半導體溝道的上端的一底表面的一初始堆疊間插塞；以及 去除所述初始堆疊間插塞的高於所述第一半導體溝道的上端的部分，以形成所述堆疊間插塞和所述凹陷。
  11. 如申請專利範圍第9項所述的方法，其中，所述凹陷的深度不大於所述第二記憶體膜的厚度的兩倍。
  12. 如申請專利範圍第9項所述的方法，其中，去除所述初始堆疊間插塞的所述部分，以使得所述堆疊間插塞的頂表面與所述第一半導體溝道的上端齊平。
  13. 如申請專利範圍第9項所述的方法，其中，所述堆疊間插塞的橫向表面是平滑的。
  14. 如申請專利範圍第9項所述的方法，其中，形成所述第二記憶體膜包括沿所述第一開口的側壁並且在所述凹陷中，依序形成一阻擋層、一儲存層和一穿隧層。
  15. 如申請專利範圍第9項所述的方法，其中，所述第二記憶體膜完全填充所述凹陷。
  16. 如申請專利範圍第9項所述的方法，其中，形成所述第二半導體溝道包括穿過所述第二記憶體膜的處於所述凹陷中的部分，形成一第二開口。
  17. 如申請專利範圍第9項所述的方法，其中，所述凹陷的直徑大於所述第一開口的直徑。
  18. 一種用於形成三維（3D）記憶元件中的堆疊間插塞的方法，包括： 在一基底上方形成豎直延伸通過多個交錯的第一犧牲層和第一介電層的下溝道結構； 在所述下溝道結構的一上部部分中蝕刻出多個帶台階的凹陷； 沉積一半導體層以填充所述帶台階的一凹陷； 在所述半導體層的上部部分中蝕刻出一蝕刻停止凹陷，以形成具有平滑的橫向表面的一堆疊間插塞； 沉積一蝕刻停止層以填充所述蝕刻停止凹陷； 在所述蝕刻停止層以及所述多個交錯的第一犧牲層和第一介電層上方交替地沉積多個交錯的第二犧牲層和第二介電層； 穿過所述多個交錯的第二犧牲層和第二介電層蝕刻第一開口，直到被所述蝕刻停止層停止為止；以及 從所述蝕刻停止凹陷中蝕刻掉所述蝕刻停止層，以曝露所述堆疊間插塞。
  19. 如申請專利範圍第18項所述的方法，其中： 形成所述下溝道結構包括依序沉積一下記憶體膜、一下半導體溝道和一下填充層；以及 蝕刻所述帶台階的凹陷包括將（i）所述下填充層以及（ii）所述下半導體溝道和所述下記憶體膜蝕刻到不同深度。
  20. 如申請專利範圍第18項所述的方法，其中，所述蝕刻停止層包括金屬。
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