TW202013686A - 3d記憶體裝置和用於形成3d記憶體裝置的方法 - Google Patents

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Abstract

本發明提供一種用於形成3D記憶體裝置的方法，包括在襯底上的接觸區域中形成交替的電介質堆疊層，形成具有各種深度的在交替的電介質堆疊層中垂直延伸的多個接觸孔，形成犧牲填充層以填充接觸孔，形成在接觸區域中穿透交替的電介質堆疊層的多個虛設通道孔，用電介質材料填充虛設通道孔以形成支撐物，以及用導電層替換交替的電介質堆疊層的犧牲層和犧牲填充層，從而形成多條閘極線和多個接觸元件。

Description

3D記憶體裝置和用於形成3D記憶體裝置的方法
本公開的實施例涉及三維（3D）記憶體裝置和相關的形成方法。
透過改進製程技術、電路設計、程式設計演算法和製造方法，能將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本昂貴。因此，平面儲存單元的儲存密度接近上限。
3D記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制進出記憶體陣列的訊號的周邊元件。在傳統3D記憶體架構中，階梯形成需要專用的光罩和微影/蝕刻製程，這顯著增加了成本並降低了生產量。另外，階梯結構中的接觸元件需要在一個或多個光罩蝕刻製程中形成，以形成漸進形式增加的深度。然而，可能發生由製程不精確引起的缺陷，例如過蝕刻、欠蝕刻和接觸孔的未對準。保持一致的臨界尺寸（CD）以及階梯與接觸元件的對準也是階梯結構形成中的挑戰。
在本文中公開了3D記憶體裝置和用於形成3D記憶體裝置的方法的實施例。
公開了一種用於形成三維（3D）記憶體裝置的方法，包括：在襯底上的接觸區域中形成交替的電介質堆疊層，其中，交替的電介質堆疊層包括在垂直於襯底的表面的垂直方向上交替堆疊的多個電介質層和多個犧牲層；形成具有各種深度的在交替的電介質堆疊層中垂直延伸的多個接觸孔，其中，多個接觸孔的深度從接觸區域的第一邊界朝向接觸區域的第二邊界逐漸增加；形成犧牲填充層以填充接觸孔；形成在接觸區域中穿透交替的電介質堆疊層的多個虛設通道孔；用電介質材料填充虛設通道孔以形成支撐物；用導電層替換犧牲層和犧牲填充層，從而形成多條閘極線和多個接觸元件。
在一些實施例中，形成具有各種深度的多個接觸孔包括：在交替的電介質堆疊層上形成具有多個開口的硬遮罩；在硬遮罩上形成光阻層；圖案化光阻層以暴露硬遮罩的一部分和硬遮罩的開口中的一個開口；透過將光阻層和硬遮罩的暴露部分作為蝕刻遮罩，對交替的電介質堆疊層進行選擇性蝕刻處理；以及透過修整光阻層並透過硬遮罩的開口蝕刻多個電介質層和犧牲層來進行多個修整蝕刻循環程序。
在一些實施例中，進行多個修整蝕刻循環包括：修整光阻層以加寬硬遮罩的暴露部分並暴露硬遮罩的另外的開口；透過將經修整的光阻層和硬遮罩的暴露部分作為蝕刻遮罩，對交替的電介質堆疊層進行交替的高選擇性蝕刻處理；以及重複多個修整蝕刻循環，直到暴露出底部犧牲層為止，所述修整蝕刻循環包括修整光阻層並對交替的電介質堆疊層進行交替的高選擇性蝕刻處理。
在一些實施例中，交替的電介質堆疊層包括N+1層電介質層和N層犧牲層，並且硬遮罩具有N個開口。
在一些實施例中，由具有各種深度的多個接觸孔穿透的多個電介質層的數量從接觸區域的第一邊界朝向接觸區域的第二邊界逐漸增加。
在一些實施例中，當形成多個接觸孔時，多個電介質層和多個犧牲層沿著從接觸區域的第一邊界朝向接觸區域的第二邊界的橫向方向具有相同的長度。
在一些實施例中，用導電層替換犧牲層和犧牲填充層包括：去除犧牲層和犧牲填充層以在多個電介質層與支撐物之間形成多個間隙，其中，多個間隙具有多個頂部開口；以及透過所述多個頂部開口向下將導電材料填充到所述多個間隙中。
在一些實施例中，用於形成3D記憶體裝置的方法還包括在將導電材料填充到多個間隙中之前，先在多個間隙的表面上形成高K層、黏合層和/或阻擋層。
在一些實施例中，用導電層替換犧牲層和犧牲填充層包括：在核心陣列區域中形成閘縫隙，其中，閘縫隙穿過交替的電介質堆疊層垂直延伸到襯底；去除犧牲層和犧牲填充層，以在多個電介質層與支撐物之間形成多個間隙；透過閘縫隙將導電材料橫向填充到多個間隙中。
在一些實施例中，多個虛設通道孔中的一個設置在多個接觸孔中的兩個彼此相鄰的接觸孔之間。
在一些實施例中，多個虛設通道孔中的每一個的底部部分低於襯底的表面。
在一些實施例中，用於形成3D記憶體裝置的方法還包括在形成犧牲填充層之後，在襯底的核心陣列區域中形成穿透交替的電介質堆疊層的多個通道孔。
在一些實施例中，多個通道孔和多個虛設通道孔同時形成。
在一些實施例中，在多個通道孔中的每一個通道孔中形成記憶體串。
在一些實施例中，在核心陣列區域中進一步形成閘縫隙結構。
在一些實施例中，襯底包括第一類型深井以及第一類型深井上的第二類井。
公開了一種3D記憶體裝置。3D記憶體裝置包括具有接觸區域和核心陣列區域的襯底；設置在襯底上的交替的導體/電介質堆疊層，其中，交替的導體/電介質堆疊層包括從核心陣列區域橫向延伸到接觸區域的多條字元線；在核心陣列區域中穿透交替的導體/電介質堆疊層的多個記憶體串；以及具有各種高度的在交替的導體/電介質堆疊層中和接觸區域中垂直延伸的多個接觸元件，其中，電連接到多個接觸元件中的一個接觸元件的字元線的數量不同於電連接到多個接觸元件中的另一個接觸元件的所述字元線的數量。
公開了一種3D記憶體裝置。3D記憶體裝置包括具有接觸區域和核心陣列區域的襯底；設置在襯底上的交替的導體/電介質堆疊層，其中，交替的導體/電介質堆疊層包括從核心陣列區域橫向延伸到接觸區域的多條字元線；在核心陣列區域中穿透交替的導體/電介質堆疊層的多個記憶體串；以及具有各種高度的在交替的導體/電介質堆疊層中和接觸區域中垂直延伸以穿過多條字元線中的一條或多條的多個接觸元件，其中，多個接觸元件中的每一個接觸元件電連接到由接觸元件穿過的多條字元線中的一條或多條。
在一些實施例中，多條字元線在接觸區域中具有相同的長度。
在一些實施例中，電連接到多個接觸元件的多條字元線的數量從接觸區域靠近核心陣列區域的第一邊界朝向接觸區域遠離核心陣列區域的第二邊界逐漸增加。
在一些實施例中，多個接觸孔的高度從接觸區域靠近核心陣列區域的第一邊界朝向接觸區域遠離核心陣列區域的第二邊界逐漸增加。
在一些實施例中，多個接觸元件和多條字元線由相同的導電材料構成。
在閱讀了在各個附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的對於本領域普通技術人員而言無疑將變得顯而易見。
儘管討論了具體的配置和佈置，但應該理解的是，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本公開的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員而言顯而易見的是，本公開也可以用於各種其他應用中。
應注意到，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，如在本文中所使用的術語“一個或多個”至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或可以用於以複數意義描述特徵、結構或特徵的組合。類似地，至少部分取決於上下文，諸如“一”、“某一”或“該”的術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語“基於”可以被理解為不一定旨在表達一組排他性的因素，而是可以替代地，同樣至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
應當容易理解的是，本公開中的“在...上”、“在...之上”和“在...上方”的含義應以最寬泛的方式來解釋，從而“在......上”不僅意味著“直接在某物上”，而且還包括其間具有中間特徵或層的“在某物上”的含義，並且“在......之上”或“在......上方”不僅意味著“在某物之上”或“在某物上方”的含義，而且還可以包括其間沒有中間特徵或層的“在某物之上”或“在某物上方”的含義（即，直接在某物上）。
此外，為了便於描述，可以在本文中使用諸如“在...之下”、“在...下方”、“下”、“在...之上”、“上”等的空間相對術語來描述如附圖所示的一個元件或特徵與另一個（另一些）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同取向。裝置可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以相應地解釋本文中使用的空間相關描述詞。
如在本文中所使用的，術語“襯底”是指在其上添加後續材料層的材料。襯底本身可以被圖案化。添加在襯底的頂部上的材料可以被圖案化或可以保持未被圖案化。此外，襯底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，襯底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如在本文中所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上延伸，或者可以具有小於下層或上層結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間或其處的任何一對水準平面之間。層可以水準地、垂直地和/或沿著錐形表面延伸。襯底可以是層，其中可以包括一層或多層，和/或可以在其上、其上方和/或其下方具有一層或多層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸元件層（其中形成有接觸元件、互連線和/或過孔）以及一個或多個電介質層。
如在本文中所使用的，術語“標稱/標稱地” 和“實質/實質上”是指在產品或製程的設計階段期間設定的部件或​​製程操作的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起的。如在本文中所使用的，術語“約”表示可以基於與所涉及的半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語“約”可以表示給定量的值，該給定量例如在該值的10-30％內變化（例如，值的±10％、±20％或±30％）。
如在本文中所使用的，術語“3D記憶體裝置”是指在橫向取向的襯底上具有垂直取向的儲存單元電晶體串（在本文中被稱為“記憶體串”，例如NAND串）從而記憶體串相對於襯底在垂直方向上延伸的半導體元件。如在本文中所使用的，術語“垂直/垂直地”表示標稱（實質上）垂直於襯底的橫向表面。
在本公開中，術語“水平/水平地” 表示標稱平行於襯底的橫向表面。
3D NAND記憶體裝置操作可以包括讀取、程式設計和擦除。在這些操作期間在字元線處頻繁施加偏置電壓可能干擾電荷捕獲層中的電荷捕獲，這進而引起干擾誤差並降低記憶體裝置的可靠性。
3D NAND儲存單元可以結合隧道場效應電晶體（TFET）以在3D NAND記憶體裝置操作（例如，讀取、程式設計和擦除）期間提供改進的閾值電壓穩定性。
在一些3D記憶體裝置中，源選擇閘控制形成在3D記憶體裝置的襯底中的摻雜的矽通道的導通/截止狀態。源選擇閘的操作速度取決於矽通道的電導，這受到限制，因為矽是半導體材料。此外，由於整個儲存單元塊可以共用單個源選擇閘，因此驅動儲存塊的陣列共用源極的負載對於周邊元件可能是具有挑戰性的。
根據本公開的各種實施例提供了一種3D記憶體裝置，其具有源導體層以代替其他3D記憶體裝置所使用的襯底中的矽通道。透過用來形成本文中所公開的源導體層的導電材料（例如，金屬、金屬合金和/或金屬矽化物）代替矽，可以降低3D記憶體裝置的源極側的電阻（例如，在公共源接觸元件與NAND串之間），從而提高元件操作速度。在一些實施例中，用於源選擇閘的擦除操作的傳導機制可以變為由閘引起的漏極洩漏（GIDL）驅動。
此外，與矽襯底相比，本文中所公開的源導體層可以更容易地被圖案化為任何適當的佈局（例如，具有不同的隔離區域），用於根據需要驅動單個儲存塊、多個儲存塊或儲存塊的一部分，這可以增強周邊元件對記憶體陣列的驅動能力。由於其導電性質，本文中所公開的源導體層可以被圖案化並用作互連層（例如，BEOL互連的一部分）。
參照圖1至圖14，圖1至圖12繪示出了根據本公開的一些實施例的用於形成3D記憶體裝置的製造製程，圖13繪示出了根據本公開的一些實施例的用於形成3D記憶體裝置的方法的流程圖，以及圖14繪示出了根據本公開的一些實施例的用於形成具有各種深度的多個接觸孔的方法的流程圖。參照圖13，用於形成3D記憶體裝置的方法500包括步驟502，其中在襯底上的接觸區域中形成交替的電介質堆疊層。如圖1所示，提供襯底100。襯底100可以是具有任何適當材料和/或結構的任何適當的半導體襯底，例如單晶矽單層襯底、多晶體矽（多晶矽）單層襯底、多晶矽和金屬多層襯底、鍺襯底、矽鍺（SiGe）襯底、絕緣體上矽（SOI）襯底、絕緣體上鍺（GOI）襯底、砷化鎵（GaAs）襯底、磷化銦（InP）襯底、碳化矽（SiC）襯底、矽和矽鍺（Si/SiGe）多層襯底、覆矽鍺絕緣層（silicon and germanium on insulator，SGOI）多層襯底等。在下面的描述中，襯底100作為示例是單晶矽襯底。襯底100具有頂部橫向表面100a。
在一些實施例中，接觸區域R1和核心陣列區域R2可以集成在襯底100上。核心陣列區域R2可以用於形成3D記憶體裝置（例如3D NAND元件）的儲存單元。接觸區域R1可以用來形成用於向外電連接儲存單元的接觸元件。在一些實施例中，還可以在襯底100上形成周邊區域，其可以用於形成與3D NAND元件的操作相關的一個或多個周邊電路。周邊電路可以包括例如一個或多個互補金屬氧化物半導體（CMOS）元件。
在本實施例中，第一類型摻雜區域102和第二類型摻雜區域104設置在襯底100的表面100a上。第二類型摻雜區域104設置在第一類型摻雜區域102上方。第一類型摻雜區域102具有與第二類型摻雜區域104相反的導電極性類型。第一類型摻雜區域102可以是深井，例如深N型井，並且第二類型摻雜區域104可以是高壓P型井（HVPW），但不限於此。
根據本實施例，交替的電介質堆疊層106形成在襯底100上的接觸區域R1中。交替的電介質堆疊層106也可以形成在襯底100上的核心陣列區域R2中。交替的電介質堆疊層106包括沿垂直於襯底100的表面100a並垂直於襯底100的橫向延伸方向的垂直方向交替堆疊在襯底100上的多個電介質層108和多個犧牲層110。交替堆疊的電介質層108和犧牲層110形成垂直堆疊在襯底100上的多個電介質/犧牲層對112。犧牲層110可以被兩個相鄰的電介質層108夾在中間，反之亦然。換言之，除了給定的交替電介質/犧牲堆疊層的頂層和底層之外，每個其他電介質層108可以被兩個相鄰的犧牲層110夾在中間，並且每個其他犧牲層110可以被兩個相鄰的電介質層108夾在中間。多個電介質層108和多個犧牲層110在與襯底100的表面100a平行的橫向方向上延伸。另外，電介質層108和犧牲層110可以在接觸區域R1中沿著從靠近核心陣列區域R2的第一邊界R11到遠離核心陣列區域R2的第二邊界R12的水平（橫向）方向具有相同的長度。
交替的電介質堆疊層106可以包括任何適當層數的電介質層108和犧牲層110。在一些實施例中，交替的電介質堆疊層106中的電介質層108和犧牲層110的總層數等於或大於64。亦即，電介質/犧牲層對112的數量可以等於或大於32。為了簡化圖，在圖中示出了四層電介質層108和三層犧牲層110用於說明，其並非旨在限制本公開。在一些實施例中，交替的電介質堆疊層106可以包括更多層的電介質層108和犧牲層110。在一些實施例中，交替的電介質堆疊層106包括具有與電介質/犧牲層對112不同的材料和/或厚度的更多電介質層或更多犧牲層。
交替的電介質堆疊層106可以透過一種或多種薄膜沉積製程所形成，所述製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。在一些實施例中，電介質層108可以各自具有相同的厚度或具有不同的厚度。例如，每個電介質層108的厚度可以在10nm至100nm的範圍內，優選為約30nm。類似地，犧牲層110可以各自具有相同的厚度或具有不同的厚度。例如，每個犧牲層的厚度可以在10nm至100nm的範圍內，優選為約35nm。在一些實施例中，交替的電介質堆疊層106的頂部電介質層108和底部電介質層108的厚度可以大於交替的電介質堆疊層106中的其他層的厚度，但不限於此。在一些實施例中，頂部電介質層108可以用作頂部選擇閘（即，漏選擇閘）的隔離層，而底部電介質層106可以用作底部選擇閘（即，源選擇閘）的隔離層。
在一些實施例中，電介質層108可以是氧化物層，並且犧牲層110可以是氮化物層，但不限於此。應注意，在本公開中，電介質層108和/或犧牲層110可以包括任何適當的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括矽化物，並且氮化物材料的元素可以包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜的矽、矽化物或其任何組合。在一些實施例中，電介質層108可以是氧化矽層，並且犧牲層110可以是氮化矽層。
在圖13中所示的方法500的步驟504中，在交替的電介質堆疊層106中形成具有各種深度的多個接觸孔。可以透過過程形成具有各種深度的接觸孔。在圖14中介紹形成具有各種深度的接觸孔的方法600。如圖14和圖2所示，可以進行方法600的步驟602，以在交替的電介質堆疊層106上形成具有多個開口114a的第一硬遮罩114。可以在交替的電介質堆疊層106上從接觸區域R1的第一邊界R11朝向接觸區域R1的第二邊界R12佈置多個開口114a。開口114a用於限定接觸孔的預定位置和形狀。作為示例，交替的電介質堆疊層106具有N+1層電介質層108和N層犧牲層110，並且可以在接觸區域R1中形成N個開口114a。形成開口114的製程可以包括首先覆蓋地形成第一硬遮罩114，然後圖案化第一硬遮罩114以形成開口114a。可以透過微影蝕刻製程（PEP）進行對第一硬遮罩114的圖案化製程，並且可以在進行PEP之前在第一硬遮罩114上形成光阻層。
如圖14所示，在步驟604中，在第一硬遮罩114上形成第一光阻層116。第一光阻層116覆蓋第一硬遮罩114和開口114a。然後，執行步驟606以圖案化第一光阻層116以暴露出第一硬遮罩114的一部分以及第一硬遮罩114的開口114a中的至少一個。如圖3所示，被圖案化的第一光阻層116’具有圖案116a，並且示出了由被圖案化的第一光阻層116’暴露出的第一硬遮罩114的暴露部分118。例如，最靠近接觸區域R1的第二邊界R12的第N個開口114a由被圖案化的第一光阻層116’暴露出來，而第一硬遮罩114的第一個開口114a到第N-1個開口114a仍然由被圖案化的第一光阻層116’覆蓋。
然後，執行步驟608，以透過將被圖案化的第一光阻層116’和第一硬遮罩114的暴露部分118作為蝕刻遮罩，對交替的電介質堆疊層106進行選擇性蝕刻處理E1。蝕刻處理E1具有電介質層108相對於犧牲層110的高蝕刻選擇比，從而可以將位於頂部電介質層108下方的犧牲層110作為蝕刻停止層。換言之，進行蝕刻處理E1以蝕刻由第一硬遮罩114的第N個開口114a暴露出的頂部電介質層108，直到暴露出頂部犧牲層110。蝕刻處理E1可以是任何適當的濕式蝕刻或乾式蝕刻處理。如圖3所示，在頂部電介質層108中形成具有小深度的接觸孔1201。
順序地，可以透過修整被圖案化的第一光阻層116’並透過第一硬遮罩114的開口114a蝕刻多個電介質層108和犧牲層110來執行圖14中的步驟610，其中進行多個修整蝕刻循環以形成具有各種深度的多個接觸孔。修整蝕刻循環包括修整被圖案化的第一光阻層以加寬第一硬遮罩的暴露部分並暴露出第一硬遮罩的另外的開口；透過將經修整的第一光阻層和第一硬遮罩的加寬的暴露部分作為蝕刻遮罩，對交替的電介質堆疊層進行交替的高選擇性蝕刻處理；並且重複多個修整蝕刻循環，直到暴露出底部犧牲層為止，所述修整蝕刻循環包括修整被圖案化的第一光阻層並對交替的電介質堆疊層進行交替的高選擇性蝕刻處理。詳細而言，如圖4所示，修整圖3中所示的被圖案化的第一光阻層116’並且進一步去除被圖案化的第一光阻層116’的一部分。換言之，減小被圖案化的第一光阻層116’的尺寸以形成具有圖案116b的經修整的第一光阻層116”，以暴露出第一硬遮罩114的另外的開口114a和第一硬遮罩114的進一步的暴露部分119，以及交替的電介質堆疊層106。然後，透過將經修整的第一光阻層116”和第一硬遮罩114的暴露部分119作為蝕刻遮罩，對交替的電介質堆疊層106進行交替的高選擇性蝕刻處理E2。在進行交替的高選擇性蝕刻處理E2期間，去除由第N個開口114a暴露出的頂部犧牲層110的一部分以暴露出第二頂部電介質層108，並然後去除由第N個開口114a暴露出的第二頂部電介質層108的一部分和由第N-1個開口114a暴露出的頂部電介質層108的一部分，由此形成接觸孔1201’和接觸孔1202，其中接觸孔1201’穿透交替的電介質堆疊層106的前三個頂層，並且接觸孔1202穿透交替的電介質堆疊層106的第一頂層。換言之，接觸孔1201’的深度大於接觸孔1202的深度。交替的高選擇性蝕刻處理E2是指在蝕刻處理的前一時段中對犧牲層110相對於電介質層108具有高選擇性，並且在蝕刻處理的後一時段中對電介質層108相對於犧牲層110具有高選擇性。換言之，交替的高選擇性蝕刻處理E2可以包括兩步蝕刻處理。第一步蝕刻處理去除犧牲層110的由第一硬遮罩114和經修整的第一光阻層116”暴露出的暴露部分，並且可以在下一個下層（例如，第二電介質層108）上停止。於是將第一硬遮罩114中的圖案轉移到已經被蝕刻的層（例如，頂部犧牲層110）。然後，第二步蝕刻處理可以透過由經修整的第一光阻層116”暴露出的開口114a去除暴露出的下一個下層（例如，第二電介質層108）和暴露出的頂部電介質層108。第二步蝕刻處理可以在下一個下層（例如，分別為第二犧牲層110和頂部犧牲層110）上停止。交替的高選擇性蝕刻處理E2可以是任何適當的乾式/濕式蝕刻處理，例如反應離子蝕刻（RIE）處理，但不限於此。修整蝕刻循環包括修整被圖案化的第一光阻層116’並對交替的電介質堆疊層106進行交替的高選擇性蝕刻處理，如上所述。
如圖5所示，重複多個修整蝕刻循環直到暴露出底部犧牲層110為止。例如，可以進一步修整經修整的第一光阻層116”以減小其尺寸並且暴露出第一硬遮罩114的另外的部分和另外的開口114a（例如，第N-1個開口114a），並且進行交替的高選擇性蝕刻處理E3，以形成接觸孔1201”、1202’、1203。在本實施例中，接觸孔1201”穿透交替的電介質堆疊層106的第一至第五頂層，接觸孔1202’穿透交替的電介質堆疊層106的第一至第三頂層，並且接觸孔1203穿透交替的電介質堆疊層106的頂層。換言之，遠離核心陣列區域R2的接觸孔比更靠近核心陣列區域R2的接觸孔穿透交替的電介質堆疊層106中的更多層，並且由具有各種深度的多個接觸孔穿透的多個電介質層108的數量從接觸區域R1的第一邊界R11朝向接觸區域R1的第二邊界R12逐漸增加。如上所述，重複修整蝕刻循環直到底部犧牲層110由接觸孔1201”暴露出來為止，由此形成具有各種深度的多個接觸孔。接觸孔（例如1201”、1202’、1203）的深度從接觸區域R1的第一邊界R11朝向接觸區域R1的第二邊界R12逐漸增加。換言之，由接觸孔（例如1201”、1202’、1203）穿透的電介質層108和犧牲層110的數量從接觸區域R1的第一邊界R11朝向接觸區域R1的第二邊界R12逐漸增加。因此，在交替的電介質堆疊層106中形成具有各種深度的接觸孔1201”、1202’、1203，其在交替的電介質堆疊層106中垂直延伸。
參照圖13和圖6，在方法500的步驟506中，形成犧牲填充層130以填充接觸孔1201”、1202’、1203。可以透過化學氣相沉積（CVD）製程、物理氣相沉積（PVD）製程或任何適當的製程形成犧牲填充層130。犧牲填充層130可以由電介質材料構成。在一些實施例中，犧牲填充層130可以包括與犧牲層110相同或相似的材料。在本實施例中，犧牲填充層130作為示例包括氮化物材料。在以下形成製程中，可以將犧牲填充層130的一部分視為第二硬遮罩。
參照圖13，在方法500的步驟508中，形成在接觸區域中穿透交替的電介質堆疊層到襯底的多個虛設通道孔。在一些實施例中，還可以與虛設通道孔同時在核心陣列區域中形成多個通道孔。在一些其他實施例中，通道孔可以與虛設通道孔分開形成。圖7和圖8示出了虛設通道孔以及通道孔的形成過程，作為示例。如圖7所示，在犧牲填充層130上形成用於限定虛設通道孔的位置的圖案化層138。圖案化層138可以具有三層結構，其包括在犧牲填充層130上從底部到頂部的第三硬遮罩132、抗反射塗層（ARC）層134和第二光阻層136。作為示例，第三硬遮罩132可以包括無定形碳，ARC層134可以包括氮氧化矽（SiON），並且第二光阻層136可以包括任何適當的微影膠材料，例如有機材料，但不限於此。可以首先透過微影製程對第二光阻層136進行圖案化以形成多個開口136a、136b。開口136a對應於虛設通道孔的預定位置，其可以位於接觸區域R1中並且可選地位於核心陣列區域R2中。開口136b對應于通道孔的預定位置，其可以位於核心陣列區域R2中。開口136a的尺寸可以大於開口138b的尺寸，但不限於此。然後，透過將第二光阻層136作為遮罩層來對ARC層134、第三硬遮罩132和犧牲填充層130進行圖案化。因此，開口140、142形成在圖案化層138的三層結構中和犧牲填充層130中，其中開口140對應於開口136a，並且開口142對應於開口136b。然後，透過將被圖案化的犧牲填充層130作為第二硬遮罩，可以將犧牲填充層130的圖案進一步轉移到第一硬遮罩114。順序地，如圖8所示，去除圖案化層138（或者在一些實施例中可以保留），並且透過將被圖案化的犧牲填充層130或第一硬遮罩114作為蝕刻遮罩對交替的電介質堆疊層106進行進一步的蝕刻處理以去除由開口140、142暴露出的電介質層108和犧牲層110的部分，直到暴露出襯底100為止，從而在接觸區域R1和核心陣列區域R2中形成虛設通道孔144並在核心陣列區域R2中形成通道孔146。蝕刻處理可以是任何適當的乾式/濕式蝕刻處理，例如反應離子蝕刻（RIE）處理，但不限於此。虛設通道孔144和通道孔146鑿入到襯底110的頂部部分（例如，第二類型摻雜區域104）中，並且虛設通道孔144和通道孔146的底部低於襯底100的頂表面100a。在本實施例中，一些虛設通道孔144設置在兩個相鄰的接觸孔（例如，接觸孔1201”、1202’、1203）之間。在一些實施例中，當形成虛設通道孔144時，保留犧牲填充層130在第一硬遮罩114上方的部分。在一些實施例中，當形成虛設通道孔144時，去除犧牲填充層130在第一硬遮罩114上方的部分。
參照圖9，在步驟510中，將電介質材料148填充到虛設通道孔144中以在虛設通道孔144中形成支撐物150。電介質材料148包括與犧牲填充層130和犧牲層110不同的材料。在本實施例中，電介質材料148可以是氧化物材料，但不限於此。通道孔146填充有複合層以形成記憶體串152，例如NAND串。每個記憶體串152可以具有圓柱形狀（例如，柱形）。在一些實施例中，一個記憶體串152的複合層可以包括依次從柱的中心朝向外表面徑向佈置的通道層、隧穿層、儲存層（也被稱為“電荷捕獲層”）和阻隔層。通道層可以包括矽，例如非晶矽、多晶矽或單晶矽。隧穿層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻隔層可以包括氧化矽、氮氧化矽、高介電常數（高k）電介質或其任何組合。在一些實施例中，在通道孔146的中心進一步形成中心電介質層，由通道層圍繞。中心電介質層可以包括氧化物材料或任何適當的層。因此，在一些實施例中，記憶體串152可以具有從通道孔146的外側到中心的ONOPO（氧化物-氮化物-氧化物-多晶矽-氧化物）的複合層結構。在一些實施例中，在形成記憶體串152之前，可以在每個通道孔146的底部形成外延層以用作記憶體串152的源極線選擇器（SLS）。本文中所使用的源極線選擇器也可以被稱為“下選擇器”或“底部選擇器”。在形成記憶體串152之後，可以進行CMP處理以去除犧牲填充層130在第一硬遮罩114上方的部分，其中第一硬遮罩114可以作為拋光停止層。
參照圖10，可以去除記憶體串結構的頂部部分以在每個通道孔146的頂側中形成凹陷。例如，可以透過濕法蝕刻處理來進行記憶體串結構的頂部部分的去除，但不限於此。然後，可以在凹陷中形成導電材料，從而形成通道插塞154。導電材料可以包括摻雜或未摻雜的多晶矽或任何適當的材料。然後，去除第一硬遮罩114。例如，可以進行濕法蝕刻處理或CMP處理以去除第一硬遮罩114。
參照圖11，可以透過蝕刻交替的電介質堆疊層106在核心陣列區域R2中的部分來形成閘縫隙（GLS）160。然後，可以在GLS 160中形成GLS結構158。在一些實施例中，可以在GLS 160中形成電介質層（例如氧化矽、氮化矽或其任何組合），並然後可以用導電和/或半導體材料（例如鎢（W）、鈷（Co）、多晶矽或其任何組合）填充GLS 160，從而形成GLS結構158，用於電控制陣列共用源極（ACS）。
然後，執行方法500的步驟512以用導電層168、164（繪示於圖12中）替換犧牲層110和犧牲填充層130，從而形成3D記憶體裝置200的多個閘極線和接觸元件。具體而言，如圖11所示，導體層168、164替換犧牲層110和犧牲填充層130的方法包括首先去除犧牲層110和犧牲填充層130以在接觸孔1201”、1202’、1203中在相鄰的電介質層108與支撐物150之間形成多個間隙156。間隙156在頂部電介質層108中具有多個頂部開口。可以透過對犧牲層110和犧牲填充層130相對於電介質層108的選擇性濕式/乾式蝕刻來進行犧牲層110和犧牲填充層130的去除。然後，參照圖12，導電材料可以透過間隙156的頂部開口向下填充到相鄰的電介質層110與支撐物150之間的間隙156中，由此形成多個導電層168、164。導電層168、164可以包括導電材料，包括但不限於W、Co、Cu、Al、摻雜矽、多晶矽、矽化物或其任何組合。導電層168、164可以透過薄膜沉積製程（例如CVD、ALD、任何其他適當的製程、或其任何組合）來填充。在填充導電層168、164之後，在相鄰的電介質層108之間的間隙156中形成沿襯底100的表面100a橫向延伸的多條字元線（例如字元線W1、W2、W3）。每條字元線W1、W2、W3在垂直於襯底100的表面100a的垂直方向上夾在兩個相鄰的電介質層108之間。因此，每個導電層168和相鄰的電介質層108形成導體/電介質對170，並且垂直堆疊在襯底100上的導體/電介質對170形成交替的導體/電介質堆疊層172。另外，填充在接觸孔1201”、1202’、1203中的導電層164分別形成具有各種高度的多個接觸元件CT3、CT2、CT1，所述高度對應于接觸孔1201”、1202’、1203的深度。因此，3D記憶體裝置200的字元線W1、W2、W3和接觸元件CT1、CT2、CT3同時形成。接觸元件CT1、CT2、CT3可以用於將字元線W1、W2、W3從核心陣列區域R2向外電連接。接觸元件CT3、CT2、CT1的高度從接觸區域R1的第一邊界R11到第二邊界R12逐漸增加。因此，由接觸元件CT3、CT2、CT1連接的字元線W1、W2、W3的數量從接觸區域R1的第一邊界R11到第二邊界R12逐漸增加。詳細而言，接觸元件CT1連接到單一條字元線，即頂部的第一字元線W1；接觸元件CT2連接到頂部的第一和第二字元線W1、W2；並且接觸元件CT3連接到三條字元線W1、W2、W3。在本實施例中，由接觸元件（NCTn ）連接的字元線的數量可以由下式表示：
Figure 02_image001
。
在該設計中，字元線可以透過接觸元件向外電連接，並且所公開的結構可以提供字元線電阻/連接的快速讀取的功能。
另外，在形成導電層168、164之前，可以在間隙156的表面上形成高k層、黏合層和/或阻擋層。在圖12中，繪示出了高介電常數層（high-k layer，以下簡稱高k層）162以用於說明。高k層162（或黏合層/阻擋層）位於導電層168、164與電介質層108和支撐物150之間，並且可以透過ALD製程、熱生長製程或任何適當的製程形成。高k層可以包括例如Al2 O3 、HfO2 或Ta2 O5 ，並且黏合層或阻擋層可以包括例如Ti/TiN/TaN，但不限於此。在一些實施例中，可以在形成導電層168、164之前形成GLS結構158。在一些實施例中，可以在用導電層168、164替換犧牲層110和犧牲填充層130之後形成GLS結構158，這意味著可以在形成字元線W1、W2、W3和接觸元件CT1、CT2、CT3之後形成GLS結構158。在形成導電層168、164（字元線和接觸元件）之後形成GLS結構158的實施例中，形成製程包括：連續地形成GLS 160，去除犧牲填充層130和犧牲層110以形成間隙156，在間隙156中填充高k/黏合/阻擋材料和導電材料以形成字元線和接觸元件，在GLS 160中沉積間隙壁（例如氧化物），以及將導電材料（例如多晶矽或W）填充到GLS 160中以形成GLS結構158的ACS。在這種情況下，高k/黏合/阻擋材料和導電材料可以橫向透過GLS 160填充在間隙156中，以形成字元線和接觸元件。
在一些實施例中，如圖12所示，公開了3D記憶體裝置（例如，3D記憶體裝置200）的結構。3D記憶體裝置包括具有接觸區域和核心陣列區域的襯底（例如，襯底100），設置在襯底100上的交替的導體/電介質堆疊層（例如，交替的導體/電介質堆疊層170），在核心陣列區域中穿透交替的導體/電介質堆疊層的多個記憶體串（例如，記憶體串152），以及具有各種高度的在交替的導體/電介質堆疊層中和接觸區域中垂直延伸的多個接觸元件（例如，接觸元件CT1、CT2、CT3）。交替的導體/電介質堆疊層170包括從核心陣列區域橫向延伸到接觸區域的多條字元線（例如，字元線W1、W2、W3）。電連接到接觸元件中的一個接觸元件的字元線的數量與電連接到接觸元件中的另一個接觸元件的字元線的數量不同。具有各種高度的接觸元件在交替的導體/電介質堆疊層中和接觸區域中垂直延伸以穿過多條字元線中的一條或多條。接觸元件中的每一個接觸元件電連接到由接觸元件穿過的多條字元線中的一條或多條。
在一些實施例中，多條字元線在接觸區域中具有實質上相同的長度。字元線的長度可以指字元線沿橫向方向從接觸區域靠近核心陣列區域的第一邊界到接觸區域遠離核心陣列區域的第二邊界的尺寸。
在一些實施例中，電連接接觸元件的字元線的數量從接觸區域靠近核心陣列區域的第一邊界朝向接觸區域遠離核心陣列區域的第二邊界逐漸增加。
在一些實施例中，接觸孔的高度從接觸區域靠近核心陣列區域的第一邊界朝向接觸區域遠離核心陣列區域的第二邊界逐漸增加。
在一些實施例中，接觸元件和字元線由相同的導電材料構成。
根據本公開，可以在接觸區域中形成具有各種深度的接觸孔，用於電連接各種數量的字元線。因此，不需要由交替的導體/電介質堆疊層製造傳統的階梯結構以向外電連接字元線。因此，可以透過更簡單的過程來代替傳統階梯結構的複雜形成過程，這可以帶來節約成本和更高的生產量的優點，並且可以解決在形成傳統階梯結構的過程中符合臨界尺寸（CD）以及相對于接觸孔與階梯對準的問題。在另一方面，可以避免在傳統的階梯形成中發生的欠蝕刻、過蝕刻和/或未對準的缺陷。本公開的接觸孔的形成可以提供自對準效果，由此可以設計更小的接點間隔並且可以減小總的接觸區域。另外，可以同時形成字元線和接觸元件以節省製程成本。
以上對具體實施例的描述將充分地揭示本公開的一般性質，以使得其他人可以透過應用本領域技術內的知識容易地修改和/或適應這些具體實施例的各種應用，無需過度實驗，且不脫離本公開的一般概念。因此，基於本文給出的教導和指導，這樣的適應和修改旨在處於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
以上已經借助於功能構建塊描述了本公開的實施例，所述功能構建塊示出了特定功能及其關係的實施方式。為了便於描述，在本文中任意限定了這些功能構建塊的邊界。只要適當地進行特定功能及其關係，就可以限定替換的邊界。
發明內容和摘要部分可以闡述由發明人設想的本公開的一個或多個但不是全部的示例性實施例，並且因此不旨在以任何方式限制本公開和所附請求項。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:襯底100a:表面102:第一類型摻雜區域104:第二類型摻雜區域106:交替的電介質堆疊層108:電介質層110:犧牲層112:電介質/犧牲層對114:第一硬遮罩114a:開口116、116’、116”:第一光阻層116a、116b:圖案118、119:暴露部分1201、1201’、1201”、1202、1202’、1203:接觸孔130:犧牲填充層132:第三硬遮罩134:抗反射塗層136:第二光阻層136a、136b、140、142:開口138:圖案化層144:虛設通道孔146:通道孔148:電介質材料150:支撐物152:記憶體串154:通道插塞156:間隙158:GLS結構160:閘縫隙162:高k層164、168:導電層170:導體/電介質對172:導體/電介質堆疊層200:3D記憶體裝置500、600:方法502～512、602～610:步驟CT1、CT2、CT3:接觸元件E1、E2、E3:蝕刻處理R1:接觸區域R11:第一邊界R12:第二邊界R2:核心陣列區域W1、W2、W3:字元線
圖1至圖12繪示出根據本公開的一些實施例的用於形成3D記憶體裝置的製造製程的示意性截面圖。 圖13繪示出了根據本公開的一些實施例的用於形成3D記憶體裝置的方法的流程圖。 圖14繪示出了根據本公開的一些實施例的用於形成具有各種深度的多個接觸孔的方法的流程圖。
100:襯底
100a:表面
102:第一類型摻雜區域
104:第二類型摻雜區域
108:電介質層
1201”、1202’、1203:接觸孔
146:通道孔
148:電介質材料
150:支撐物
152:記憶體串
154:通道插塞
158:GLS結構
160:閘縫隙
162:高k層
164、168:導電層
170:導體/電介質對
172:導體/電介質堆疊層
200:3D記憶體裝置
CT1、CT2、CT3:接觸元件
R1:接觸區域
R11:第一邊界
R12:第二邊界
R2:核心陣列區域
W1、W2、W3:字元線

Claims (26)

  1. 一種用於形成3D記憶體裝置的方法，包括： 在襯底上的接觸區域中形成交替的電介質堆疊層，所述交替的電介質堆疊層包括在垂直於所述襯底表面的垂直方向上交替堆疊的多個電介質層和多個犧牲層； 形成具有各種深度的在所述交替的電介質堆疊層中垂直延伸的多個接觸孔，所述多個接觸孔的深度從所述接觸區域的第一邊界朝向所述接觸區域的第二邊界逐漸增加； 形成犧牲填充層以填充所述接觸孔； 形成在所述接觸區域中穿透所述交替的電介質堆疊層的多個虛設通道孔； 用電介質材料填充所述虛設通道孔以形成支撐物；以及 用導電層替換所述犧牲層和所述犧牲填充層，從而形成多條閘極線和多個接觸元件。
  2. 根據請求項1所述的用於形成3D記憶體裝置的方法，其中，形成具有各種深度的多個接觸孔包括： 在所述交替的電介質堆疊層上形成硬遮罩，所述硬遮罩具有從所述接觸區域的所述第一邊界朝向所述接觸區域的所述第二邊界佈置的多個開口； 在所述硬遮罩上形成光阻層； 圖案化所述光阻層以暴露所述硬遮罩的一部分和所述硬遮罩的所述開口中的一個開口； 透過將所述光阻層和所述硬遮罩的暴露部分作為蝕刻遮罩，對所述交替的電介質堆疊層進行選擇性蝕刻處理；以及 透過修整所述光阻層並透過所述硬遮罩的所述開口蝕刻所述多個電介質層和犧牲層來進行多個修整蝕刻循環。
  3. 根據請求項2所述的用於形成3D記憶體裝置的方法，其中，進行所述多個修整蝕刻循環包括： 修整所述光阻層以加寬所述硬遮罩的暴露部分並暴露所述硬遮罩的另外的開口； 透過將經修整的光阻層和所述硬遮罩的所述暴露部分作為蝕刻遮罩，對所述交替的電介質堆疊層進行交替的高選擇性蝕刻處理；以及 重複所述多個修整蝕刻循環，直到暴露出所述多個犧牲層中的底部犧牲層為止，所述修整蝕刻循環包括修整所述光阻層並對所述交替的電介質堆疊層進行所述交替的高選擇性蝕刻處理。
  4. 根據請求項2所述的用於形成3D記憶體裝置的方法，其中，所述交替的電介質堆疊層包括N+1層的所述電介質層以及N層的所述犧牲層，並且所述硬遮罩具有N個開口。
  5. 根據請求項1所述的用於形成3D記憶體裝置的方法，其中，由具有各種深度的所述多個接觸孔穿透的所述多個電介質層的數量從所述接觸區域的所述第一邊界朝向所述接觸區域的所述第二邊界逐漸增加。
  6. 根據請求項1所述的用於形成3D記憶體裝置的方法，其中，當形成所述多個接觸孔時，所述多個電介質層和所述多個犧牲層沿著從所述接觸區域的所述第一邊界朝向所述接觸區域的所述第二邊界的橫向方向具有相同的長度。
  7. 根據請求項1所述的用於形成3D記憶體裝置的方法，其中，用所述導電層替換所述犧牲層和所述犧牲填充層包括： 去除所述犧牲層和所述犧牲填充層以在所述多個電介質層與所述支撐物之間形成多個間隙，其中，所述多個間隙具有多個頂部開口；以及 透過所述多個頂部開口向下將導電材料填充到所述多個間隙中。
  8. 根據請求項7所述的用於形成3D記憶體裝置的方法，還包括在將所述導電材料填充到所述多個間隙中之前，先在所述多個間隙的表面上形成高K層、黏合層或阻擋層。
  9. 根據請求項1所述的用於形成3D記憶體裝置的方法，其中，用所述導電層替換所述犧牲層和所述犧牲填充層包括： 在所述核心陣列區域中形成閘縫隙，其中，所述閘縫隙穿過所述交替的電介質堆疊層垂直延伸到所述襯底； 去除所述犧牲層和所述犧牲填充層，以在所述多個電介質層與所述支撐物之間形成多個間隙；以及 透過所述閘縫隙將導電材料橫向填充到所述多個間隙中。
  10. 根據請求項1所述的用於形成3D記憶體裝置的方法，其中，所述多個虛設通道孔中的一個設置在所述多個接觸孔中的彼此相鄰的兩個接觸孔之間。
  11. 根據請求項1所述的用於形成3D記憶體裝置的方法，其中，所述多個虛設通道孔中的每一個的底部部分低於所述襯底的所述表面。
  12. 根據請求項1所述的用於形成3D記憶體裝置的方法，還包括在形成所述犧牲填充層之後，在所述襯底的核心陣列區域中形成穿透所述交替的電介質堆疊層的多個通道孔。
  13. 根據請求項12所述的用於形成3D記憶體裝置的方法，其中，所述多個通道孔和所述多個虛設通道孔同時形成。
  14. 根據請求項12所述的用於形成3D記憶體裝置的方法，其中，在所述多個通道孔中的每一個通道孔中形成記憶體串。
  15. 根據請求項12所述的用於形成3D記憶體裝置的方法，其中，在所述核心陣列區域中形成閘縫隙結構。
  16. 根據請求項1所述的用於形成3D記憶體裝置的方法，其中，所述襯底包括第一類型深井以及所述第一類型深井上的第二類型井。
  17. 一種3D記憶體裝置，包括： 具有接觸區域和核心陣列區域的襯底； 設置在所述襯底上的交替的導體/電介質堆疊層，所述交替的導體/電介質堆疊層包括從所述核心陣列區域橫向延伸到所述接觸區域的多條字元線； 在所述核心陣列區域中穿透所述交替的導體/電介質堆疊層的多個記憶體串； 具有各種高度的在所述交替的導體/電介質堆疊層中和所述接觸區域中垂直延伸的多個接觸元件， 其中，電連接到所述多個接觸元件中的一個接觸元件的所述字元線的數量不同於電連接到所述多個接觸元件中的另一個接觸元件的所述字元線的數量。
  18. 根據請求項17所述的3D記憶體裝置，其中，所述多條字元線在所述接觸區域中具有相同的長度。
  19. 根據請求項17所述的3D記憶體裝置，其中，電連接到所述多個接觸元件的所述字元線的數量從所述接觸區域靠近所述核心陣列區域的第一邊界朝向所述接觸區域遠離所述核心陣列區域的第二邊界逐漸增加。
  20. 根據請求項17所述的3D記憶體裝置，其中，所述多個接觸孔的高度從所述接觸區域靠近所述核心陣列區域的第一邊界朝向所述接觸區域遠離所述核心陣列區域的第二邊界逐漸增加。
  21. 根據請求項17所述的3D記憶體裝置，其中，所述多個接觸元件和所述多條字元線由相同的導電材料構成。
  22. 一種3D記憶體裝置，包括： 具有接觸區域和核心陣列區域的襯底； 設置在所述襯底上的交替的導體/電介質堆疊層，所述交替的導體/電介質堆疊層包括從所述核心陣列區域橫向延伸到所述接觸區域的多條字元線； 在所述核心陣列區域中穿透所述交替的導體/電介質堆疊層的多個記憶體串； 具有各種高度的在所述交替的導體/電介質堆疊層中和所述接觸區域中垂直延伸以穿過所述多條字元線中的一條或多條的多個接觸元件，其中，所述多個接觸元件中的每一個接觸元件電連接到由所述接觸元件穿過的所述多條字元線中的一條或多條。
  23. 根據請求項22所述的3D記憶體裝置，其中，所述多條字元線在所述接觸區域中具有相同的長度。
  24. 根據請求項22所述的3D記憶體裝置，其中，電連接到所述多個接觸元件的所述字元線的數量從所述接觸區域靠近所述核心陣列區域的第一邊界朝向所述接觸區域遠離所述核心陣列區域的第二邊界逐漸增加。
  25. 根據請求項22所述的3D記憶體裝置，其中，所述多個接觸孔的高度從所述接觸區域靠近所述核心陣列區域的第一邊界朝向所述接觸區域遠離所述核心陣列區域的第二邊界逐漸增加。
  26. 根據請求項22所述的3D記憶體裝置，其中，所述多個接觸元件和所述多條字元線由相同的導電材料構成。
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