CN109417078B - 3d存储器件和用于形成3d存储器件的方法 - Google Patents

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Abstract

一种用于形成3D存储器件的方法包括在衬底上的接触区域中形成交替的电介质堆叠层，形成具有各种深度的在交替的电介质堆叠层中垂直延伸的多个接触孔，形成牺牲填充层以填充接触孔，形成在接触区域中穿透交替的电介质堆叠层的多个虚设沟道孔，用电介质材料填充虚设沟道孔以形成支撑物，以及用导电层替换交替的电介质堆叠层的牺牲层和牺牲填充层，从而形成多条栅极线和多个触点。

Description

3D存储器件和用于形成3D存储器件的方法
技术领域
本公开的实施例涉及三维(3D)存储器件和相关的形成方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本昂贵。因此，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围器件。在传统3D存储器架构中，阶梯形成需要专用的光掩模板和光刻/蚀刻工艺，这显著增加了成本并降低了生产量。另外，阶梯结构中的触点需要在一个或多个掩模蚀刻工艺中形成，以形成渐进形式增加的深度。然而，可能发生由工艺不精确引起的缺陷，例如过蚀刻、欠蚀刻和接触孔的未对准。保持一致的临界尺寸(CD)以及阶梯与触点的对准也是阶梯结构形成中的挑战。
发明内容
在本文中公开了3D存储器件和用于形成3D存储器件的方法的实施例。
公开了一种用于形成三维(3D)存储器件的方法，包括：在衬底上的接触区域中形成交替的电介质堆叠层，其中，交替的电介质堆叠层包括在垂直于衬底的表面的垂直方向上交替堆叠的多个电介质层和多个牺牲层；形成具有各种深度的在交替的电介质堆叠层中垂直延伸的多个接触孔，其中，多个接触孔的深度从接触区域的第一边界朝向接触区域的第二边界逐渐增加；形成牺牲填充层以填充接触孔；形成在接触区域中穿透交替的电介质堆叠层的多个虚设沟道孔；用电介质材料填充虚设沟道孔以形成支撑物；用导电层替换牺牲层和牺牲填充层，从而形成多条栅极线和多个触点。
在一些实施例中，形成具有各种深度的多个接触孔包括：在交替的电介质堆叠层上形成具有多个开口的硬掩模；在硬掩模上形成光刻胶层；图案化光刻胶层以暴露硬掩模的一部分和硬掩模的开口中的一个开口；通过将光刻胶层和硬掩模的暴露部分作为蚀刻掩模，对交替的电介质堆叠层执行选择性蚀刻处理；以及通过修整光刻胶层并通过硬掩模的开口蚀刻多个电介质层和牺牲层来执行多个修整蚀刻循环。
在一些实施例中，执行多个修整蚀刻循环包括：修整光刻胶层以加宽硬掩模的暴露部分并暴露硬掩模的另外的开口；通过将经修整的光刻胶层和硬掩模的暴露部分作为蚀刻掩模，对交替的电介质堆叠层进行交替的高选择性蚀刻处理；以及重复多个修整蚀刻循环，直到暴露出底部牺牲层为止，所述修整蚀刻循环包括修整光刻胶层并对交替的电介质堆叠层执行交替的高选择性蚀刻处理。
在一些实施例中，交替的电介质堆叠层包括N+1层电介质层和N层牺牲层，并且硬掩模具有N个开口。
在一些实施例中，由具有各种深度的多个接触孔穿透的多个电介质层的数量从接触区域的第一边界朝向接触区域的第二边界逐渐增加。
在一些实施例中，当形成多个接触孔时，多个电介质层和多个牺牲层沿着从接触区域的第一边界朝向接触区域的第二边界的横向方向具有相同的长度。
在一些实施例中，用导电层替换牺牲层和牺牲填充层包括：去除牺牲层和牺牲填充层以在多个电介质层与支撑物之间形成多个间隙，其中，多个间隙具有多个顶部开口；以及通过所述多个顶部开口向下将导电材料填充到所述多个间隙中。
在一些实施例中，用于形成3D存储器件的方法还包括在将导电材料填充到多个间隙中之前在多个间隙的表面上形成高K层、粘合层和/或阻挡层。
在一些实施例中，用导电层替换牺牲层和牺牲填充层包括：在核心阵列区域中形成栅缝隙，其中，栅缝隙穿过交替的电介质堆叠层垂直延伸到衬底；去除牺牲层和牺牲填充层，以在多个电介质层与支撑物之间形成多个间隙；横向通过栅缝隙将导电材料填充到多个间隙中。
在一些实施例中，多个虚设沟道孔中的一个设置在多个接触孔中的两个彼此相邻的接触孔之间。
在一些实施例中，多个虚设沟道孔中的每一个的底部部分低于衬底的表面。
在一些实施例中，用于形成3D存储器件的方法还包括在形成牺牲填充层之后形成在衬底的核心阵列区域中穿透交替的电介质堆叠层的多个沟道孔。
在一些实施例中，多个沟道孔和多个虚设沟道孔同时形成。
在一些实施例中，在多个沟道孔中的每一个沟道孔中形成存储器串。
在一些实施例中，在核心阵列区域中进一步形成栅缝隙结构。
在一些实施例中，衬底包括第一类型深阱以及第一类型深阱上的第二类阱。
公开了一种3D存储器件。3D存储器件包括具有接触区域和核心阵列区域的衬底；设置在衬底上的交替的导体/电介质堆叠层，其中，交替的导体/电介质堆叠层包括从核心阵列区域横向延伸到接触区域的多条字线；在核心阵列区域中穿透交替的导体/电介质堆叠层的多个存储器串；以及具有各种高度的在交替的导体/电介质堆叠层中和接触区域中垂直延伸的多个触点，其中，电连接到多个触点中的一个触点的多条字线的数量不同于电连接到多个触点中的另一个触点的多条字线的数量。
公开了一种3D存储器件。3D存储器件包括具有接触区域和核心阵列区域的衬底；设置在衬底上的交替的导体/电介质堆叠层，其中，交替的导体/电介质堆叠层包括从核心阵列区域横向延伸到接触区域的多条字线；在核心阵列区域中穿透交替的导体/电介质堆叠层的多个存储器串；以及具有各种高度的在交替的导体/电介质堆叠层中和接触区域中垂直延伸以穿过多条字线中的一条或多条的多个触点，其中，多个触点中的每一个触点电连接到由触点穿过的多条字线中的一条或多条。
在一些实施例中，多条字线在接触区域中具有相同的长度。
在一些实施例中，电连接到多个触点的多条字线的数量从接触区域靠近核心阵列区域的第一边界朝向接触区域远离核心阵列区域的第二边界逐渐增加。
在一些实施例中，多个接触孔的高度从接触区域靠近核心阵列区域的第一边界朝向接触区域远离核心阵列区域的第二边界逐渐增加。
在一些实施例中，多个触点和多条字线由相同的导电材料构成。
在阅读了在各个附图中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的对于本领域普通技术人员而言无疑将变得显而易见。
附图说明
图1至图12是示出根据本公开的一些实施例的用于形成3D存储器件的制造工艺的示意性截面图。
图13示出了根据本公开的一些实施例的用于形成3D存储器件的方法的流程图。
图14示出了根据本公开的一些实施例的用于形成具有各种深度的多个接触孔的方法的流程图。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解的是，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员而言显而易见的是，本公开也可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如在本文中所使用的术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“某一”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解的是，本公开中的“在...上”、“在...之上”和“在...上方”的含义应以最宽泛的方式来解释，从而“在......上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在......之上”或“在......上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文中使用诸如“在...之下”、“在...下方”、“下”、“在...之上”、“上”等的空间相对术语来描述如附图所示的一个元件或特征与另一个(另一些)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文中使用的空间相关描述词。
如在本文中所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如在本文中所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或过孔)以及一个或多个电介质层。
如在本文中所使用的，术语“标称/标称地”和“实质/实质上”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如在本文中所使用的，术语“约”表示可以基于与所涉及的半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如在本文中所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND串)从而存储器串相对于衬底在垂直方向上延伸的半导体器件。如在本文中所使用的，术语“垂直/垂直地”表示标称垂直于衬底的横向表面。
在本公开中，术语“水平/水平地”表示标称平行于衬底的横向表面。
3D NAND存储器件操作可以包括读取、编程和擦除。在这些操作期间在字线处频繁施加偏置电压可能干扰电荷捕获层中的电荷捕获，这进而引起干扰误差并降低存储器件的可靠性。
3D NAND存储单元可以结合隧道场效应晶体管(TFET)以在3D NAND存储器件操作(例如，读取、编程和擦除)期间提供改进的阈值电压稳定性。
在一些3D存储器件中，源选择栅控制形成在3D存储器件的衬底中的掺杂的硅沟道的导通/截止状态。源选择栅的操作速度取决于硅沟道的电导，这受到限制，因为硅是半导体材料。此外，由于整个存储单元块可以共享单个源选择栅，因此驱动存储块的阵列公源级的负载对于外围器件可能是具有挑战性的。
根据本公开的各种实施例提供了一种3D存储器件，其具有源导体层以代替其他3D存储器件所使用的衬底中的硅沟道。通过用形成本文中所公开的源导体层的导电材料(例如，金属、金属合金和/或金属硅化物)代替硅，可以降低3D存储器件的源极侧的电阻(例如，在公共源触点与NAND串之间)，从而提高器件操作速度。在一些实施例中，用于源选择栅的擦除操作的传导机制可以变为由栅引起的漏极泄漏(GIDL)驱动。
此外，与硅衬底相比，本文中所公开的源导体层可以更容易地被图案化为任何适当的布局(例如，具有不同的隔离区域)，用于根据需要驱动单个存储块、多个存储块或存储块的一部分，这可以增强外围器件对存储器阵列的驱动能力。由于其导电性质，本文中所公开的源导体层可以被图案化并用作互连层(例如，BEOL互连的一部分)。
参照图1至图14，图1至图12示出了根据本公开的一些实施例的用于形成3D存储器件的制造工艺，图13示出了根据本公开的一些实施例的用于形成3D存储器件的方法的流程图，以及图14示出了根据本公开的一些实施例的用于形成具有各种深度的多个接触孔的方法的流程图。参照图13，用于形成3D存储器件的方法500包括步骤502，其中在衬底上的接触区域中形成交替的电介质堆叠层。如图1所示，提供衬底100。衬底100可以是具有任何适当材料和/或结构的任何适当的半导体衬底，例如单晶硅单层衬底、多晶体硅(多晶硅)单层衬底、多晶硅和金属多层衬底、锗衬底、硅锗(SiGe)衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、碳化硅(SiC)衬底、硅和硅锗(Si/SiGe)多层衬底、绝缘体上的硅和锗(SGOI)多层衬底等。在下面的描述中，衬底100作为示例是单晶硅衬底。衬底100具有顶部横向表面100a。
在一些实施例中，接触区域R1和核心阵列区域R2可以集成在衬底100上。核心阵列区域R2可以用于形成3D存储器件(例如3D NAND器件)的存储单元。接触区域R1可以用于形成用于向外电连接存储单元的触点。在一些实施例中，还可以在衬底100上形成外围区域，其可以用于形成与3D NAND器件的操作相关的一个或多个外围电路。外围电路可以包括例如一个或多个互补金属氧化物半导体(CMOS)器件。
在该实施例中，第一类型掺杂区域102和第二类型掺杂区域104设置在衬底100的表面100a上。第二类型掺杂区域104设置在第一类型掺杂区域102上方。第一类型掺杂区域102具有与第二类型掺杂区域104相反的导电极性类型。第一类型掺杂区域102可以是深阱，例如深N型阱，并且第二类型掺杂区域104可以是高压P型阱(HVPW)，但不限于此。
根据该实施例，交替的电介质堆叠层106形成在衬底100上的接触区域R1中。交替的电介质堆叠层106也可以形成在衬底100上的核心阵列区域R2中。交替的电介质堆叠层106包括沿垂直于衬底100的表面100a并垂直于衬底100的横向延伸方向的垂直方向交替堆叠在衬底100上的多个电介质层108和多个牺牲层110。交替堆叠的电介质层108和牺牲层110形成垂直堆叠在衬底100上的多个电介质/牺牲层对112。牺牲层110可以被两个相邻的电介质层108夹在中间，反之亦然。换言之，除了给定的交替电介质/牺牲堆叠层的顶层和底层之外，每个其他电介质层108可以被两个相邻的牺牲层110夹在中间，并且每个其他牺牲层110可以被两个相邻的电介质层108夹在中间。多个电介质层108和多个牺牲层110在与衬底100的表面100a平行的横向方向上延伸。另外，电介质层108和牺牲层110可以在接触区域R1中沿着从靠近核心阵列区域R2的第一边界R11到远离核心阵列区域R2的第二边界R12的水平(横向)方向具有相同的长度。
交替的电介质堆叠层106可以包括任何适当层数的电介质层108和牺牲层110。在一些实施例中，交替的电介质堆叠层106中的电介质层108和牺牲层110的总层数等于或大于64。亦即，电介质/牺牲层对112的数量可以等于或大于32。为了简化图，在图中示出了四层电介质层108和三层牺牲层110用于说明，其并非旨在限制本公开。在一些实施例中，交替的电介质堆叠层106可以包括更多层的电介质层108和牺牲层110。在一些实施例中，交替的电介质堆叠层106包括具有与电介质/牺牲层对112不同的材料和/或厚度的更多电介质层或更多牺牲层。
交替的电介质堆叠层106可以通过一种或多种薄膜沉积工艺形成，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，电介质层108可以各自具有相同的厚度或具有不同的厚度。例如，每个电介质层108的厚度可以在10nm至100nm的范围内，优选为约30nm。类似地，牺牲层110可以各自具有相同的厚度或具有不同的厚度。例如，每个牺牲层的厚度可以在10nm至100nm的范围内，优选为约35nm。在一些实施例中，交替的电介质堆叠层106的顶部电介质层108和底部电介质层108的厚度可以大于交替的电介质堆叠层106中的其他层的厚度，但不限于此。在一些实施例中，顶部电介质层108可以用作顶部选择栅(即，漏选择栅)的隔离层，而底部电介质层106可以用作底部选择栅(即，源选择栅)的隔离层。
在一些实施例中，电介质层108可以是氧化物层，并且牺牲层110可以是氮化物层，但不限于此。应注意，在本公开中，电介质层108和/或牺牲层110可以包括任何适当的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括硅化物，并且氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂的硅、硅化物或其任何组合。在一些实施例中，电介质层108可以是氧化硅层，并且牺牲层110可以是氮化硅层。
在图13中所示的方法500的步骤504中，在交替的电介质堆叠层106中形成具有各种深度的多个接触孔。可以通过过程形成具有各种深度的接触孔。在图14中介绍形成具有各种深度的接触孔的方法600。如图14和图2所示，可以进行方法600的步骤602，以在交替的电介质堆叠层106上形成具有多个开口114a的第一硬掩模114。可以在交替的电介质堆叠层106上从接触区域R1的第一边界R11朝向接触区域R1的第二边界R12布置多个开口114a。开口114a用于限定接触孔的预定位置和形状。作为示例，交替的电介质堆叠层106具有N+1层电介质层108和N层牺牲层110，并且可以在接触区域R1中形成N个开口114a。形成开口114的工艺可以包括首先覆盖地形成第一硬掩模层114，然后图案化第一硬掩模层114以形成开口114a。可以通过光刻蚀刻工艺(PEP)执行对第一硬掩模层114的图案化工艺，并且可以在执行PEP之前在第一硬掩模层114上形成光刻胶层。
如图14所示，在步骤604中，在第一硬掩模114上形成第一光刻胶层116。第一光刻胶层116覆盖第一硬掩模114和开口114a。然后，执行步骤606以图案化第一光刻胶层116以暴露出第一硬掩模114的一部分以及第一硬掩模114的开口114a中的至少一个。如图3所示，被图案化的第一光刻胶层116’具有图案116a，并且示出了由被图案化的第一光刻胶层116’暴露出的第一硬掩模114的暴露部分118。例如，最靠近接触区域R1的第二边界R12的第N个开口114a由被图案化的第一光刻胶层116’暴露出来，而第一硬掩模114的第一个开口114a到第(N-1)个开口114a仍然由被图案化的第一光刻胶层116’覆盖。
然后，执行步骤608，以通过将被图案化的第一光刻胶层116’和第一硬掩模114的暴露部分118作为蚀刻掩模，对交替的电介质堆叠层106执行选择性蚀刻处理E1。蚀刻处理E1具有电介质层108相对于牺牲层110的高蚀刻选择比，从而可以将位于顶部电介质层108下方的牺牲层110作为蚀刻停止层。换言之，执行蚀刻处理E1以蚀刻由第一硬掩模114的第N个开口114a暴露出的顶部电介质层108，直到暴露出顶部牺牲层110。蚀刻处理E1可以是任何适当的湿法蚀刻或干法蚀刻处理。如图3所示，在顶部电介质层108中形成具有小深度的接触孔1201。
顺序地，可以通过修整被图案化的第一光刻胶层116’并通过第一硬掩模114的开口114a蚀刻多个电介质层108和牺牲层110来执行图14中的步骤610，其中执行多个修整蚀刻循环以形成具有各种深度的多个接触孔。修整蚀刻循环包括修整被图案化的第一光刻胶层以加宽第一硬掩模的暴露部分并暴露出第一硬掩模的另外的开口；通过将经修整的第一光刻胶层和第一硬掩模的加宽的暴露部分作为蚀刻掩模，对交替的电介质堆叠层进行交替的高选择性蚀刻处理；并且重复多个修整蚀刻循环，直到暴露出底部牺牲层为止，所述修整蚀刻循环包括修整被图案化的第一光刻胶层并对交替的电介质堆叠层执行交替的高选择性蚀刻处理。详细而言，如图4所示，修整图3中所示的被图案化的第一光刻胶层116’并且进一步去除被图案化的第一光刻胶层116’的一部分。换言之，减小被图案化的第一光刻胶层116’的尺寸以形成具有图案116b的经修整的第一光刻胶层116”，以暴露出第一硬掩模114的另外的开口114a和第一硬掩模114的进一步的暴露部分119，以及交替的电介质堆叠层106。然后，通过将经修整的第一光刻胶层116”和第一硬掩模114的暴露部分119作为蚀刻掩模，对交替的电介质堆叠层106执行交替的高选择性蚀刻处理E2。在执行交替的高选择性蚀刻处理E2期间，去除由第N个开口114a暴露出的顶部牺牲层110的一部分以暴露出第二顶部电介质层108，并然后去除由第N个开口114a暴露出的第二顶部电介质层108的一部分和由第(N-1)个开口114a暴露出的顶部电介质层108的一部分，由此形成接触孔1201’和接触孔1202，其中接触孔1201’穿透交替的电介质堆叠层106的前三个顶层，并且接触孔1202穿透交替的电介质堆叠层106的第一顶层。换言之，接触孔1201’的深度大于接触孔1202的深度。交替的高选择性蚀刻处理E2是指蚀刻处理在蚀刻处理的前一时段中对牺牲层110相对于电介质层108具有高选择性，并且在蚀刻处理的后一时段中对电介质层108相对于牺牲层110具有高选择性。换言之，交替的高选择性蚀刻处理E2可以包括两步蚀刻处理。第一步蚀刻处理去除牺牲层110的由第一硬掩模114和经修整的第一光刻胶层116”暴露出的暴露部分，并且可以在下一个下层(例如，第二电介质层108)上停止。于是将第一硬掩模114中的图案转移到已经被蚀刻的层(例如，顶部牺牲层110)。然后，第二步蚀刻处理可以通过由经修整的第一光刻胶层116”暴露出的开口114a去除暴露出的下一个下层(例如，第二电介质层108)和暴露出的顶部电介质层108。第二步蚀刻处理可以在下一个下层(例如，分别为第二牺牲层110和顶部牺牲层110)上停止。交替的高选择性蚀刻处理E2可以是任何适当的干法/湿法蚀刻处理，例如反应离子蚀刻(RIE)处理，但不限于此。修整蚀刻循环包括修整被图案化的第一光刻胶剂层116’并对交替的电介质堆叠层106执行交替的高选择性蚀刻处理，如上所述。
如图5所示，重复多个修整蚀刻循环直到暴露出底部牺牲层110为止。例如，可以进一步修整经修整的第一光刻胶层116”以减小其尺寸并且暴露出第一硬掩模114的另外的部分和另外的开口114a(例如，第(N-1)个开口114a)，并且执行交替的高选择性蚀刻处理E3，以形成接触孔1201”、1202’、1203。在该实施例中，接触孔1201”穿透交替的电介质堆叠层106的第一至第五顶层，接触孔1202’穿透交替的电介质堆叠层106的第一至第三顶层，并且接触孔1203穿透交替的电介质堆叠层106的顶层。换言之，远离核心阵列区域R2的接触孔比更靠近核心阵列区域R2的接触孔穿透交替的电介质堆叠层106中的更多层，并且由具有各种深度的多个接触孔穿透的多个电介质层108的数量从接触区域R1的第一边界R11朝向接触区域R1的第二边界R12逐渐增加。如上所述，重复修整蚀刻循环直到底部牺牲层110由接触孔1201”暴露出来为止，由此形成具有各种深度的多个接触孔。接触孔(例如1201”、1202’、1203)的深度从接触区域R1的第一边界R11朝向接触区域R1的第二边界R12逐渐增加。换言之，由接触孔(例如1201”、1202’、1203)穿透的电介质层108和牺牲层110的数量从接触区域R1的第一边界R11朝向接触区域R1的第二边界R12逐渐增加。因此，在交替的电介质堆叠层106中形成具有各种深度的接触孔1201”、1202’、1203，其在交替的电介质堆叠层106中垂直延伸。
参照图13和图6，在方法500的步骤506中，形成牺牲填充层130以填充接触孔1201”、1202’、1203。可以通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺或任何适当的工艺形成牺牲填充层130。牺牲填充层130可以由电介质材料构成。在一些实施例中，牺牲填充层130可以包括与牺牲层110相同或相似的材料。在该实施例中，牺牲填充层130作为示例包括氮化物材料。在以下形成工艺中，可以将牺牲填充层130的一部分视为第二硬掩模。
参照图13，在方法500的步骤508中，形成在接触区域中穿透交替的电介质堆叠层到衬底的多个虚设沟道孔。在一些实施例中，还可以与虚设沟道孔同时在核心阵列区域中形成多个沟道孔。在一些其他实施例中，沟道孔可以与虚设沟道孔分开形成。图7和图8示出了虚设沟道孔以及沟道孔的形成过程，作为示例。如图7所示，在牺牲填充层130上形成用于限定虚设沟道孔的位置的图案化层138。图案化层138可以具有三层结构，其包括在牺牲填充层130上从底部到顶部的第三硬掩模132、抗反射涂层(ARC)层134和第二光刻胶层136。作为示例，第三硬掩模132可以包括无定形碳，ARC层134可以包括氮氧化硅(SiON)，并且第二光刻胶层136可以包括任何适当的光刻胶材料，例如有机材料，但不限于此。可以首先通过光刻工艺对第二光刻胶层136进行图案化以形成多个开口136a、136b。开口136a对应于虚设沟道孔的预定位置，其可以位于接触区域R1中并且可选地位于核心阵列区域R2中。开口136b对应于沟道孔的预定位置，其可以位于核心阵列区域R2中。开口136a的尺寸可以大于开口138b的尺寸，但不限于此。然后，通过将第二光刻胶层136作为掩模层来对ARC层134、第三硬掩模132和牺牲填充层130进行图案化。因此，开口140、142形成在图案化层138的三层结构中和牺牲填充层130中，其中开口140对应于开口136a，并且开口142对应于开口136b。然后，通过将被图案化的牺牲填充层130作为第二硬掩模，可以将牺牲填充层130的图案进一步转移到第一硬掩模114。顺序地，如图8所示，去除图案化层138(或者在一些实施例中可以保留)，并且通过将被图案化的牺牲填充层130或第一硬掩模114作为蚀刻掩模对交替的电介质堆叠层106执行进一步的蚀刻处理以去除由开口140、142暴露出的电介质层108和牺牲层110的部分，直到暴露出衬底100为止，从而在接触区域R1和核心阵列区域R2中形成虚设沟道孔144并在核心阵列区域R2中形成沟道孔146。蚀刻处理可以是任何适当的干法/湿法蚀刻处理，例如反应离子蚀刻(RIE)处理，但不限于此。虚设沟道孔144和沟道孔146凿入到衬底110的顶部部分(例如，第二类型掺杂区域104)中，并且虚设沟道孔144和沟道孔146的底部低于衬底100的顶表面100a。在该实施例中，一些虚设沟道孔144设置在两个相邻的接触孔(例如，接触孔1201”、1202’、1203)之间。在一些实施例中，当形成虚设孔144时，保留牺牲填充层130在第一硬掩模114上方的部分。在一些实施例中，当形成虚设孔144时，去除牺牲填充层130在第一硬掩模114上方的部分。
参照图9，在步骤510中，将电介质材料148填充到虚设沟道孔144中以在虚设沟道孔144中形成支撑物150。电介质材料148包括与牺牲填充层130和牺牲层110不同的材料。在该实施例中，电介质材料148可以是氧化物材料，但不限于此。沟道孔146填充有复合层以形成存储器串152，例如NAND串。每个存储器串152可以具有圆柱形状(例如，柱形)。在一些实施例中，一个存储器串152的复合层可以包括依次从柱的中心朝向外表面径向布置的沟道层、隧穿层、存储层(也被称为“电荷捕获层”)和阻隔层。沟道层可以包括硅，例如非晶硅、多晶硅或单晶硅。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻隔层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一些实施例中，在沟道孔146的中心进一步形成中心电介质层，由沟道层围绕。中心电介质层可以包括氧化物材料或任何适当的层。因此，在一些实施例中，存储器串152可以具有从沟道孔146的外侧到中心的ONOPO(氧化物-氮化物-氧化物-多晶硅-氧化物)的复合层结构。在一些实施例中，在形成存储器串152之前，可以在每个沟道孔146的底部形成外延层以用作存储器串152的源极线选择器(SLS)。本文中所使用的源极线选择器也可以被称为“下选择器”或“底部选择器”。在形成存储器串152之后，可以执行CMP处理以去除牺牲填充层130在第一硬掩模114上方的部分，其中第一硬掩模114可以作为抛光停止层。
参照图10，可以去除存储器串结构的顶部部分以在每个沟道孔146的顶侧中形成凹陷。例如，可以通过湿法蚀刻处理来执行存储器串结构的顶部部分的去除，但不限于此。然后，可以在凹陷中形成导电材料，从而形成沟道插塞154。导电材料可以包括掺杂或未掺杂的多晶硅或任何适当的材料。然后，去除第一硬掩模114。例如，可以执行湿法蚀刻处理或CMP处理以去除第一硬掩模114。
参照图11，可以通过蚀刻交替的电介质堆叠层106在核心阵列区域R2中的部分来形成栅缝隙(GLS)160。然后，可以在GLS 160中形成GLS结构158。在一些实施例中，可以在GLS 160中形成电介质层(例如氧化硅、氮化硅或其任何组合)，并然后可以用导电和/或半导体材料(例如钨(W)、钴(Co)、多晶硅或其任何组合)填充GLS 160，从而形成GLS结构158，用于电控制阵列公源级(ACS)。
然后，执行方法500的步骤512以用导电层168、164(图12中示出)替换牺牲层110和牺牲填充层130，从而形成3D存储器件200的多个栅极线和触点。具体而言，如图11所示，导体层168、164替换牺牲层110和牺牲填充层130的方法包括首先去除牺牲层110和牺牲填充层130以在接触孔1201”、1202’、1203中在相邻的电介质层108与支撑物150之间形成多个间隙156。间隙156在顶部电介质层108中具有多个顶部开口。可以通过对牺牲层110和牺牲填充层130相对于电介质层108的选择性湿法/干法蚀刻来执行牺牲层110和牺牲填充层130的去除。然后，参照图12，导电材料可以通过间隙156的顶部开口向下填充到相邻的电介质层110与支撑物150之间的间隙156中，由此形成多个导电层168、164。导电层168、164可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、多晶硅、硅化物或其任何组合。导电层168、164可以通过薄膜沉积工艺(例如CVD、ALD、任何其他适当的工艺、或其任何组合)来填充。在填充导电层168、164之后，在相邻的电介质层108之间的间隙156中形成沿衬底100的表面100a横向延伸的多条字线(例如字线W1、W2、W3)。每条字线W1、W2、W3在垂直于衬底100的表面100a的垂直方向上夹在两个相邻的电介质层108之间。因此，每个导电层168和相邻的电介质层108形成导体/电介质对170，并且垂直堆叠在衬底100上的导体/电介质对170形成交替的导体/电介质堆叠层172。另外，填充在接触孔1201”、1202’、1203中的导电层164分别形成具有各种高度的多个触点CT3、CT2、CT1，所述高度对应于接触孔1201”、1202’、1203的深度。因此，3D存储器件200的字线W1、W2、W3和触点CT1、CT2、CT3同时形成。触点CT1、CT2、CT3可以用于将字线W1、W2、W3从核心阵列区域R2向外电连接。触点CT3、CT2、CT1的高度从接触区域R1的第一边界R11到第二边界R12逐渐增加。因此，由触点CT3、CT2、CT1连接的字线W1、W2、W3的数量从接触区域R1的第一边界R11到第二边界R12逐渐增加。详细而言，触点CT1连接到一条单个字线，即第一顶部字线W1；触点CT2连接到第一和第二顶部字线W1、W2；并且触点CT3连接到三条字线W1、W2、W3。在该实施例中，由触点(NCTn)连接的字线的数量可以由下式表示：
在该设计中，字线可以通过触点向外电连接，并且所公开的结构可以提供字线电阻/连接的快速读取的功能。
另外，在形成导电层168、164之前，可以在间隙156的表面上形成高k层、粘合层和/或阻挡层。在图12中，示出了高k层162以用于说明。高k层162(或粘合层/阻挡层)位于导电层168、164与电介质层108和支撑物150之间，并且可以通过ALD工艺、热生长工艺或任何适当的工艺形成。高k层可以包括例如Al2O3、HfO2或Ta2O5，并且粘合层或阻挡层可以包括例如Ti/TiN/TaN，但不限于此。在一些实施例中，可以在形成导电层168、164之前形成GLS结构158。在一些实施例中，可以在用导电层168、164替换牺牲层110和牺牲填充层130之后形成GLS结构158，这意味着可以在形成字线W1、W2、W3和触点CT1、CT2、CT3之后形成GLS结构158。在形成导电层168、164(字线和触点)之后形成GLS结构158的实施例中，形成工艺包括：连续地形成GLS 160，去除牺牲填充层130和牺牲层110以形成间隙156，在间隙156中填充高k/粘合/阻挡材料和导电材料以形成字线和触点，在GLS 160中沉积间隙壁(例如氧化物)，以及将导电材料(例如多晶硅或W)填充到GLS 160中以形成GLS结构158的ACS。在这种情况下，高k/粘合/阻挡材料和导电材料可以横向通过GLS 160填充在间隙156中，以形成字线和触点。
在一些实施例中，如图12所示，公开了3D存储器件(例如，3D存储器件200)的结构。3D存储器件包括具有接触区域和核心阵列区域的衬底(例如，衬底100)，设置在衬底100上的交替的导体/电介质堆叠层(例如，交替的导体/电介质堆叠层170)，在核心阵列区域中穿透交替的导体/电介质堆叠层的多个存储器串(例如，存储器串152)，以及具有各种高度的在交替的导体/电介质堆叠层中和接触区域中垂直延伸的多个触点(例如，触点CT1、CT2、CT3)。交替的导体/电介质堆叠层170包括从核心阵列区域横向延伸到接触区域的多条字线(例如，字线W1、W2、W3)。电连接到触点中的一个触点的字线的数量与电连接到触点中的另一个触点的字线的数量不同。具有各种高度的触点在交替的导体/电介质堆叠层中和接触区域中垂直延伸以穿过多条字线中的一条或多条。触点中的每一个触点电连接到由触点穿过的多条字线中的一条或多条。
在一些实施例中，多条字线在接触区域中具有标称相同的长度。字线的长度可以指字线沿横向方向从接触区域靠近核心阵列区域的第一边界到接触区域远离核心阵列区域的第二边界的尺寸。
在一些实施例中，电连接触点的字线的数量从接触区域靠近核心阵列区域的第一边界朝向接触区域远离核心阵列区域的第二边界逐渐增加。
在一些实施例中，接触孔的高度从接触区域靠近核心阵列区域的第一边界朝向接触区域远离核心阵列区域的第二边界逐渐增加。
在一些实施例中，触点和字线由相同的导电材料构成。
根据本公开，可以在接触区域中形成具有各种深度的接触孔，用于电连接各种数量的字线。因此，不需要由交替的导体/电介质堆叠层制造传统的阶梯结构，用于向外电连接字线。因此，可以通过更简单的过程来代替传统阶梯结构的复杂形成过程，这可以带来节约成本和更高的生产量的优点，并且可以解决在形成传统阶梯结构的过程中符合CD以及相对于接触孔与阶梯对准的问题。在另一方面，可以避免在传统的阶梯形成中发生的欠蚀刻、过蚀刻和/或未对准的缺陷。本公开的接触孔的形成可以提供自对准效果，由此可以设计更小的接点间隔并且可以减小总的接触区域。另外，可以同时形成字线和触点以节省工艺成本。
以上对具体实施例的描述将充分地揭示本公开的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，无需过度实验，且不脱离本公开的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同物的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
以上已经借助于功能构建块描述了本公开的实施例，所述功能构建块示出了特定功能及其关系的实施方式。为了便于描述，在本文中任意限定了这些功能构建块的边界。只要适当地执行特定功能及其关系，就可以限定替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开和所附权利要求。
本领域技术人员将容易地观察到，可以在保留本发明的教导的同时对器件和方法进行多种修改和更改。因此，上述公开内容应被解释为仅由所附权利要求的范围和界限限制。

Claims (26)

1.一种用于形成3D存储器件的方法，包括：
在衬底上的接触区域中形成交替的电介质堆叠层，所述交替的电介质堆叠层包括在垂直于所述衬底的表面的垂直方向上交替堆叠的多个电介质层和多个牺牲层；
形成具有各种深度的在所述交替的电介质堆叠层中垂直延伸的多个接触孔，所述多个接触孔的深度从所述接触区域的第一边界朝向所述接触区域的第二边界逐渐增加；
形成牺牲填充层以填充所述接触孔；
形成在所述接触区域中穿透所述交替的电介质堆叠层的多个虚设沟道孔；
用电介质材料填充所述虚设沟道孔以形成支撑物；以及
用导电层替换所述牺牲层和所述牺牲填充层，从而形成多条栅极线和多个触点。
2.根据权利要求1所述的用于形成3D存储器件的方法，其中，形成具有各种深度的多个接触孔包括：
在所述交替的电介质堆叠层上形成硬掩模，所述硬掩模具有从所述接触区域的所述第一边界朝向所述接触区域的所述第二边界布置的多个开口；
在所述硬掩模上形成光刻胶层；
图案化所述光刻胶层以暴露所述硬掩模的一部分和所述硬掩模的所述开口中的一个开口；
通过将所述光刻胶层和所述硬掩模的暴露部分作为蚀刻掩模，对所述交替的电介质堆叠层执行选择性蚀刻处理；以及
通过修整所述光刻胶层并通过所述硬掩模的所述开口蚀刻所述多个电介质层和牺牲层来执行多个修整蚀刻循环。
3.根据权利要求2所述的用于形成3D存储器件的方法，其中，执行所述多个修整蚀刻循环包括：
修整所述光刻胶层以加宽所述硬掩模的暴露部分并暴露所述硬掩模的另外的开口；
通过将经修整的光刻胶层和所述硬掩模的所述暴露部分作为蚀刻掩模，对所述交替的电介质堆叠层进行交替的高选择性蚀刻处理；以及
重复所述多个修整蚀刻循环，直到暴露出所述多个牺牲层中的底部牺牲层为止，所述修整蚀刻循环包括修整所述光刻胶层并对所述交替的电介质堆叠层执行所述交替的高选择性蚀刻处理。
4.根据权利要求2所述的用于形成3D存储器件的方法，其中，所述交替的电介质堆叠层包括N+1层的所述电介质层以及N层的所述牺牲层，并且所述硬掩模具有N个开口。
5.根据权利要求1所述的用于形成3D存储器件的方法，其中，由具有各种深度的所述多个接触孔穿透的所述多个电介质层的数量从所述接触区域的所述第一边界朝向所述接触区域的所述第二边界逐渐增加。
6.根据权利要求1所述的用于形成3D存储器件的方法，其中，当形成所述多个接触孔时，所述多个电介质层和所述多个牺牲层沿着从所述接触区域的所述第一边界朝向所述接触区域的所述第二边界的横向方向具有相同的长度。
7.根据权利要求1所述的用于形成3D存储器件的方法，其中，用所述导电层替换所述牺牲层和所述牺牲填充层包括：
去除所述牺牲层和所述牺牲填充层以在所述多个电介质层与所述支撑物之间形成多个间隙，其中，所述多个间隙具有多个顶部开口；以及
通过所述多个顶部开口向下将导电材料填充到所述多个间隙中。
8.根据权利要求7所述的用于形成3D存储器件的方法，还包括在将所述导电材料填充到所述多个间隙中之前在所述多个间隙的表面上形成高K层、粘合层或阻挡层。
9.根据权利要求1所述的用于形成3D存储器件的方法，其中，用所述导电层替换所述牺牲层和所述牺牲填充层包括：
在所述衬底的核心阵列区域中形成栅缝隙，其中，所述栅缝隙穿过所述交替的电介质堆叠层垂直延伸到所述衬底；
去除所述牺牲层和所述牺牲填充层，以在所述多个电介质层与所述支撑物之间形成多个间隙；以及
横向通过所述栅缝隙将导电材料填充到所述多个间隙中。
10.根据权利要求1所述的用于形成3D存储器件的方法，其中，所述多个虚设沟道孔中的一个设置在所述多个接触孔中的彼此相邻的两个接触孔之间。
11.根据权利要求1所述的用于形成3D存储器件的方法，其中，所述多个虚设沟道孔中的每一个的底部部分低于所述衬底的所述表面。
12.根据权利要求1所述的用于形成3D存储器件的方法，还包括在形成所述牺牲填充层之后形成在所述衬底的核心阵列区域中穿透所述交替的电介质堆叠层的多个沟道孔。
13.根据权利要求12所述的用于形成3D存储器件的方法，其中，所述多个沟道孔和所述多个虚设沟道孔同时形成。
14.根据权利要求12所述的用于形成3D存储器件的方法，其中，在所述多个沟道孔中的每一个沟道孔中形成存储器串。
15.根据权利要求12所述的用于形成3D存储器件的方法，其中，在所述核心阵列区域中形成栅缝隙结构。
16.根据权利要求1所述的用于形成3D存储器件的方法，其中，所述衬底包括第一类型深阱以及所述第一类型深阱上的第二类型阱。
17.一种3D存储器件，包括：
具有接触区域和核心阵列区域的衬底；
设置在所述衬底上的交替的导体/电介质堆叠层，所述交替的导体/电介质堆叠层包括从所述核心阵列区域横向延伸到所述接触区域的多条字线；
在所述核心阵列区域中穿透所述交替的导体/电介质堆叠层的多个存储器串；
具有各种高度的在所述交替的导体/电介质堆叠层中和所述接触区域中垂直延伸的多个触点，
其中，电连接到所述多个触点中的一个触点的多条字线的数量不同于电连接到所述多个触点中的另一个触点的多条字线的数量。
18.根据权利要求17所述的3D存储器件，其中，所述多条字线在所述接触区域中具有相同的长度。
19.根据权利要求17所述的3D存储器件，其中，电连接到所述多个触点的多条字线的数量从所述接触区域靠近所述核心阵列区域的第一边界朝向所述接触区域远离所述核心阵列区域的第二边界逐渐增加。
20.根据权利要求17所述的3D存储器件，其中，所述多个接触孔的高度从所述接触区域靠近所述核心阵列区域的第一边界朝向所述接触区域远离所述核心阵列区域的第二边界逐渐增加。
21.根据权利要求17所述的3D存储器件，其中，所述多个触点和所述多条字线由相同的导电材料构成。
22.一种3D存储器件，包括：
具有接触区域和核心阵列区域的衬底；
设置在所述衬底上的交替的导体/电介质堆叠层，所述交替的导体/电介质堆叠层包括从所述核心阵列区域横向延伸到所述接触区域的多条字线；
在所述核心阵列区域中穿透所述交替的导体/电介质堆叠层的多个存储器串；
具有各种高度的在所述交替的导体/电介质堆叠层中和所述接触区域中垂直延伸以穿过所述多条字线中的一条或多条的多个触点，其中，所述多个触点中仅一个触点电连接到所述多条字线中的一条。
23.根据权利要求22所述的3D存储器件，其中，所述多条字线在所述接触区域中具有相同的长度。
24.根据权利要求22所述的3D存储器件，其中，电连接到所述多个触点的多条字线的数量从所述接触区域靠近所述核心阵列区域的第一边界朝向所述接触区域远离所述核心阵列区域的第二边界逐渐增加。
25.根据权利要求22所述的3D存储器件，其中，所述多个接触孔的高度从所述接触区域靠近所述核心阵列区域的第一边界朝向所述接触区域远离所述核心阵列区域的第二边界逐渐增加。
26.根据权利要求22所述的3D存储器件，其中，所述多个触点和所述多条字线由相同的导电材料构成。
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