CN106206440B - Cmos集成期间用密闭外延生长技术形成源极和漏极接点的方法 - Google Patents

Cmos集成期间用密闭外延生长技术形成源极和漏极接点的方法 Download PDF

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Abstract

本发明涉及CMOS集成期间用密闭外延生长技术形成源极和漏极接点的方法，具体包括于相同的第一外延生长程序期间，在相邻的一对第一虚设栅极结构之间形成第一密闭隆起源极和漏极区，并且在相邻的一对第二虚设栅极结构之间形成第二密闭隆起源极和漏极区，第一与第二密闭隆起源极和漏极区包括第一半导体材料。之后，进行取代金属栅极程序，以各别对第一与第二取代栅极结构取代所述对第一与第二虚设栅极结构。在进行取代金属栅极程序之后，对第一密闭隆起源极和漏极区形成第一接触元件，进行第二外延生长程序以在第二密闭隆起源极和漏极区上面形成第二半导体材料层，并且对此第二半导体材料层形成第二接触元件。

Description

CMOS集成期间用密闭外延生长技术形成源极和漏极接点的 方法
技术领域
本揭露大致上涉及集成电路的制作，且尤涉及各种用于在CMOS集成期间形成源极和漏极接点的方法以及其半导体装置。
背景技术
在诸如微处理器、储存装置及类似者等现代集成电路中，乃于有限芯片面积上提供并操作非常大量的电路元件，特别是晶体管。近数十年来，诸如晶体管等电路元件在提升效能及缩减特征尺寸方面已有相当大的进展。然而，对于电子装置增强功能的需求不断增加，迫使半导体制造商不断地缩减电路元件的尺寸，并且提升电路元件的运作速度。然而，特征尺寸不断微缩会需要重新设计制程技术，并且开发新的制程策略与工具，如此才能符合新设计规则的要求。一般而言，鉴于装置效能及/或功率消耗及/或成本效益，在包括复杂逻辑部分的复杂电路系统中，金属氧化物半导体(MOS)技术是目前较佳的制造技术。在包括通过MOS技术所制作的逻辑部分的集成电路中，所提供的场效晶体管(FET)一般是在切换模式下运作，也就是说，这些装置呈现高导通状态(接通状态)或高阻抗状态(断开状态)任一个。场效晶体管的状态是由栅极电极来控制，一经施加适当的控制电压，便控制装置的漏极区与源极区之间所形成的通道区的传导性。
为了在集成电路装置上提升FET的运作速度并增加FET的密度，数年来，设计师已大幅缩减FET的实体大小。更具体地说，FET的通道长度已显著缩减，这使得FET的切换速度获得提升。然而，缩减FET的通道长度也缩减源极区与漏极区之间的距离。在一些情况下，缩减源极与漏极之间的间隔会造成难以有效率地使源极区与通道的电位免于因漏极的电位而受到负面影响。这有时称为所谓的短通道效应，其中FET作为主动开关的特性会降低。
FET具有平面结构，相比之下，所谓的鳍式场效晶体管(FinFET)装置具有三维(3D)结构。更具体地说，在鳍式场效晶体管装置中，形成大致垂直而置的鳍形主动区，而且栅极电极包围鳍形主动区的两侧及上表面，用以形成有时称为“三栅(tri-gate)”结构的东西，使得通道具有三维结构而非平面结构。在一些情况下，绝缘覆盖层，例如：氮化硅，是置于鳍片的顶端，在这种情况下，鳍式场效晶体管装置仅具备有时称为“双栅(dual gate)”结构的东西。与平面型FET不同的是，在鳍式场效晶体管装置中，通道乃垂直于半导电性基板的表面而成，以便缩减装置的实体大小。而且，在鳍式场效晶体管中，位在装置漏极区的接面电容也大幅缩减，有助于降低至少一些短通道效应。在对鳍式场效晶体管装置的栅极电极施加适度电压时，鳍片的表面(及表面附近的内部分)，即鳍片具有反转载子的实质垂直取向的侧壁及顶端上表面，会促成电流传导。在鳍式场效晶体管装置中，“通道宽度”大约是垂直鳍高的两倍(2×)再加上鳍片顶端表面的宽度，即鳍宽。多个鳍片可在与平面型晶体管装置一样的占位面积(foot-print)中形成。因此，对于给定的绘图空间(或占位面积)，鳍式场效晶体管倾向于能够比平面型晶体管装置产生显著更强的驱动电流。另外，鳍式场效晶体管装置的漏电流在装置“断开”之后，相较于平面型FET的漏电流显著降低，这是因为鳍式场效晶体管装置上的“鳍片”通道有优越的栅极静电控制。简言之，鳍式场效晶体管装置的3D结构相较于一般平面型FET，大致上属于优越的MOSFET结构，在积极调整尺寸过的装置中尤其如此，例如：20/22nm互补式MOS(CMOS)及更先进的技术节点。
通过使用此类场效晶体管，可组成诸如反相器及类似者等更复杂的电路组件，藉以形成复杂的逻辑电路系统、嵌入式记忆体及类似者。近几年来，由于晶体管装置的尺寸缩减，电路组件的运作速度已随着每一个新装置世代而提升，而此类产品中的“堆积密度(packing density)”也相应增加。晶体管装置的此类在效能上的改善，会使得复杂集成电路产品最终达到的运作速度的限制因子不再仅以(多种)个别晶体管元件组构为基础，转而通常是依据包括实际半导体为基础的电路元件的装置层上面形成的复杂接线系统的电气效能而定。由于电路元件数量大且现代集成电路需要复杂的布局，所以个别电路元件无法在其上制造有电路元件的同一装置层内建立电连接，而是大致上需要包括置于装置层上面的一或多个金属化层的金属化系统。一般而言，金属化层包括内嵌于一层介电绝缘材料中的多个传导结构，而且大致上属于两种类型的其中一种。“层内(intra-level)”连接属于实质水平含金属结构，有时称为“线路”，在给定金属化层内提供电连接。“层间(inter-level)”连接属于实质垂直含金属结构，有时称为贯孔，在各个相邻堆迭的金属化层之间提供电连接。
再者，为了以金属化层实际连接半导体材料中形成的电路元件，提供适当的垂直装置层接触结构，其第一端连接至电路元件的各别接触区，例如：晶体管的栅极电极及/或漏极与源极区，而第二端连接至第一金属化层中的各别金属线。在一些应用中，接触结构的第二端可连接至另一半导体为基础的电路元件的接触区，在这种情况下，接触层中介于装置层与上覆金属化系统之间的互连结构也称为局部互连。此接触结构可包括形成于层间介电材料中，形状大致为方形或圆形的接触元件或接触插塞，其进而包围并且钝化电路元件。随着装置层中电路元件的关键尺寸缩减，金属线、贯孔及接触元件的尺寸也跟着缩减。在一些情况下，由于堆积密度增加，必须使用精细的含金属材料及介电材料才能减少金属化层中的寄生电容，并且提供传导率够高的个别金属线及贯孔。举例而言，在复杂的金属化系统中，一般是将铜与低k介电材料组合使用，成为介电常数大约等于或小于3.0的介电材料，以便达到所需的电气效能及电迁移行为，如鉴于集成电路的可靠度所需者。所以，可能必须提供所具有关键尺寸大约为100nm且显著更小的更低金属化层、金属线及贯孔，以便根据装置层中的所欲电路元件密度来达到所需的堆积密度。
随着装置尺寸缩减(例如：栅极长度等于及小于50nm的晶体管)，接触层中的接触元件必须设有同样大小等级的关键尺寸。接触元件一般代表插塞，是由适当的金属或金属组成物所构成，其中，在精细的半导体装置中，已证实钨与适当的阻障材料组合后成为可行的接触金属。在形成以钨为基础的接触元件时，一般是先形成层间介电材料，然后再图案化以便容置接触开口，该接触开口穿过层间介电材料延展至电路元件的对应接触区，例如：源极区、漏极区、及/或栅极电极及类似者。特别的是，在密集堆积的装置区中，漏极与源极区的横向大小、还有接触区的可用面积，是等于及显著小于100nm，因而需要极复杂的微影及蚀刻技术，以便形成横向尺寸界定良好且有高度对准准确度的接触开口。
为此，已开发出通过选择性地从介于相隔紧密的栅极介电结构彼此之间的空间移除诸如二氧化硅的层间介电材料，以“自对准”方式形成接触开口的接触技术。也就是说，在完成晶体管结构之后，栅极介电结构当作蚀刻遮罩用于选择性地移除层间介电材料，以便曝露晶体管的接触区，从而提供通过栅极介电结构之间隔物结构所实质横向划定的自对准沟槽。所以，对应的微影程序只需要在主动区上面界定全域接触开口，接触沟槽便接着使用栅极电极结构(也就是说，由全域接触开口所曝露的部分)作为蚀刻遮罩而通过选择性蚀刻程序产生出来。之后，可将诸如钨及类似者的适当的接触材料填入按照这种方式形成的接触沟槽。
使用自对准接触元件尽管大致会减少某些类型的装置缺陷及/或增加产品良率，但与处理有关的其它问题及缺陷有时仍与一般的接触自对准技术的使用相关联，因为MOSFET装置正持续在积极缩减尺寸。举例而言，随着晶体管装置变更小且堆积密度增加，栅极电极结构彼此间用以形成使自对准接触元件与栅极电极电隔离的侧壁间隔物的可用空间也相应变更小，通常导致间隔物具有的标称厚度等级大约为10nm或甚至更小。由于间隔物厚度这般减小，装置设计师更倾向于使用低k介电材料建构侧壁间隔物，而不是用更传统的氮化硅材料。然而，鉴于此类装置上的目标侧壁间隔物厚度非常小，通常需要对最终间隔物厚度进行严密的处理控制，以便极小化介于接触元件与栅极电极之间有害的寄生电容变异、及/或所产生的装置的临限电压。再者，尽管用于形成此自对准接触开口的蚀刻程序类型可经调整成相对于侧壁间隔物的材料而将层间介电材料从栅极电极结构彼此之间选择性地移除，但应了解的是，此类选择性蚀刻程序通常也将会移除间隔物材料的至少一些部分，只不过蚀刻率比层间介电材料更低。如此，侧壁间隔物的最终厚度常常会在自对准接触形成期间受到影响，最后会影响装置的寄生电容及/或临限电压。
在一些先前技术处理方案中，诸如反应性离子蚀刻(RIE)程序及类似者的实质各向异性或定向蚀刻程序是用于将层间介电材料从侧壁间隔物彼此间选择性地移除，从而使形成自对准接触开口时出现的间隔物厚度减小量最小化到某种程度。然而，RIE程序通常会使因蚀刻程序而暴露的接触区(例如：源极和漏极区)的上表面损坏。此因RIE程序造成的表面损坏会对接触元件与晶体管接触区之间的金属/半导体介面处的肖特基阻障物高度产生负面影响，因而可能产生按另一种方式大体上希望有欧姆接触的整流接点。再者，PMOS装置的金属/半导体接点的更高的肖特基阻障物高度尤其会产生问题，因为PMOS接触元件的p型金属一般具有较高的肖特基阻障物高度，其因此会导致接触元件的传导金属与晶体管装置的接触区之间的整体电阻更大。
与晶体管装置持续积极缩小尺寸相关联的另一问题在于传导接点与晶体管元件之间的电阻会对装置的整体电阻造成更大的影响。就传统而言，低电阻金属硅化物层是在装置的源极和漏极区的下层硅或外延生长半导体材料中形成。就理想而言，可单纯地增加介于低电阻金属硅化物层与下层硅或外延生长半导体材料之间的接触面积。然而，此一方法在积极缩小鳍式场效晶体管装置方面会变为问题，理由是鳍片彼此间的间隔通常会相当小，例如：等于或小于约15nm的等级，使得现有源极和漏极外延材料生长方案的程序裕度(process margin)非常小。在此类例子中，并且在所有可能与装置处理相关联的材料覆盖与临界尺寸变异的考量下，现有的外延方案无法可靠地用于在鳍片上提供任何大于约略10nm的外延生长厚度，否则，相邻鳍片上的外延材料(与通道的接面)之间产生电气短路(即鳍片合并)的风险可能太大。然而，此一较薄(例如：大约等于或小于10nm)外延层会导致各鳍片上形成的外延材料的体积非常小，这种情况会促使用于形成硅化物的面积更小，从而增加金属/半导体接触介面处的整体电阻。再者，此一薄外延材料层可能在硅化物形成程序期间实质消耗掉，及/或在接触蚀刻步骤期间损坏。
本揭露大体上是针对为了要实质避免或至少降低以上所指认的一或多项问题的影响而形成源极和漏极接点的各种方法。
发明内容
以下介绍本揭露的简化概要，以便对本文中揭示的一些方面有基本的了解。本概要并非本揭露的详尽概述，也非意图是要指认本文所揭示的专利标的的重要或关键元件。目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。
大体上，本文中揭示的专利标的是针对各种用于在CMOS集成期间形成源极和漏极接点的方法以及其半导体装置。在一项说明性具体实施例中，揭示一种方法，该方法包括(但不限于)于相同的第一外延生长程序期间，在相邻的一对第一虚设栅极结构之间形成第一密闭隆起源极和漏极区，并且在相邻的一对第二虚设栅极结构之间形成第二密闭隆起源极和漏极区，其中第一与第二密闭隆起源极和漏极区包括第一半导体材料。于形成第一与第二密闭隆起源极和漏极区之后，进行取代金属栅极程序，用来以各别对的第一与第二取代栅极结构取代所述对的第一与第二虚设栅极结构。另外，在进行取代金属栅极程序之后，对第一密闭隆起源极和漏极区形成第一接触元件，进行第二外延生长程序以在第二密闭隆起源极和漏极区上面形成第二半导体材料层，并且对此第二半导体材料层形成第二接触元件。
本文中所揭示的另一例示性方法包括在半导体基板的各别第一与第二主动区上面形成多个第一虚设栅极结构及多个第二虚设栅极结构。本方法更包括于相同的第一外延生长程序期间，形成相邻于并且介于各个各别多个第一与第二虚设栅极结构之间的第一与第二隆起源极和漏极区，其中各个第一与第二隆起源极和漏极区包括第一半导体材料，并且横向密闭于与各个各别多个第一与第二虚设栅极结构相邻而形成的侧壁间隔物之间。在形成第一与第二隆起源极和漏极区之后，以各别多个第一与第二取代栅极结构取代多个第一与第二虚设栅极结构，第一与第二隆起源极和漏极区相邻于并且介于各别多个第一与第二取代栅极结构而置。另外，在取代多个第一与第二虚设栅极结构之后，进行第二外延生长程序，用以在各个第二隆起源极和漏极区上面形成第二半导体材料层，同时包覆第一隆起源极和漏极区，对各别第一隆起源极和漏极区形成第一接触元件，以及对在各个各别第二隆起源极和漏极区上面形成的该第二半导体材料层形成第二接触元件。
本方法还揭示一种说明性方法，该说明性方法是针对在半导体基板的PMOS主动区上面形成多个第一虚设栅极结构，在半导体基板的NMOS主动区上面形成多个第二虚设栅极结构，以及在PMOS主动区与NMOS主动区上面形成第一层间介电材料，第一层间介电材料包覆第一与第二多个虚设栅极结构。所揭示的方法也包括在第一层间介电材料上面形成图案化蚀刻遮罩，图案化蚀刻遮罩层包括置于第一虚设栅极结构上面的第一开口、及置于第二虚设栅极结构上面的第二开口。进行一或多道蚀刻程序，用以在第一层间介电材料中形成曝露多个第一虚设栅极结构、及PMOS主动区的表面的第一开口，并且用以在第一层间介电材料中形成曝露多个第二虚设栅极结构、及NMOS主动区的表面的第二开口。另外，PMOS主动区的表面上形成第一半导体材料的多个第一隆起源极和漏极区，其中多个第一隆起源极和漏极区是通过第一开口的侧壁、及相邻于多个第一虚设栅极结构各个的侧壁而形成的侧壁间隔物来横向密闭。于形成多个第一隆起源极和漏极区之后，以各别PMOS晶体管元件的各别PMOS栅极结构取代多个第一虚设栅极结构的各个，其中各个各别PMOS栅极结构包括含有高k介电材料的第一栅极绝缘层、及含有第一功函数调整材料的至少一个第一金属层。在多个第一隆起源极和漏极区的各个上面形成一层包括硼掺杂锗及硼掺杂硅锗的其中一个的半导体材料，并且形成多个伸透形成于第一层间介电材料上面的第二层间介电材料的第一接触元件，其中多个第一接触元件各接触在多个第一隆起源极和漏极区的各个上面形成的此层半导体材料。例示性方法还更包括在NMOS主动区的表面上面形成第二半导体材料的多个第二隆起源极和漏极区，其中多个第二隆起源极和漏极区是通过第二开口的侧壁、及相邻于多个第二虚设栅极结构各个的侧壁而形成的侧壁间隔物来横向密闭。形成多个伸透第二层间介电材料的第二接触元件，多个第二接触元件各接触多个第二隆起源极和漏极区的各个。
附图说明
本揭露可搭配附图参照以下说明来了解，其中相同的参考元件符号表示相似的元件，并且其中：
图1A至1J乃根据本文中揭示的一项例示性具体实施例，绘示说明性早期阶段处理步骤的示意性截面图，所述早期阶段处理步骤是用于通过进行密闭外延生长技术来形成CMOS装置，用以在形成取代高k/金属栅极结构前，先形成隆起源极和漏极区；
图2A至2T乃绘示各个例示性进一步处理步骤的示意性截面图，所述进一步处理步骤是用于在图1A至1J所示的处理步骤之后，对CMOS装置的源极和漏极区形成接触元件；以及
图3A至3I乃展示各个早期阶段处理步骤的另一说明性具体实施例的示意性截面图，所述早期阶段处理步骤是用于通过进行密闭外延生长技术来形成图2A至2T的CMOS装置，用以在形成高k/金属栅极结构前，先形成隆起源极和漏极区。
尽管本文中揭示的专利标的容许各种修改及替代形式，但其特定具体实施例仍已在图式中举例展示，并且于本文中详述。然而，应了解的是，本文中特定具体实施例的说明用意不在于将本发明限制于所揭示的特定形式，相反地，用意在于涵盖落于本发明的精神及范畴内的所有修改、均等例、及替代方案。
符号说明
100 半导体装置
102 基板
103 隔离区
104n 主动装置区
104p 装置主动区
104u 上表面
105 虚设栅极绝缘层
106 虚设栅极电极
107 栅极覆盖层
107u、115u 上表面
108 间隔物材料
108b 底座厚度
108g 间隙
108s 侧壁间隔物
108t、109t 厚度
109 蚀刻终止层
109r 部分
110 第一层间介电材料
110n、110p、112n、112p 开口
110s 侧壁
110u 实质平面型上表面
111 图案化蚀刻遮罩
113 源极/漏极沟槽接触开口
114 凹口
115n 隆起源极/漏极区
115p 隆起源极/漏极区
116 保护衬垫层
116r 保护衬垫层部分
116s 保护间隔物
116t 厚度
117 第二层间介电材料
117r 部分
118 栅极凹穴
119 第三层间介电材料
119u 实质平面型上表面
120 图案化蚀刻遮罩
121、128 开口
122、129 接触开口
123 阻障层
123t 厚度
124 传导接触材料
125 接触元件
125u、126u、130u 上表面
126 视需要的硬罩层
126t、130t、131t 厚度
127 图案化蚀刻遮罩
130 半导体材料层
131 阻障层
132 传导接触材料
133 接触元件
133u 上表面
140n 虚设栅极结构
140p 虚设栅极结构
141n、141p 栅极长度
142n、142p 栅极间距
150n 取代高k/金属栅极结构
150p 取代高k/金属栅极结构
151a、151b 金属层
151d 高k栅极绝缘层
151g 传导栅极电极材料
152d 高k栅极绝缘层
152g 传导栅极电极材料
160、162、163 沉积程序
161、165 蚀刻程序
164 平坦化程序
166 遮罩移除程序
167 选择性蚀刻程序
168 第一外延生长程序
169 沉积程序
170 沉积程序
172 蚀刻程序
173 沉积程序
177 沉积程序
178 沉积程序
180 沉积程序
184 沉积程序
185 沉积程序
171 平坦化程序
174 平坦化程序
175 蚀刻程序
176 遮罩移除程序
179 平坦化程序
181 蚀刻程序
182 遮罩移除程序
183 第二外延生长程序
186 平坦化程序
190N NMOS晶体管装置
190P PMOS晶体管装置。
具体实施方式
下文所述乃本专利标的的各项说明性具体实施例。为了澄清，实际实作方面不是所有特征都有在本说明书中说明。当然，将会领会的是，在开发任何此实际具体实施例时，必须做出许多实作方面特定决策才能达到开发者的特定目的，例如符合系统有关及业务有关的限制条件，这些限制条件会随实作方面不同而变。此外，将会领会的是，此一开发努力可能复杂且耗时，虽然如此，仍会是具有本揭露的效益的本领域技术人员的例行工作。
本专利标的现将参照附图来说明。各种系统、结构及装置在图式中只是为了阐释而绘示，为的是不要因本领域技术人员众所周知的细节而混淆本揭露。虽然如此，仍将附图包括进来以说明并阐释本揭露的说明性实施例。本文中使用的字组及词组应了解并诠释为与本领域技术人员了解的字组及词组具有一致的意义。与本领域技术人员了解的通常及惯用意义不同的词汇或词组(即定义)的特殊定义，用意不在于通过本文词汇或词组的一致性用法提供暗示。就一词汇或词组用意在于具有特殊意义的方面来说，即有别于本领域技术人员了解的意义，此一特殊定义将会按照为此词汇或词组直接且明确提供此特殊定义的定义方式，在本说明书中明确提出。
应了解的是，除非另有具体指示，如“上(upper)”、“下”、“上(on)”、“相邻于”、“近接”、“上面”、“下面”、“上方”、“底下”、“顶端”、“底端”、“垂直”、“水平”等等可用于下面说明的相对定位性或方向性术语应鉴于术语，相对于引用图示中组件或元件说明的正常与日用意义予以解释。举例而言，请参阅图1B所示的半导体装置100的示意性截面图，应了解的是，虚设栅极结构140p是在装置主动区104p“上面”形成，而各虚设栅极结构140p的虚设栅极绝缘层105乃置于虚设栅极结构106的“下面”或“底下”。类似的是，也应注意的是，间隔物材料层108在那些具体实施例中，可置于虚设栅极结构106的侧壁或栅极覆盖层107“上”，其中在其之间没有插置其它层或结构。
本揭露大体上涉及各种用于在CMOS集成期间通过使用密闭外延生长技术形成源极和漏极接点的方法及其半导体装置。此外，对于本领域技术人员一经完整阅读本申请案便将轻易显而易见的是，现揭方法可运用于制造各种不同装置，例如：记忆体装置、逻辑装置、ASIC等。如本领域技术人员在完整阅读本申请案之后将更加领会的是，本文中揭示的发明可用于使用平面型晶体管装置或诸如鳍式场效晶体管等各种3D装置来形成集成电路产品。当然，本文中揭示的发明不应视为受限于本文中所绘示及所述的说明性实施例。现将参照附图更详细说明本文中揭示的方法及装置的各项说明性具体实施例。
图1A至1J是根据本文中揭示的一项例示性具体实施例，示意性绘示各种说明性早期阶段处理步骤，所述早期阶段处理步骤是在形成取代金属栅极前，用于在形成隆起源极和漏极区前，通过进行密闭外延生长技术来形成CMOS装置。
图1A示意性绘示半导体装置100在装置制造早期阶段的截面图。装置100包括可具有各种组构中任一个的基板102。举例而言，基板102可具有如图1A所示所谓的主体基板组构，或可具有绝缘层上覆硅(SOI)组构，其中半导体装置是在SOI基板的主动层中及上面形成。再者，基板102可由诸如硅的半导电性材料所制成，或可由硅除外(诸如锗及/或硅锗)的半导体材料所制成。因此，“基板”、“半导体基板”或“半导电性基板”等词应了解为涵盖所有半导电性材料及此类材料的所有形式及组构。
请继续参照图1A，隔离区103可在基板102中形成，在某些具体实施例中，其可界定基板102中的多个主动装置区，例如：主动装置区104p及主动装置区104n。于图1A中所示的处理阶段，多个所谓的“虚设”或“牺牲”栅极结构140p已在主动装置区104p上面形成，而多个“虚设”或“牺牲”栅极结构140n已在主动装置区104n上面形成。虚设栅极结构140p各为在主动区104p中及上面形成多个各别PMOS晶体管装置190P的一些早期处理阶段期间所使用的暂时占位元件。因此，“牺牲”一词暗示各虚设栅极结构140p最终将会从主动区104p上面移除，并且以各个各别PMOS晶体管装置190P的PMOS取代金属栅极(RMG)结构150p来取代。类似的是，虚设栅极结构140n也为在主动区104n中及上面形成多个NMOS晶体管装置190N的早期阶段期间所使用的暂时占位元件，并且同样地将会遭到移除，并且以各个各别NMOS晶体管装置190N的NMOS取代金属栅极结构150n来取代。举例来说，请参阅图2A至2E，下面有进一步说明，其中主动区104p有时可称为PMOS装置区104p，而主动区104n可称为NMOS装置区104n。因此，从而应了解的是，主动区104p是n掺杂n型井，而主动区104n是p掺杂p型井。
如图1A所示，虚设栅极结构140p及140n各可包括形成于各别主动区104p/104n上面的虚设栅极绝缘层105、及形成于各个各别虚设栅极绝缘层105上面的虚设栅极电极106。在某些具体实施例中，虚设栅极绝缘层105可包括一或多层介电绝缘材料，举例如二氧化硅及/或氮氧化硅及类似者，而虚设栅极电极106可由诸如硅、多晶硅、非晶硅及类似者的牺牲栅极电极所构成。另外，栅极覆盖层107也可在虚设栅极结构140p及虚设栅极结构140n的各个上面形成。栅极覆盖层107可以是任何基于所欲取代栅极程序流程的适用材料。请参阅图2A至2E。举例而言，在一些具体实施例中，栅极覆盖层107可以是一层氮化硅材料，而在某些其它具体实施例中，栅极覆盖层107可包括二或更多层具有蚀刻选择性的材料，两者各可在各个后续装置处理阶段期间充当蚀刻终止物。
虚设栅极结构140p及140n可按照本技术领域已知的任何一般方式来形成。举例而言，虚设栅极与覆盖层堆迭(未图示)可通过毯覆式沉积一层虚设栅极绝缘材料105，然后再沉积一层虚设栅极电极材料106、及一层栅极覆盖材料107而在基板102上面形成。其次，诸如光阻遮罩及类似者(未图示)的图案化蚀刻遮罩可在虚设栅极与覆盖层堆迭上面形成，以便界定各个虚设栅极结构140p及140n各者的大小与位置。之后，可进行各向异性蚀刻程序，以便形成上有安置栅极覆盖层107的各虚设栅极结构140p及140n。
在一些说明性具体实施例中，虚设栅极结构140p及140n可具有范围大约为10nm至20nm的各别栅极长度141p及141n，范围从约40nm至50nm的各别栅极间距142p及142n，端视特定设计节点及整体装置要求而定。然而，应了解的是，本文中所列的栅极长度及栅极间距仅属于例示性，因为实际的装置尺寸可能大于或小于所列的尺寸范围。再者，也应领会的是，各个各别虚设栅极结构140p的栅极长度141p可一样，或各可不同。类似的是，各相邻虚设栅极结构140p之间的栅极间距142p也可一样或不同。此外，各虚设栅极结构140n的各别栅极长度141n及介于相邻的虚设栅极结构140n之间的各别栅极间距142n也可不同。
图1B示意性绘示图1A的装置100在进一步装置处理阶段中的情形，其中进行沉积程序160以便在主动区104p及104n上面形成一层间隔物材料108，为的是要藉以包覆虚设栅极结构140p及140n的各者。在一些具体实施例中，沉积程序160可以是实质保形沉积程序，也就是说，在此程序中，所有表面(水平、垂直及斜角)上的层厚108t在正常处理变异及容限范围内实质均匀。举例而言，沉积程序160可以是原子层沉积(ALD)程序或电浆增强型化学气相沉积(PECVD)程序，但也可使用其它已知的保形沉积程序。在某些说明性具体实施例中，间隔物材料层108的厚度108t范围可大约从5nm至20nm，端视后续处理步骤(请参阅图1C)期间所形成的侧壁间隔物108s的所欲最终底座厚度108b、及介于相邻虚设栅极结构140p、140n之间的间距142p、142n而定。
间隔物材料层108可以是具有适当绝缘特性(即介电常数)的任何适用类型的绝缘材料，以便符合整体装置设计要求，同时极小化寄生电容。举例而言，在某些例示性具体实施例中，间隔物材料层108可以是低k介电材料，诸如碳氮化硅硼(silicoboroncarbonitride,SiBCN)，但应了解的是，也可使用其它所具有的介电常数k小于大约2.5的合适的低k材料、或超低k材料。
请参阅图1C，对间隔物材料层108进行蚀刻程序161，以便界定与虚设栅极结构140p及140n各个的侧壁相邻的侧壁间隔物108s。在一些具体实施例中，蚀刻程序161可以是各向异性或实质定向蚀刻程序，适于将间隔物材料层108的实质水平部分从栅极覆盖层107的上表面107u上面、及介于各别相邻的虚设栅极结构140p与140n之间的主动区104p及104n的上表面104u上面移除。举例而言，蚀刻程序161可以是干式反应性离子蚀刻(RIE)程序，适于定向蚀刻间隔物材料层108的水平部分，同时相邻于虚设栅极结构140p及140n的侧壁留下间隔物材料层108的垂直部分的实质大部分，以便形成侧壁间隔物108s。
侧壁间隔物108s的最终底座厚度108b，即相邻于各虚设栅极结构140p及140n的底端并近接主动区104p及104n的上表面104u的间隔物厚度，范围可以是约5nm至15nm。另外，相邻虚设栅极结构140p、140n上侧壁间隔物108底座处的外表面之间的横向空间或间隙(最后可代表稍后形成的源极和漏极沟槽接触开口113(请参阅图1I)的底端处的关键尺寸)，其范围可介于大约10nm与20nm之间。然而，应了解的是，侧壁间隔物108s的特定底座厚度108b及所述侧壁间隔物彼此间的间隙108g可随上述例示性尺寸范围而变，端视各种设计及处理参数而定，例如：整体装置要求、介于相邻虚设栅极结构140p、140n之间的间距142p、142n及类似者。另外，至少介于相邻虚设栅极结构140p之间及/或介于相邻虚设栅极结构140n之间的间隙108g也可不同。
图1D示意性绘示图1C的装置100在后续处理步骤期间的情形。如图1D所示，进行进一步沉积程序162，以便在两主动区104p及104n上面沉积蚀刻终止层109，从而包覆各虚设栅极结构140p及140n的侧壁间隔物108s及栅极覆盖层107、以及各主动区104p、104n相邻于侧壁间隔物108s的经曝露的上表面104u。在某些说明性具体实施例中，沉积程序162举例而言，可以是诸如ALD程序及类似者的高度保形沉积程序，使蚀刻终止层109的厚度109t在水平、垂直及/或斜角表面上具有实质类似厚度。厚度109t可大约为3nm，但取决于诸如层109的材料类型、所用沉积程序的类型、介于相邻侧壁间隔物108s之间的间隙大小108g、及类似者等各种装置设计及处理参数中任一个，可使用其它厚度。蚀刻终止层109可由相对于稍后形成的层间介电材料可选择性蚀刻的任何适用材料所构成(举例来说，请参阅图1E至1I，下面有说明)。举例而言，在至少一项具体实施例中，蚀刻终止层109可以是高k介电材料，也就是说，其中此材料的介电常数k大于大约10，此材料例如为氧化铝(Al2O3)及类似者，但也可使用其它合适的材料。
在形成蚀刻终止层109之后，可接着如图1E所示进行材料沉积程序163，以便在装置主动区104p及104n两者中的蚀刻终止层109上面毯覆式沉积第一层间介电(ILD)材料110，藉以实质完全包覆虚设栅极结构140p及140n的各者。第一层间介电材料110可以是所属技术领域已知的任何适用类型的介电绝缘材料，而在一般具体实施例中，第一层间介电材料110举例而言，可以是二氧化硅。沉积程序163可以是具有较高沉积率及良好间隙填充特性的任何已知程序，例如：化学气相沉积(CVD)程序及类似者。在沉积第一层间介电材料110之后，可进行诸如化学机械研磨(CMP)程序及/或蚀刻程序的平坦化程序164，以便提供具有实质平面型上表面110u的第一ILD材料110，藉以有助于后续第一ILD材料110的光微影图案化，在下面将有进一步说明。
图1F示意性绘示图1E的装置100在进一步处理阶段中的情形，其中诸如光阻遮罩及类似者的图案化蚀刻遮罩111已在第一层间介电材料110上面形成。如图1F所示，图案化蚀刻遮罩111可包括开口112p，此开口是实质直接置于虚设栅极结构140p上面，并且经调整尺寸以便最终有助于在装置100的最终将会在稍后处理阶段(请参阅图1J)期间形成密闭隆起源极和漏极区101p的区域中，曝露主动区104p介于虚设栅极结构140p各个之间及/或与之相邻的上表面104u。类似的是，图案化蚀刻遮罩111也可包括开口112n，此开口是实质直接置于虚设栅极结构140n上面，并且经调整尺寸以便最终有助于在装置100的最终将会形成密闭隆起源极和漏极区101n(请参阅图1J及图2Q)的区域中，曝露主动区104n介于虚设栅极结构140n各个之间及/或与之相邻的上表面104u。
现请参阅图1G，可接着穿过图案化蚀刻遮罩111中的开口112p及112n进行蚀刻程序165，以便在各别装置主动区104p及104n上面的第一层间介电材料110中形成开口110p及110n。在某些具体实施例中，蚀刻程序165可以是实质各向异性(定向性)蚀刻程序，例如：干式反应性离子蚀刻(RIE)程序，因而可提供具有侧壁110s的ILD开口110p及110n，所述侧壁相对于与第一和第二主动区104p、104n(请参阅图1C)的上表面104u垂直的平面可为实质垂直、或仅稍微倾斜。再者，如图1G所示，蚀刻终止层109可在蚀刻程序165期间当作蚀刻终止物使用，而且蚀刻终止层109至少有一部分就地维持包覆主动区104p、104n的上表面104u、及/或虚设栅极结构140p、140n上形成的侧壁间隔物108s与栅极覆盖层107的一些表面。按照这种方式，蚀刻终止层109的作用因此可在于沿着主动区104p、104n的上表面104u保护半导体材料免于因干式RIE程序165而损坏。再者，蚀刻终止层109也可在蚀刻程序165期间保护侧壁间隔物108s，从而避免或至少实质极小化侧壁间隔物108s之厚度108b的任何缩减作用。
在完成蚀刻程序165并曝露蚀刻终止层109之后，可接着进行遮罩移除程序166，以便将图案化蚀刻遮罩111从第一层间介电材料110上面移除，如图1H所示。在图案化蚀刻遮罩111可以是光阻遮罩的那些说明性具体实施例中，遮罩移除程序165可以是本技术领域已知的任何阻剂剥除程序，举例如灰化程序及类似者。之后，如图1I所示，可进行选择性蚀刻程序167，以便将蚀刻终止层109从主动区104p、104n的上表面104u上面移除，并且从各别虚设栅极结构140p、140n上形成的侧壁间隔物108s及/或栅极覆盖层107上面移除。在一些说明性具体实施例中，选择性湿蚀刻程序167可以是湿蚀刻程序，此湿蚀刻程序对主动区104p、104n(例如：硅)及侧壁间隔物108s(例如：碳氮化硅硼)的材料上方的蚀刻终止层109(例如：氧化铝)具有选择性。举例而言，在至少一项具体实施例中，选择性湿蚀刻程序167可以是稀氢氟(HF)酸蚀刻，乃是在实质周围温度下并利用范围介于大约1:100与1:500之间的酸稀释来进行。
完成选择性蚀刻程序167之后，蚀刻终止层109有一部分109r就地留在第一层间介电材料110与基板102仍由第一ILD材料110在上述处理步骤期间所包覆的区域之间，例如：隔离区103。再者，曝露主动区104p、104n的上表面104u的多个源极和漏极沟槽接触开口113是置于相邻虚设栅极结构140p、140n的侧壁间隔物108s彼此之间，并且置于ILD开口110p、110n的侧壁110s与其相邻的虚设栅极结构140p、140n的侧壁间隔物108s之间。
在一些例示性具体实施例中，蚀刻终止层109已遭选择性移除以便形成源极和漏极沟槽开口113之后，可进行选用的蚀刻程序(图未示)，以便在沟槽开口113下面的主动区104p、104n中形成凹口114(图1I中以虚线表示)。举例而言，在基板102的材料实质可以是硅的那些说明性具体实施例中，用于形成凹口114的视需要的蚀刻程序可以是热湿氨蚀刻程序。在某些具体实施例中，凹口114的深度范围可介于约5nm与20nm之间，但更大及更小的凹口深度也都可以使用，端视整体装置设计要求而定。
图1J示意性绘示图1I的装置100在进一步说明性制造阶段的情形，其中可进行第一外延生长程序168，以便在主动区104p、104n的上表面104u上(或视需要的凹口114中及上面，若有提供的话)外延生长半导体材料，使得各别源极和漏极沟槽113的底端中的各别密闭隆起源极和漏极区115p、115n藉以在主动区104n和主动区104p上面形成。如图1J所示，至少一些密闭隆起源极和漏极区115p、115n可相邻于并介于相邻的各别对虚设栅极结构140p、140n之间而置。另外，其它密闭隆起源极和漏极区115p、115n可相邻于并介于各别虚设栅极结构140p、140n与各别ILD开口110p、110n的相邻侧壁110s之间而置。再者，由于用以移除虚设栅极结构140p、140n并以各别PMOS及NMOS取代高k/金属栅极(HK/MG)结构150p、150n(请参阅图2A至2E)将其取代的取代金属栅极(RMG)程序尚未进行，因而可用更高热预算进行第一外延生长程序168，因为大致上不用担心对温度敏感性HK/MG材料造成任何不当损害效应。
在至少一些说明性具体实施例中，相邻的数对虚设栅极结构140p、140n之间形成的密闭隆起源极和漏极区115p、115n的半导体材料可实质密闭于相邻侧壁间隔物108s彼此之间，使得密闭隆起源极和漏极区115p、115n的侧壁可以与各个各别相应侧壁间隔物108s的外侧壁表面的下部分直接接触。另外，形成于各别虚设栅极结构140p、140n其中一个与各别ILD开口110p、110n的相邻侧壁110s之间的密闭隆起源极和漏极区115p、115n可密闭于ILD开口110p、110n、及蚀刻终止层109位在隆起源极和漏极区115p、115n的一侧的剩余部分109r的侧壁110s与相邻虚设栅极结构140p、140n位在隆起源极和漏极区115p、115n的另一侧的侧壁间隔物108s之间。在此类例子中，各别密闭隆起源极和漏极区115p、115n的侧壁可与剩余蚀刻终止层部分109r的侧壁及侧壁110s在一侧直接接触，并且与相邻侧壁间隔物108s的外侧壁表面的下部分在另一侧直接接触。
在例示性具体实施例中，用于形成密闭隆起源极和漏极区115p、115n的半导体材料的类型可与构成装置主动区104p、104n的半导体材料实质同一类型。举例而言，当主动区104p、104n的半导体材料为结晶硅材料时，外延形成的隆起源极和漏极区115p、115n可为实质相同的结晶硅材料。同样地，当主动区104p、104n的材料举例为硅锗半导体合金时，密闭隆起源极和漏极区115p、115n也可为实质类似的硅锗半导体合金。然而，本领域技术人员在完整阅读本揭露后应了解的是，外延形成的隆起源极和漏极区115p、115n可由与主动区104p、104n的半导体材料不同的半导体材料所制成。
图2A至2E是装置100的示意性截面图，其绘示各个可用于进行取代金属栅极(RMG)程序的例示性处理步骤。更具体地说，图2A示意性绘示图1J所示装置100在已形成密闭隆起源极和漏极区115p、115n之后，进一步装置处理阶段期间的情形。如图2A所示，可进行沉积程序169以便在装置100上面形成保护衬垫层116，藉以包覆虚设栅极结构140p、140n上形成的侧壁间隔物108s与栅极覆盖层107、隆起源极和漏极区115p、115n、及图案化层间介电材料110的所有曝露表面。在某些具体实施例中，沉积程序169可以是高度保形沉积程序，举例如原子层沉积(ALD)程序及类似者，以使得保护衬垫层116可具有如前述的实质均匀厚度。举例而言，保护衬垫层的厚度116t范围可以是大约2nm至5nm，这取决于(但不限于)材料类型及特定沉积参数而定，但应了解的是也可使用其它厚度。此外，在至少一些例示性具体实施例中，保护衬垫层116可以是任何适用的介电绝缘材料，举例如氮化硅或氮氧化硅及类似者。
现请参阅图2B，可进行沉积程序170以便在保护衬垫层116上面毯覆式沉积第二层间介电材料117。如图2B所示，第二层间介电材料117可实质完全填充第一层间介电材料110中的开口110p、110n，包括源极和漏极沟槽113的未填充部分，藉以完全包覆虚设栅极结构140p、140n、及第一层间介电材料110的上部分。在一些具体实施例中，沉积程序170可以是具有较高沉积率及实质良好间隙填充特性的任何适用沉积程序，例如：化学气相沉积(CVD)程序及类似者。再者，第二层间介电材料117可类似或实质与第一层间介电材料110一样。举例而言，在至少一些具体实施例中，第二层间介电材料117可以是二氧化硅，但也可使用其它类型的介电绝缘材料。
图2C示意性绘示图2B的装置100在进一步处理阶段期间的情形，其中可进行诸如化学机械研磨(CMP)程序及类似者的平坦化程序171，以便曝露虚设栅极结构140p及140n各个的虚设栅极电极106的上表面106u。可进行平坦化程序171直到栅极覆盖层207已从虚设栅极结构140p、140n各个上面移除为止，藉以曝露上表面106u。如图2C所示，横向界定主动区104p、104n的隔离区103上面安置的第一层间介电材料110的平坦化部分110r仍作为装置100的部分，与置于虚设栅极结构140p与140n之间及周围的第二层间介电材料117的平坦化部分117r一样。另外，保护衬垫层116的剩余部分116r实质围绕第二层间介电材料117的剩余部分117r。
请参阅图2D，在平坦化程序171已完成且虚设栅极电极106的上表面106u已曝露之后，可进行一或多道选择性蚀刻程序172，以便至少将虚设栅极电极106从侧壁间隔物108s彼此间选择性移除，从而形成多个栅极凹穴118。在一些具体实施例中，虚设栅极绝缘层105可充当蚀刻终止层，用于保护各个各别虚设栅极结构140p、140n下面的主动区104p、104n的材料，在这种情况下，虚设栅极绝缘层105的至少一部分或甚至是实质全部可留在各栅极凹穴113的底端中。在其它具体实施例中，在虚设栅极电极106已实质移除之后，可调整蚀刻程序172的选择性蚀刻化学品，以便将虚设选择栅极绝缘层105实质全部移除，从而在各栅极凹穴113的底端曝露主动区104p及104n的上表面104u。
图2E示意性绘示图2D的装置100在取代金属栅极程序的数道步骤已进行后的情形，这数道步骤是要在PMOS主动区104p上面的各个各别栅极凹穴113中形成PMOS取代高k/金属栅极(HK/MG)结构150p，并且在NMOS主动区104n上面的各个各别栅极凹穴113中形成NMOS取代高k/金属栅极结构150n。如图2E所示，在一项例示性具体实施例中，PMOS取代栅极结构150p各可包括高k栅极绝缘层151d、多个形成于高k栅极绝缘层151d上面的金属层151a/b、以及形成于功函数调整金属层151a/b上面的传导栅极电极材料151g。再者，在其它例示性具体实施例中，NMOS取代栅极结构150n各可包括高k栅极绝缘层152d、至少一个形成于高k栅极绝缘层152d上面的金属层152a、以及形成于金属层152a上面的传导栅极电极材料152g。另外，栅极覆盖层153可在各个各别PMOS及NMOS取代栅极结构150p、150n上面形成。用于形成高k/金属栅极取代栅极结构的方法在本技术领域中属于已知，因此将不会在本文中说明。
高k栅极绝缘层151d及152d可包括一或多层合适的高k介电材料，其中高k介电材料可理解为是一种介电常数k至少大约等于或大于10的介电材料。举例而言，取决于特定的装置传导性类型(例如：N型或P型)，合适的高k介电材料可包括氧化钽(Ta2O5)、钛酸锶(SrTiO3)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化铝(Al2O3)、氧化钇(Y2O3)、氧化镧(La2O2)、硅酸铪(HfSiOx)、氮氧化铪硅(HfSiOxNy)、及类似者。再者，在高k栅极绝缘材料151d、152d可由多个材料层构成的具体实施例中，多层中一或多者的类型可以是介电材料，而不是所谓的“高k”材料，举例如二氧化硅及/或氮氧化硅及类似者。
金属层151a/b及152a可以是任何可适于调整或控制已完成晶体管元件的功函数的适用金属材料。举例而言，取决于特定的装置类型，合适的功函数调整金属材料可包括氮化钛(TiN)、氮氧化钛(TiON)、碳氧化钛(TiOC)、氧碳氮化钛(TiOCN)、钛铝(TiAl)氮化钽硅(TiSiN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、硅化钽(TaSi)、氮化铝(AlN)、钨(W)、钼(Mo)、氮化铪(HfN)、硅化铪(HfSi)、钛(Ti)、铝(Al)、铂(Pt)、铷(Ru)、铱(Ir)及类似者。另外，正如上述的高k栅极绝缘层151d、152d，金属层151a/b、152a中任何一或多者可以是单一材料层，或替代地可包括多种不同功函数的调整金属材料层，端视整体装置设计及运作参数而定。
本领域技术人员在完整阅读本揭露之后应了解的是，为图2E中的PMOS及NMOS取代栅极结构150p、150n的具体绘示的HK/MG材料层的数目及相对位置仅为例示性，因为也可取决于给定装置的设计参数及/或传导性类型而运用其它组构。
图2F至2T是绘示各个例示性处理步骤的装置100的示意性截面图，所述处理步骤可用于在已进行取代金属栅极(RMG)程序，并且已在各别PMOS及NMOS主动区104p、104n上面形成PMOS及NMOS取代栅极结构150p、150n之后，对密闭隆起源极和漏极区115p、115n形成接触元件。请先参阅图2F，示意性绘示的是装置100的进一步例示性处理阶段，其中可进行沉积程序173，以便在装置100上面毯覆式沉积第三层间介电材料119，从而实质完全包覆PMOS及NMOS取代栅极结构150p、150n。沉积程序173可以是具有较高沉积率的任何适用沉积程序，例如：化学气相沉积(CVD)程序及类似者。在至少一些具体实施例中，第三层间介电材料117可如同第一与第二层间介电材料110与117，例如：二氧化硅，但也可使用其它类型的介电绝缘材料。在某些具体实施例中，取决于随之沉积的第三层间介电材料119的平面性，可进行诸如CMP程序及类似者的平坦化程序174，以便提供为了后续在装置100上进行光微影图案化程序而制备的具有实质平面型上表面119u的第三ILD材料119，下面将会有进一步说明。
现请参阅图2G，示意性绘示的是装置100的进一步处理阶段，其中诸如光阻遮罩及类似者的图案化蚀刻遮罩120已在第三层间介电材料119上面形成。如图2G所示，图案化蚀刻遮罩120可完全包覆PMOS主动区104p及形成于其上面的PMOS取代栅极结构150p。再者，图案化蚀刻遮罩120可包括多个开口121，各开口可置于密闭隆起源极和漏极区115n的各别一个上面，并且与此密闭隆起源极和漏极区实质垂直对准，此密闭隆起源极和漏极区是先前在更早期处理阶段期间(请参阅图1J)，于NMOS主动区104n上面形成者。之后，如图2H所示，可穿过图案化蚀刻遮罩120中的开口121进行蚀刻程序175，藉以形成接触开口122，所述接触开口伸透第三层间介电材料119与第二层间介电材料117，并且伸透包覆隆起源极和漏极区115n的剩余保护衬垫部分116r的实质水平取向部分，从而曝露各区域115n的上表面115u。
在一些例示性具体实施例中，蚀刻程序175可以是实质各向异性(定向性)蚀刻程序，例如：干式反应性离子蚀刻(RIE)程序及类似者。由于蚀刻程序175具有实质定向性蚀刻特性，将会把NMOS主动区104n上面呈现的剩余保护衬垫层部分116r的实质水平取向部分蚀刻掉，用以曝露密闭隆起源极和漏极区115n的上表面115u。然而，剩余保护衬垫层部分116r的实质垂直取向部分因蚀刻程序175所受到的影响微乎其微，例如：垂直层部分116r的厚度仅稍微减少。因此，在至少一些说明性具体实施例中，保护间隔物116s可在蚀刻程序175期间由剩余保护衬垫层部分116r形成。再者，保护间隔物116s的存在可防止，或至少实质极小化侧壁间隔物108s在蚀刻程序175期间的任何厚度减小作用，寄生电容因而极小。
图2I示意性绘示图2H的装置100在往后处理阶段的情形，其中可进行遮罩移除程序176，用以在图案化蚀刻遮罩120如上所述完成图案化之后，将其从第三层间介电材料119上面移除。在图案化蚀刻遮罩120可以是光阻遮罩的那些具体实施例中，遮罩移除程序176举例而言，可以是灰化程序及类似者。之后，可进行如图2J所示的沉积程序177，用以在装置100上面沉积实质保形阻障层123，以便至少使接触开口122的内侧表面排齐，并且包覆介于NMOS取代栅极结构150n之间且位于其周围的密闭隆起源极和漏极区115n的上表面115u。如图2J所示，阻障层123的一部分也可在第三层间介电材料119的上表面119u上面形成。
在某些具体实施例中，沉积程序177可以是本技术领域中已知的任何合适的保形沉积程序，举例如原子层沉积(ALD)程序或电浆增强型化学气相沉积(PECVD)程序及类似者。取决于特定装置设计与处理准则，阻障层123的厚度123t可在约1nm至3nm的范围内，并且在装置100的水平、垂直及/或斜角表面上方可实质均匀，处理变异及容限在正常接受范围内。再者，在至少一些具体实施例中，阻障层123可由多个子层(未图示)构成，其中各子层可具有实质保形性，并且具有实质均匀的子层厚度。此外，各子层的材料类型可以不同，端视阻障层123的特定所欲特性而定。
如前所述，当用于形成接触开口122的蚀刻程序175是干式反应性离子蚀刻(RIE)程序时，密闭隆起源极和漏极区115n的上表面115u有时会出现损坏。请参阅图2H及图2I。然而，对于NMOS型装置而言，例如：图2H及图2I中所示的NMOS晶体管装置190N，此RIE损坏对于位在金属/半导体介面的肖特基阻障物高度大致没有显著影响，对于NMOS接触元件的影响一般更低。如此，任何此类RIE损坏可能对NMOS晶体管装置190N的密闭隆起源极和漏极区115n的上表面115u造成的影响，都可通过在已损坏区域上方沉积适当的n型金属而降低或实质降到最小，从而实质保留实质形成的接触元件125(请参阅图2L)的欧姆特性。因此，在本文中揭示的某些例示性具体实施例中，阻障层123的材料可包含任一或多种合适的n型金属，举例如钛(Ti)及/或氮化钛(TiN)。可用于形成阻障层123以便极小化任何RIE损坏对密闭隆起源极和漏极区115n的上表面115u可能造成的负面效应的其它合适的n型金属包括铒(Er)、镱(Yb)、镧(La)、钪(Sc)、铪(Hf)及锆(Zr)。
现请参阅图2K，示意性绘示的是图2J中所示半导体装置100在进一步说明性处理阶段期间的情形，其中正在进行沉积程序178，以便在装置100上面形成一层传导接触材料124。在某些具体实施例中，可在装置100上面毯覆式沉积此层传导接触材料124，以便包覆阻障层123，并且在密闭隆起源极和漏极区115n各个上面实质完全填充接触开口122的剩余部分。另外，传导接触材料124的过剩部分可在接触开口122外侧、及第三层间介电材料119上面形成，如图2K所示。
在一些具体实施例中，沉积程序178可以是具有实质良好间隙填充特性的任何适用沉积程序，举例如化学气相沉积(CVD)程序及类似者。再者，传导接触材料的材料组成物可以是大体上适用于对置于装置100的装置层中的接触区形成接点的任何类型的传导材料。举例而言，在一些具体实施例中，传导材料124可以是钨或合适的钨合金材料，但也可使用其它合适的传导材料。
图2L示意性绘示图2K所示装置100的进一步处理阶段。如图2L所示，可进行诸如化学机械研磨(CMP)程序的平坦化程序179，用以移除传导接触材料124及阻障层123于接触开口122外侧形成的任何过剩部分，从而曝露并重新平坦化第三层间介电材料119的上表面119u。平坦化程序179一经完成，便形成嵌埋于层间介电材料119、110中、并向下延展至各个NMOS晶体管元件190N的密闭隆起源极和漏极区115n的多个接触元件125。如图2L所示，接触元件125各可由传导接触材料124的核心与阻障层123所构成，此阻障层是置于此核心与周围层间介电材料119、110及/或NMOS取代栅极结构150n之间。在至少一些具体实施例中，接触元件125的经平坦化上表面125u可与第三层间介电材料119的经平坦化上表面119u实质共面，但在其它具体实施例中，上表面125u可相对于上表面119u稍微凹陷或稍微隆起，端视平坦化程序179的类型及效率而定。
在形成接触元件125之后，可进行视需要的沉积程序180，以便在PMOS与NMOS主动区104p、104n两者上面形成视需要的硬罩层126，从而完全包覆第三层间介电材料119的上表面119u、及接触元件125的上表面125u，如图2M所示。在某些具体实施例中，视需要的硬罩层126可以是适于包覆并保护接触元件125的上表面125u的沉积遮罩，以便防止外延半导体材料于第二外延生长程序183期间在上表面125u上形成，此第二外延生长程序可用于在PMOS主动区104p上面形成的密闭隆起源极和漏极区115p上面形成附加半导体材料层130，下文搭配图2Q有进一步说明。视需要的硬罩层126可以是任何已知且合适的沉积遮罩材料，例如：诸如氮化硅、二氧化硅及/或氮氧化硅及类似者的介电材料。再者，视需要的硬罩层126的厚度126t可视需要用于在第二外延生长程序183期间，对接触元件125提供所欲程度的保护。
请参阅图2N，示意性绘示的是图2M中所示装置100的进一步处理阶段，其中诸如光阻遮罩及类似者的图案化蚀刻遮罩127已在第三层间介电材料119上面形成(若有使用视需要的硬罩层126，也在其上面形成)。如图2N所示，图案化蚀刻遮罩127可完全包覆NMOS主动区104n及形成于其上面的接触元件125。再者，图案化蚀刻遮罩127可包括多个开口128，各开口可置于密闭隆起源极和漏极区115p的各别一个上面，并且与此密闭隆起源极和漏极区实质垂直对准，此密闭隆起源极和漏极区是先前在更早期处理阶段期间(请参阅图1J)，于PMOS主动区104p上面形成者。之后，如图2O所示，可穿过图案化蚀刻遮罩127中的开口128进行蚀刻程序181，藉以形成接触开口129，所述接触开口伸透第三层间介电材料119(并且伸透视需要的硬罩层126，若有使用的话)、第二层间介电材料117r、以及包覆隆起源极和漏极区115p的剩余保护衬垫部分116r的实质水平取向部分，从而曝露各区域115p的上表面115u。
在一些例示性具体实施例中，蚀刻程序181可以是实质各向异性(定向性)蚀刻程序，例如：干式反应性离子蚀刻(RIE)程序及类似者。由于蚀刻程序181具有实质定向性蚀刻特性，将会把PMOS主动区104p上面呈现的剩余保护衬垫层部分116r的实质水平取向部分蚀刻掉，用以曝露密闭隆起源极和漏极区115p的上表面115u。然而，剩余的保护衬垫层部分116r的实质垂直取向部分因蚀刻程序181所受到的影响微乎其微，例如：垂直层部分116r的厚度仅稍微减少。因此，在至少一些说明性具体实施例中，保护间隔物116s可在蚀刻程序181期间由剩余保护衬垫层部分116r形成。再者，保护间隔物116s的存在可防止，或至少实质极小化侧壁间隔物108s在蚀刻程序181期间的任何厚度减小作用，寄生电容因而极小。
图2P示意性绘示图2O的装置100在稍后处理阶段的情形，其中可进行遮罩移除程序182，用以在图案化蚀刻遮罩127如上所述完成图案化之后，将其从第三层间介电材料119(及视需要的硬罩层126，若有使用的话)上面移除。在图案化蚀刻遮罩127可以是光阻遮罩的那些具体实施例中，遮罩移除程序182举例而言，可以是灰化程序及类似者。
现请参阅图2Q，在完成遮罩移除程序182之后，可接着进行第二外延生长程序183，以便在第一外延生长程序168(请参阅图1J)期间，于密闭隆起源极和漏极区115p的上表面115u上外延生长进一步半导体材料层130。如图2Q所示，半导体材料层130各可实质密闭于将相邻PMOS取代栅极结构150p的侧壁间隔物108s包覆的保护间隔物116s彼此间，并且密闭于保护间隔物116s彼此间，保护间隔物116s于一侧包覆第一层间介电材料110的侧壁，并且于另一侧包覆相邻PMOS取代栅极结构150p的侧壁间隔物108s。在某些具体实施例中，各半导体材料层130的厚度130t可在大约10nm至20nm的范围内。然而，也可使用其它厚度，端视装置设计要求及/或任何其它特定装置处理考量而定，例如：对密闭隆起源极漏极区115p的上表面115u的蚀刻损坏，下面将会有进一步论述。
在一些说明性具体实施例中，半导体材料层130可以是实质纯锗材料，其在外延生长程序183期间原位掺有适当的p型掺质，例如：硼(B)及类似者。在其它具体实施例中，半导体材料层130可以是硅锗合金，其在外延生长程序183期间原位掺有例如有硼。取决于特定装置设计要求，用以形成半导体材料层130的硅锗可具有至少大约30原子百分比的锗浓度，但也可使用更高或更低的锗浓度。
在有密闭隆起源极和漏极区115n形成在NMOS主动区104n上面的情况下，当用以形成接触开口129的蚀刻程序181是干式反应性离子蚀刻(RIE)程序时，也会对密闭隆起源极和漏极区115p的上表面115u造成一些RIE有关的损坏量。请参阅图2O及图2P。然而，与参阅图2H至图2J所述NMOS晶体管装置190N的情形不同，此RIE损坏可能对接触元件与PMOS晶体管装置190P的金属/半导体介面处的肖特基阻障物高度具有实质显著的影响，与接触元件之于NMOS装置的情况相比，一般而言，其固有的影响更高。如此，通过在半导体材料层130的上表面130u提供实质未损坏的金属/半导体接触介面，半导体材料层130适于“修复”对PMOS装置区104p上面形成的密闭隆起源极和漏极区115p的上表面115u出现的RIE损坏。另外，由于蚀刻程序181及遮罩移除程序182两者都是在外延生长程序183前进行的，所以半导体材料层130的上表面130u也将会实质洁净，因为上表面130u上实质不会有来自保护衬垫层部分116r的氮化物残余物、或来自图案化光阻蚀刻遮罩127的聚合物残余物。因此，由于上表面130u实质洁净且未遭损坏，因此可提供更高品质的金属/半导体接触介面。如此，构成后续形成的接触元件133(请参阅图2R至2T)的任何金属的费米能阶，将会定于例如硼掺杂锗或硼掺杂硅锗的半导体材料130的价带。所以，可从而在金属/半导体介面产生低肖特基阻障物高度，因而实质保留PMOS装置接点133的欧姆特性。
图2R示意性绘示图2Q的装置100在进一步装置处理阶段期间的情形，其中可进行沉积程序184以在装置100上面沉积实质保形阻障层131。如图2R所示，可形成保形阻障层123以便至少使接触开口129的内侧表面排齐，并且包覆介于PMOS取代栅极结构150p彼此间的PMOS主动区104p上面形成的半导体材料层130的上表面130u。另外，也可在第三层间介电材料119的上表面119u上面(及视需要的硬罩材料126的上表面126u上面，若有使用的话)形成阻障层131的一部分。
在某些具体实施例中，沉积程序184可以是本技术领域中已知的任何合适的保形沉积程序，举例如原子层沉积(ALD)程序或电浆增强型化学气相沉积(PECVD)程序及类似者。取决于特定装置设计与处理准则，阻障层131的厚度131t可在约1nm至3nm的范围内，并且可如先前参阅阻障层123所述具有实质均匀性。再者，在至少一些具体实施例中，阻障层131可由多个子层(未图示)构成，其中各子层可具有实质保形性，并且具有实质均匀的子层厚度。此外，各子层的材料类型可以不同，端视阻障层131的特定所欲特性而定。
在本文中所揭示的一些例示性具体实施例中，阻障层131的材料可包含任一或多种合适的p型金属，以使得金属的费米能阶可适度定于下层半导体材料层130的价带，从而提供如前述的低肖特基阻障物高度。举例而言，在某些具体实施例中，阻障层131的材料可包括诸如金(Au)、镍(Ni)及/或铂(Pt)及类似者等p型金属，但也可使用其它合适的p型金属。于再其它说明性具体实施例中，阻障层131也可包括钛(Ti)及/或氮化钛(TiN)。
现请参阅图2S，示意性绘示的是图2R的半导体装置100在进一步例示性处理阶段期间的情形，其中可进行沉积程序185以便在装置100上面毯覆式沉积一层传导接触材料132。在某些具体实施例中，可形成传导接触材料层132，以便包覆阻障层131，并且在各半导体材料层130上面实质完全填充接触开口129的剩余部分。另外，传导接触材料132的过剩部分可在接触开口129外侧、及第三层间介电材料119(及视需要的硬罩层126，若有使用的话)上面形成，如图2S所示。
在一些具体实施例中，沉积程序185可以是具有实质良好的间隙填充特性的任何适用沉积程序，例如：化学气相沉积(CVD)程序及类似者。再者，传导接触材料的材料组成物可以是大致上适用于对置于装置100的装置层中的接触区形成接点的任何类型的传导材料。举例而言，在一些具体实施例中，传导材料132可以与用于在NMOS主动区104n(请参阅图2K)上面的接触开口122中形成传导接触材料124的材料同类型，例如：钨或合适的钨合金材料，但也可使用其它合适的传导材料。
图2T示意性绘示图2S所示半导体装置100的进一步装置处理阶段。如图2T所示，可进行诸如化学机械研磨(CMP)程序的平坦化程序186，用以移除传导接触材料132及阻障层131于接触开口129外侧形成的任何过剩部分。另外，在视需要的硬罩层126是在形成接触开口129前先于装置100上面形成的那些具体实施例中，也可将视需要的硬罩层126从第三层间介电材料119上面移除，从而曝露并且重新平坦化第三层间介电材料119的上表面119u、及接触元件133的上表面133u。
平坦化程序186一经完成，便形成嵌埋于层间介电材料119、110中、并向下延展至半导体材料层130的多个接触元件133，所述半导体材料层是在各个PMOS晶体管元件190P的密闭隆起源极和漏极区115p上面形成。如图2T所示，接触元件133各可由传导接触材料132的核心与阻障层131所构成，此阻障层是置于此核心与周围层间介电材料119、110及/或PMOS取代栅极结构150p之间。在至少一些具体实施例中，接触元件133的平坦化上表面133u可与第三层间介电材料119的经重新平坦化上表面119u实质共面，但在其它具体实施例中，上表面133u可相对于上表面119u稍微凹陷或稍微隆起，端视平坦化程序186的类型及效率而定。
在图2T所示的半导体装置结构100完成后，可进行进一步后段制程(BEOL)处理步骤，以便在第三层间介电材料119上面形成金属化系统，此金属化系统包括一或多个金属化层，并且电连接至NMOS接触元件125及PMOS接触元件133。
尽管图2F至2T所示及上述各个步骤略述对PMOS晶体管元件190P形成接触元件133之前先对NMOS晶体管装置190N形成接触元件125的处理过程顺序，但本领域技术人员在完整阅读本揭露之后仍应了解的是，接触元件133可在接触元件125前轻易地形成，对成品装置100实质没有影响。举例而言，可在如图2F所示形成第三层间介电材料119之后，立即进行图2N至2T所示处理步骤的过程顺序，从而形成半导体层130及接触元件133。之后，可进行图2G至2L中所示处理步骤的过程顺序，以便形成接触元件125。再者，也应了解的是，可能不需要图2M所示的视需要的沉积硬罩层126，因为用于形成半导体材料层130的外延生长程序183会在形成接触元件125之前先进行，而NMOS装置区104n则维持由第三层间介电材料119所包覆。
图3A至3I是替代处理过程顺序的示意性截面图，此处理过程顺序可用于进行密闭外延生长技术，用以在形成取代高k/金属栅极结构前先形成隆起源极和漏极区，与图1B至1J所示及上述的过程顺序不同。特别的是，图3A至3I所示的替代处理过程顺序在许多方面实质类似于图1B至1J所示的过程顺序，但其中，侧壁间隔物108s在图3A至3I的替代处理过程顺序中是在已形成蚀刻终止层109之后才形成，而侧壁间隔物108s在图1B至1J的处理过程顺序中是在已形成蚀刻终止层109之前便已先形成。因此，尽管图1B至1J中所包括的相同元件参考符号在图3A至3I中是用于绘示许多类似的元件及步骤，但以下图3A至3I所示替代处理过程顺序的说明并不包括与以上参照图1B至1J所提出的同层级的详细内容。然而，应了解的是，除非本文中另有具体注记，否则图1B至1J所示处理过程顺序的有关叙述性方面也一样适用于图3A至3I所示替代过程顺序的各个类似符号的元件及步骤，即使此类方面可能未在本文中完整说明也是这样。
请先参阅图3A，此替代处理过程顺序可按照与以上图1B所示步骤类似的方式开始，也就是说，通过进行前述沉积程序160，以便在图1A所示多个虚设栅极结构140p及140n上面形成实质保形的间隔物材料层108。之后，如图3B所示，可进行沉积程序162，以便在间隔物材料层108的所有外露表面上面形成蚀刻终止层109。现请参阅图3C，可接着在蚀刻终止层109上面形成第一层间介电材料110，之后，可在第一层间介电层110上进行平坦化程序164，以便提供实质平面型上表面110u。
请参阅图3D，可接着在第一层间介电材料110的平坦化上表面110u上面形成图案化蚀刻遮罩111。如先前参阅图1F所述，遮罩开口112p及112n可实质直接地置于各别多个虚设栅极结构140p及140n上面，并且经调整尺寸而有助于曝露各别主动区104p及104n的上表面104u。之后，可接着穿过遮罩开口112p及112n进行蚀刻程序165，以便在各别装置主动区104p及104n上面的第一层间介电材料110中形成开口110p及110n，同时将蚀刻终止层109当作蚀刻终止物使用，如图3E所示。其次，如图3F所示，可进行遮罩移除程序166，例如：灰化程序及类似者，以便将图案化遮罩层111从第一层间介电材料110移除。
现请参阅图3G所示的处理阶段，接着进行选择性蚀刻程序167，以便将蚀刻终止层109的经曝露部分从间隔物材料层108上面移除。在有图1B至1J所示的处理过程顺序的情况下，蚀刻终止层109有一部分109r就地留在第一层间介电材料110与基板102中仍由第一ILD材料110所包覆的区域之间。然而，由于蚀刻终止层109是在已形成侧壁间隔物108s(请参阅以上的图1C)之前，便先于本替代处理过程顺序期间在间隔物材料层108上面形成，因此间隔物材料层108也于蚀刻终止层109的剩余部分109r与基板102之间延展。
图3H示意性绘示图3G的装置在替代处理过程顺序的后续阶段期间的情况，其中可进行实质定向的各向异性蚀刻程序161，以便移除间隔物材料层108的实质水平取向部分，藉以形成与虚设栅极结构140p及140n各个的侧壁相邻的侧壁间隔物108s。再者，于此处理阶段，曝露主动区104p、104n的上表面104u的多个源极和漏极沟槽接触开口113现置于相邻虚设栅极结构140p、140n的侧壁间隔物108s彼此之间，并且置于开口110p、110n的侧壁与其相邻的虚设栅极结构140p、140n的侧壁间隔物108s之间。另外，在一些例示性具体实施例中，已形成侧壁间隔物108s并界定源极和漏极沟槽开口113之后，可进行前述视需要的热湿氨蚀刻程序(未图示)，以便在沟槽开口113下面的主动区104p、104n中形成凹口114(图3H中以虚线表示)。
现请参阅图3I所示替代处理过程顺序的后续阶段，现可进行第一外延生长程序168，以便在主动区104p、104n的上表面104u上(或视需要的凹口114中及上面，若有提供的话)外延生长半导体材料，藉以在主动区104p及主动区104n上面形成的各别源极和漏极沟槽113的底端中形成密闭隆起源极和漏极区115p、115n。在有图1B至1J所示的处理过程顺序的情况下，由于尚未进行取代金属栅极(RMG)程序，因此可用更高的热预算再次地进行第一外延生长程序168。之后，可实质如图2A至2T所示及上述，继续半导体装置100的进一步处理。
以上所揭示的特定具体实施例仅具有说明性，因为本发明可采用对受益于本文教示的本领域技术人员显而易见的不同但均等方式来修改并且实践。例如，以上所提的方法步骤可用不同顺序实施。再者，对于本文所示构造或设计的细节无限制用意。因此，证实可改变或修改以上揭示的特定具体实施例，而且所有此类变例全都视为在本发明的范畴及精神内。因此，本文寻求的保护是如所附权利要求书中所提。

Claims (20)

1.一种制造半导体装置的方法，其包含：
于相同的第一外延生长程序期间，在相邻的一对第一虚设栅极结构之间形成第一密闭隆起源极和漏极区，并且在相邻的一对第二虚设栅极结构之间形成第二密闭隆起源极和漏极区，该第一与第二密闭隆起源极和漏极区包含第一半导体材料；
于形成该第一与第二密闭隆起源极和漏极区之后，进行取代金属栅极程序，用来以各别对第一与第二取代栅极结构取代该对第一与第二虚设栅极结构；
在进行该取代金属栅极程序之后，对该第一密闭隆起源极和漏极区形成第一接触元件，进行第二外延生长程序以在该第二密闭隆起源极和漏极区上面形成第二半导体材料层，并且对该第二半导体材料层形成第二接触元件。
2.如权利要求1所述的方法，其中，形成该第二半导体材料层包含形成原位硼掺杂锗材料层及原位硼掺杂硅锗材料层的其中一个。
3.如权利要求1所述的方法，其中，各该第一与第二取代栅极结构包括含有高k介电材料的栅极绝缘层以及至少一个包含功函数调整材料的金属层。
4.如权利要求1所述的方法，其中，侧壁间隔物相邻于各该第一与第二虚设栅极结构的侧壁而形成，并且其中，该第一与第二密闭隆起源极和漏极区密闭于相邻的该对第一与第二虚设栅极结构的该侧壁间隔物之间，使得该第一与第二密闭隆起源极和漏极区的侧壁各别直接接触每一个该侧壁间隔物的外侧壁表面的下部分。
5.如权利要求4所述的方法，其中，形成相邻于各该第一与第二虚设栅极结构的该侧壁的该侧壁间隔物包含在该对第一与第二虚设栅极结构上面形成间隔物材料层，并且对该间隔物材料层进行各向异性反应性离子蚀刻程序。
6.如权利要求1所述的方法，其中，进行该取代金属栅极程序包含：
在该第一与第二虚设栅极结构上面以及该第一与第二密闭隆起源极和漏极区上面形成保护衬垫层；
在该保护衬垫层上面形成层间介电材料；
进行平坦化程序以曝露各该第一与第二虚设栅极结构的虚设栅极电极；以及
将至少该虚设栅极电极从各该第一与第二虚设栅极结构移除。
7.如权利要求6所述的方法，其中，形成该第一接触元件包含进行第一各向异性反应性离子蚀刻程序，用以将该保护衬垫层的至少一部分从该第一密闭隆起源极和漏极区上面移除，以便曝露该第一密闭隆起源极和漏极区的上表面，并且其中，形成该第二半导体材料层包含进行第二各向异性反应性离子蚀刻程序，用以将该保护衬垫层的至少一部分从该第二密闭隆起源极和漏极区上面移除，以便曝露该第二密闭隆起源极和漏极区之上表面。
8.如权利要求1所述的方法，其中，该第二半导体材料层及该第二接触元件是在形成该第一接触元件之前先形成。
9.一种制造半导体装置的方法，其包含：
在半导体基板的各别第一与第二主动区上面形成多个第一虚设栅极结构及多个第二虚设栅极结构；
于相同的第一外延生长程序期间，形成相邻于并且各别介于各该多个第一与第二虚设栅极结构的第一与第二隆起源极和漏极区，各该第一与第二隆起源极和漏极区包含第一半导体材料，并且横向密闭于相邻于各该多个第一与第二虚设栅极结构而各别形成的侧壁间隔物之间；
在形成该第一与第二隆起源极和漏极区之后，以各别多个第一与第二取代栅极结构取代该多个第一与第二虚设栅极结构，该第一与第二隆起源极和漏极区相邻于并且介于该各别多个第一与第二取代栅极结构而置；
在取代该多个第一与第二虚设栅极结构之后，进行第二外延生长程序，用以在各该第二隆起源极和漏极区上面形成第二半导体材料层，同时包覆该第一隆起源极和漏极区；
对各该第一隆起源极和漏极区各别形成第一接触元件；以及
对在各该第二隆起源极和漏极区上面形成的该第二半导体材料层各别形成第二接触元件。
10.如权利要求9所述的方法，其中，各该第一与第二取代栅极结构包括含有高k介电材料的栅极绝缘层以及至少一个包含功函数调整材料的金属层。
11.如权利要求9所述的方法，其中，形成该第二半导体材料层包含形成原位硼掺杂锗材料层及原位硼掺杂硅锗材料层的其中一个。
12.如权利要求9所述的方法，其中，形成该第一与第二隆起源极和漏极区包含：
在该第一与第二主动区上面形成蚀刻终止层，该蚀刻终止层包覆该多个第一与第二虚设栅极结构；
在各该第一与第二主动区上面的该蚀刻终止层上面形成第一层间介电材料；
进行一系列蚀刻程序以曝露该第一与第二主动区相邻于并且各别介于各该多个第一与第二虚设栅极电极之间的上表面；以及
在各该第一与第二主动区的经曝露的该上表面上各别形成该第一与第二隆起源极和漏极区。
13.如权利要求12所述的方法，其中，进行该系列蚀刻程序包含进行各向异性反应性离子蚀刻程序，用以穿过该第一层间介电材料形成开口，以便曝露该蚀刻终止层的一部分，并且之后进行选择性湿蚀刻程序，用以移除该蚀刻终止层的经曝露的该部分。
14.如权利要求13所述的方法，其中，进行该系列蚀刻程序更包含进行第二湿蚀刻程序，用以在该第一与第二主动区中形成横向相邻于并且各别介于各该多个第一与第二虚设栅极结构之间的一或多个凹口。
15.如权利要求13所述的方法，更包含在该第一与第二主动区上面形成间隔物材料层，以便包覆该多个第一与第二虚设栅极结构，其中，该蚀刻终止层是在该第一与第二主动区上面的该间隔物材料层的至少一部分上面形成。
16.如权利要求15所述的方法，更包含由该间隔物材料层形成该侧壁间隔物。
17.如权利要求16所述的方法，其中，该侧壁间隔物是在形成该蚀刻终止层前先形成。
18.如权利要求16所述的方法，其中，该侧壁间隔物是在形成该蚀刻终止层之后才形成。
19.如权利要求9所述的方法，其中，在各该第二隆起源极和漏极区上面形成该第二半导体材料层包含进行各向异性反应性离子蚀刻程序，用以曝露各该第二隆起源极和漏极区的上表面，并且在该第二隆起源极和漏极区的经曝露的该上表面上形成该第二半导体材料层。
20.一种制造半导体装置的方法，其包含：
在半导体基板的PMOS主动区上面形成多个第一虚设栅极结构；
在半导体基板的NMOS主动区上面形成多个第二虚设栅极结构；
在该PMOS主动区与该NMOS主动区上面形成第一层间介电材料，该第一层间介电材料包覆该第一与第二多个虚设栅极结构；
在该第一层间介电材料上面形成图案化蚀刻遮罩，该图案化蚀刻遮罩层包含置于该第一虚设栅极结构上面的第一开口以及置于该第二虚设栅极结构上面的第二开口；
进行一或多道蚀刻程序，用以在该第一层间介电材料中形成曝露该多个第一虚设栅极结构以及该PMOS主动区的表面的第一开口，并且用以在该第一层间介电材料中形成曝露该多个第二虚设栅极结构以及该NMOS主动区的表面的第二开口；
形成在该PMOS主动区的该表面上面包含第一半导体材料的多个第一隆起源极和漏极区，其中，该多个第一隆起源极和漏极区是通过该第一开口的侧壁以及相邻于各该多个第一虚设栅极结构的侧壁而形成的侧壁间隔物来横向密闭；
于形成该多个第一隆起源极和漏极区之后，以各别PMOS晶体管元件的各别PMOS栅极结构取代各该多个第一虚设栅极结构，各该各别PMOS栅极结构包括含有高k介电材料的第一栅极绝缘层以及含有第一功函数调整材料的至少一个第一金属层；
形成在各该多个第一隆起源极和漏极区上面包含硼掺杂锗及硼掺杂硅锗的其中一个的半导体材料层；
形成伸透形成于该第一层间介电材料上面的第二层间介电材料的多个第一接触元件，各该多个第一接触元件接触在该多个第一隆起源极和漏极区的各个上面形成的该半导体材料层；
形成在该NMOS主动区的该表面上面包含第二半导体材料的多个第二隆起源极和漏极区，其中，该多个第二隆起源极和漏极区是通过该第二开口的侧壁以及相邻于各该多个第二虚设栅极结构的侧壁而形成的侧壁间隔物来横向密闭；以及
形成伸透该第二层间介电材料的多个第二接触元件，各该多个第二接触元件接触该多个第二隆起源极和漏极区的各个。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397003B1 (en) * 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques
US9859422B2 (en) * 2015-05-28 2018-01-02 Sandisk Technologies Llc Field effect transistor with elevated active regions and methods of manufacturing the same
US9484431B1 (en) * 2015-07-29 2016-11-01 International Business Machines Corporation Pure boron for silicide contact
US11049939B2 (en) 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
US10020306B2 (en) * 2015-10-12 2018-07-10 International Business Machines Corporation Spacer for trench epitaxial structures
US10141417B2 (en) * 2015-10-20 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, semiconductor device and the method of forming semiconductor device
US9805973B2 (en) * 2015-10-30 2017-10-31 International Business Machines Corporation Dual silicide liner flow for enabling low contact resistance
US9923070B2 (en) * 2015-11-25 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US9997632B2 (en) * 2015-12-15 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor device and manufacturing method thereof
US9978647B2 (en) 2015-12-28 2018-05-22 United Microelectronics Corp. Method for preventing dishing during the manufacture of semiconductor devices
US10651080B2 (en) * 2016-04-26 2020-05-12 Lam Research Corporation Oxidizing treatment of aluminum nitride films in semiconductor device manufacturing
US10276662B2 (en) 2016-05-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming contact trench
CN107452680B (zh) * 2016-06-01 2020-05-05 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9842933B1 (en) 2016-06-13 2017-12-12 Globalfoundries Inc. Formation of bottom junction in vertical FET devices
US10388576B2 (en) * 2016-06-30 2019-08-20 International Business Machines Corporation Semiconductor device including dual trench epitaxial dual-liner contacts
US10074563B2 (en) 2016-07-29 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device
US10134642B2 (en) * 2016-09-28 2018-11-20 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US9859153B1 (en) 2016-11-14 2018-01-02 Lam Research Corporation Deposition of aluminum oxide etch stop layers
US10079290B2 (en) 2016-12-30 2018-09-18 United Microelectronics Corp. Semiconductor device having asymmetric spacer structures
US10269647B2 (en) * 2017-01-20 2019-04-23 Applied Materials, Inc. Self-aligned EPI contact flow
US10249535B2 (en) * 2017-02-15 2019-04-02 Globalfoundries Inc. Forming TS cut for zero or negative TS extension and resulting device
US10177047B2 (en) * 2017-03-01 2019-01-08 International Business Machines Corporation Trench gate first CMOS
US10276565B2 (en) 2017-03-23 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10153198B2 (en) 2017-04-07 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Low-resistance contact plugs and method forming same
US10381267B2 (en) * 2017-04-21 2019-08-13 International Business Machines Corporation Field effect device with reduced capacitance and resistance in source/drain contacts at reduced gate pitch
DE102017122702B4 (de) 2017-04-28 2023-11-09 Taiwan Semiconductor Manufacturing Co. Ltd. Struktur und Verfahren für FinFET-Vorrichtung mit asymmetrischem Kontakt
US9905473B1 (en) * 2017-05-18 2018-02-27 Globalfoundries Inc. Self-aligned contact etch for fabricating a FinFET
US10050149B1 (en) * 2017-05-18 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure for semiconductor device
US10243079B2 (en) * 2017-06-30 2019-03-26 International Business Machines Corporation Utilizing multilayer gate spacer to reduce erosion of semiconductor fin during spacer patterning
US10651284B2 (en) * 2017-10-24 2020-05-12 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US10236215B1 (en) 2017-10-24 2019-03-19 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US20190279934A1 (en) * 2018-03-07 2019-09-12 International Business Machines Corporation Complementary metal oxide semiconductor with dual contact liners
CN110349908B (zh) * 2018-04-03 2022-11-04 华邦电子股份有限公司 自对准接触结构及其形成方法
US10475901B1 (en) * 2018-04-19 2019-11-12 Globalfoundries Inc. Cap removal for gate electrode structures with reduced complexity
KR102557549B1 (ko) 2018-04-26 2023-07-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10367077B1 (en) 2018-04-27 2019-07-30 International Business Machines Corporation Wrap around contact using sacrificial mandrel
US10553492B2 (en) * 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
US10763328B2 (en) * 2018-10-04 2020-09-01 Globalfoundries Inc. Epitaxial semiconductor material grown with enhanced local isotropy
US10943818B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11004958B2 (en) * 2018-10-31 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10985165B2 (en) * 2019-08-19 2021-04-20 Micron Technology, Inc. Methods of forming microelectronic devices
US11362194B2 (en) 2020-01-22 2022-06-14 International Business Machines Corporation Transistor having confined source/drain regions with wrap-around source/drain contacts
US11164795B2 (en) * 2020-03-24 2021-11-02 Globalfoundries U.S. Inc. Transistors with source/drain regions having sections of epitaxial semiconductor material
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram
US11695042B2 (en) * 2021-04-08 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor contacts and methods of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685800A (zh) * 2008-09-26 2010-03-31 台湾积体电路制造股份有限公司 半导体装置的制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569443B2 (en) * 2005-06-21 2009-08-04 Intel Corporation Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate
US7871915B2 (en) * 2008-09-26 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming metal gates in a gate last process
US8236659B2 (en) * 2010-06-16 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain feature profile for improving device performance and method of manufacturing same
JP2012099517A (ja) * 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US9595477B2 (en) * 2011-01-20 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an epitaxy region
US8440552B1 (en) * 2012-01-09 2013-05-14 International Business Machines Corporation Method to form low series resistance transistor devices on silicon on insulator layer
US8936979B2 (en) * 2012-06-11 2015-01-20 GlobalFoundries, Inc. Semiconductor devices having improved gate height uniformity and methods for fabricating same
CN103632945B (zh) * 2012-08-29 2016-05-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
JP5944285B2 (ja) * 2012-09-18 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR20150015187A (ko) * 2013-07-31 2015-02-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9245971B2 (en) * 2013-09-27 2016-01-26 Qualcomm Incorporated Semiconductor device having high mobility channel
US9196708B2 (en) * 2013-12-30 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a semiconductor device structure
KR102160100B1 (ko) * 2014-05-27 2020-09-25 삼성전자 주식회사 반도체 장치 제조 방법
KR102264542B1 (ko) * 2014-08-04 2021-06-14 삼성전자주식회사 반도체 장치 제조 방법
US9397003B1 (en) * 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685800A (zh) * 2008-09-26 2010-03-31 台湾积体电路制造股份有限公司 半导体装置的制造方法

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