TWI601243B - 於ｃｍｏｓ集成期間利用密閉磊晶生長技術形成源極／汲極接點之方法 - Google Patents

於ｃｍｏｓ集成期間利用密閉磊晶生長技術形成源極／汲極接點之方法 Download PDF

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Description

於CMOS集成期間利用密閉磊晶生長技術形成源極/汲極接點之方法
本揭露大致上係關於積體電路之製作，且尤係關於各種用於在CMOS集成期間形成源極/汲極接點的方法以及其半導體裝置。
在諸如微處理器、儲存裝置及類似者等現代積體電路中，乃於有限晶片面積上提供並操作非常大量的電路元件，特別是電晶體。近數十年來，諸如電晶體等電路元件在提升效能及縮減特徵尺寸方面已有相當大的進展。然而，對於電子裝置增強功能的需求不斷增加，迫使半導體製造商不斷地縮減電路元件的尺寸，並且提升電路元件的運作速度。然而，特徵尺寸不斷微縮會需要重新設計製程技術，並且開發新的製程策略與工具，如此才能符合新設計規則的要求。一般而言，鑑於裝置效能及/或功率消耗及/或成本效益，在包括複雜邏輯部分的複雜電路系統中，金屬氧化物半導體(MOS)技術是目前較佳的製造技 術。在包括藉由MOS技術所製作之邏輯部分的積體電路中，所提供的場效電晶體(FET)一般是在切換模式下運作，亦即，這些裝置呈現高導通狀態(接通狀態)或高阻抗狀態(斷開狀態)任一者。場效電晶體的狀態是由閘極電極來控制，一經施加適當的控制電壓，便控制裝置之汲極區與源極區之間所形成之通道區的傳導性。
為了在積體電路裝置上提升FET的運作速度並增加FET的密度，數年來，設計師已大幅縮減FET的實體大小。更具體地說，FET的通道長度已顯著縮減，這使得FET的切換速度獲得提升。然而，縮減FET的通道長度亦縮減源極區與汲極區之間的距離。在一些情況下，縮減源極與汲極之間的間隔會造成難以有效率地使源極區與通道的電位免於因汲極的電位而受到負面影響。這有時稱為所謂的短通道效應，其中FET作為主動開關的特性會降低。
FET具有平面結構，相比之下，所謂的鰭式場效電晶體(FinFET)裝置具有三維(3D)結構。更具體地說，在鰭式場效電晶體裝置中，形成大致垂直而置的鰭形主動區，而且閘極電極包圍鰭形主動區的兩側及上表面，用以形成有時稱為「三閘(tri-gate)」結構的東西，使得通道具有三維結構而非平面結構。在一些情況下，絕緣覆蓋層，例如：氮化矽，係置於鰭片的頂端，在這種情況下，鰭式場效電晶體裝置僅具備有時稱為「雙閘(dual gate)」結構的東西。與平面型FET不同的是，在鰭式場效電晶體裝置中， 通道乃垂直於半導電性基板的表面而成，以便縮減裝置的實體大小。而且，在鰭式場效電晶體中，位在裝置汲極區的接面電容亦大幅縮減，有助於降低至少一些短通道效應。在對鰭式場效電晶體裝置之閘極電極施加適度電壓時，鰭片的表面(及表面附近的內部分)，即鰭片具有反轉載子之實質垂直取向的側壁及頂端上表面，會促成電流傳導。在鰭式場效電晶體裝置中，「通道寬度」大約是垂直鰭高的兩倍(2×)再加上鰭片頂端表面的寬度，即鰭寬。多個鰭片可在與平面型電晶體裝置一樣的佔位面積(foot-print)中形成。因此，對於給定的繪圖空間(或佔位面積)，鰭式場效電晶體傾向於能夠比平面型電晶體裝置產生顯著更強的驅動電流。另外，鰭式場效電晶體裝置的漏電流在裝置「斷開」之後，相較於平面型FET的漏電流顯著降低，這是因為鰭式場效電晶體裝置上之「鰭片」通道有優越的閘極靜電控制。簡言之，鰭式場效電晶體裝置的3D結構相較於一般平面型FET，大致上屬於優越的MOSFET結構，在積極調整尺寸過的裝置中尤其如此，例如：20/22nm互補式MOS(CMOS)及更先進的技術節點。
藉由使用此類場效電晶體，可組成諸如反相器及類似者等更複雜的電路組件，藉以形成複雜的邏輯電路系統、嵌入式記憶體及類似者。近幾年來，由於電晶體裝置的尺寸縮減，電路組件的運作速度已隨著每一個新裝置世代而提升，而此類產品中的「堆積密度(packing density)」也相應增加。電晶體裝置之此類在效能上的改 善，會使得複雜積體電路產品最終達到之運作速度的限制因子不再僅以(多種)個別電晶體元件組構為基礎，轉而通常是依據包括實際半導體為基礎之電路元件之裝置層上面形成之複雜接線系統的電氣效能而定。由於電路元件數量大且現代積體電路需要複雜的布局，所以個別電路元件無法在其上製造有電路元件之同一裝置層內建立電連接，而是大致上需要包括置於裝置層上面之一或多個金屬化層的金屬化系統。一般而言，金屬化層包括內嵌於一層介電絕緣材料中之複數個傳導結構，而且大致上屬於兩種類型的其中一種。「層內(intra-level)」連接屬於實質水平含金屬結構，有時稱為「線路」，在給定金屬化層內提供電連接。「層間(inter-level)」連接屬於實質垂直含金屬結構，有時稱為貫孔，在各個相鄰堆疊之金屬化層之間提供電連接。
再者，為了以金屬化層實際連接半導體材料中形成的電路元件，提供適當的垂直裝置層接觸結構，其第一端連接至電路元件的各別接觸區，例如：電晶體的閘極電極及/或汲極與源極區，而第二端係連接至第一金屬化層中的各別金屬線。在一些應用中，接觸結構的第二端可連接至另一半導體為基礎之電路元件的接觸區，在這種情況下，接觸層中介於裝置層與上覆金屬化系統之間的互連結構亦稱為局部互連。此接觸結構可包括形成於層間介電材料中，形狀大致為方形或圓形的接觸元件或接觸插塞，其進而包圍並且鈍化電路元件。隨著裝置層中電路元件的關鍵尺寸縮減，金屬線、貫孔及接觸元件的尺寸也跟 著縮減。在一些情況下，由於堆積密度增加，必須使用精細的含金屬材料及介電材料才能減少金屬化層中的寄生電容，並且提供傳導率夠高的個別金屬線及貫孔。舉例而言，在複雜的金屬化系統中，一般是將銅與低k介電材料組合使用，成為介電常數大約等於或小於3.0的介電材料，以便達到所需的電氣效能及電遷移行為，如鑑於積體電路之可靠度所需者。所以，可能必須提供所具有關鍵尺寸大約為100nm且顯著更小的更低金屬化層、金屬線及貫孔，以便根據裝置層中的所欲電路元件密度來達到所需的堆積密度。
隨著裝置尺寸縮減(例如：閘極長度等於及小於50nm的電晶體)，接觸層中的接觸元件必須設有同樣大小等級的關鍵尺寸。接觸元件一般代表插塞，是由適當的金屬或金屬組成物所構成，其中，在精細的半導體裝置中，已證實鎢與適當的阻障材料組合後成為可行的接觸金屬。在形成以鎢為基礎的接觸元件時，一般是先形成層間介電材料，然後再圖案化以便容置接觸開口，該接觸開口穿過層間介電材料延展至電路元件之對應接觸區，例如：源極區、汲極區、及/或閘極電極及類似者。特別的是，在密集堆積的裝置區中，汲極與源極區的橫向大小、還有接觸區的可用面積，係等於及顯著小於100nm，因而需要極複雜的微影及蝕刻技術，以便形成橫向尺寸界定良好且有高度對準準確度的接觸開口。
為此，已開發出藉由選擇性地從介於相隔 緊密之閘極介電結構彼此之間的空間移除諸如二氧化矽之層間介電材料，以「自對準」方式形成接觸開口的接觸技術。亦即，在完成電晶體結構之後，閘極介電結構係當作蝕刻遮罩用於選擇性地移除層間介電材料，以便曝露電晶體的接觸區，從而提供藉由閘極介電結構之間隔物結構所實質橫向劃定的自對準溝槽。所以，對應的微影程序只需要在主動區上面界定全域接觸開口，接觸溝槽便接著使用閘極電極結構(亦即，由全域接觸開口所曝露之部分)作為蝕刻遮罩而藉由選擇性蝕刻程序產生出來。之後，可將諸如鎢及類似者之適當的接觸材料填入按照這種方式形成的接觸溝槽。
使用自對準接觸元件儘管大致會減少某些類型之裝置缺陷及/或增加產品良率，但與處理有關的其它問題及缺陷有時仍與一般的接觸自對準技術之使用相關聯，因為MOSFET裝置正持續在積極縮減尺寸。舉例而言，隨著電晶體裝置變更小且堆積密度增加，閘極電極結構彼此間用以形成使自對準接觸元件與閘極電極電隔離之側壁間隔物的可用空間亦相應變更小，通常導致間隔物具有的標稱厚度等級大約為10nm或甚至更小。由於間隔物厚度這般減小，裝置設計師更傾向於使用低k介電材料建構側壁間隔物，而不是用更傳統的氮化矽材料。然而，鑑於此類裝置上的目標側壁間隔物厚度非常小，通常需要對最終間隔物厚度進行嚴密的處理控制，以便極小化介於接觸元件與閘極電極之間有害的寄生電容變異、及/或所產生的裝 置之臨限電壓。再者，儘管用於形成此自對準接觸開口之蝕刻程序類型可經調整成相對於側壁間隔物之材料而將層間介電材料從閘極電極結構彼此之間選擇性地移除，但應了解的是，此類選擇性蝕刻程序通常也將會移除間隔物材料之至少一些部分，只不過蝕刻率比層間介電材料更低。如此，側壁間隔物的最終厚度常常會在自對準接觸形成期間受到影響，最後會影響裝置的寄生電容及/或臨限電壓。
在一些先前技術處理方案中，諸如反應性離子蝕刻(RIE)程序及類似者之實質非等向性或定向蝕刻程序係用於將層間介電材料從側壁間隔物彼此間選擇性地移除，從而使形成自對準接觸開口時出現的間隔物厚度減小量最小化到某種程度。然而，RIE程序通常會使因蝕刻程序而暴露的接觸區(例如：源極/汲極區)之上表面損壞。此因REI程序造成的表面損壞會對接觸元件與電晶體接觸區之間的金屬/半導體介面處的肖特基阻障物高度產生負面影響，因而可能產生按另一種方式大體上希望有歐姆接觸的整流接點。再者，PMOS裝置之金屬/半導體接點之更高的肖特基阻障物高度尤其會產生問題，因為PMOS接觸元件的p型金屬一般具有較高的肖特基阻障物高度，其因此會導致接觸元件之傳導金屬與電晶體裝置之接觸區之間的整體電阻更大。
與電晶體裝置持續積極縮小尺寸相關聯之另一問題在於傳導接點與電晶體元件之間的電阻會對裝置的整體電阻造成更大的影響。就傳統而言，低電阻金屬矽 化物層是在裝置之源極/汲極區的下層矽或磊晶生長半導體材料中形成。就理想而言，可單純地增加介於低電阻金屬矽化物層與下層矽或磊晶生長半導體材料之間的接觸面積。然而，此一方法在積極縮小鰭式場效電晶體裝置方面會變為問題，理由是鰭片彼此間的間隔通常會相當小，例如：等於或小於約15nm的等級，使得習知源極/汲極磊晶材料生長方案的程序裕度(process margin)非常小。在此類例子中，並且在所有可能與裝置處理相關聯之材料覆蓋與臨界尺寸變異的考量下，習知的磊晶方案無法可靠地用於在鰭片上提供任何大於約略10nm的磊晶生長厚度，否則，相鄰鰭片上的磊晶材料(與通道之接面)之間產生電氣短路(即鰭片合併)的風險可能太大。然而，此一較薄(例如：大約等於或小於10nm)磊晶層會導致各鰭片上形成之磊晶材料的體積非常小，這種情況會促使用於形成矽化物的面積更小，從而增加金屬/半導體接觸介面處的整體電阻。再者，此一薄磊晶材料層可能在矽化物形成程序期間實質消耗掉，及/或在接觸蝕刻步驟期間損壞。
本揭露大體上係針對為了要實質避免或至少降低以上所指認之一或多項問題的影響而形成源極/汲極接點的各種方法。
以下介紹本揭露之簡化概要，以便對本文中揭示之一些態樣有基本的了解。本概要並非本揭露之詳盡概述，也非意圖是要指認本文所揭示之專利標的的重要 或關鍵元件。目的僅在於以簡化形式介紹一些概念，作為下文更詳細說明的引言。
大體上，本文中揭示之專利標的係針對各種用於在CMOS集成期間形成源極/汲極接點的方法以及其半導體裝置。在一項說明性具體實施例中，揭示一種方法，該方法包括(但不限於)於相同之第一磊晶生長程序期間，在相鄰之一對第一虛設閘極結構之間形成第一密閉隆起源極/汲極區，並且在相鄰之一對第二虛設閘極結構之間形成第二密閉隆起源極/汲極區，其中第一與第二密閉隆起源極/汲極區包括第一半導體材料。於形成第一與第二密閉隆起源極/汲極區之後，進行取代金屬閘極程序，用來以各別對的第一與第二取代閘極結構取代此等對的第一與第二虛設閘極結構。另外，在進行取代金屬閘極程序之後，對第一密閉隆起源極/汲極區形成第一接觸元件，進行第二磊晶生長程序以在第二密閉隆起源極/汲極區上面形成第二半導體材料層，並且對此第二半導體材料層形成第二接觸元件。
本文中所揭示之另一例示性方法包括在半導體基板之各別第一與第二主動區上面形成複數個第一虛設閘極結構及複數個第二虛設閘極結構。本方法更包括於相同之第一磊晶生長程序期間，形成相鄰於並且介於各個各別複數個第一與第二虛設閘極結構之間的第一與第二隆起源極/汲極區，其中各個第一與第二隆起源極/汲極區包括第一半導體材料，並且係橫向密閉於與各個各別複數個 第一與第二虛設閘極結構相鄰而形成之側壁間隔物之間。在形成第一與第二隆起源極/汲極區之後，以各別複數個第一與第二取代閘極結構取代複數個第一與第二虛設閘極結構，第一與第二隆起源極/汲極區係相鄰於並且介於各別複數個第一與第二取代閘極結構而置。另外，在取代複數個第一與第二虛設閘極結構之後，進行第二磊晶生長程序，用以在各個第二隆起源極/汲極區上面形成第二半導體材料層，同時包覆第一隆起源極/汲極區，對各別第一隆起源極/汲極區形成第一接觸元件，以及對在各個各別第二隆起源極/汲極區上面形成之該第二半導體材料層形成第二接觸元件。
本方法亦揭示一種說明性方法，該說明性方法係針對在半導體基板之PMOS主動區上面形成複數個第一虛設閘極結構，在半導體基板之NMOS主動區上面形成複數個第二虛設閘極結構，以及在PMOS主動區與NMOS主動區上面形成第一層間介電材料，第一層間介電材料包覆第一與第二複數個虛設閘極結構。所揭示之方法亦包括在第一層間介電材料上面形成圖案化蝕刻遮罩，圖案化蝕刻遮罩層包括置於第一虛設閘極結構上面之第一開口、及置於第二虛設閘極結構上面之第二開口。進行一或多道蝕刻程序，用以在第一層間介電材料中形成曝露複數個第一虛設閘極結構、及PMOS主動區之表面的第一開口，並且用以在第一層間介電材料中形成曝露複數個第二虛設閘極結構、及NMOS主動區之表面的第二開口。另外，PMOS 主動區之表面上形成第一半導體材料之複數個第一隆起源極/汲極區，其中複數個第一隆起源極/汲極區是藉由第一開口之側壁、及相鄰於複數個第一虛設閘極結構各者之側壁而形成之側壁間隔物來橫向密閉。於形成複數個第一隆起源極/汲極區之後，以各別PMOS電晶體元件之各別PMOS閘極結構取代複數個第一虛設閘極結構之各者，其中各個各別PMOS閘極結構包括含有高k介電材料之第一閘極絕緣層、及含有第一功函數調整材料之至少一個第一金屬層。在複數個第一隆起源極/汲極區之各者上面形成一層包括硼摻雜鍺及硼摻雜矽鍺的其中一者的半導體材料，並且形成複數個伸透形成於第一層間介電材料上面之第二層間介電材料的第一接觸元件，其中複數個第一接觸元件各接觸在複數個第一隆起源極/汲極區之各別者上面形成的此層半導體材料。例示性方法還更包括在NMOS主動區之表面上面形成第二半導體材料之複數個第二隆起源極/汲極區，其中複數個第二隆起源極/汲極區是藉由第二開口之側壁、及相鄰於複數個第二虛設閘極結構各者之側壁而形成之側壁間隔物來橫向密閉。形成複數個伸透第二層間介電材料之第二接觸元件，複數個第二接觸元件各接觸複數個第二隆起源極/汲極區之各別者。
100‧‧‧半導體裝置
102‧‧‧基板
103‧‧‧隔離區
104n‧‧‧主動裝置區
104p‧‧‧裝置主動區
104u、107u、115u、125u、126u、130u、133u‧‧‧上表面
105‧‧‧虛設閘極絕緣層
106‧‧‧虛設閘極電極
107‧‧‧閘極覆蓋層
108‧‧‧間隔物材料
108b‧‧‧底座厚度
108g‧‧‧間隙
108s‧‧‧側壁間隔物
108t、109t、116t、123t、126t、130t、131t‧‧‧厚度
109‧‧‧蝕刻終止層
109r‧‧‧部分
110‧‧‧第一層間介電材料
110n、110p、112n、112p、121、128‧‧‧開口
110s‧‧‧側壁
110u‧‧‧實質平面型上表面
111、127‧‧‧圖案化蝕刻遮罩
113‧‧‧源極/汲極溝槽接觸開口
114‧‧‧凹口
115n、115p‧‧‧隆起源極/汲極區
116‧‧‧保護襯墊層
116r‧‧‧保護襯墊層部分
116s‧‧‧保護間隔物
117‧‧‧第二層間介電材料
117r‧‧‧部分
118‧‧‧閘極凹穴
119‧‧‧第三層間介電材料
119u‧‧‧實質平面型上表面
120‧‧‧圖案化蝕刻遮罩
122、129‧‧‧接觸開口
123、131‧‧‧阻障層
124、132‧‧‧傳導接觸材料
125、133‧‧‧接觸元件
126‧‧‧視需要的硬罩層
130‧‧‧半導體材料層
140n、140p‧‧‧虛設閘極結構
141n、141p‧‧‧閘極長度
142n、142p‧‧‧閘極間距
150n、150p‧‧‧取代高k/金屬閘極結構
151a、151b‧‧‧金屬層
151d、152d‧‧‧高k閘極絕緣層
151g、152g‧‧‧傳導閘極電極材料
160、162、163、169、170、173、177、178、180、184、185‧‧‧沉積程序
161、165‧‧‧蝕刻程序
164‧‧‧平坦化程序
166‧‧‧遮罩移除程序
167‧‧‧選擇性蝕刻程序
168‧‧‧第一磊晶生長程序
172、175、181‧‧‧蝕刻程序
171、174、179、186‧‧‧平坦化程序
176、182‧‧‧遮罩移除程序
183‧‧‧第二磊晶生長程序
190N‧‧‧NMOS電晶體裝置
190P‧‧‧PMOS電晶體裝置
本揭露可搭配附圖參照以下說明來了解，其中相同的參考元件符號表示相似的元件，並且其中：第1A至1J圖乃根據本文中揭示之一項例示性具體實 施例，繪示說明性早期階段處理步驟的示意性截面圖，此等早期階段處理步驟係用於藉由進行密閉磊晶生長技術來形成CMOS裝置，用以在形成取代高k/金屬閘極結構前，先形成隆起源極/汲極區；第2A至2T圖乃繪示各個例示性進一步處理步驟的示意性截面圖，此等進一步處理步驟係用於在第1A至1J圖所示的處理步驟之後，對CMOS裝置之源極/汲極區形成接觸元件；以及第3A至3I圖乃展示各個早期階段處理步驟之另一說明性具體實施例的示意性截面圖，此等早期階段處理步驟係用於藉由進行密閉磊晶生長技術來形成圖2A至2T之CMOS裝置，用以在形成高k/金屬閘極結構前，先形成隆起源極/汲極區。儘管本文中揭示之專利標的容許各種修改及替代形式，但其特定具體實施例仍已在圖式中舉例展示，並且係於本文中詳述。然而，應了解的是，本文中特定具體實施例之說明用意不在於將本發明限制於所揭示之特定形式，相反地，用意在於涵蓋落於本發明之精神及範疇內的所有修改、均等例、及替代方案。
下文所述乃本專利標的之各項說明性具體實施例。為了澄清，實際實作態樣不是所有特徵都有在本說明書中說明。當然，將會領會的是，在開發任何此實際具體實施例時，必須做出許多實作態樣特定決策才能達到 開發者的特定目的，例如符合系統有關及業務有關的限制條件，這些限制條件會隨實作態樣不同而變。此外，將會領會的是，此一開發努力可能複雜且耗時，雖然如此，仍會是具有本揭露之效益之所屬技術領域中具有通常知識者的例行工作。
本專利標的現將參照附圖來說明。各種系統、結構及裝置在圖式中只是為了闡釋而繪示，為的是不要因所屬技術領域中具有通常知識者眾所周知的細節而混淆本揭露。雖然如此，仍將附圖包括進來以說明並闡釋本揭露之說明性實施例。本文中使用的字組及詞組應了解並詮釋為與所屬技術領域中具有通常知識者了解的字組及詞組具有一致的意義。與所屬技術領域中具有通常知識者了解的通常及慣用意義不同的詞彙或詞組(即定義)之特殊定義，用意不在於藉由本文詞彙或詞組的一致性用法提供暗示。就一詞彙或詞組用意在於具有特殊意義的方面來說，即有別於所屬技術領域中具有通常知識者了解的意義，此一特殊定義將會按照為此詞彙或詞組直接且明確提供此特殊定義的定義方式，在本說明書中明確提出。
應了解的是，除非另有具體指示，如「上(upper)」、「下」、「上(on)」、「相鄰於」、「近接」、「上面」、「下面」、「上方」、「底下」、「頂端」、「底端」、「垂直」、「水平」等等可用於下面說明的相對定位性或方向性術語應鑑於術語，相對於引用圖示中組件或元件說明的正常與日用意義予以解釋。舉例而言，請參閱第1B圖所示之半導體 裝置100的示意性截面圖，應了解的是，虛設閘極結構140p是在裝置主動區104p「上面」形成，而各虛設閘極結構140p之虛設閘極絕緣層105乃置於虛設閘極結構106之「下面」或「底下」。類似的是，也應注意的是，間隔物材料層108在那些具體實施例中，可置於虛設閘極結構106之側壁或閘極覆蓋層107「上」，其中在其之間沒有插置其它層或結構。
本揭露大體上係關於各種用於在CMOS集成期間藉由使用密閉磊晶生長技術形成源極/汲極接點的方法及其半導體裝置。此外，對於所屬技術領域中具有通常知識者一經完整閱讀本申請案便將輕易顯而易見的是，現揭方法可運用於製造各種不同裝置，例如：記憶體裝置、邏輯裝置、ASIC等。如所屬技術領域中具有通常知識者在完整閱讀本申請案之後將更加領會的是，本文中揭示之發明可用於使用平面型電晶體裝置或諸如鰭式場效電晶體等各種3D裝置來形成積體電路產品。當然，本文中揭示之發明不應視為受限於本文中所繪示及所述的說明性實施例。現將參照附圖更詳細說明本文中揭示之方法及裝置的各項說明性具體實施例。
第1A至1J圖係根據本文中揭示之一項例示性具體實施例，示意性繪示各種說明性早期階段處理步驟，此等早期階段處理步驟是在形成取代金屬閘極前，用於在形成隆起源極/汲極區前，藉由進行密閉磊晶生長技術來形成CMOS裝置。
第1A圖示意性繪示半導體裝置100在裝置製造早期階段的截面圖。裝置100包括可具有各種組構中任一者之基板102。舉例而言，基板102可具有如第1A圖所示所謂的主體基板組構，或可具有絕緣層上覆矽(SOI)組構，其中半導體裝置是在SOI基板之主動層中及上面形成。再者，基板102可由諸如矽之半導電性材料所製成，或可由矽除外(諸如鍺及/或矽鍺)之半導體材料所製成。因此，「基板」、「半導體基板」或「半導電性基板」等詞應了解為涵蓋所有半導電性材料及此類材料之所有形式及組構。
請繼續參照第1A圖，隔離區103可在基板102中形成，在某些具體實施例中，其可界定基板102中的複數個主動裝置區，例如：主動裝置區104p及主動裝置區104n。於第1A圖中所示的處理階段，複數個所謂的「虛設」或「犧牲」閘極結構140p已在主動裝置區104p上面形成，而複數個「虛設」或「犧牲」閘極結構140n已在主動裝置區104n上面形成。虛設閘極結構140p各為在主動區104p中及上面形成複數個各別PMOS電晶體裝置190P之一些早期處理階段期間所使用的暫時佔位元件。因此，「犧牲」一詞暗示各虛設閘極結構140p最終將會從主動區104p上面移除，並且以各個各別PMOS電晶體裝置190P之PMOS取代金屬閘極(RMG)結構150p來取代。類似的是，虛設閘極結構140n亦為在主動區104n中及上面形成複數個NMOS電晶體裝置190N之早期階段期間所使用的 暫時佔位元件，並且同樣地將會遭到移除，並且以各個各別NMOS電晶體裝置190N之NMOS取代金屬閘極結構150n來取代。舉例來說，請參閱第2A至2E圖，下面有進一步說明，其中主動區104p有時可稱為PMOS裝置區104p，而主動區104n可稱為NMOS裝置區104n。因此，從而應了解的是，主動區104p是n摻雜n型井，而主動區104n是p摻雜p型井。
如第1A圖所示，虛設閘極結構140p及140n各可包括形成於各別主動區104p/104n上面之虛設閘極絕緣層105、及形成於各個各別虛設閘極絕緣層105上面之虛設閘極電極106。在某些具體實施例中，虛設閘極絕緣層105可包括一或多層介電絕緣材料，舉例如二氧化矽及/或氮氧化矽及類似者，而虛設閘極電極106可由諸如矽、多晶矽、非晶矽及類似者之犧牲閘極電極所構成。另外，閘極覆蓋層107亦可在虛設閘極結構140p及虛設閘極結構140n之各者上面形成。閘極覆蓋層107可以是任何基於所欲取代閘極程序流程的適用材料。請參閱第2A至2E圖。舉例而言，在一些具體實施例中，閘極覆蓋層107可以是一層氮化矽材料，而在某些其它具體實施例中，閘極覆蓋層107可包括二或更多層具有蝕刻選擇性的材料，兩者各可在各個後續裝置處理階段期間充當蝕刻終止物。
虛設閘極結構140p及140n可按照所屬技術領域已知的任何一般方式來形成。舉例而言，虛設閘極與覆蓋層堆疊(未圖示)可藉由毯覆式沉積一層虛設閘極絕緣 材料105，然後再沉積一層虛設閘極電極材料106、及一層閘極覆蓋材料107而在基板102上面形成。其次，諸如光阻遮罩及類似者(未圖示)之圖案化蝕刻遮罩可在虛設閘極與覆蓋層堆疊上面形成，以便界定各個虛設閘極結構140p及140n各者的大小與位置。之後，可進行非等向性蝕刻程序，以便形成上有安置閘極覆蓋層107之各虛設閘極結構140p及140n。
在一些說明性具體實施例中，虛設閘極結構140p及140n可具有範圍大約為10nm至20nm之各別閘極長度141p及141n，範圍從約40nm至50nm之各別閘極間距142p及142n，端視特定設計節點及整體裝置要求而定。然而，應了解的是，本文中所列的閘極長度及閘極間距僅屬於例示性，因為實際的裝置尺寸可能大於或小於所列的尺寸範圍。再者，亦應領會的是，各個各別虛設閘極結構140p之閘極長度141p可一樣，或各可不同。類似的是，各相鄰虛設閘極結構140p之間的閘極間距142p亦可一樣或不同。此外，各虛設閘極結構140n之各別閘極長度141n及介於相鄰的虛設閘極結構140n之間的各別閘極間距142n亦可不同。
第1B圖示意性繪示第1A圖之裝置100在進一步裝置處理階段中的情形，其中進行沉積程序160以便在主動區104p及104n上面形成一層間隔物材料108，為的是要藉以包覆虛設閘極結構140p及140n之各者。在一些具體實施例中，沉積程序160可以是實質保形沉積程 序，亦即，在此程序中，所有表面(水平、垂直及斜角)上的層厚108t在正常處理變異及容限範圍內實質均勻。舉例而言，沉積程序160可以是原子層沉積(ALD)程序或電漿增強型化學氣相沉積(PECVD)程序，但亦可使用其它已知的保形沉積程序。在某些說明性具體實施例中，間隔物材料層108的厚度108t範圍可大約從5nm至20nm，端視後續處理步驟(請參閱第1C圖)期間所形成之側壁間隔物108s的所欲最終底座厚度108b、及介於相鄰虛設閘極結構140p、140n之間的間距142p、142n而定。
間隔物材料層108可以是具有適當絕緣特性(即介電常數)之任何適用類型的絕緣材料，以便符合整體裝置設計要求，同時極小化寄生電容。舉例而言，在某些例示性具體實施例中，間隔物材料層108可以是低k介電材料，諸如碳氮化矽硼(silicoboron carbonitride,SiBCN)，但應了解的是，亦可使用其它所具有的介電常數k小於大約2.5之合適的低k材料、或超低k材料。
請參閱第1C圖，對間隔物材料層108進行蝕刻程序161，以便界定與虛設閘極結構140p及140n各者之側壁相鄰的側壁間隔物108s。在一些具體實施例中，蝕刻程序161可以是非等向性或實質定向蝕刻程序，適於將間隔物材料層108之實質水平部分從閘極覆蓋層107之上表面107u上面、及介於各別相鄰的虛設閘極結構140p與140n之間的主動區104p及104n之上表面104u上面移除。舉例而言，蝕刻程序161可以是乾式反應性離子蝕刻(RIE) 程序，適於定向蝕刻間隔物材料層108之水平部分，同時相鄰於虛設閘極結構140p及140n之側壁留下間隔物材料層108之垂直部分之實質大部分，以便形成側壁間隔物108s。
側壁間隔物108s之最終底座厚度108b，即相鄰於各虛設閘極結構140p及140n之底端並近接主動區104p及104n之上表面104u的間隔物厚度，範圍可以是約5nm至15nm。另外，相鄰虛設閘極結構140p、140n上側壁間隔物108底座處之外表面之間的橫向空間或間隙(最後可代表稍後形成之源極/汲極溝槽接觸開口113(請參閱第1I圖)之底端處的關鍵尺寸)，其範圍可介於大約10nm與20nm之間。然而，應了解的是，側壁間隔物108s的特定底座厚度108b及此等側壁間隔物彼此間的間隙108g可隨上述例示性尺寸範圍而變，端視各種設計及處理參數而定，例如：整體裝置要求、介於相鄰虛設閘極結構140p、140n之間的間距142p、142n及類似者。另外，至少介於相鄰虛設閘極結構140p之間及/或介於相鄰虛設閘極結構140n之間的間隙108g亦可不同。
第1D圖示意性繪示第1C圖之裝置100在後續處理步驟期間的情形。如第1D圖所示，進行進一步沉積程序162，以便在兩主動區104p及104n上面沉積蝕刻終止層109，從而包覆各虛設閘極結構140p及140n之側壁間隔物108s及閘極覆蓋層107、以及各主動區104p、104n相鄰於側壁間隔物108s之經曝露的上表面104u。在某些說 明性具體實施例中，沉積程序162舉例而言，可以是諸如ALD程序及類似者之高度保形沉積程序，使蝕刻終止層109的厚度109t在水平、垂直及/或斜角表面上具有實質類似厚度。厚度109t可大約為3nm，但取決於諸如層109之材料類型、所用沉積程序之類型、介於相鄰側壁間隔物108s之間的間隙大小108g、及類似者等各種裝置設計及處理參數中任一者，可使用其它厚度。蝕刻終止層109可由相對於稍後形成之層間介電材料可選擇性蝕刻之任何適用材料所構成(舉例來說，請參閱第1E至1I圖，下面有說明)。舉例而言，在至少一項具體實施例中，蝕刻終止層109可以是高k介電材料，亦即，其中此材料之介電常數k大於大約10，此材料例如為氧化鋁(Al2O3)及類似者，但亦可使用其它合適的材料。
在形成蝕刻終止層109之後，可接著如第1E圖所示進行材料沉積程序163，以便在裝置主動區104p及104n兩者中之蝕刻終止層109上面毯覆式沉積第一層間介電(ILD)材料110，藉以實質完全包覆虛設閘極結構140p及140n之各者。第一層間介電材料110可以是所屬技術領域已知的任何適用類型之介電絕緣材料，而在一般具體實施例中，第一層間介電材料110舉例而言，可以是二氧化矽。沉積程序163可以是具有較高沉積率及良好間隙填充特性之任何已知程序，例如：化學氣相沉積(CVD)程序及類似者。在沉積第一層間介電材料110之後，可進行諸如化學機械研磨(CMP)程序及/或蝕刻程序之平坦化程序 164，以便提供具有實質平面型上表面110u之第一ILD材料110，藉以有助於後續第一ILD材料110的光微影圖案化，在下面將有進一步說明。
第1F圖示意性繪示第1E圖之裝置100在進一步處理階段中的情形，其中諸如光阻遮罩及類似者之圖案化蝕刻遮罩111已在第一層間介電材料110上面形成。如第1F圖所示，圖案化蝕刻遮罩111可包括開口112p，此開口係實質直接置於虛設閘極結構140p上面，並且經調整尺寸以便最終有助於在裝置100之最終將會在稍後處理階段(請參閱第1J圖)期間形成密閉隆起源極/汲極區101p的區域中，曝露主動區104p介於虛設閘極結構140p各者之間及/或與之相鄰的上表面104u。類似的是，圖案化蝕刻遮罩111亦可包括開口112n，此開口係實質直接置於虛設閘極結構140n上面，並且經調整尺寸以便最終有助於在裝置100之最終將會形成密閉隆起源極/汲極區101n(請參閱第1J及2Q圖)的區域中，曝露主動區104n介於虛設閘極結構140n各者之間及/或與之相鄰的上表面104u。
現請參閱第1G圖，可接著穿過圖案化蝕刻遮罩111中之開口112p及112n進行蝕刻程序165，以便在各別裝置主動區104p及104n上面的第一層間介電材料110中形成開口110p及110n。在某些具體實施例中，蝕刻程序165可以是實質非等向性(定向性)蝕刻程序，例如：乾式反應性離子蝕刻(RIE)程序，因而可提供具有側壁110s的ILD開口110p及110n，此等側壁相對於與第一和第二 主動區104p、104n(請參閱第1C圖)之上表面104u垂直的平面可為實質垂直、或僅稍微傾斜。再者，如第1G圖所示，蝕刻終止層109可在蝕刻程序165期間當作蝕刻終止物使用，而且蝕刻終止層109至少有一部分就地維持包覆主動區104p、104n的上表面104u、及/或虛設閘極結構140p、140n上形成之側壁間隔物108s與閘極覆蓋層107的一些表面。按照這種方式，蝕刻終止層109的作用因此可在於沿著主動區104p、104n的上表面104u保護半導體材料免於因乾式RIE程序165而損壞。再者，蝕刻終止層109亦可在蝕刻程序165期間保護側壁間隔物108s，從而避免或至少實質極小化側壁間隔物108s之厚度108b的任何縮減作用。
在完成蝕刻程序165並曝露蝕刻終止層109之後，可接著進行遮罩移除程序166，以便將圖案化蝕刻遮罩111從第一層間介電材料110上面移除，如第1H圖所示。在圖案化蝕刻遮罩111可以是光阻遮罩的那些說明性具體實施例中，遮罩移除程序165可以是所屬技術領域已知的任何阻劑剥除程序，舉例如灰化程序及類似者。之後，如第1I圖所示，可進行選擇性蝕刻程序167，以便將蝕刻終止層109從主動區104p、104n的上表面104u上面移除，並且從各別虛設閘極結構140p、140n上形成的側壁間隔物108s及/或閘極覆蓋層107上面移除。在一些說明性具體實施例中，選擇性濕蝕刻程序167可以是濕蝕刻程序，此濕蝕刻程序對主動區104p、104n(例如：矽)及側壁間隔物 108s(例如：碳氮化矽硼)的材料上方之蝕刻終止層109(例如：氧化鋁)具有選擇性。舉例而言，在至少一項具體實施例中，選擇性濕蝕刻程序167可以是稀氫氟(HF)酸蝕刻，乃是在實質周圍溫度下並利用範圍介於大約1：100與1：500之間的酸稀釋來進行。
完成選擇性蝕刻程序167之後，蝕刻終止層109有一部分109r就地留在第一層間介電材料110與基板102仍由第一ILD材料110在上述處理步驟期間所包覆的區域之間，例如：隔離區103。再者，曝露主動區104p、104n之上表面104u的複數個源極/汲極溝槽接觸開口113係置於相鄰虛設閘極結構140p、140n之側壁間隔物108s彼此之間，並且置於ILD開口110p、110n之側壁110s與其相鄰之虛設閘極結構140p、140n的側壁間隔物108s之間。
在一些例示性具體實施例中，蝕刻終止層109已遭選擇性移除以便形成源極/汲極溝槽開口113之後，可進行選用的蝕刻程序(圖未示)，以便在溝槽開口113下面之主動區104p、104n中形成凹口114(第1I圖中以虛線表示)。舉例而言，在基板102之材料實質可以是矽的那些說明性具體實施例中，用於形成凹口114之視需要的蝕刻程序可以是熱濕氨蝕刻程序。在某些具體實施例中，凹口114之深度範圍可介於約5nm與20nm之間，但更大及更小的凹口深度也都可以使用，端視整體裝置設計要求而定。
第1J圖示意性繪示第1I圖之裝置100在進一步說明性製造階段的情形，其中可進行第一磊晶生長程序168，以便在主動區104p、104n之上表面104u上(或視需要之凹口114中及上面，若有提供的話)磊晶生長半導體材料，使得各別源極/汲極溝槽113之底端中的各別密閉隆起源極/汲極區115p、115n藉以在主動區104n和主動區104p上面形成。如第1J圖所示，至少一些密閉隆起源極/汲極區115p、115n可相鄰於並介於相鄰之各別對虛設閘極結構140p、140n之間而置。另外，其它密閉隆起源極/汲極區115p、115n可相鄰於並介於各別虛設閘極結構140p、140n與各別ILD開口110p、110n之相鄰側壁110s之間而置。再者，由於用以移除虛設閘極結構140p、140n並以各別PMOS及NMOS取代高k/金屬閘極(HK/MG)結構150p、150n(請參閱第2A至2E圖)將其取代的取代金屬閘極(RMG)程序尚未進行，因而可用更高熱預算進行第一磊晶生長程序168，因為大致上不用擔心對溫度敏感性HK/MG材料造成任何不當損害效應。
在至少一些說明性具體實施例中，相鄰之數對虛設閘極結構140p、140n之間形成之密閉隆起源極/汲極區115p、115n的半導體材料可實質密閉於相鄰側壁間隔物108s彼此之間，使得密閉隆起源極/汲極區115p、115n的側壁可以與各個各別相應側壁間隔物108s之外側壁表面的下部分直接接觸。另外，形成於各別虛設閘極結構140p、140n其中一者與各別ILD開口110p、110n之相鄰側 壁110s之間的密閉隆起源極/汲極區115p、115n可密閉於ILD開口110p、110n、及蝕刻終止層109位在隆起源極/汲極區115p、115n之一側之剩餘部分109r的側壁110s與相鄰虛設閘極結構140p、140n位在隆起源極/汲極區115p、115n之另一側的側壁間隔物108s之間。在此類例子中，各別密閉隆起源極/汲極區115p、115n的側壁可與剩餘蝕刻終止層部分109r之側壁及側壁110s在一側直接接觸，並且與相鄰側壁間隔物108s之外側壁表面的下部分在另一側直接接觸。
在例示性具體實施例中，用於形成密閉隆起源極/汲極區115p、115n之半導體材料的類型可與構成裝置主動區104p、104n之半導體材料實質同一類型。舉例而言，當主動區104p、104n之半導體材料為結晶矽材料時，磊晶形成的隆起源極/汲極區115p、115n可為實質相同的結晶矽材料。同樣地，當主動區104p、104n的材料舉例為矽鍺半導體合金時，密閉隆起源極/汲極區115p、115n亦可為實質類似的矽鍺半導體合金。然而，所屬領域具有普通技術者在完整閱讀本揭露後應了解的是，磊晶形成的隆起源極/汲極區115p、115n可由與主動區104p、104n之半導體材料不同的半導體材料所製成。
第2A至2E圖係裝置100的示意性截面圖，其繪示各個可用於進行取代金屬閘極(RMG)程序的例示性處理步驟。更具體地說，第2A圖示意性繪示第1J圖所示裝置100在已形成密閉隆起源極/汲極區115p、115n之後， 進一步裝置處理階段期間的情形。如第2A圖所示，可進行沉積程序169以便在裝置100上面形成保護襯墊層116，藉以包覆虛設閘極結構140p、140n上形成之側壁間隔物108s與閘極覆蓋層107、隆起源極/汲極區115p、115n、及圖案化層間介電材料110的所有曝露表面。在某些具體實施例中，沉積程序169可以是高度保形沉積程序，舉例如原子層沉積(ALD)程序及類似者，以使得保護襯墊層116可具有如前述之實質均勻厚度。舉例而言，保護襯墊層的厚度116t範圍可以是大約2nm至5nm，這取決於(但不限於)材料類型及特定沉積參數而定，但應了解的是也可使用其它厚度。此外，在至少一些例示性具體實施例中，保護襯墊層116可以是任何適用的介電絕緣材料，舉例如氮化矽或氮氧化矽及類似者。
現請參閱第2B圖，可進行沉積程序170以便在保護襯墊層116上面毯覆式沉積第二層間介電材料117。如第2B圖所示，第二層間介電材料117可實質完全填充第一層間介電材料110中的開口110p、110n，包括源極/汲極溝槽113的未填充部分，藉以完全包覆虛設閘極結構140p、140n、及第一層間介電材料110的上部分。在一些具體實施例中，沉積程序170可以是具有較高沉積率及實質良好間隙填充特性的任何適用沉積程序，例如：化學氣相沉積(CVD)程序及類似者。再者，第二層間介電材料117可類似或實質與第一層間介電材料110一樣。舉例而言，在至少一些具體實施例中，第二層間介電材料117可 以是二氧化矽，但也可使用其它類型的介電絕緣材料。
第2C圖示意性繪示第2B圖之裝置100在進一步處理階段期間的情形，其中可進行諸如化學機械研磨(CMP)程序及類似者之平坦化程序171，以便曝露虛設閘極結構140p及140n各者之虛設閘極電極106的上表面106u。可進行平坦化程序171直到閘極覆蓋層207已從虛設閘極結構140p、140n各者上面移除為止，藉以曝露上表面106u。如第2C圖所示，橫向界定主動區104p、104n之隔離區103上面安置之第一層間介電材料110的平坦化部分110r仍作為裝置100之部分，與置於虛設閘極結構140p與140n之間及週圍之第二層間介電材料117的平坦化部分117r一樣。另外，保護襯墊層116的剩餘部分116r實質圍繞第二層間介電材料117的剩餘部分117r。
請參閱第2D圖，在平坦化程序171已完成且虛設閘極電極106之上表面106u已曝露之後，可進行一或多道選擇性蝕刻程序172，以便至少將虛設閘極電極106從側壁間隔物108s彼此間選擇性移除，從而形成複數個閘極凹穴118。在一些具體實施例中，虛設閘極絕緣層105可充當蝕刻終止層，用於保護各個各別虛設閘極結構140p、140n下面之主動區104p、104n的材料，在這種情況下，虛設閘極絕緣層105之至少一部分或甚至是實質全部可留在各閘極凹穴113的底端中。在其它具體實施例中，在虛設閘極電極106已實質移除之後，可調整蝕刻程序172的選擇性蝕刻化學品，以便將虛設選擇閘極絕緣層105實 質全部移除，從而在各閘極凹穴113的底端曝露主動區104p及104n的上表面104u。
第2E圖示意性繪示第2D圖之裝置100在取代金屬閘極程序之數道步驟已進行後的情形，這數道步驟是要在PMOS主動區104p上面之各個各別閘極凹穴113中形成PMOS取代高k/金屬閘極(HK/MG)結構150p，並且在NMOS主動區104n上面之各個各別閘極凹穴113中形成NMOS取代高k/金屬閘極結構150n。如第2E圖所示，在一項例示性具體實施例中，PMOS取代閘極結構150p各可包括高k閘極絕緣層151d、複數個形成於高k閘極絕緣層151d上面的金屬層151a/b、以及形成於功函數調整金屬層151a/b上面的傳導閘極電極材料151g。再者，在其它例示性具體實施例中，NMOS取代閘極結構150n各可包括高k閘極絕緣層152d、至少一個形成於高k閘極絕緣層152d上面的金屬層152a、以及形成於金屬層152a上面的傳導閘極電極材料152g。另外，閘極覆蓋層153可在各個各別PMOS及NMOS取代閘極結構150p、150n上面形成。用於形成高k/金屬閘極取代閘極結構的方法在所屬技術領域中屬於已知，因此將不會在本文中說明。
高k閘極絕緣層151d及152d可包括一或多層合適的高k介電材料，其中高k介電材料可理解為是一種介電常數k至少大約等於或大於10的介電材料。舉例而言，取決於特定的裝置傳導性類型(例如：N型或P型)，合適的高k介電材料可包括氧化鉭(Ta2O5)、鈦酸鍶 (SrTiO3)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鈦(TiO2)、氧化鋁(Al2O3)、氧化釔(Y2O3)、氧化鑭(La2O2)、矽酸鉿(HfSiOx)、氮氧化鉿矽(HfSiOxNy)、及類似者。再者，在高k閘極絕緣材料151d、152d可由多個材料層構成的具體實施例中，多層中一或多者的類型可以是介電材料，而不是所謂的「高k」材料，舉例如二氧化矽及/或氮氧化矽及類似者。
金屬層151a/b及152a可以是任何可適於調整或控制已完成電晶體元件之功函數的適用金屬材料。舉例而言，取決於特定的裝置類型，合適的功函數調整金屬材料可包括氮化鈦(TiN)、氮氧化鈦(TiON)、碳氧化鈦(TiOC)、氧碳氮化鈦(TiOCN)、鈦鋁(TiAl)氮化鉭矽(TiSiN)、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、矽化鉭(TaSi)、氮化鋁(AlN)、鎢(W)、鉬(Mo)、氮化鉿(HfN)、矽化鉿(HfSi)、鈦(Ti)、鋁(Al)、鉑(Pt)、銣(Ru)、銥(Ir)及類似者。另外，正如上述的高k閘極絕緣層151d、152d，金屬層151a/b、152a中任何一或多者可以是單一材料層，或替代地可包括複數種不同功函數的調整金屬材料層，端視整體裝置設計及運作參數而定。
所屬技術領域中具有通常知識者在完整閱讀本揭露之後應了解的是，為第2E圖中之PMOS及NMOS取代閘極結構150p、150n之具體繪示之HK/MG材料層的數目及相對位置僅為例示性，因為也可取決於給定裝置的設計參數及/或傳導性類型而運用其它組構。
第2F至2T圖乃繪示各個例示性處理步驟之裝置100的示意性截面圖，此等處理步驟可用於在已進行取代金屬閘極(RMG)程序，並且已在各別PMOS及NMOS主動區104p、104n上面形成PMOS及NMOS取代閘極結構150p、150n之後，對密閉隆起源極/汲極區115p、115n形成接觸元件。請先參閱第2F圖，示意性繪示的是裝置100的進一步例示性處理階段，其中可進行沉積程序173，以便在裝置100上面毯覆式沉積第三層間介電材料119，從而實質完全包覆PMOS及NMOS取代閘極結構150p、150n。沉積程序173可以是具有較高沉積率的任何適用沉積程序，例如：化學氣相沉積(CVD)程序及類似者。在至少一些具體實施例中，第三層間介電材料117可如同第一與第二層間介電材料110與117，例如：二氧化矽，但也可使用其它類型的介電絕緣材料。在某些具體實施例中，取決於隨之沉積之第三層間介電材料119的平面性，可進行諸如CMP程序及類似者之平坦化程序174，以便提供為了後續在裝置100上進行光微影圖案化程序而製備之具有實質平面型上表面119u的第三ILD材料119，下面將會有進一步說明。
現請參閱第2G圖，示意性繪示的是裝置100的進一步處理階段，其中諸如光阻遮罩及類似者之圖案化蝕刻遮罩120已在第三層間介電材料119上面形成。如第2G圖所示，圖案化蝕刻遮罩120可完全包覆PMOS主動區104p及形成於其上面之PMOS取代閘極結構150p。再者， 圖案化蝕刻遮罩120可包括複數個開口121，各開口可置於密閉隆起源極/汲極區115n之各別一者上面，並且與此密閉隆起源極/汲極區實質垂直對準，此密閉隆起源極/汲極區是先前在更早期處理階段期間(請參閱第1J圖)，於NMOS主動區104n上面形成者。之後，如第2H圖所示，可穿過圖案化蝕刻遮罩120中的開口121進行蝕刻程序175，藉以形成接觸開口122，此等接觸開口伸透第三層間介電材料119與第二層間介電材料117，並且伸透包覆隆起源極/汲極區115n之剩餘保護襯墊部分116r的實質水平取向部分，從而曝露各區域115n之上表面115u。
在一些例示性具體實施例中，蝕刻程序175可以是實質非等向性(定向性)蝕刻程序，例如：乾式反應性離子蝕刻(RIE)程序及類似者。由於蝕刻程序175具有實質定向性蝕刻特性，將會把NMOS主動區104n上面呈現之剩餘保護襯墊層部分116r的實質水平取向部分蝕刻掉，用以曝露密閉隆起源極/汲極區115n的上表面115u。然而，剩餘保護襯墊層部分116r的實質垂直取向部分因蝕刻程序175所受到的影響微乎其微，例如：垂直層部分116r的厚度僅稍微減少。因此，在至少一些說明性具體實施例中，保護間隔物116s可在蝕刻程序175期間由剩餘保護襯墊層部分116r形成。再者，保護間隔物116s的存在可防止，或至少實質極小化側壁間隔物108s在蝕刻程序175期間的任何厚度減小作用，寄生電容因而極小。
第2I圖示意性繪示第2H圖之裝置100在往 後處理階段的情形，其中可進行遮罩移除程序176，用以在圖案化蝕刻遮罩120如上所述完成圖案化之後，將其從第三層間介電材料119上面移除。在圖案化蝕刻遮罩120可以是光阻遮罩的那些具體實施例中，遮罩移除程序176舉例而言，可以是灰化程序及類似者。之後，可進行如第2J所示的沉積程序177，用以在裝置100上面沉積實質保形阻障層123，以便至少使接觸開口122之內側表面排齊，並且包覆介於NMOS取代閘極結構150n之間且位於其週圍之密閉隆起源極/汲極區115n的上表面115u。如第2J圖所示，阻障層123之一部分亦可在第三層間介電材料119之上表面119u上面形成。
在某些具體實施例中，沉積程序177可以是所屬技術領域中已知的任何合適的保形沉積程序，舉例如原子層沉積(ALD)程序或電漿增強型化學氣相沉積(PECVD)程序及類似者。取決於特定裝置設計與處理準則，阻障層123之厚度123t可在約1nm至3nm的範圍內，並且在裝置100之水平、垂直及/或斜角表面上方可實質均勻，處理變異及容限在正常接受範圍內。再者，在至少一些具體實施例中，阻障層123可由複數個子層(未圖示)構成，其中各子層可具有實質保形性，並且具有實質均勻的子層厚度。此外，各子層的材料類型可以不同，端視阻障層123的特定所欲特性而定。
如前所述，當用於形成接觸開口122的蝕刻程序175是乾式反應性離子蝕刻(RIE)程序時，密閉隆起源 極/汲極區115n的上表面115u有時會出現損壞。請參閱第2H及2I圖。然而，對於NMOS型裝置而言，例如：第2H及2I圖中所示的NMOS電晶體裝置190N，此RIE損壞對於位在金屬/半導體介面的肖特基阻障物高度大致沒有顯著影響，對於NMOS接觸元件的影響一般更低。如此，任何此類RIE損壞可能對NMOS電晶體裝置190N之密閉隆起源極/汲極區115n之上表面115u造成的影響，都可藉由在已損壞區域上方沉積適當的n型金屬而降低或實質降到最小，從而實質保留實質形成之接觸元件125(請參閱第2L圖)的歐姆特性。因此，在本文中揭示之某些例示性具體實施例中，阻障層123之材料可包含任一或多種合適的n型金屬，舉例如鈦(Ti)及/或氮化鈦(TiN)。可用於形成阻障層123以便極小化任何RIE損壞對密閉隆起源極/汲極區115n之上表面115u可能造成之負面效應之其它合適的n型金屬包括鉺(Er)、鐿(Yb)、鑭(La)、鈧(Sc)、鉿(Hf)及鋯(Zr)。
現請參閱第2K圖，示意性繪示的是第2J圖中所示半導體裝置100在進一步說明性處理階段期間的情形，其中正在進行沉積程序178，以便在裝置100上面形成一層傳導接觸材料124。在某些具體實施例中，可在裝置100上面毯覆式沉積此層傳導接觸材料124，以便包覆阻障層123，並且在密閉隆起源極/汲極區115n各者上面實質完全填充接觸開口122的剩餘部分。另外，傳導接觸材料124的過剩部分可在接觸開口122外側、及第三層間介電材料119上面形成，如第2K圖所示。
在一些具體實施例中，沉積程序178可以是具有實質良好間隙填充特性的任何適用沉積程序，舉例如化學氣相沉積(CVD)程序及類似者。再者，傳導接觸材料的材料組成物可以是大體上適用於對置於裝置100之裝置層中之接觸區形成接點之任何類型的傳導材料。舉例而言，在一些具體實施例中，傳導材料124可以是鎢或合適的鎢合金材料，但也可使用其它合適的傳導材料。
第2L圖示意性繪示第2K圖所示裝置100的進一步處理階段。如第2L圖所示，可進行諸如化學機械研磨(CMP)程序之平坦化程序179，用以移除傳導接觸材料124及阻障層123於接觸開口122外側形成之任何過剩部分，從而曝露並重新平坦化第三層間介電材料119的上表面119u。平坦化程序179一經完成，便形成嵌埋於層間介電材料119、110中、並向下延展至各個NMOS電晶體元件190N之密閉隆起源極/汲極區115n的複數個接觸元件125。如第2L圖所示，接觸元件125各可由傳導接觸材料124的核心與阻障層123所構成，此阻障層係置於此核心與週圍層間介電材料119、110及/或NMOS取代閘極結構150n之間。在至少一些具體實施例中，接觸元件125的經平坦化上表面125u可與第三層間介電材料119的經平坦化上表面119u實質共面，但在其它具體實施例中，上表面125u可相對於上表面119u稍微凹陷或稍微隆起，端視平坦化程序179的類型及效率而定。
在形成接觸元件125之後，可進行視需要的 沉積程序180，以便在PMOS與NMOS主動區104p、104n兩者上面形成視需要的硬罩層126，從而完全包覆第三層間介電材料119的上表面119u、及接觸元件125的上表面125u，如第2M圖所示。在某些具體實施例中，視需要的硬罩層126可以是適於包覆並保護接觸元件125之上表面125u的沉積遮罩，以便防止磊晶半導體材料於第二磊晶生長程序183期間在上表面125u上形成，此第二磊晶生長程序可用於在PMOS主動區104p上面形成的密閉隆起源極/汲極區115p上面形成附加半導體材料層130，下文搭配第2Q圖有進一步說明。視需要的硬罩層126可以是任何已知且合適的沉積遮罩材料，例如：諸如氮化矽、二氧化矽及/或氮氧化矽及類似者之介電材料。再者，視需要的硬罩層126的厚度126t可視需要用於在第二磊晶生長程序183期間，對接觸元件125提供所欲程度之保護。
請參閱第2N圖，示意性繪示的是第2M圖中所示裝置100的進一步處理階段，其中諸如光阻遮罩及類似者之圖案化蝕刻遮罩127已在第三層間介電材料119上面形成(若有使用視需要的硬罩層126，也在其上面形成)。如第2N圖所示，圖案化蝕刻遮罩127可完全包覆NMOS主動區104n及形成於其上面之接觸元件125。再者，圖案化蝕刻遮罩127可包括複數個開口128，各開口可置於密閉隆起源極/汲極區115p之各別一者上面，並且與此密閉隆起源極/汲極區實質垂直對準，此密閉隆起源極/汲極區是先前在更早期處理階段期間(請參閱第1J圖)，於 PMOS主動區104p上面形成者。之後，如第2O圖所示，可穿過圖案化蝕刻遮罩127中的開口128進行蝕刻程序181，藉以形成接觸開口129，此等接觸開口伸透第三層間介電材料119(並且伸透視需要的硬罩層126，若有使用的話)、第二層間介電材料117r、以及包覆隆起源極/汲極區115p之剩餘保護襯墊部分116r的實質水平取向部分，從而曝露各區域115p之上表面115u。
在一些例示性具體實施例中，蝕刻程序181可以是實質非等向性(定向性)蝕刻程序，例如：乾式反應性離子蝕刻(RIE)程序及類似者。由於蝕刻程序181具有實質定向性蝕刻特性，將會把PMOS主動區104p上面呈現之剩餘保護襯墊層部分116r的實質水平取向部分蝕刻掉，用以曝露密閉隆起源極/汲極區115p的上表面115u。然而，剩餘之保護襯墊層部分116r的實質垂直取向部分因蝕刻程序181所受到的影響微乎其微，例如：垂直層部分116r的厚度僅稍微減少。因此，在至少一些說明性具體實施例中，保護間隔物116s可在蝕刻程序181期間由剩餘保護襯墊層部分116r形成。再者，保護間隔物116s的存在可防止，或至少實質極小化側壁間隔物108s在蝕刻程序181期間的任何厚度減小作用，寄生電容因而極小。
第2P圖示意性繪示第2O圖之裝置100在稍後處理階段的情形，其中可進行遮罩移除程序182，用以在圖案化蝕刻遮罩127如上所述完成圖案化之後，將其從第三層間介電材料119(及視需要的硬罩層126，若有使 用的話)上面移除。在圖案化蝕刻遮罩127可以是光阻遮罩的那些具體實施例中，遮罩移除程序182舉例而言，可以是灰化程序及類似者。
現請參閱第2Q圖，在完成遮罩移除程序182之後，可接著進行第二磊晶生長程序183，以便在第一磊晶生長程序168(請參閱第1J圖)期間，於密閉隆起源極/汲極區115p之上表面115u上磊晶生長進一步半導體材料層130。如第2Q圖所示，半導體材料層130各可實質密閉於將相鄰PMOS取代閘極結構150p之側壁間隔物108s包覆的保護間隔物116s彼此間，並且密閉於保護間隔物116s彼此間，保護間隔物116s於一側包覆第一層間介電材料110的側壁，並且於另一側包覆相鄰PMOS取代閘極結構150p的側壁間隔物108s。在某些具體實施例中，各半導體材料層130的厚度130t可在大約10nm至20nm的範圍內。然而，也可使用其它厚度，端視裝置設計要求及/或任何其它特定裝置處理考量而定，例如：對密閉隆起源極汲極區115p之上表面115u的蝕刻損壞，下面將會有進一步論述。
在一些說明性具體實施例中，半導體材料層130可以是實質純鍺材料，其在磊晶生長程序183期間原位摻有適當的p型摻質，例如：硼(B)及類似者。在其它具體實施例中，半導體材料層130可以是矽鍺合金，其在磊晶生長程序183期間原位摻有例如有硼。取決於特定裝置設計要求，用以形成半導體材料層130之矽鍺可具有至少大約30原子百分比的鍺濃度，但也可使用更高或更低的 鍺濃度。
在有密閉隆起源極/汲極區115n形成在NMOS主動區104n上面的情況下，當用以形成接觸開口129的蝕刻程序181是乾式反應性離子蝕刻(RIE)程序時，也會對密閉隆起源極/汲極區115p的上表面115u造成一些RIE有關的損壞量。請參閱第2O及2P圖。然而，與參閱第2H至2J圖所述NMOS電晶體裝置190N的情形不同，此RIE損壞可能對接觸元件與PMOS電晶體裝置190P之金屬/半導體介面處的肖特基阻障物高度具有實質顯著的影響，與接觸元件之於NMOS裝置的情況相比，一般而言，其固有的影響更高。如此，藉由在半導體材料層130的上表面130u提供實質未損壞之金屬/半導體接觸介面，半導體材料層130適於「修復」對PMOS裝置區104p上面形成之密閉隆起源極/汲極區115p的上表面115u出現的RIE損壞。另外，由於蝕刻程序181及遮罩移除程序182兩者都是在磊晶生長程序183前進行的，所以半導體材料層130的上表面130u亦將會實質潔淨，因為上表面130u上實質不會有來自保護襯墊層部分116r的氮化物殘餘物、或來自圖案化光阻蝕刻遮罩127的聚合物殘餘物。因此，由於上表面130u實質潔淨且未遭損壞，因此可提供更高品質的金屬/半導體接觸介面。如此，構成後續形成之接觸元件133(請參閱第2R至2T圖)之任何金屬的費米能階，將會定於例如硼摻雜鍺或硼摻雜矽鍺之半導體材料130的價帶。所以，可從而在金屬/半導體介面產生低肖特基阻障物高度，因而實質保留 PMOS裝置接點133的歐姆特性。
第2R圖示意性繪示第2Q圖之裝置100在進一步裝置處理階段期間的情形，其中可進行沉積程序184以在裝置100上面沉積實質保形阻障層131。如第2R圖所示，可形成保形阻障層123以便至少使接觸開口129之內側表面排齊，並且包覆介於PMOS取代閘極結構150p彼此間之PMOS主動區104p上面形成之半導體材料層130的上表面130u。另外，亦可在第三層間介電材料119之上表面119u上面(及視需要的硬罩材料126之上表面126u上面，若有使用的話)形成阻障層131的一部分。
在某些具體實施例中，沉積程序184可以是所屬技術領域中已知的任何合適的保形沉積程序，舉例如原子層沉積(ALD)程序或電漿增強型化學氣相沉積(PECVD)程序及類似者。取決於特定裝置設計與處理準則，阻障層131之厚度131t可在約1nm至3nm的範圍內，並且可如先前參閱阻障層123所述具有實質均勻性。再者，在至少一些具體實施例中，阻障層131可由複數個子層(未圖示)構成，其中各子層可具有實質保形性，並且具有實質均勻的子層厚度。此外，各子層的材料類型可以不同，端視阻障層131的特定所欲特性而定。
在本文中所揭示之一些例示性具體實施例中，阻障層131之材料可包含任一或多種合適的p型金屬，以使得金屬的費米能階可適度定於下層半導體材料層130的價帶，從而提供如前述的低肖特基阻障物高度。舉例而 言，在某些具體實施例中，阻障層131的材料可包括諸如金(Au)、鎳(Ni)及/或鉑(Pt)及類似者等p型金屬，但也可使用其它合適的p型金屬。於再其它說明性具體實施例中，阻障層131亦可包括鈦(Ti)及/或氮化鈦(TiN)。
現請參閱第2S圖，示意性繪示的是第2R圖之半導體裝置100在進一步例示性處理階段期間的情形，其中可進行沉積程序185以便在裝置100上面毯覆式沉積一層傳導接觸材料132。在某些具體實施例中，可形成傳導接觸材料層132，以便包覆阻障層131，並且在各半導體材料層130上面實質完全填充接觸開口129的剩餘部分。另外，傳導接觸材料132的過剩部分可在接觸開口129外側、及第三層間介電材料119(及視需要的硬罩層126，若有使用的話)上面形成，如第2S圖所示。
在一些具體實施例中，沉積程序185可以是具有實質良好之間隙填充特性的任何適用沉積程序，例如：化學氣相沉積(CVD)程序及類似者。再者，傳導接觸材料的材料組成物可以是大致上適用於對置於裝置100之裝置層中之接觸區形成接點之任何類型的傳導材料。舉例而言，在一些具體實施例中，傳導材料132可以與用於在NMOS主動區104n(請參閱第2K圖)上面之接觸開口122中形成傳導接觸材料124的材料同類型，例如：鎢或合適的鎢合金材料，但也可使用其它合適的傳導材料。
第2T圖示意性繪示第2S圖所示半導體裝置100的進一步裝置處理階段。如第2T圖所示，可進行諸 如化學機械研磨(CMP)程序之平坦化程序186，用以移除傳導接觸材料132及阻障層131於接觸開口129外側形成之任何過剩部分。另外，在視需要的硬罩層126是在形成接觸開口129前先於裝置100上面形成的那些具體實施例中，亦可將視需要的硬罩層126從第三層間介電材料119上面移除，從而曝露並且重新平坦化第三層間介電材料119的上表面119u、及接觸元件133的上表面133u。
平坦化程序186一經完成，便形成嵌埋於層間介電材料119、110中、並向下延展至半導體材料層130的複數個接觸元件133，此等半導體材料層是在各個PMOS電晶體元件190P之密閉隆起源極/汲極區115p上面形成。如第2T圖所示，接觸元件133各可由傳導接觸材料132的核心與阻障層131所構成，此阻障層係置於此核心與週圍層間介電材料119、110及/或PMOS取代閘極結構150p之間。在至少一些具體實施例中，接觸元件133的平坦化上表面133u可與第三層間介電材料119的經重新平坦化上表面119u實質共面，但在其它具體實施例中，上表面133u可相對於上表面119u稍微凹陷或稍微隆起，端視平坦化程序186的類型及效率而定。
在第2T圖所示的半導體裝置結構100完成後，可進行進一步後段製程(BEOL)處理步驟，以便在第三層間介電材料119上面形成金屬化系統，此金屬化系統包括一或多個金屬化層，並且電連接至NMOS接觸元件125及PMOS接觸元件133。
儘管第2F至2T圖所示及上述各個步驟略述對PMOS電晶體元件190P形成接觸元件133之前先對NMOS電晶體裝置190N形成接觸元件125的處理過程順序，但所屬技術領域中具有通常知識者在完整閱讀本揭露之後仍應了解的是，接觸元件133可在接觸元件125前輕易地形成，對成品裝置100實質沒有影響。舉例而言，可在如第2F圖所示形成第三層間介電材料119之後，立即進行第2N至2T圖所示處理步驟的過程順序，從而形成半導體層130及接觸元件133。之後，可進行第2G至2L圖中所示處理步驟的過程順序，以便形成接觸元件125。再者，亦應了解的是，可能不需要第2M圖所示之視需要的沉積硬罩層126，因為用於形成半導體材料層130之磊晶生長程序183會在形成接觸元件125之前先進行，而NMOS裝置區104n則維持由第三層間介電材料119所包覆。
第3A至3I圖係替代處理過程順序的示意性截面圖，此處理過程順序可用於進行密閉磊晶生長技術，用以在形成取代高k/金屬閘極結構前先形成隆起源極/汲極區，與第1B至1J圖所示及上述的過程順序不同。特別的是，第3A至3I圖所示的替代處理過程順序在許多方面實質類似於第1B至1J圖所示的過程順序，但其中，側壁間隔物108s在第3A至3I圖之替代處理過程順序中是在已形成蝕刻終止層109之後才形成，而側壁間隔物108s在第1B至1J圖之處理過程順序中是在已形成蝕刻終止層109之前便已先形成。因此，儘管第1B至1J圖中所包括的相 同元件參考符號在第3A至3I圖中係用於繪示許多類似的元件及步驟，但以下第3A至3I圖所示替代處理過程順序之說明並不包括與以上參照第1B至1J圖所提出之同層級的詳細內容。然而，應了解的是，除非本文中另有具體註記，否則第1B至1J圖所示處理過程順序之有關敘述性態樣也一樣適用於第3A至3I圖所示替代過程順序之各個類似符號的元件及步驟，即使此類態樣可能未在本文中完整說明亦然。
請先參閱第3A圖，此替代處理過程順序可按照與以上第1B圖所示步驟類似的方式開始，亦即，藉由進行前述沉積程序160，以便在第1A圖所示複數個虛設閘極結構140p及140n上面形成實質保形的間隔物材料層108。之後，如第3B圖所示，可進行沉積程序162，以便在間隔物材料層108的所有外露表面上面形成蝕刻終止層109。現請參閱第3C圖，可接著在蝕刻終止層109上面形成第一層間介電材料110，之後，可在第一層間介電層110上進行平坦化程序164，以便提供實質平面型上表面110u。
請參閱第3D圖，可接著在第一層間介電材料110的平坦化上表面110u上面形成圖案化蝕刻遮罩111。如先前參閱第1F圖所述，遮罩開口112p及112n可實質直接地置於各別複數個虛設閘極結構140p及140n上面，並且經調整尺寸而有助於曝露各別主動區104p及104n的上表面104u。之後，可接著穿過遮罩開口112p及112n進行蝕刻程序165，以便在各別裝置主動區104p及104n 上面的第一層間介電材料110中形成開口110p及110n，同時將蝕刻終止層109當作蝕刻終止物使用，如第3E圖所示。其次，如第3F圖所示，可進行遮罩移除程序166，例如：灰化程序及類似者，以便將圖案化遮罩層111從第一層間介電材料110移除。
現請參閱第3G圖所示的處理階段，接著進行選擇性蝕刻程序167，以便將蝕刻終止層109的經曝露部分從間隔物材料層108上面移除。在有第1B至1J圖所示之處理過程順序的情況下，蝕刻終止層109有一部分109r就地留在第一層間介電材料110與基板102中仍由第一ILD材料110所包覆的區域之間。然而，由於蝕刻終止層109是在已形成側壁間隔物108s(請參閱以上的第1C圖)之前，便先於本替代處理過程順序期間在間隔物材料層108上面形成，因此間隔物材料層108亦於蝕刻終止層109的剩餘部分109r與基板102之間延展。
第3H圖示意性繪示第3G圖之裝置在替代處理過程順序之後續階段期間的情況，其中可進行實質定向之非等向性蝕刻程序161，以便移除間隔物材料層108的實質水平取向部分，藉以形成與虛設閘極結構140p及140n各者之側壁相鄰的側壁間隔物108s。再者，於此處理階段，曝露主動區104p、104n之上表面104u的複數個源極/汲極溝槽接觸開口113現置於相鄰虛設閘極結構140p、140n之側壁間隔物108s彼此之間，並且置於開口110p、110n之側壁與其相鄰之虛設閘極結構140p、140n 的側壁間隔物108s之間。另外，在一些例示性具體實施例中，已形成側壁間隔物108s並界定源極/汲極溝槽開口113之後，可進行前述視需要的熱濕氨蝕刻程序(未圖示)，以便在溝槽開口113下面之主動區104p、104n中形成凹口114(第3H圖中以虛線表示)。
現請參閱第3I圖所示替代處理過程順序之後續階段，現可進行第一磊晶生長程序168，以便在主動區104p、104n之上表面104u上(或視需要的凹口114中及上面，若有提供的話)磊晶生長半導體材料，藉以在主動區104p及主動區104n上面形成之各別源極/汲極溝槽113的底端中形成密閉隆起源極/汲極區115p、115n。在有第1B至1J圖所示的處理過程順序之情況下，由於尚未進行取代金屬閘極(RMG)程序，因此可用更高的熱預算再次地進行第一磊晶生長程序168。之後，可實質如第2A至2T圖所示及上述，繼續半導體裝置100之進一步處理。
以上所揭示的特定具體實施例僅具有說明性，因為本發明可採用對受益於本文教示之所屬技術領域中具有通常知識者顯而易見的不同但均等方式來修改並且實踐。例如，以上所提的方法步驟可用不同順序實施。再者，對於本文所示構造或設計的細節無限制用意。因此，證實可改變或修改以上揭示之特定具體實施例，而且所有此類變例全都視為在本發明的範疇及精神內。因此，本文尋求的保護係如以下申請專利範圍中所提。
100‧‧‧半導體裝置
102‧‧‧基板
103‧‧‧隔離區
104n‧‧‧主動裝置區
104p‧‧‧裝置主動區
109r‧‧‧部分
115n、115p‧‧‧隆起源極/汲極區
119‧‧‧第三層間介電材料
119u‧‧‧實質平面型上表面
125u、133u‧‧‧上表面
123、131‧‧‧阻障層
124、132‧‧‧傳導接觸材料
125、133‧‧‧接觸元件
130‧‧‧半導體材料層
150n、150p‧‧‧取代高k/金屬閘極結構
186‧‧‧平坦化程序
190N‧‧‧NMOS電晶體裝置
190P‧‧‧PMOS電晶體裝置

Claims (20)

  1. 一種形成源極/汲極接點之方法，該方法包含：於相同之第一磊晶生長程序期間，在相鄰之一對第一虛設閘極結構之間形成第一密閉隆起源極/汲極區，並且在相鄰之一對第二虛設閘極結構之間形成第二密閉隆起源極/汲極區，該第一與第二密閉隆起源極/汲極區包含第一半導體材料；於形成該第一與第二密閉隆起源極/汲極區之後，進行取代金屬閘極程序，用來以各別對第一與第二取代閘極結構取代該對第一與第二虛設閘極結構；在進行該取代金屬閘極程序之後，對該第一密閉隆起源極/汲極區形成第一接觸元件，進行第二磊晶生長程序以在該第二密閉隆起源極/汲極區上面形成第二半導體材料層，並且對該第二半導體材料層形成第二接觸元件。
  2. 如申請專利範圍第1項所述之方法，其中，形成該第二半導體材料層包含形成原位硼摻雜鍺材料層及原位硼摻雜矽鍺材料層之其中一者。
  3. 如申請專利範圍第1項所述之方法，其中，各該第一與第二取代閘極結構包括含有高k介電材料之閘極絕緣層、及至少一個包含功函數調整材料之金屬層。
  4. 如申請專利範圍第1項所述之方法，其中，側壁間隔物係相鄰於各該第一與第二虛設閘極結構之側壁而形成，並且其中，該第一與第二密閉隆起源極/汲極區係 密閉於相鄰之該對該第一與第二虛設閘極結構的該側壁間隔物之間，使得該第一與第二密閉隆起源極/汲極區之側壁直接接觸該各別側壁間隔物之外側壁表面之下部分。
  5. 如申請專利範圍第4項所述之方法，其中，形成相鄰於各該第一與第二虛設閘極結構之該側壁的該側壁間隔物包含在該對第一與第二虛設閘極結構上面形成間隔物材料層，並且對該間隔物材料層進行非等向性反應性離子蝕刻程序。
  6. 如申請專利範圍第1項所述之方法，其中，進行該取代金屬閘極程序包含：在該第一與第二虛設閘極結構上面、及該第一與第二密閉隆起源極/汲極區上面形成保護襯墊層；在該保護襯墊層上面形成層間介電材料；進行平坦化程序以曝露各該第一與第二虛設閘極結構之虛設閘極電極；以及將至少該虛設閘極電極從各該第一與第二虛設閘極結構移除。
  7. 如申請專利範圍第6項所述之方法，其中，形成該第一接觸元件包含進行第一非等向性反應性離子蝕刻程序，用以將該保護襯墊層之至少一部分從該第一密閉隆起源極/汲極區上面移除，以便曝露該第一密閉隆起源極/汲極區之上表面，並且其中，形成該第二半導體材料層包含進行第二非等向性反應性離子蝕刻程序，用以 將該保護襯墊層之至少一部分從該第二密閉隆起源極/汲極區上面移除，以便曝露該第二密閉隆起源極/汲極區之上表面。
  8. 如申請專利範圍第1項所述之方法，其中，該第二半導體材料層及該第二接觸元件是在形成該第一接觸元件之前先形成。
  9. 一種形成源極/汲極接點之方法，該方法包含：在半導體基板之各別第一與第二主動區上面形成複數個第一虛設閘極結構及複數個第二虛設閘極結構；於相同之第一磊晶生長程序期間，形成相鄰於並且介於各該各別複數個第一與第二虛設閘極結構的第一與第二隆起源極/汲極區，各該第一與第二隆起源極/汲極區包含第一半導體材料，並且係橫向密閉於相鄰於各該各別複數個第一與第二虛設閘極結構而形成之側壁間隔物之間；在形成該第一與第二隆起源極/汲極區之後，以各別複數個第一與第二取代閘極結構取代該複數個第一與第二虛設閘極結構，該第一與第二隆起源極/汲極區係相鄰於並且介於該各別複數個第一與第二取代閘極結構而置；在取代該複數個第一與第二虛設閘極結構之後，進行第二磊晶生長程序，用以在各該第二隆起源極/汲極區上面形成第二半導體材料層，同時包覆該第一隆起源極/汲極區； 對各該各別第一隆起源極/汲極區形成第一接觸元件；以及對在各該各別第二隆起源極/汲極區上面形成之該第二半導體材料層形成第二接觸元件。
  10. 如申請專利範圍第9項所述之方法，其中，各該第一與第二取代閘極結構包括含有高k介電材料之閘極絕緣層、及至少一個包含功函數調整材料之金屬層。
  11. 如申請專利範圍第9項所述之方法，其中，形成該第二半導體材料層包含形成原位硼摻雜鍺材料層及原位硼摻雜矽鍺材料層之其中一者。
  12. 如申請專利範圍第9項所述之方法，其中，形成該第一與第二隆起源極/汲極區包含：在該第一與第二主動區上面形成蝕刻終止層，該蝕刻終止層包覆該複數個第一與第二虛設閘極結構；在各該第一與第二主動區上面之該蝕刻終止層上面形成第一層間介電材料；進行一系列蝕刻程序以曝露該第一與第二主動區相鄰於並且介於該各別複數個第一與第二虛設閘極電極之間的上表面；以及在該各別第一與第二主動區之經曝露的該上表面上形成該第一與第二隆起源極/汲極區。
  13. 如申請專利範圍第12項所述之方法，其中，進行該系列蝕刻程序包含進行非等向性反應性離子蝕刻程序，用以穿過該第一層間介電材料形成開口，以便曝露該蝕刻 終止層之一部分，並且之後進行選擇性濕蝕刻程序，用以移除該蝕刻終止層之經曝露的該部分。
  14. 如申請專利範圍第13項所述之方法，其中，進行該系列蝕刻程序更包含進行第二濕蝕刻程序，用以在該第一與第二主動區中形成橫向相鄰於並且介於該各別複數個第一與第二虛設閘極結構之間的一或多個凹口。
  15. 如申請專利範圍第13項所述之方法，更包含在該第一與第二主動區上面形成間隔物材料層，以便包覆該複數個第一與第二虛設閘極結構，其中，該蝕刻終止層是在該第一與第二主動區上面之該間隔物材料層的至少一部分上面形成。
  16. 如申請專利範圍第15項所述之方法，更包含由該間隔物材料層形成該側壁間隔物。
  17. 如申請專利範圍第16項所述之方法，其中，該側壁間隔物是在形成該蝕刻終止層前先形成。
  18. 如申請專利範圍第16項所述之方法，其中，該側壁間隔物是在形成該蝕刻終止層之後才形成。
  19. 如申請專利範圍第9項所述之方法，其中，在各該第二隆起源極/汲極區上面形成該第二半導體材料層包含進行非等向性反應性離子蝕刻程序，用以曝露各該第二隆起源極/汲極區之上表面，並且在該第二隆起源極/汲極區之經曝露的該上表面上形成該第二半導體材料層。
  20. 一種形成源極/汲極接點之方法，該方法包含：在半導體基板之PMOS主動區上面形成複數個第 一虛設閘極結構；在半導體基板之NMOS主動區上面形成複數個第二虛設閘極結構；在該PMOS主動區與該NMOS主動區上面形成第一層間介電材料，該第一層間介電材料包覆該複數個第一與第二虛設閘極結構；在該第一層間介電材料上面形成圖案化蝕刻遮罩，該圖案化蝕刻遮罩層包含置於該第一虛設閘極結構上面之第一開口、及置於該第二虛設閘極結構上面之第二開口；進行一或多道蝕刻程序，用以在該第一層間介電材料中形成曝露該複數個第一虛設閘極結構、及該PMOS主動區之表面的第一開口，並且用以在該第一層間介電材料中形成曝露該複數個第二虛設閘極結構、及該NMOS主動區之表面的第二開口；形成在該PMOS主動區之該表面上面包含第一半導體材料之複數個第一隆起源極/汲極區，其中，該複數個第一隆起源極/汲極區是藉由該第一開口之側壁、及相鄰於各該複數個第一虛設閘極結構之側壁而形成之側壁間隔物來橫向密閉；於形成該複數個第一隆起源極/汲極區之後，以各別PMOS電晶體元件之各別PMOS閘極結構取代各該複數個第一虛設閘極結構，各該各別PMOS閘極結構包括含有高k介電材料之第一閘極絕緣層、及含有第一功函 數調整材料之至少一個第一金屬層；形成在各該複數個第一隆起源極/汲極區上面包含硼摻雜鍺及硼摻雜矽鍺之其中一者的半導體材料層；形成伸透形成於該第一層間介電材料上面之第二層間介電材料的複數個第一接觸元件，各該複數個第一接觸元件接觸在該複數個第一隆起源極/汲極區之各者上面形成的該半導體材料層；形成在該NMOS主動區之該表面上面包含第二半導體材料之複數個第二隆起源極/汲極區，其中，該複數個第二隆起源極/汲極區是藉由該第二開口之側壁、及相鄰於各該複數個第二虛設閘極結構之側壁而形成之側壁間隔物來橫向密閉；以及形成伸透該第二層間介電材料之複數個第二接觸元件，各該複數個第二接觸元件接觸該複數個第二隆起源極/汲極區之各者。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397003B1 (en) * 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques
US9859422B2 (en) * 2015-05-28 2018-01-02 Sandisk Technologies Llc Field effect transistor with elevated active regions and methods of manufacturing the same
US9484431B1 (en) * 2015-07-29 2016-11-01 International Business Machines Corporation Pure boron for silicide contact
US11049939B2 (en) * 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
US10020306B2 (en) * 2015-10-12 2018-07-10 International Business Machines Corporation Spacer for trench epitaxial structures
US10141417B2 (en) 2015-10-20 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, semiconductor device and the method of forming semiconductor device
US9805973B2 (en) * 2015-10-30 2017-10-31 International Business Machines Corporation Dual silicide liner flow for enabling low contact resistance
US9923070B2 (en) * 2015-11-25 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US9997632B2 (en) * 2015-12-15 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor device and manufacturing method thereof
US9978647B2 (en) 2015-12-28 2018-05-22 United Microelectronics Corp. Method for preventing dishing during the manufacture of semiconductor devices
US10651080B2 (en) * 2016-04-26 2020-05-12 Lam Research Corporation Oxidizing treatment of aluminum nitride films in semiconductor device manufacturing
US10276662B2 (en) * 2016-05-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming contact trench
CN107452680B (zh) * 2016-06-01 2020-05-05 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9842933B1 (en) 2016-06-13 2017-12-12 Globalfoundries Inc. Formation of bottom junction in vertical FET devices
US10388576B2 (en) * 2016-06-30 2019-08-20 International Business Machines Corporation Semiconductor device including dual trench epitaxial dual-liner contacts
US10074563B2 (en) 2016-07-29 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device
US10134642B2 (en) * 2016-09-28 2018-11-20 International Business Machines Corporation Semiconductor device and method of forming the semiconductor device
US9859153B1 (en) 2016-11-14 2018-01-02 Lam Research Corporation Deposition of aluminum oxide etch stop layers
US10079290B2 (en) 2016-12-30 2018-09-18 United Microelectronics Corp. Semiconductor device having asymmetric spacer structures
US10269647B2 (en) * 2017-01-20 2019-04-23 Applied Materials, Inc. Self-aligned EPI contact flow
US10249535B2 (en) * 2017-02-15 2019-04-02 Globalfoundries Inc. Forming TS cut for zero or negative TS extension and resulting device
US10177047B2 (en) * 2017-03-01 2019-01-08 International Business Machines Corporation Trench gate first CMOS
US10276565B2 (en) 2017-03-23 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10153198B2 (en) 2017-04-07 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Low-resistance contact plugs and method forming same
US10381267B2 (en) * 2017-04-21 2019-08-13 International Business Machines Corporation Field effect device with reduced capacitance and resistance in source/drain contacts at reduced gate pitch
DE102017122702B4 (de) 2017-04-28 2023-11-09 Taiwan Semiconductor Manufacturing Co. Ltd. Struktur und Verfahren für FinFET-Vorrichtung mit asymmetrischem Kontakt
US10050149B1 (en) * 2017-05-18 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure for semiconductor device
US9905473B1 (en) * 2017-05-18 2018-02-27 Globalfoundries Inc. Self-aligned contact etch for fabricating a FinFET
US10243079B2 (en) * 2017-06-30 2019-03-26 International Business Machines Corporation Utilizing multilayer gate spacer to reduce erosion of semiconductor fin during spacer patterning
US10651284B2 (en) 2017-10-24 2020-05-12 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US10236215B1 (en) 2017-10-24 2019-03-19 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US20190279934A1 (en) * 2018-03-07 2019-09-12 International Business Machines Corporation Complementary metal oxide semiconductor with dual contact liners
CN110349908B (zh) * 2018-04-03 2022-11-04 华邦电子股份有限公司 自对准接触结构及其形成方法
US10475901B1 (en) * 2018-04-19 2019-11-12 Globalfoundries Inc. Cap removal for gate electrode structures with reduced complexity
KR102557549B1 (ko) 2018-04-26 2023-07-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10367077B1 (en) 2018-04-27 2019-07-30 International Business Machines Corporation Wrap around contact using sacrificial mandrel
US10553492B2 (en) * 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
US10763328B2 (en) * 2018-10-04 2020-09-01 Globalfoundries Inc. Epitaxial semiconductor material grown with enhanced local isotropy
US11004958B2 (en) * 2018-10-31 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10943818B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10985165B2 (en) * 2019-08-19 2021-04-20 Micron Technology, Inc. Methods of forming microelectronic devices
US11362194B2 (en) 2020-01-22 2022-06-14 International Business Machines Corporation Transistor having confined source/drain regions with wrap-around source/drain contacts
US11328957B2 (en) * 2020-02-25 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11164795B2 (en) * 2020-03-24 2021-11-02 Globalfoundries U.S. Inc. Transistors with source/drain regions having sections of epitaxial semiconductor material
CN114188271B (zh) * 2020-09-14 2024-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram
US11695042B2 (en) * 2021-04-08 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor contacts and methods of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100081262A1 (en) * 2008-09-26 2010-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming metal gates in a gate last process
US20120187459A1 (en) * 2011-01-20 2012-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an epitaxy region
US20130175625A1 (en) * 2012-01-09 2013-07-11 International Business Machines Corporation Low series resistance transistor structure on silicon on insulator layer
US20150035061A1 (en) * 2013-07-31 2015-02-05 Samsung Electronics Co., Ltd. Semiconductor Device and Method for Fabricating the Same
US20150091060A1 (en) * 2013-09-27 2015-04-02 Qualcomm Incorporated Semiconductor device having high mobility channel

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569443B2 (en) * 2005-06-21 2009-08-04 Intel Corporation Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate
CN101685800B (zh) * 2008-09-26 2012-02-01 台湾积体电路制造股份有限公司 半导体装置的制造方法
US8236659B2 (en) * 2010-06-16 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain feature profile for improving device performance and method of manufacturing same
JP2012099517A (ja) * 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US8936979B2 (en) * 2012-06-11 2015-01-20 GlobalFoundries, Inc. Semiconductor devices having improved gate height uniformity and methods for fabricating same
CN103632945B (zh) * 2012-08-29 2016-05-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
JP5944285B2 (ja) * 2012-09-18 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9196708B2 (en) * 2013-12-30 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a semiconductor device structure
KR102160100B1 (ko) * 2014-05-27 2020-09-25 삼성전자 주식회사 반도체 장치 제조 방법
KR102264542B1 (ko) * 2014-08-04 2021-06-14 삼성전자주식회사 반도체 장치 제조 방법
US9397003B1 (en) * 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100081262A1 (en) * 2008-09-26 2010-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming metal gates in a gate last process
US20120187459A1 (en) * 2011-01-20 2012-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an epitaxy region
US20130175625A1 (en) * 2012-01-09 2013-07-11 International Business Machines Corporation Low series resistance transistor structure on silicon on insulator layer
US20150035061A1 (en) * 2013-07-31 2015-02-05 Samsung Electronics Co., Ltd. Semiconductor Device and Method for Fabricating the Same
US20150091060A1 (en) * 2013-09-27 2015-04-02 Qualcomm Incorporated Semiconductor device having high mobility channel

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