CN116504634A - 半导体装置与其形成方法 - Google Patents

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China
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dielectric layer
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layer
dielectric
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谢博全
郑柏贤
何彩蓉
施伯铮
李志鸿
李资良
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置及其形成方法，形成半导体装置的方法包含形成源极/漏极区在基材上；形成第一层间介电质在源极/漏极区上；形成栅极结构在基材上，且侧向地相邻于源极/漏极区；以及形成栅极遮罩在栅极结构上，且形成栅极遮罩包含：蚀刻部分栅极结构，以形成相对于第一层间介电质的顶表面的凹陷；沉积第一介电层在凹陷的栅极结构上与第一层间介电质上；蚀刻部分的第一介电层；沉积半导体层在凹陷的第一介电层上；且平坦化半导体层，以共平面第一层间介电质。在另一实例，方法还包含形成栅极间隙壁在基材上，蚀刻部分栅极结构还包含蚀刻部分的栅极间隙壁。

Description

半导体装置与其形成方法
技术领域
本揭露是有关于一种半导体装置及其形成方法，特别是一种形成栅极遮罩的半导体装置及其形成方法。
背景技术
半导体装置用于各式各样的电子应用中(如个人电脑、手机、数字相机与其他电子设备)。制造半导体装置基本是通过依序沉积绝缘或介电层、导电层与半导体层的材料在半导体基材上，并使用微影来图案化各材料层，以在半导体基材上形成电路构件与元件。
通过最小特征尺寸的持续缩减，半导体工业持续改善各电子构件(如晶体管、二极管、电阻、电容等)的集成密度，使得更多构件可被整合至给定的面积内。然而，随着最小特征尺寸的缩减，所衍生的额外问题需要被处理。
发明内容
根据本揭露的一些实施例，本揭露的一实施例揭示一种半导体装置的形成方法，其中此形成方法包含：形成源极/漏极区在基材上；形成第一层间介电质在此源极/漏极区上；形成栅极结构在此基材上，且侧向地相邻于此源极/漏极区；以及形成栅极遮罩在此栅极结构上，其中此形成此栅极遮罩的操作包含：蚀刻此栅极结构的一部分，以相对于此第一层间介电质的顶表面，形成凹陷；沉积第一介电层在此栅极结构上且在此第一层间介电质上，其中此栅极结构在此凹陷中；蚀刻此第一介电层的一部分；沉积半导体层在此凹陷中的此第一介电层上；以及平坦化此半导体层，以与此第一层间介电质共平面。
根据本揭露的一些实施例，本揭露的一实施例揭示一种半导体装置的形成方法，其中此形成方法包含：形成第一介电层在源极/漏极区上；形成栅极介电质与侧向地相邻于此第一介电层的栅电极；蚀刻此栅电极，以形成第一凹陷在此栅电极上；共形地沉积第二介电层在此栅电极上的此第一凹陷中；蚀刻此第二介电层，以部分地重组此第一凹陷；沉积半导体层在此第二介电层上的此第一凹陷中；以及蚀刻此第一介电层，以暴露此源极/漏极区，其中此蚀刻此第一介电层的操作是以蚀刻剂来进行，且相较于蚀刻此第二介电层，此蚀刻剂是以较低速率蚀刻此半导体层。
根据本揭露的一些实施例，本揭露的一实施例揭示一种半导体装置，包含：栅电极，设置于第一栅极间隙壁与第二栅极间隙壁之间；介电层，设置于此栅电极上，且插入此第一栅极间隙壁与此第二栅极间隙壁之间；半导体层，嵌埋于此介电层的较高部，且此介电层与此半导体层具有多个等高的较高表面；以及层间介电质，设于且共形于此介电层与此半导体层的此些等高的较高表面上。
附图说明
从以下结合附图所做的详细描述，可对本揭露的态样有最佳的了解。须注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸可任意地增加或减少。
图1是根据一些实施例绘示三维视图的鳍式场效晶体管(fin field-effecttransistor；FinFET)的例示；
图2至图31F是根据一些实施例的FinFETs的工艺的中间阶段的视图。
【符号说明】
50:基材
50N:n型区
50P:p型区
52:鳍
56:绝缘区,STI区
58:通道区
62:虚设介电层
64:虚设栅极层
66:遮罩层
72:虚设介电质
74:虚设栅极
76:遮罩
82:栅极间隙壁
84:鳍形间隙壁
86:源极/漏极凹陷
88:磊晶源极/漏极区
88A:衬层
88B:主层
88C:精整层
92:接触蚀刻停止层,CESL
94:第一层间介电质,ILD
96:凹陷
102:栅极介电层
104:栅电极层,栅电极
104A:衬层
104B:调整层
104C:填料
112:栅极介电质
114:栅电极
116:凹陷
116':凹陷
116":凹陷
116V:孔洞
116V':孔洞
116V":孔洞
118:介电层
120:栅极遮罩
122:接触开口
122C:角落区
124:导电层
126:源极/漏极合金区,金属-半导体合金区
126A:源极/漏极合金区
126B:栅极遮罩合金区
127:栅极遮罩合金区
128:金属
132:较低源极/漏极接触
132B:较低源极/漏极接触
134:接触遮罩
134B:接触遮罩
142:蚀刻停止层,ESL
144:第二ILD
144A:较低部分
144B:较高部分
152:接触开口
154:导电层
156:源极/漏极接触
162:接触开口
168:接触间隙壁
170:导电层
172:栅极接触
172BM:主要部分
172BV1:导通孔部分
172BV2:导通孔部分
202:半导体层
300:前侧内连接结构
302:蚀刻停止层,ESL
304:第一金属间介电质,IMD
306:导线
312:ESL
314:第二IMD
316:导通孔
318:导线
D1:深度
D2:深度
D3:深度
D4:深度
H1:高度
H2:高度
H3:高度
H4:高度
H5:高度
H6:高度
H7:高度
H8:高度
H9:高度
H10:高度
W1:宽度
W2:宽度
A-A':剖面
B-B':剖面
C-C':剖面
X1-X1':线段
X2-X2':线段
Y1-Y1':线段
Y2-Y2':线段
具体实施方式
以下的揭露提供了许多不同实施方式或实施例，以实施所提供标的的不同特征。以下所描述的构件与安排的特定实施例是用以简化本揭露的实施例。当然这些仅为实施例，并非用以作为限制。例如，于描述中，第一特征形成于第二特征上或于其之上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，亦可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。另外，本揭露可以在各种示例中重复元件符号及/或字母。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或配置之间有特定的关系。
此外，在此可能会使用空间相对用语，例如“在下(beneath)”、“下方(below)”、“较低(lower)”、“上方(above)”、“较高(upper)”与类似用语，以方便说明如附图所绘示的一构件或一特征与另一(另一些)构件或特征之间的关系。除了在图中所绘示的方向外，这些空间相对用词意欲含括元件在使用或操作中的不同方位。设备可能以不同方式定位(旋转90度或在其他方位上)，因此可利用同样的方式来解释在此所使用的空间相对描述符号。
根据各种实施例，用于晶体管的栅极结构的栅极遮罩是被形成，以在形成晶体管的源极/漏极区的接触的期间保护栅极结构。栅极遮罩可具有复合薄膜结构且例如包含介电层和半导体层。介电层形成于栅极结构上，且介电层是部分地被蚀刻。半导体层是接着形成于被蚀刻的介电层上，且半导体层是被平坦化，以共平面于设置于源极/漏极区上的层间介电质。层间介电质是被蚀刻，以形成源极/漏极区的接触开口。相较于介电层，半导体层对层间介电质具有较高的蚀刻选择性。因此，蚀刻层间介电质是以提升的速率、效能与控制来进行，而栅极遮罩实质上维持未被蚀刻的。此外，以介电层与半导体层形成栅极遮罩确保栅极遮罩没有孔洞。因此，以提升的效率与控制来进行后续栅极遮罩的蚀刻，以形成栅极结构的接触开口，且同时对栅极结构几乎没有施加损害。进一步地，于半导体装置的功能性使用的期间，具有低介电系数且维持在栅极遮罩中的介电层确保栅极遮罩的复合结构几乎没有造成寄生电容。这些优点导致所得的晶体管更高的产率、缩减的缺陷与改善的性能和可靠度。
根据一些实施例，图1绘示鳍式场效晶体管(Fin Field-Effect Transistors；FinFETs)的例示。图1是三维视图，其中FinFETs的一些特征被省略以简化绘示。FinFETs包含延伸自基材50(如半导体基材)的鳍52，而鳍52作为FinFETs的通道区58。绝缘区56(如浅沟槽绝缘(shallow trench isolation；STI)区)是设置于相邻鳍52之间，而鳍52可能从相邻绝缘区56之间凸出在上。虽然绝缘区56是描述/绘示成与基材50分隔，但如在本文所采用，术语“基材”可对应至单独的半导体基材或结合半导体基材与绝缘区。此外，虽然鳍52的底部与基材50绘示成单一与连续的材料，但鳍52的底部与/或基材50可包含单一材料或多个材料。在此情境下，鳍52对应至从相邻的绝缘区56之间延伸的部分。
栅极介电质112沿着鳍52的侧壁并在鳍52的顶表面上。栅电极114在栅极介电质112上。相应于栅极介电质112与栅电极114，磊晶源极/漏极区88设置于鳍52的对侧上。磊晶源极/漏极区88可在各个鳍52之间共享。例如，相邻的磊晶源极/漏极区88可被电性连接(如通过磊晶成长合并磊晶源极/漏极区88，或通过耦合磊晶源极/漏极区88与相同的源极/漏极接触)。
图1更绘示参照的剖面，此些剖面将用于后续图示中。例如，剖面A-A'是沿着鳍52的纵轴，且沿着FinFET的磊晶源极/漏极区88之间的电流方向。剖面B-B'垂直于剖面A-A'，且沿着栅电极114的纵轴。剖面C-C'平行于剖面B-B'，且延伸穿过FinFETs的磊晶源极/漏极区88。后续图示请参照这些参考的剖面以更清楚的理解。
在本文所述的一些实施例是以使用后栅极(gate-last)工艺所形成的FinFETs的情境描述。在其他的实施例中，前栅极(gate-first)工艺可被使用。并且，一些实施例考量用于平面装置(如平面FETs)的态样。
根据一些实施例，图2至图31F为制造FinFETs时的中间阶段视图。图2、图3与图4的三维视图显示类似于图1的三维视图。图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图13D、图14A、图14D、图15A、图15D、图16A、图16D、图16E、图17A、图17D、图18A、图18D、图19A、图19D、图20A、图20D、图21A、图21D、图22A、图22D、图23A、图23D、图24A、图24D、图25A、图25D、图26A、图26D、图27A、图27D、图28A、图28D、图29A、图29D、图30A、图30D、图31A、图31B、图31D与图31E为剖视图，此些剖视图是绘示相似于沿着图1中的参照剖面A-A'。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B与图30B为剖视图，此些剖视图是绘示相似于图1中的参照剖面B-B'。图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C与图30C为剖视图，此些剖视图是绘示相似于图1中的参照剖面C-C'。
图2中，提供基材50。基材50可为半导体基材(如块状半导体、绝缘体上覆半导体(semiconductor-on-insulator；SOI)基材或类似的基材)，其中半导体基材可为被掺杂的(如具有p型或n型杂质)或未被掺杂的。基材50可为晶圆(如硅晶圆)。一般而言，SOI基材为形成在绝缘体层上的半导体材料层。例如，绝缘体层可为埋入式氧化物(buried oxide；BOX)层、硅氧化物层或类似的层。绝缘体层是提供于基材(基本上是硅或玻璃基材)上。其他基材(如多层或梯度结构的(gradient)基材)也可使用。在一些实施例中，基材50的半导体材料可包含硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟与/或锑化铟的化合物半导体；包含硅锗、磷砷化镓(gallium arsenide phosphide)、砷化铟铝(aluminum indiumarsenide)、砷化镓铝(aluminum gallium arsenide)、砷化铟镓(gallium indiumarsenide)、磷化铟镓(gallium indium phosphide)与/或磷砷化铟镓(gallium indiumarsenide phosphide)的合金半导体；上述材料的组合；或类似的材料。
基材50具有n型区50N与p型区50P，n型区50N可用以形成n型装置(如NMOS(n-typeMetal Oxide Semiconductor)晶体管(例如，n型FinFETs))，且p型区50P可用以形成p型装置(如PMOS(p-type Metal Oxide Semiconductor)晶体管(如p型FinFETs))。n型区50N可物理性地与p型区50P隔离(非分开地绘示)，且任何数量的装置特征(如其他主动装置、掺杂区域、绝缘结构等)可被设置于n型区50N与p型区50P之间。虽然绘示为一个n型区50N与一个p型区50P，但可提供任何数量的n型区50N与p型区50P。
鳍52形成于基材50中。鳍52为半导体条(semiconductor strip)。通过在基材50中蚀刻沟槽，鳍52可形成于基材50中。蚀刻可为任何可接受的蚀刻工艺(如反应性离子蚀刻(reactive ion etch；RIE)、中性束蚀刻(neutral beam etch；NBE)、类似的蚀刻工艺或上述蚀刻工艺的组合)。蚀刻工艺可为异向性的。
鳍52可通过任何适合的方法来图案化。例如，使用一或多个微影工艺(包含双图案化或多图案化工艺)来图案化鳍52。大致上，双图案化或多图案化工艺包含微影与自对准工艺，以允许所产生的图案相较于使用单一与直接的微影工艺所得的结果，此些图案可例如具有更小的间距。举例而言，在一实施例中，牺牲层形成于基材上，且通过微影工艺来图案化。间隙壁使用自对准工艺沿着图案化的牺牲层侧边形成。然后，移除牺牲层，而剩余的间隙壁接着作为遮罩，以图案化鳍52。在一些实施例中，遮罩(或其他层)可能保留在鳍52上。
STI区56形成于基材50上且在相邻鳍52之间。STI区56设置于鳍52的较低部分的附近，以使鳍52的较高部分从相邻的STI区56突出。易言之，鳍52的较高部分延伸于STI区56的顶表面上。STI区56分隔相邻装置的特征。
STI区56可通过任何适合的方法形成。例如，绝缘材料可形成于基材50上且在相邻鳍52之间。绝缘材料可为氧化物(如氧化硅)、氮化物(如氮化硅)、类似的材料或上述材料的组合，且绝缘材料可通过化学气相沉积(chemical vapor deposition；CVD)工艺(如高密度电浆CVD(high density plasma CVD；HDP-CVD)、可流动的化学气相沉积(flowablechemical vapor deposition；FCVD))、类似的工艺或上述工艺的组合。通过任何可接受的工艺来形成的其他绝缘材料可被使用。在一些实施例中，绝缘材料是由FCVD形成的硅氧化物。一旦形成绝缘材料时，可进行退火工艺。虽然STI区56分别绘示为单层，但是一些实施例可使用多层。例如，在一些实施例中，衬垫(未分开绘示)可先沿着基材50与鳍52的表面来形成。之后，绝缘材料(如前所述的材料)可在衬垫上形成。在一实施例中，绝缘材料被形成，故多余的绝缘材料覆盖鳍52。接着，对绝缘材料施加移除工艺，以移除鳍52上多余的绝缘材料。在一些实施例中，平坦化工艺(如化学机械研磨(chemical mechanical polish；CMP))、回蚀(etch-back)工艺、上述工艺的组合或类似的工艺可被使用。在遮罩保留在鳍52的实施例中，平坦化工艺可暴露遮罩或移除遮罩。平坦化工艺后，绝缘材料的顶表面与遮罩(如果存在)或鳍52的顶表面为共平面(在工艺偏差内)。据此，遮罩(如果存在)或鳍52的顶表面是穿过绝缘材料而暴露。在绘示的实施例中，没有遮罩留在鳍52上。绝缘材料接着被凹陷，以形成STI区56。绝缘材料被凹陷，故鳍52的较高部分从绝缘材料的相邻部分之间突出。进一步，STI区56的顶表面具有如所绘示的平坦表面、凸表面、凹表面(如碟状)或上述表面的组合。STI区56的顶表面可通过适合的蚀刻来平坦地、凸出地及/或凹陷地形成。使用任何可接受的蚀刻工艺(如对绝缘材料(如比起鳍52的材料，在较快的速率下选择性蚀刻STI区56的绝缘材料)的材料是选择性的蚀刻工艺)，绝缘材料可被凹陷。例如，使用稀释的氢氟酸(dilute hydrofluoric；dHF)，进行氧化物的移除。
前述工艺只是如何形成鳍52与STI区56的一种例示。在一些实施例中，使用遮罩与磊晶成长工艺，鳍52可被形成。例如，介电层可形成于基材50的顶表面上，并蚀刻穿透介电层的沟槽，以暴露底下的基材50。磊晶结构可被磊晶地成长在沟槽中，且介电层可被凹陷，故磊晶结构从介电层凸出，以形成鳍52。虽然原位(in situ)与植入(implantation)掺杂可一起使用，但在一些磊晶结构是磊晶地成长的实施例中，磊晶地成长材料可于成长期间原位地被掺杂，而可能排除先前及/或后续的植入。
再者，不同于p型区50P中的材料，于n型区50N中磊晶地成长材料较为有利。在各个实施例中，以硅锗(SixGe1-x，其中x在0至1的范围内)、碳化硅、纯的或实质纯的锗、三五族化合物半导体、二六族化合物半导体或类似的材料来形成鳍52的较高部分。例如，形成三五族的化合物半导体的可用材料包含但并不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓与类似的材料。
再者，适合的井(未分开绘示)可形成于鳍52及/或基材50中。此些井所具有的导电类型可相反于源极/漏极区的导电类型，源极/漏极区是后续形成于n型区50N与p型区50P的每一者中。在一些实施例中，p型井形成于n型区50N中，且n型井形成于p型区50P中。在一些实施例中，p型井或n型井形成在n型区50N与p型区50P的两者中。
在不同井类型的实施例中，用于n型区50N与p型区50P的不同植入步骤可使用如光阻的遮罩(未分开绘示)来达成。例如，光阻可形成于n型区50N中的鳍52与STI区56。光阻被图案化，以暴露p型区50P。通过使用旋涂(spin-on)技术可形成光阻，且通过可接受的微影技术来图案化光阻。一旦光阻被图案化，于p型区50P进行n型杂质植入，且光阻可作为遮罩，以实质避免n型杂质植入至n型区50N中。n型杂质可为磷、砷、锑或类似的材料，且n型杂质植入的区域的浓度范围为1013cm-3至1014cm-3。于植入后，移除光阻(如通过任何可接受的灰化(ashing)工艺)。
p型区50P的植入之后或之前，于p型区50P中，如光阻剂的遮罩(未分开绘示)是形成于鳍52与STI区56上。光阻是图案化，以暴露n型区50N。光阻可通过旋涂技术来形成，且使用可接受的微影技术来图案化。一旦光阻被图案化，于n型区50N中可进行p型杂质的植入，且光阻可作为遮罩，以实质地避免p型杂质植入p型区50P中。p型杂质可为硼、氟化硼、铟或类似的材料，且p型杂质植入于区域中的浓度在1013cm-3至1014cm-3的范围中。于植入后，光阻被移除(如通过任何可接受的灰化工艺)。
n型区50N与p型区50P的植入后，可进行退火，以修复布植损伤，且活化植入的p型及/或n型杂质。在磊晶成长的鳍52的磊晶结构的一些实施例中，虽然原位与植入掺杂可一起使用，于成长期间成长的材料可被原位的掺杂，而可避免植入。
图3中，虚设介电层62是形成于鳍52上。虚设介电层62可形成如氧化硅、氮化硅、上述材料的组合或类似的材料的介电材料，其中虚设介电层62可根据可接受的技术被沉积或热成长。虚设栅极层(dummy gate layer)64是形成于虚设介电层(dummy dielectriclayer)62上，且遮罩层66是形成于虚设栅极层64上。虚设栅极层64可被沉积在虚设介电层62上且接着被平坦化(如通过CMP)。遮罩层66可被沉积在虚设栅极层64上。虚设栅极层64可形成导电或非导电材料(如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物或类似的材料，其中虚设栅极层64可通过物理气相沉积(physical vapor deposition；PVD)、CVD或类似的方法来沉积。虚设栅极层64可为具有高蚀刻选择性的材料来形成，且高蚀刻选择性是针对绝缘材料(如STI区56及/或虚设介电层62)的蚀刻而言。遮罩层66可以如氮化硅、氮氧化硅或类似的材料的介电材料来形成。在本例示中，单一虚设栅极层64与单一遮罩层66是横跨n型区50N与p型区50P来形成。在绘示的实施例中，虚设介电层62覆盖鳍52与STI区56，故虚设介电层62延伸至STI区56上且在虚设栅极层64与STI区56之间。在另一实施例中，虚设介电层62只覆盖鳍52。
在图4中，使用可接受的微影与蚀刻技术，遮罩层66被图案化，以形成遮罩76。通过任何可接受的蚀刻技术，遮罩76的图案是接着传送至虚设栅极层64，以形成虚设栅极74。通过任何可接受的蚀刻技术，遮罩76的图案可选择地进一步被传送至虚设介电层62，以形成虚设介电质72。虚设栅极74覆盖对应的鳍52的通道区58。遮罩76的图案可被用以物理上分隔相邻的虚设栅极74。虚设栅极74也可具有纵长的方向，且此方向实质上垂直(在工艺变化内)于鳍52的纵长的方向。于图案化虚设栅极74期间或于后续加工期间，遮罩76可被移除。
在制造实施例装置中，图5A至图30D绘示各个额外的步骤。图5A至图30D绘示n型区50N与p型区50P中的一者的特征。例如，绘示的结构可应用于n型区50N与p型区50P的两者。搭配每一所附附图，n型区50N与p型区50P的结构中的差异(如果有存在任何的差异)是于本文中描述。
图5A至图5C中，栅极间隙壁82是形成于鳍52上以及形成于遮罩76(如果存在)、虚设栅极74与虚设介电质的暴露的侧壁上。栅极间隙壁82是通过共形沉积一或多种介电材料并接续着蚀刻此或此些介电材料来形成。可接受的介电材料包含氧化硅、氮化硅、氮氧化硅、氮碳氧化硅或类似的介电材料，其中介电材料可通过共形沉积工艺如化学气相沉积(CVD)、电浆增强化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)、原子层沉积(atomic layer deposition；ALD)、电浆增强原子层沉积(plasma-enhancedatomic layer deposition；PEALD)或类似的沉积工艺来形成。通过任何可接受的工艺所形成的其他绝缘材料可被使用。任何可接受的蚀刻工艺(如干蚀刻、湿蚀刻、类似的工艺或上述工艺的组合)是进行以图案化此或此些介电材料。蚀刻可为异向性的。当蚀刻时，此或此些介电材料具有残留于虚设栅极74的侧壁上的部分(因此形成栅极间隙壁82)。如后所详述，在一些实施例中，当蚀刻时，用以形成栅极间隙壁82的蚀刻是被调整，故此或此些介电材料也具有残留于鳍52的侧壁上的部分(因此形成鳍形间隙壁84)。于蚀刻后，鳍形间隙壁84(如果存在)与栅极间隙壁82可具有直的侧壁(如所绘示)，或可具有曲线的侧壁(未分别绘示)。
再者，植入是被进行，以形成略为掺杂的源极/漏极(lightly doped drain；LDD)区(未分别绘示)。在具有不同装置类型的实施例中，类似于先前所述用于井的植入，如光阻的遮罩(未分别绘示)可形成于n型区50N之上，而暴露出p型区50P，且恰当的类型(如p型)杂质可被植入暴露在p型区50P中的鳍52内。接着遮罩可被移除。接着，如光阻的遮罩(未分别绘示)可形成于p型区50P上而暴露出n型区50N，且恰当类型的杂质(如n型)可被植入暴露于n型区50N中的鳍52内。遮罩是接着被移除。n型杂质可为先前所述的任何n型杂质，且p型杂质可为先前所述的任何p型杂质。植入期间，通道区58维持被虚设栅极74所覆盖，故通道区58维持实质上不含有植入的杂质，以形成LDD区。LDD区可具有一浓度的杂质，其中此浓度在约1015cm-3至约1019cm-3的范围。退火可被用以修复植入损伤，且用以活化植入的杂质。
需注意的是，先前的揭露大致上描述形成间隙壁与LDD区的工艺。其他工艺与顺序可被使用。例如，较小或额外的间隙壁可被使用；不同顺序的步骤可被使用；额外的间隙壁可被形成与移除；及/或类似的情形。再者，使用不同的结构与步骤，n型装置与p型装置可被形成。
于图6A至图6C中，源极/漏极凹陷86形成于鳍52中。于绘示的实施例中，源极/漏极凹陷86延伸至鳍52中。源极/漏极凹陷86也延伸至基材50中。在各个实施例中，源极/漏极凹陷86可延伸至基材50的顶表面而不蚀刻基材50；鳍52可被蚀刻，故源极/漏极凹陷86的底表面是设置在低于STI区56的顶表面；或类似的情况。使用异向性蚀刻工艺(如RIE、NBE或类似的蚀刻工艺)，通过蚀刻鳍52，源极/漏极凹陷86可被形成。于用以形成源极/漏极凹陷86的蚀刻工艺期间，栅极间隙壁82与虚设栅极74一起遮掩鳍52的一部分。当源极/漏极凹陷86达到预期深度后，计时的蚀刻工艺被用以停止源极/漏极凹陷86的蚀刻。在一些实施例中，鳍形间隙壁84也被凹陷直到鳍形间隙壁84达到预定高度。控制鳍形间隙壁84的高度允许后续成长的源极/漏极区的尺寸被控制。
于图7A至图7D中，磊晶源极/漏极区88形成于源极/漏极凹陷86中。磊晶源极/漏极区88因此设置于鳍52中，故每一虚设栅极74(与对应的通道区58)在分别相邻的磊晶源极/漏极区88对之间。磊晶源极/漏极区88因此邻接通道区58。在一些实施例中，通过恰当的侧向距离，栅极间隙壁82用以分开磊晶源极/漏极区88与虚设栅极74，故磊晶源极/漏极区88并不会与后续形成的最终FinFETs的栅极短路。磊晶源极/漏极区88的材料可被选择，以施加压力于对应的通道区58中，因此以提升性能。
于n型区中磊晶源极/漏极区88可通过遮掩p型区50P来形成。接着，n型区50N中的磊晶源极/漏极区88可磊晶地成长于n型区50中的源极/漏极凹陷86内。磊晶源极/漏极区88可包含任何可接受的材料，此些材料适合作为n型装置。例如，假如鳍52为硅，于n型区50N中的磊晶源极/漏极区88可包含于通道区58上施加拉伸应力(如在里面形成拉伸应变)的材料(如硅、碳化物、磷掺杂碳化硅、磷化硅或类似的材料)。在n型区50N中的磊晶源极/漏极区88可称之为“n型源极/漏极区”。于n型区50N中的磊晶源极/漏极区88可具有从鳍52的对应表面升起的表面，且具有面向(facets)。
在p型区50P中的磊晶源极/漏极区88可通过遮掩n型区50N来形成。接着，在p型区50P中的磊晶源极/漏极区88在p型区50P中的源极/漏极凹陷86内磊晶地成长。磊晶源极/漏极区88可包含任何可接受的材料，这些材料适合作为p型装置。例如，假如鳍52为硅，在p型区50P的磊晶源极/漏极区88可包含于通道区58上施加压应力(如在里面形成压应变)的材料(如硅锗、掺硼硅锗、锗、锗锡或类似的材料)。在p型区50P中的磊晶源极/漏极区88可称之为“p型源极/漏极区”。在p型区50P中的磊晶源极/漏极区88可具有从鳍52的对应表面升起的表面，且具有面向。
磊晶源极/漏极区88及/或鳍52可用杂质来植入，以形成源极/漏极区，且类似于前述形成LDD区的工艺，接续着退火。源极/漏极区可具有范围约1019cm-3至约1021cm-3的杂质浓度。用于源极/漏极区的n型及/或p型杂质可为前述杂质的任一者。在一些实施例中，于成长期间，磊晶源极/漏极区88可被原位的掺杂。
由于磊晶工艺用以形成n型区50N与p型区50P中的磊晶源极/漏极区88，磊晶源极/漏极区88的上表面具有面向，此些面向侧向地向外延伸超过鳍52的侧壁。在一些实施例中，如图7C所绘示，此些面向导致一个相同FinFET的相邻的磊晶源极/漏极区88合并。在一些实施例中，如图7D所绘示，于磊晶工艺完成后，相邻的磊晶源极/漏极区88维持分开的。在绘示的实施例中，鳍形间隙壁84的残余部分覆盖鳍52的侧壁的一部分，此部分延伸至STI区56上，因此阻碍或抑制磊晶成长。在另一实施例中，用以形成栅极间隙壁82的间隙壁蚀刻被调整成不用以形成鳍形间隙壁84(如移除鳍形间隙壁84)的间隙壁蚀刻，如此以允许磊晶源极/漏极区88延伸至STI区56的表面。
磊晶源极/漏极区88可包含一或多个半导体材料层。例如，磊晶源极/漏极区88可各包含衬层88A、主层88B与精整层88C(或更通常地说，第一半导体材料层、第二半导体材料层与第三半导体材料层)。半导体材料层的任意数量可为磊晶源极/漏极区88所用。衬层88A、主层88B与精整层88C可以不同半导体材料形成，且可以不同杂质浓度掺杂。在一些实施例中，主层88B比起精整层88C具有较高浓度的杂质，且精整层88C比起衬层88A具有较高浓度的杂质。在磊晶源极/漏极区88包含三个半导体材料层的实施例中，衬层88A可于源极/漏极凹陷86中成长，主层88B可于衬层88A上成长，且精整层88C可于主层88B上成长。于后续加工期间，比起主层88B，以较少浓度的杂质形成衬层88A可增加于源极/漏极凹陷86中的附着力，且比起主层88B，以较少浓度的杂质形成精整层88C可降低从主层88B向外扩散(out-diffusion)的杂质。
在图8A至图8C中，第一层间介电质(inter-layer dielectric；ILD)94是沉积于磊晶源极/漏极区88、栅极间隙壁82与遮罩76(如果存在)或虚设栅极74上。第一ILD 94可以介电材料形成，第一ILD 94通过任何适合的方法(如CVD、电浆增强CVD(PECVD)、FCVD)来沉积。可接受的介电材料可包含磷硅酸盐玻璃(phospho-silicate glass；PSG)、硼硅酸盐玻璃(boro-silicate glass；BSG)、硼掺杂的磷硅酸盐玻璃(boron-doped phospho-silicateglass；BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass；USG)或类似的介电材料。通过任何可接受的工艺形成的其他绝缘材料可被使用。
在一些实施例中，接触蚀刻停止层(contact etch stop layer；CESL)92是形成于第一ILD 94与磊晶源极/漏极区88、栅极间隙壁82与遮罩76(如果存在)或虚设栅极74之间。CESL 92可以介电材料形成(如氮化硅、氧化硅、氮氧化硅或类似的介电材料)，其中对第一ILD 94的蚀刻，介电材料具有高的蚀刻选择性。通过任何适合的方法(如CVD、ALD或类似的方法)可形成CESL 92。
于图9A至图9C中，进行移除工艺，以使第一ILD 94的顶表面与遮罩76(如果存在)或虚设栅极74的顶表面等高。在一些实施例中，化学机械研磨(chemical mechanicalpolish；CMP)、回蚀(etch-back)工艺、上述工艺的组合或类似的工艺的平坦化工艺可被使用。平坦化工艺也可移除虚设栅极74上的遮罩76，以及沿着遮罩76的侧壁的栅极间隙壁82的部分。于平坦化工艺后，第一ILD 94的顶表面、CESL 92、栅极间隙壁82与遮罩76(如果存在)或虚设栅极74是共平面(在工艺变化之内)。也在平坦化工艺后，栅极间隙壁82具有均匀的高度。据此，遮罩76(如果存在)或虚设栅极74的顶表面是通过第一ILD 94来暴露。在绘示的实施例中，遮罩76残留，且平坦化工艺使第一ILD 94的顶表面等高，以与遮罩76的顶表面共平面。
于图10A至图10C中，遮罩76(如果存在)与虚设栅极74是于蚀刻工艺中移除，故凹陷96被形成。凹陷96中虚设介电质72的部分也被移除。在一些实施例中，只有虚设栅极74被移除，且虚设介电质72遗留并通过凹陷96暴露。在一些实施例中，虚设介电质72是从在晶粒(如核心逻辑区)的第一区中的凹陷96移除，并保留在晶粒(如输入/输出区)的第二区中的凹陷96里。在一些实施例中，虚设栅极74是通过异向性干蚀刻工艺移除。例如，蚀刻工艺包含使用一或一些反应性气体的干蚀刻工艺，其中比起第一ILD 94或栅极间隙壁82，反应性气体以较快速率蚀刻虚设栅极74。于移除期间，当虚设栅极74被蚀刻时，虚设介电质72可被用做蚀刻停止层。于移除虚设栅极74后，虚设介电质可接着被选择性地移除。每一凹陷96暴露及/或覆盖对应鳍52的通道区58。
于图11A至图11D中，栅极介电层102形成于凹陷96中。栅电极层104是形成于栅极介电层102上。栅极介电层102与栅电极层104为取代栅极的层，且每一者沿着侧壁并于通道区58的顶表面上延伸。
栅极介电层102设置于鳍52的侧壁上及/或顶表面上，以及在栅极间隙壁82的侧壁上。栅极介电层102可于第一ILD 94与栅极间隙壁82的顶表面上形成。栅极介电层102可包含如硅氧化物或金属氧化物的氧化物、如金属硅化物的硅化物、上述材料的组合、上述的多层材料或类似的材料。栅极介电层102可包含具有大于7.0的k值的介电材料(如高介电系数(high k)介电材料)(如金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅的硅化物与上述材料的组合)。栅极介电层102的形成方法包含分子束沉积(molecular-beam deposition；MBD)、ALD、PECVD与类似的方法。在虚设介电质72的部分保留在凹陷96中的实施例里，栅极介电层102包含虚设介电质72的材料(如氧化硅)。虽然单层的栅极介电层102被绘示，但是栅极介电层102可包含任意数量的介面层与任意数量的主层。例如，栅极介电层102可包含介面层与覆盖的高k(high k)介电层。
栅电极层104可包含如氮化钛、氧化钛、氮化钽、碳化钽、钨、钴、钌、铝、上述材料的组合、上述多层的材料或类似的材料的含有金属的材料。例如，虽然单层栅电极104被绘示于图11A中，但如图11D所绘示，栅电极104可包含任意数量的衬层104A、任意数量的功函数调整层104B与填料104C。填入凹陷96后，可进行平坦化工艺(如CMP)，以移除栅极介电层102与栅电极104的材料的多余部分，其中多余部分位于ILD 94的顶表面上。栅电极104与栅极介电层102的材料的剩余部分因此形成最终FinFETs的替代栅极。栅电极104与栅极介电层102可统称为“栅堆叠”。栅极与栅堆叠可沿着鳍52的通道区58的侧壁延伸。
n型区50N与p型区50P中栅极介电层102的形成可同时发生，故栅极介电层102在每一区中以相同的一或一些材料形成，且栅电极层104的形成可同时发生，故栅电极层104在每一区中以相同的此或此些材料形成。在一些实施例中，在每一区中栅极介电层102可由相异的工艺形成，故栅极介电层102可为不同材料及/或具有不同的层数，且/或在每一区中栅电极层104可通过相异的工艺形成，故栅电极层104可为不同材料及/或具有不同的层数。当使用相异的工艺时，各个遮罩步骤可用以遮掩与暴露恰当的区域。
图12A至图12C中，进行移除工艺以移除栅极介电层102与栅电极层104的材料的多余部分，其中多余部分位于第一ILD 94、CESL 92与栅极间隙壁82的顶表面上，因此以形成栅极介电质112与栅电极114。在一些实施例中，如CMP、回蚀(etch-back)工艺、上述工艺的组合或类似的工艺的平坦化工艺可被使用。栅极介电层102被平坦化时具有残留于凹陷96中的部分(因此形成栅极介电质112)。栅电极层104被平坦化时具有残留于凹陷96中的部分(因此形成栅电极114)。平坦化工艺后，栅极间隙壁82、CESL 92、第一ILD 94、栅极介电质112与栅电极114的顶表面为共平面(在工艺变化之内)。栅极介电质112与栅电极114形成最终的FinFETs的替代栅极。栅极介电质112与栅电极114的每一对应配对可统称为“栅极结构”。栅极结构沿着鳍52的通道区58的顶表面、侧壁表面与底表面延伸。
图13A至图13D中，栅极结构(包含栅极介电质112与栅电极114)被凹陷以形成凹陷116，其中凹陷116是相对于第一ILD 94的顶表面且凹陷116直接在栅极结构上。使用任何可接受的蚀刻工艺(如对栅极结构的材料是选择性的(如比起第一ILD 94与CESL 92的材料，对栅极介电质112与栅电极114的材料以较快速率选择性蚀刻))，栅极结构可被凹陷。例如，凹陷116可具有范围10nm至30nm的宽度W1。
参照图13D，在一些实施例中，栅极间隙壁82与栅极结构也可一起被凹陷。当栅极间隙壁82被凹陷时，栅极间隙壁82可与栅极结构被凹陷相同程度，或被凹陷不同程度。如所绘示，比起图13A相关的实施例，凹陷116的较高部分可较宽，且栅极间隙壁82与栅极结构可赋予凹陷116的底部凹陷形状。例如，凹陷116具有范围20nm至40nm的宽度W2。需注意的是，图13B与图13C可适用于且类似于这些实施例。
在一些实施例中(未特意绘示)，金属层可沉积于凹陷的栅极结构上。例如，金属层可类似于栅电极114(如钨)中所使用的材料(如无氟钨)，其中金属层选择性的沉积于栅电极114的材料上，且变成栅电极114的一部分。通过如CVD、ALD、类似的工艺或任何适合的方法的沉积工艺，金属层是被形成。
图14A至图14D中，介电层118共形地沉积于凹陷116中。图14A绘示形成介电层118在与图13A相关的结构上的实施例。介电层118也可形成于栅极间隙壁82、第一ILD 94与CESL 92的顶表面上。在一些实施例中，介电层118以一或多个介电层所形成，其中介电层包含一或一些介电材料，且此或此些介电材料对蚀刻第一ILD 94与可选择的CESL 92具有较高的蚀刻选择性。可接受的介电材料包含氮化硅、碳氮化硅、氧氮化硅、氧碳氮化硅或类似的介电材料，其中介电材料可通过如化学气相沉积(CVD)、电浆增强化学气相沉积(PECVD)、原子层沉积(ALD)、电浆增强原子层沉积(PEALD)、FCVD的共形沉积工艺来形成。通过任何可接受的工艺，其他绝缘材料可被使用。
在一些实施例中，沉积介电层118期间发生夹止(pinch-off)，故形成在凹陷116中的介电层118是不完整的。因此，孔洞116V形成于凹陷116的部分，孔洞116V是未被介电层118填满。孔洞116V可为穿透凹陷116纵向地延伸的接缝。在一些实施例中，绘示的孔洞116V的每一者可代表多个分散的孔洞，且此些孔洞穿透凹陷116纵向地延伸。此外，介电层118的较高表面可为非平面的，例如，直接在栅极结构上较高表面具有凹陷处(dips)。介电层118中的孔洞116V从栅极结构的栅电极114上方高度H1处开始延伸。例如，栅极结构之上，高度H1的范围为5nm至15nm。在一些实施例中，其中介电层118共形地沉积于凹陷116中，高度H1约相同于沿着凹陷116的侧壁的介电层118的厚度，故高度H1约为宽度W1的一半。
图14B绘示沿着介电层118的剖面，其中短虚线代表孔洞116V的最高与最低边缘。类似先前所述，绘示的孔洞116V可穿透介电层118横向地延伸或包含多个分散的孔洞(未特意绘示)。
图14D绘示形成在相关于图13D的结构上的介电层118的实施例。类似先前所述，由于不完整的沉积，可形成孔洞116V，且介电层118的较高表面可为非平面的且直接于栅极结构上具有凹陷处。相较于图14A，由于在此些实施例中凹陷116'的形状与尺寸的差异，孔洞116V可在栅电极114之上的高度H2形成，且高度H2不同于图14A中的高度H1。例如，高度H2可大于高度H1，且在栅极结构上的高度H2的范围为10nm至20nm。在一些实施例中，高度H2约相同于沿着凹陷116的侧壁的介电层118的厚度，故高度H2约为宽度W2的一半。需注意的是，虽然绘示高度H2而非高度H1，但图14B与图14C可适用于且类似于此些实施例。
图15A至图15D中，介电层118被凹陷，以在栅极结构上直接形成(或重组)凹陷116'，因此以转换介电层118为介电罩。图15A绘示凹陷相关于图14A的结构的介电层118的实施例。可使用任何可接受的蚀刻工艺(如对于介电层118的材料为选择性的工艺(如比起第一ILD 94、CESL 92与栅极间隙壁82，以较快速率选择性蚀刻介电层118的材料))来凹陷介电层118。蚀刻工艺也可移除介电层118的多于部分，其中多余部分位于栅极间隙壁82、第一ILD 94与CESL 92的顶表面上。
凹陷可被称之为深凹陷，且将破坏孔洞116V。此外，凹陷可蚀刻经过孔洞116V的介电层118，并有效地移除孔洞116V。例如，凹陷116'的最低点可具有于栅电极114上的高度H3，且高度H3范围为5nm至15nm(如小于在栅电极114上孔洞116V的最低点的高度H1)。此外，凹陷的介电层118的较高表面可具有凹陷、碗状或有角的(如三角形)形状(如V形)。例如，介电层118的较高表面具有深度D1，且深度D1从最顶点起的范围为5nm至20nm。相较于沿着凹陷116'的侧壁有较低蚀刻速率且较多阻碍，沿着介电层118的中部的深度D1可能是因为穿过孔洞116V有较高蚀刻速率且较少来自凹陷116'的侧壁的阻碍。
图15B绘示沿着介电层118的剖面，其中长虚线代表凹陷116'的最低边缘(如凹陷的介电层118的较高表面的最低边缘)。在一些实施例中(未特别绘示)，介电层118的较高表面的最高边缘及/或最低边缘可为非线性的。因此，深度D1可能沿着介电层118的长边而变化。
图15D绘示凹陷相关于图14D的结构的介电层118。类似于先前所述，来进行凹陷。对介电层118进行蚀刻工艺时，相较于对第一ILD 94有较高的蚀刻选择性，对栅极间隙壁82与CESL 92有较低的蚀刻选择性。在CESL 92为相同于介电层118的材料(如氮化硅)所制的一些实施例中，对CESL 92与介电层118之间，蚀刻工艺可具有不可察觉的蚀刻选择性。因此，CESL 92也可被凹陷，并低于第一ILD 94的顶表面。如所绘示，凹陷将蚀刻穿过孔洞116V的介电层118，且有效地移除孔洞116V。例如，凹陷116'的最低点可具有在栅电极114上的高度H4，高度H4范围为5nm至15nm(如低于在栅电极114上的孔洞116V的最低点的高度H2)。此外，凹陷的介电层118的较高表面可具有凹陷、碗状或有角的(如三角形)形状(如V形)。例如，介电层118的较高表面可具有深度D2，深度D2从最顶点起范围为5nm至20nm。相较于沿凹陷116'的侧壁有较低蚀刻速率与较多阻碍，沿介电层118的中部的深度D2可为穿过孔洞116V有较高蚀刻速率与对凹陷116'的侧壁有较小阻碍所致。需注意的是，虽然分别绘示为深度D2与高度H4而非深度D1与H3，但图15B与图15C可适用于且类似于此些实施例。
图16A至图16E中，半导体层202共形地沉积于凹陷116'中。半导体层202也可形成于介电层118、第一ILD 94与CESL 92的顶表面上。在一些实施例中，半导体层202以半导体材料形成，其中此半导体材料对于蚀刻第一ILD94与可选择的CESL 92具有非常高蚀刻选择性。特别的是，半导体层202与第一ILD 94的蚀刻选择性大于介电层118与第一ILD 94的蚀刻选择性。可接受的半导体材料可包含硅、硅锗、硼化硅或类似的材料。例如，通过如低压化学气相沉积(low pressure chemical vapor deposition；LPCVD)、电浆增强化学气相沉积(PECVD)、可流动CVD(FCVD)、热原子层沉积(ALD)、电浆增强原子层沉积(PEALD)或类似的工艺的共形沉积工艺可形成半导体层202。可在范围250℃至550℃的温度下并使用前驱物材料(如硅烷(SiH4)、二硅烷(Si2H6)、三硅烷(Si3H8)、二氯硅烷(SiH2Cl2)、二碘硅烷(SiH2I2)、锗烷(GeH4)、类似的材料或上述材料的组合)，来进行沉积。半导体层202可被沉积至范围10nm至50nm的厚度。
根据一些实施例，半导体层202可被形成，以具有范围0.5原子百分比至15原子百分比的氢浓度与范围85原子百分比至99.5原子百分比的其他元素(如半导体元素(如硅及/或锗))的浓度。氢浓度低于或等于15％确保半导体层202具有对其他特征(如栅极间隙壁82、CESL 92与第一ILD 94)有高或非常高蚀刻选择性。此外，半导体层202是被形成，以具有大于或等于0.5％的氢浓度，且为了避免破坏栅极结构(如栅电极114与栅极介电质112)，使用低于或等于550℃的温度。
由于半导体层202是沿着如前所述的介电层118的深沉积后重组的凹陷116'的底部沉积，半导体层202的沉积可被称为深凹陷沉积。类似于先前所述关于介电层118的沉积，在一些实施例中，在半导体层202的沉积(如LPCVD、PECVD或类似的工艺)期间发生夹断，故于凹陷116'中的半导体层202的生成为不完整的。因此，孔洞116V'可从未被半导体层202填入的凹陷116'的部分形成。孔洞116V'可为沿着凹陷116'的纵轴延伸穿透的缝隙。在一些实施例中，绘示的孔洞116V'的每一者可代表多个分离的孔洞，此些孔洞沿纵轴延伸穿透凹陷116'。此外，半导体层202的较高表面可为非平面的，例如，较高表面直接于栅极结构上具有凹陷处。在一些实施例中，例如，使用FCVD工艺以填入凹陷116'来形成半导体层202，因此以排除孔洞116V'的形成。
图16A绘示的实施例中，半导体层202形成于相关于图15A的结构上。根据一些实施例，半导体层202中的孔洞116V'可从在栅电极114上的高度H5处开始在栅极结构上延伸。因为介电层118的部分维持在沿着凹陷116'的底部，高度H5大于高度H1(见图14A)与高度H3(见图15A)。例如，高度H5在栅极结构上的范围为15nm至25nm。虽然绘示的高度H5小于深度D1与高度H3的合并，但在一些实施例中，高度H5可大于深度D1与高度H3的合并。
图16B绘示沿着栅电极114的剖面，其中长虚线代表半导体层202的最低边缘。此外，短虚线代表孔洞116V'的最高与最低边缘。如前所述，所绘示的孔洞116V'可穿过半导体层202横向地延伸，或可包含多个分散的孔洞(未特别绘示)。
图16D绘示的实施例中，半导体层202形成于相关于图15D的结构上。类似先前所述，孔洞116V'可因为不完整的沉积来形成，且半导体层202的较高表面可为非平面的，其中较高表面具有在栅极结构上的凹陷处。相较于图16A，于此些实施例中，由于凹陷116'的形状与尺寸的差异，孔洞116V'可形成在栅电极114上于高度H6处。因为介电层118的部分维持沿着凹陷116'的底部，高度H6大于高度H2(见图14D)与高度H4(见图15D)。例如，高度H6的范围为在栅极结构上20nm至30nm。虽然绘示的高度H6低于深度D2与高度H4的加总，但在一些实施例中，高度H6可大于深度D2与高度H4的加总。需注意的是，虽然绘示高度H4与H6而非高度H3与H5，但图16B与图16C可适用于且类似于此些实施例。
图16E绘示的实施例中，使用像是FCVD工艺或任何适合填入间隙的沉积工艺，来完整地填入凹陷116'，半导体层202是形成于相关于图15D的结构上。作为完整地填满凹陷116'的结果，孔洞116V'则不会在里面形成。进一步，半导体层202的较高表面可为平面的(在工艺变化之内)。虽然未特别绘示，但须注意的是，图16A的实施例也可包含使用FCVD工艺形成半导体层202，且类似地造成凹陷116'为完整的填入、无孔洞116V'以及实质平坦地较高表面。虽然绘示高度H4而非高度H3且排除孔洞116V'，但需注意的是，图16B与图16C可适用于且类似于此些实施例。此外，虽然排除孔洞116V'，但后续方法步骤、讨论与附图可应用于相关于图16E的此些实施例。
图17A至图17D中，进行移除工艺，以移除半导体层202的多余部分，其中多余部分位于栅极间隙壁82、第一ILD 94与CESL 92的顶表面上，因此形成栅极遮罩120(如包含介电层118与半导体层202的剩余部分的复合结构)。图17A绘示的实施例中，在相关于图16A的结构上进行移除工艺。在一些实施例中，如CMP、回蚀工艺、上述工艺的组合或类似的工艺的平坦化工艺可被使用。当平坦化时，介电层118与半导体层202具有残留于凹陷116'中的部分(因此形成栅极遮罩120)。于平坦化工艺后，栅极间隙壁82、CESL 92、第一ILD 94与栅极遮罩120的顶表面是共平面的(在工艺变化之内)。栅极接触将被后续地生成，以穿通过栅极遮罩120，来接触栅电极114的顶表面。孔洞116V'(如果存在)可通过平坦化工艺来被破坏，因此以形成半导体层202中的凹陷116"。在一些实施例中(未特别绘示)，移除工艺可持续经过孔洞116V'，且有效地移除孔洞116V'并不形成凹陷116"。在FCVD(或类似的)工艺用以形成半导体层202的实施例中，不管进行的移除工艺的程度，栅极遮罩120将不包含孔洞116V'。栅极间隙壁82的部分可被移除，且栅极间隙壁82的残余部分可被设置于栅极遮罩120与栅极结构(包含栅极介电质112与栅电极114)的侧壁上。移除工艺可能在到达介电层118之前停止。
图17B绘示沿着栅电极114的剖面，其中一长虚线代表半导体层202的最低边缘，与一长虚线代表凹陷116"的最低边缘(如先前的孔洞116V'的最低边缘)。
图17D绘示的实施例中，在相关于图16D的结构上进行移除工艺。类似于先前所述，孔洞116V"可能被破坏，因此以形成凹陷116"。在一些实施例中(未特别绘示)，移除工艺可持续穿过孔洞116V'，且有效地移除孔洞116V'并不形成凹陷116"。移除工艺可能在抵达CESL 92、栅极间隙壁82与介电层118之前停止。需注意的是，图17B与图17C可适用于且类似于此些实施例。
图18A至图18D中，穿过第一ILD 94与CESL 92，接触开口122被形成。图18A绘示的实施例中，接触开口122形成在相关于图17A的结构中。接触开口122为通过自对准接触(self-aligned contact；SAC)工艺形成的源极/漏极接触开口，故实质上没有第一ILD 94的残留物遗留在接触开口122的角落区122C。接触开口122的角落区122C为通过CESL 92的侧壁与磊晶源极/漏极区88的顶表面所定义的角落。
作为形成接触开口122的例子，遮罩(未特别绘示)可被形成再第一ILD 94与栅极遮罩120上。对应于接触开口122，遮罩是被图案化为具有槽口。遮罩可以像是光阻(如单层光阻、双层光阻、三层光阻或类似的光阻)，且遮罩可使用可接受的微影技术来图案化，以形成槽口。可通过任何可接受的工艺来形成遮罩的其他类型可被使用。槽口为条状物，且槽口平行于鳍52的纵向并覆盖第一ILD 94与栅极遮罩120。结合槽口与先前所述的蚀刻选择性(如相较于其他材料，以较快速率蚀刻第一ILD 94的材料)允许小的接触开口122更容易地被形成，因此以避免于遮罩中形成相似的小开口的必要性(如困难度)。
使用遮罩作为蚀刻遮罩并使用CESL 92作为蚀刻停止层，第一ILD 94可接着被蚀刻。此外，作为栅极结构的蚀刻遮罩的栅极遮罩120并未被先前所述的遮罩(如光阻)覆盖。蚀刻可为任何可接受的蚀刻工艺(如对第一ILD 94的材料为选择性的工艺)。例如，相较于CESL 92、栅极间隙壁82与栅极遮罩120(如半导体层202)的材料，蚀刻工艺以较快速率选择性地蚀刻第一ILD 94的材料。蚀刻工艺可为异向性的。第一ILD 94的部分被遮罩揭露(如被槽口暴露)，因此第一ILD的部分被蚀刻，以形成接触开口122。通过任何可接受的蚀刻工艺，接触开口122接着延伸穿过CESL 92，以暴露磊晶源极/漏极区88。蚀刻工艺后，遮罩可被移除(如通过任何可接受的灰化工艺)。取决于用以形成接触开口122的蚀刻工艺的选择性，CESL 92、栅极间隙壁82及/或栅极遮罩120的一些损失可能会发生。因此，蚀刻后，CESL 92、栅极间隙壁82及/或栅极遮罩120的侧壁及/或顶表面可具有凸出或朝下的曲折形状。栅极遮罩120在蚀刻期间覆盖栅极结构(包含栅极介电质112与栅电极114)，因此以保护栅极结构免于蚀刻损耗。
如前所述，根据一些实施例，第一ILD 94的材料与栅极间隙壁82和CESL92的材料具有高的蚀刻选择性。此外，第一ILD 94的材料与栅极遮罩120的暴露的材料(如半导体层202)具有较高的蚀刻选择性(如非常高蚀刻选择性)。因此，比起第一ILD 94，蚀刻剂将会以较低速率蚀刻栅极间隙壁82与CESL 92，而比起半导体层202，蚀刻剂将会以较快速率蚀刻栅极间隙壁82与CESL 92，因此造成顶表面具有如前所述的凸出或或朝下的曲折形状。需注意的是，比起半导体层202的材料，蚀刻剂以较快速率蚀刻介电层118的材料。如此，通过覆盖介电层118的半导体层202，蚀刻介电层118的较快速率可被避免。例如，顶表面(如沿着栅极遮罩120)的最顶点可延伸高度H7，其中高度H7高于沿着栅极间隙壁82的顶表面的最低点。高度H7的范围为5nm至20nm。进一步，由于半导体层202的最小量被蚀刻，一些凹陷116"可能残留于栅极遮罩120中。进一步，也因为栅极遮罩120略为至没有的量被蚀刻，凹陷116"(如果存在)可残留于栅极遮罩120中。
图18D绘示的实施例中，在相关于图17D的结构上进行蚀刻工艺。类似于先前所述，CESL 92与栅极遮罩120的侧壁及/或顶表面于蚀刻后可具有凸出或朝下的曲折形状。例如，顶表面(如沿着栅极遮罩120)的最高点可延伸高度H8，其中高度H8高于沿着栅极间隙壁82的顶表面的最低点。高度H8的范围为5nm至20nm。在一些实施例中，由于第一ILD 94与栅极遮罩120的半导体层202具有非常高的蚀刻选择性，栅极遮罩120可实质上维持平坦的。进一步，也是因为栅极遮罩略为至没有的量被蚀刻，凹陷116"(如果存在)可维持于栅极遮罩120中。如前所述，虽然绘示不同几何的各个层，但需注意的是，图18B与图18C可适用于且类似于此些实施例。
图19A至图19D中，源极/漏极接触的导电层124是形成于接触开口122中。图19A绘示的实施例中，导电层124形成在相关于图18A的结构上。例如，导电层124可包含一或多层，且通过在接触开口122中形成衬线(未分开绘示)(如扩散阻障层、粘合层及/或类似的层)与导电材料来生成。衬线可包含钛、氮化钛、钽、氮化钽或类似的材料。导电材料可为如铜、铜合金、银、金、钨、钴、铝、镍或类似材料的金属，其中导电材料可通过如PVD、ALD、CVD或类似工艺的沉积工艺来形成。导电层124形成于栅极间隙壁82、CESL 92及/或栅极遮罩120的侧壁及/或顶表面上。
选择性地，金属半导体合金区形成于导电层124与特定底下的特征之间。例如，源极/漏极合金区126形成于磊晶源极/漏极区88与导电层124之间。源极/漏极合金区126可为以金属硅化物(如硅化钛、硅化钴、硅化镍等)形成的硅化区、以金属锗化物(如锗化钛、锗化钴、锗化镍等)形成的锗化区、以金属硅化物与金属锗化物的两者形成的硅锗区或类似的材料。通过沉积金属128于接触开口122中(如在磊晶源极/漏极区88上)及进行热退火工艺，源极/漏极合金区126可被形成。因此，在热退火工艺期间，源极/漏极合金区126形成于金属128的一些部分之间，其中金属128物理性接触磊晶源极/漏极区88。
此外，类似于先前所述，其他金属半导体合金区被形成。例如，栅极遮罩合金区127可形成于半导体层202(如栅极遮罩120)与导电层124之间。类似于源极/漏极合金区126，栅极遮罩合金区127可为以金属硅化物(如硅化钛、硅化钴、硅化镍等)形成的硅化区、以金属锗化物(如锗化钛、锗化钴、锗化镍等)形成的锗化区、以金属硅化物与金属锗化物的两者形成的硅锗区或类似的材料。栅极遮罩合金区127可由金属128形成，且沉积于栅极遮罩120上，并进行如前所述的热退火工艺。因此，于热退火工艺期间，栅极遮罩合金区127形成于金属128的一些部分之间，其中金属128物理性接触栅极遮罩120的半导体层202。
例如，源极/漏极合金区126与栅极遮罩合金区127两者可为硅化区、两者可为锗化区或两者可为硅锗区，且两者可具有相对于彼此相同或不同的组成。在一些实施例中，源极/漏极合金区126可为锗化区或硅锗区，而栅极遮罩合金区127为硅化区。再者，在一些实施例中，源极/漏极合金区126可为硅化区，而栅极遮罩合金区127可为锗化区或硅锗区。
根据一些实施例，金属128沉积于栅极间隙壁82、CESL 92与栅极遮罩120的侧壁与顶表面上。金属128可为任何可以与磊晶源极/漏极区88(与半导体层202)的半导体材料(如硅、硅锗、锗等)反应的金属，以形成低电阻金属半导体合金(如镍、钴、钛、钽、铂、钨、其他贵金属、其他耐熔金属、稀土金属或其合金)。通过如ALD、CVD、PVD或类似工艺的沉积工艺，来沉积金属128。热退火工艺后，可选择地进行清洁工艺(如湿式清洁)，以移除来自接触开口122(如来自金属-半导体合金区126的表面)的任何金属128的残留物。绘示的实施例中，清洁工艺被省略，故金属128的残留物遗留在CESL 92的侧壁上。如所绘示，导电层124接着可形成于金属-半导体合金区126与金属128的残留物(如果存在)上。
在凹陷116"存在于如前所述的栅极遮罩120中的实施例里，在栅极结构上金属128与导电层124的沉积可形成孔洞116V"。金属128可部分地填入凹陷116"的较高部分，因此以留下孔洞116V"于底部。于前述的热退火工艺后，凹陷116"中的此些部分也变成栅极遮罩合金区126B的一部分。在一些实施例中(未特别绘示)，金属128及/或栅极遮罩合金区126B可填入全部或实质上全部的凹陷116"，因此不形成孔洞116V"。
图19D绘示的实施例中，导电层124与可选择的金属-半导体合金区126形成在相关于图18D的结构上。类似于先前所述，源极/漏极合金区126A可沿着磊晶源极/漏极区88形成，且栅极遮罩合金区126B可沿着栅极遮罩120(如半导体层202)形成。此外，孔洞116V"可形成于凹陷116"，且沉积于凹陷116"中金属128的部分也可变成栅极遮罩合金区126B的一部分。进一步，导电层124可形成于金属128上。在一些实施例中(未特别绘示)，金属128及/或栅极遮罩合金区126B可填入全部或实质上全部的凹陷116"，因此不形成孔洞116V"。如先前所述，虽然绘示为不同几何的各层，但需注意的是，图19B与图19C可适用于且类似于此些实施例。
图20A至图20D中，进行移除工艺，以移除金属128(如果存在)与导电层124的多余部分，其中多余部分位于栅极间隙壁82、CESL 92、第一ILD 94与栅极遮罩120的顶表面上。图20A绘示的实施例中，在相关于图19A的结构上进行移除工艺。移除工艺也可移除栅极遮罩合金区126B(如果存在)与栅极间隙壁82、CESL 92、第一ILD 94及/或栅极遮罩120的一些部分。在一些实施例中，如CMP、回蚀工艺、上述工艺的组合或类似工艺的平坦化工艺可被使用。接触开口122中残留的导电层124形成在接触开口122中较低源极/漏极接触132。平坦化工艺后，栅极间隙壁82、CESL 92、第一ILD 94、栅极遮罩120、金属128(如果存在)与较低源极/漏极接触132的顶表面是共平面的(在工艺变化之内)。较低源极/漏极接触132延伸穿过第一ILD 94。
根据一些实施例，移除工艺移除足够的栅极遮罩120，以破坏并移除孔洞116V"(如果存在)。如所绘示，接续着移除工艺，栅极遮罩120可包含沿着栅极结构与栅极间隙壁82的侧壁的介电层118。栅极遮罩120可进一步包含镶嵌于介电层118中的半导体层202的部分。例如，栅极遮罩120可具有在栅极结构之上的高度H9，其中高度H9的范围从40nm至80nm，且半导体层202可延伸至介电层118中至深度D3，其中深度D3的范围从35nm至75nm。如此，高度H9可为高度H3与深度D3的总和。在一些实施例中(未特别绘示)，移除工艺可移除整个半导体层202。
半导体层202的优点已实现于实施中，其中于形成介电层118后(见图14A)，高度H9大于栅极结构上孔洞116V的高度H1。特别是，于此移除工艺后，形成半导体层202在凹陷的介电层118上，可确保没有孔洞的部分(如孔洞116V、孔洞116V'或孔洞116V")或凹陷(如凹陷116、凹陷116'或凹陷116")维持在栅极遮罩120中。由于栅极遮罩120是实质上无孔洞且无缝隙，可用改良的控制来进行栅极遮罩120的后续蚀刻。进一步，于使用半导体装置期间，少量的半导体层202的残留(如果存在)确保半导体层202贡献最少至没有的寄生电容。特别的是，相较于半导体层202的较高介电常数，栅极遮罩120将具有主要基于介电层118的较低介电常数的有效的介电常数。
图20D绘示的实施例中，于相关于图19D的结构上进行移除工艺。类似于先前所述，移除工艺移除金属128(如果存在)与导电层124的多余部分。此外，移除工艺可移除栅极遮罩合金区126B(如果存在)与CESL 92、第一ILD 94及/或栅极遮罩120的一些部分。移除工艺移除足够的栅极遮罩120以破坏并移除孔洞116V"(如果存在)。如所绘示，栅极遮罩120的剩余部分包含沿着栅极结构与栅极间隙壁82的介电层118。栅极遮罩120可还包含镶嵌于介电层118内的半导体层202的部分。例如，栅极遮罩120可具有在栅极结构上范围40nm至80nm的高度H10，且半导体层202可延伸至介电层118至范围35nm至75nm的深度D4。如此，高度H10可为高度H4与深度D4的总和。在一些实施例中(未特别绘示)，移除工艺可移除整个半导体层202。类似于先前所述，实施例中，高度H10大于高度H2，以提供额外的利益于因为半导体层202的生成(见图14D)，而实质上无孔洞或无缝隙的栅极遮罩120的剩余部分。虽然绘示高度H10而非高度H9，但须注意的是，图20B与图20C可适用于且类似于此些实施例。
图21A至图21D中，接触遮罩134可选择地形成于较低源极/漏极接触132上。图21A绘示的实施例中，其中接触遮罩134是形成于相关于图20A的结构上。可以选自栅极遮罩120的介电层118的相同候选材料的群组的材料，来形成接触遮罩134。栅极遮罩120(如介电层118或半导体层202)与接触遮罩134是以相同材料形成，或可包含不同的材料。接触遮罩134可以相同于栅极遮罩120的方式来形成。例如，使用任何可接受的蚀刻工艺，可凹陷较低源极/漏极接触132。在一些实施例中，金属128(如果存在)的暴露部分可与较低源极/漏极接触132被凹陷。一或多个介电层可共形地沉积于凹陷中。进行移除工艺，以移除此或此些介电层的多余部分，其中多余部分位于栅极间隙壁82、CESL 92、第一ILD 94与栅极遮罩120的顶表面上。在一些实施例中，如CMP、回蚀工艺、上述工艺的组合或类似工艺的平坦化工艺可被使用。当平坦化时，此或此些介电层具有残留于凹陷中的部分(因此形成接触遮罩134)。平坦化工艺后，栅极间隙壁82、CESL 92、第一ILD 94、栅极遮罩120与接触遮罩134的顶表面是共平面的(在工艺变化之内)。源极/漏极接触及/或栅极接触可接续着被形成，以穿透接触遮罩134，来接触较低源极/漏极接触132的顶表面。
图21D绘示的实施例中，接触遮罩134并不形成于相关于图20D的结构的较低源极/漏极接触132上。在一些实施例中(未特别绘示)，接触遮罩134可形成于前述一些或全部的较低源极/漏极接触132上。此些实施例是用以落于本揭露的范围内，其中后续的步骤可于任何实施例中进行。如前所述，虽然绘示不同几何的各层，但须注意的是，图21B与图21C可适用于且类似于此些实施例。
根据相关于图21A至图21D(未特别绘示)的一些实施例，接触遮罩134可形成于全部、一些或没有较低源极/漏极接触132上。例如，接触遮罩134可形成于后续连接至源极/漏极接触的较低源极/漏极接触132上。此外，接触遮罩134可不形成于后续连接至栅极接触的较低源极/漏极接触132上。在其他实施例中，接触遮罩134可只形成于后续连接至栅极接触的较低源极/漏极接触132上。
图22A至图22D中，第二ILD 144沉积于栅极间隙壁82、第一ILD 94、栅极遮罩120(如介电层118与半导体层202，如果存在)与接触遮罩134(如果存在)或较低源极/漏极接触132。图22A绘示的实施例中，第二ILD 144形成于相关于图21A的结构上。在一些实施例中，第二ILD 144以可流动式薄膜沉积(如通过可流动CVD方法来形成)。在一些实施例中，第二ILD 144是以如PSG、BSG、BPSG、USG或类似材料的介电材料所形成，且可通过任何适合的方法(如CVD、PECVD或类似方法)来沉积。
在一些实施例中，蚀刻停止层(etch stop layer；ESL)142是形成于第二ILD144与栅极间隙壁82、第一ILD 94、栅极遮罩120和接触遮罩134(如果存在)或较低源极/漏极接触132之间。ESL 142可包含如氮化硅、氧化硅、氮氧化硅或类似材料的介电材料，其中介电材料具有对第二ILD 144的材料高蚀刻选择性。
图22D绘示的实施例中，ESL 142与第二ILD 144形成于相关于图21D的结构上。类似先前所述，ESL 142是于第二ILD 144前形成，且ESL 142以对第二ILD 144的材料高蚀刻选择性的介电材料来形成。如前所述，虽然绘示不同几何的各层，但须注意的是，图22B与图22C可适用于且类似于此些实施例。
图23A至图23D中，接触开口152通过第二ILD 144、ESL 142与接触遮罩134A(如果存在)的第一子集来形成，以暴露较低源极/漏极接触132A的第一子集。图23A绘示的实施例中，接触开口152形成于相关于图22A的结构中。使用可接受的微影与蚀刻技术，可形成接触开口152。蚀刻工艺可为异向性的。接触开口152暴露较低源极/漏极接触132A的第一子集的顶表面。接触开口152可能不通过接触遮罩134B(如果存在)的第二子集来形成，故较低源极/漏极接触132B的第二子集的顶表面维持被覆盖的。较低源极/漏极接触132A是献给对应的磊晶源极/漏极区88，且并不与栅电极114共享栅极接触。较低源极/漏极接触132B与栅电极114的子集共享栅极接触。例如，共享栅极接触可用于装置，其中装置的晶体管的栅电极114永久地连接至另一晶体管(如用于记忆体装置(如静态随机存取记忆体(static randomaccess memory；SRAM)单元))的磊晶源极/漏极区88。
图23D绘示的实施例中，接触开口152通过相关于图22D的结构的第二ILD 144与ESL 142来形成。类似于先前所述，接触开口152可被形成，以暴露较低源极/漏极接触132A的第一子集的顶表面，而较低源极/漏极接触132B的第二子集维持被覆盖的。如先前所述，虽然未特别绘示，但接触开口152也可通过接触遮罩134A(如果存在)来形成，以暴露较低源极/漏极接触132A。如前所述，虽然绘示不同几何的各层，但须注意的是，图23B与图23C可适用于且类似于此些实施例。
图24A至图24D中，用作栅极接触的导电层154形成于接触开口152中。图24A绘示的实施例中，作为栅极接触的导电层154形成于相关于图23A的结构上。例如，导电层154可包含一或多层，且可通过形成衬线(未分开绘示)(如扩散阻障层、粘着层及/或类似层)与接触开口152中的导电材料来形成。衬线可包含钛、氮化钛、钽、氮化钽或类似的材料。导电材料可为如铜、铜合金、银、金、钨、钴、铝、镍或类似的材料的金属，其中导电材料可通过如PVD、ALD、CVD或类似工艺的沉积工艺来形成。导电层154形成于第二ILD 144、ESL 142与接触遮罩134A(如果存在)及/或较低源极/漏极接触132A的侧壁及/或顶表面上。
图24D绘示的实施例中，作为栅极接触的导电层154形成于相关于图23D的结构的接触开口152中。类似先前所述，导电层154可被形成，以延伸穿过第二ILD 144、ESL 142与接触遮罩134A(如果存在)，来连接较低源极/漏极接触132A。如先前所述，虽然绘示不同几何的各层，但须注意的是，图24B至图24C可适用于且类似于此些实施例。
图25A至图25D中，进行移除工艺，以移除导电层154的多余部分，来形成较高源极/漏极接触156，其中多余部分在第二ILD 144的顶表面上。图25A绘示的实施例中，移除工艺是在相关于图24A的结构上进行。移除工艺也移除第二ILD 144的一些部分。在一些实施例中，如CMP、回蚀工艺、上述工艺的组合或类似工艺的平坦化工艺可被使用。接触开口152中的残留导电层154形成接触开口152中的较高源极/漏极接触156。平坦化工艺后，第二ILD144与较高源极/漏极接触156的顶表面为共平面的(在工艺误差之内)。较高源极/漏极接触156延伸穿过第二ILD 144、ESL 142与接触遮罩134A(如果存在)。
图25D绘示的实施例中，在相关于图24D的结构上进行移除工艺。类似于先前所述，接触开口152中剩余的导电层154形成较高源极/漏极接触156，其中较高源极/漏极接触156延伸穿过第二ILD 144、ESL 142与接触遮罩134A(如果存在)。如先前所述，虽然绘示不同几何的各层，但须注意的是，图25B与图25C可适用于且类似于此些实施例。
图26A至图26D中，第二ILD 144的材料的额外部分是选择性地重新沉积在较高源极/漏极接触156与第二ILD 144的材料的原始部分上。图26A绘示的实施例中，第二ILD 144的材料的额外部分形成在相关于图25A的结构上。第二ILD 144可因此包含较低部分144A(其中较低部分144A包含第二ILD144的材料的原始部分)与较高部分144B(其中较高部分144B包含第二ILD 144的材料的额外部分)。
图26D绘示的实施例中，第二ILD 144的材料的额外部分选择性地重新沉积在相关于图25D的结构上。类似先前所述，第二ILD 144可包含较低部分144A与较高部分144B。如先前所述，虽然绘示不同几何的各层，但须注意的是，图26B与图26C可适用于且类似于此些实施例。
图27A至图27D中，接触开口162通过第二ILD 144、ESL 142与栅极遮罩120来形成。图27A绘示的实施例中，接触开口162形成在相关于图26A的结构里。接触开口162A的第一子集被形成，以暴露栅电极114A的第一子集，且接触开口162B的第二子集被形成，以暴露栅电极114B的第二子集与邻近的较低源极/漏极接触132B。如先前所绘示，接触开口162B可进一步延伸穿过或移除对应于较低源极/漏极接触132B的接触遮罩134B(如果存在)。使用可接受的微影与蚀刻技术，接触开口162可被形成。蚀刻工艺可为异向性的。例如，当栅极遮罩120是以氮化硅形成时，蚀刻工艺可为干蚀刻，且搭配四氟化碳(CF4)、三氟化氮(NF3)、三氟甲烷(CHF3)、氧气(O2)、氢气(H2)、氩气(Ar)、氮气(N2)、类似的蚀刻剂或适合的蚀刻剂来进行干蚀刻。接触开口162暴露栅电极114的顶表面与栅极间隙壁82的侧壁。在一些实施例中(未特别绘示)，栅极间隙壁82及/或CESL 92的上部也可被蚀刻，以延展接触开口162B。
如所绘示，接触开口162B的第二子集可宽于接触开口162A的第一子集，以暴露栅电极114B与较低源极/漏极接触132B的顶表面。在一些实施例中，接触开口162B可与接触开口162A同时形成。此外，在一些实施例中，接触开口162B初始可类似于接触开口162A形成相似的宽度，且接续着使用可接受的微影与蚀刻技术来拓宽，以延伸穿过接触遮罩134B(如果存在)并暴露较低源极/漏极接触132B。蚀刻工艺可为异向性的。例如，当接触遮罩134以氮化硅形成时，蚀刻可为干蚀刻及/或湿蚀刻，其中干蚀刻是搭配四氟化碳(CF4)、类似的材料或适合的干蚀刻剂来进行，而湿蚀刻是搭配适合的螯合剂、类似的蚀刻剂或适合的湿蚀刻剂来进行。根据一些实施例，接触开口162A的第一子集并未被拓宽。
图27D绘示的实施例中，其中接触开口162至栅电极114是形成于相关于图26D的结构内。类似于先前所述，接触开口162A的第一子集被形成，以暴露栅电极114A的第一子集，且接触开口162B的第二子集被形成，以暴露栅电极114B的第二子集与相邻的较低源极/漏极接触132B。虽然未特别绘示，但栅极间隙壁82的较高部分也可被蚀刻，以延展接触开口162B(如在较低源极/漏极接触132B与栅电极114B之间)。在一些实施例中，CESL 92的较高部分也可被移除。如先前所述，虽然绘示不同几何的各层，但须注意的是，图27B与图27C可适用于且类似于此些实施例。
移除栅极间隙壁82的部分的蚀刻工艺可不同于最初形成接触开口162的一或一些蚀刻工艺。例如，用来移除栅极间隙壁82的部分的蚀刻工艺可通过不同蚀刻方法及/或利用不同蚀刻参数或蚀刻剂来进行。使用微影与蚀刻技术，栅极间隙壁82可被移除。蚀刻可为湿蚀刻或干蚀刻，且蚀刻是对栅极间隙壁82的材料(如比起第二ILD 144、ESL 142、栅电极114、栅极介电质112、第一ILD 94、磊晶源极/漏极区88、鳍52与可选择的CESL 92的材料，以较快速率蚀刻栅极间隙壁82的材料)为选择性的。例如，当栅极间隙壁82以氮化硅形成时，蚀刻工艺可为湿蚀刻并利用磷酸(H3PO4)来进行。
图28A至图28D中，作为栅极接触的导电层170形成于接触开口162中。图28A绘示的实施例中，导电层170形成于相关于图27A的结构上。例如，导电层170可包含一或多层，且可在接触开口162中通过形成衬线(未分开绘示)(如扩散阻障层、粘着层及/或类似的材料)与导电材料来形成。衬线可包含钛、氮化钛、钽、氮化钽或类似的材料。导电材料可为如铜、铜合金、银、金、钨、钴、铝、镍或类似的材料的金属，其中导电材料可通过如PVD、ALD、CVD或类似工艺的沉积工艺来形成。导电层170是形成于接触间隙壁168、第二ILD 144、栅电极114与较低源极/漏极接触132B的侧壁及/或顶表面上。
图28D绘示的实施例中，导电层170是形成于相关于图27D中的结构的接触开口162中。类似于先前所述，导电层170形成于第二ILD 144、栅电极114与较低源极/漏极接触132B的侧壁及/或顶表面上。如先前所述，虽然绘示不同几何的各层，但须注意的是，图28B与图28C可适用于且类似于此些实施例。
图29A至图29D中，进行移除工艺，以移除导电层170的多余部分，其中多余部分位于第二ILD 144的顶表面上。图29A绘示的实施例中，在相关于图28A的结构上进行移除工艺。移除工艺也可移除第二ILD 144的一些部分(如在较高源极/漏极接触156的顶表面上的部分)。在一些实施例中，如CMP、回蚀工艺、上述工艺的组合或类似工艺的平坦化工艺可被使用。在接触开口162中残留的导电层170形成栅极接触172在接触开口162中。平坦化工艺后，第二ILD 144、较高源极/漏极接触156与栅极接触172的顶表面可为共平面的(在工艺变化之内)。栅极接触172延伸穿过第二ILD 144与ESL 142。
如所绘示，在接触开口162A中栅极接触172A的第一子集贡献给特定栅电极114A，且未与磊晶源极/漏极区88共享。通过较低源极/漏极接触132B，接触开口162B中的栅极接触172B的第二子集与磊晶源极/漏极区88的子集共享。根据一些实施例，栅极接触172B各具有延伸穿透第二ILD 144与ESL 142的主要部分172BM；延伸穿透栅极遮罩120(或在栅极遮罩120的先前位置中)的第一导通孔部分172BV1，以接触底下的栅电极114B；以及延伸穿透接触遮罩134B(或在接触遮罩134B的先前位置中)的第二导通孔部分172BV2，以接触对应的较低源极/漏极接触132B。栅极间隙壁82可具有在栅极接触172B的主要部分172BM之下且在栅极接触172B的导通孔部分172BV1、172BV2之间的部分。
图29D绘示的实施例中，在相关于图28D的结构上进行移除工艺。类似先前所述，移除工艺将导电层170分离成栅极接触172A与栅极接触172B。此外，栅极接触172B可具有主要部分172BM与第一导通孔部分，其中栅极间隙壁82可具有低于主要部分172BM的部分。
图30A至图30D中，前侧内连接结构300形成在较高源极/漏极接触156上，且电性连接至较高源极/漏极接触156与栅极接触172，以形成集成电路。图30A绘示的实施例中，前侧内连接结构300形成在相关于图29A的结构上。前侧内连接结构300可包含嵌入于多个介电层的多个金属化层(如导线与导通孔)。例如，导线306可形成于第一金属间介电质(inter-metal dielectric；IMD)304中，且导通孔316与导线318可形成于第二IMD 314中。
根据一些实施例，第一IMD 304与第二IMD 314可个别沉积为可流动薄膜(如通过可流动CVD方法来形成)。在一些实施例中，第一IMD 304与第二IMD 314是以类似于第一ILD94与第二ILD 144所使用的材料(如PSG、BSG、BPSG、USG、氧化硅、氮化硅、聚酰亚胺、上述材料的组合或类似的材料)的低k(low k)介电质来形成。虽然可使用任何适合的工艺，但第一IMD 304与第二IMD 314可通过如CVD、ALD、PVD、旋涂工艺、上述工艺的组合或类似的工艺的工艺来形成。第一IMD 304与第二IMD 314可使用相同或不同于另一者的材料与工艺。在一些实施例中，蚀刻停止层(ESL)302形成于第一IMD 304与第二ILD 144、较高源极/漏极接触156和栅极接触172之间。此外，ESL 312可形成于第二IMD 314与第一IMD 304之间。ESL 302与ESL 312可各包含介电材料(如氮化硅、氧化硅、氮氧化硅或类似的材料)，其中分别对于第一IMD 304与第二IMD 314的材料，介电材料具有高的蚀刻选择性。
导线306、导通孔316与导线318可使用一或多个镶嵌(damascene)工艺(如单镶嵌工艺、双镶嵌工艺或上述工艺的组合)来形成。例如，单镶嵌工艺可用以形成导线306于第一IMD 304中，且双镶嵌工艺可用以形成导通孔316与导线318于第二IMD 314中。
在一些实施例中，使用微影与一或多个蚀刻工艺，开口及/或凹陷可形成于及/或穿过第一IMD 304(如在行程第二IMD 314前)。虽然未分开绘示，衬线(如阻障层、粘着层及/或类似层)是共形地沉积在开口及/或凹陷中，且导电填入材料是形成于衬线上。衬线可包含氮化钛、氧化钛、氮化钽、氧化钽、类似的材料或上述材料的组合，且衬线可通过ALD、CVD或其他沉积技术来沉积。导电填入材料可包含铜、钨、钴、钌、铝、金、银、上述合金的组合、类似的材料或上述材料的组合，且导电材料可通过CVD、ALD、PVD、电镀或任何沉积技术来沉积。于导电填入材料沉积后，多余的导电填入材料与衬线可通过使用平坦化工艺(如CMP)来移除。
第二IMD 314可形成于第一IMD 304与导线306上。例如，第二单镶嵌工艺类似于先前所述可被进行，以形成导通孔316与导线318于第二IMD 314中。
图30D绘示的实施例中，前侧内连接结构300形成在相关于图29D的结构上。类似先前所述，前侧内连接结构300可包含镶嵌于多个介电层(如第一IMD 304与第二IMD 314)的多个金属化层(如导线306、导通孔316与导线318)。
图31A至图31F为FinFETs的视图，根据一些实施例，此些视图绘示源极/漏极接触156与栅极接触172可能不在相同的剖面中。例如，图31A与图31B绘示相关于图30A的实施例的剖面示例，且图31C提供包含此些剖面的示范布局的由上而下视图，其中为求精简绘示，FinFETs的一些特征是被省略。特别的是，图31C中的线段X1-X1'与X2-X2'分别与图31A与图31B的剖面相关。如所绘示，源极/漏极接触156与连接至对应栅电极114的栅极接触172可能不在相同剖面中，且栅极遮罩120的部分(如介电层118与半导体层202)维持设置在栅极结构上，其中栅极结构在从栅极接触172侧向位移的区域中。
类似地，图31D与图31E绘示相关于图30D的实施例的剖面示例，且图31F提供包含此些剖面的示例布局的由上而下视图，其中为求精简绘示，FinFETs的一些特征被省略。特别是，图31F中线段Y1-Y1'与Y2-Y2'可分别与图31D及图31E的剖面相关。如所绘示，源极/漏极接触156与连接至对应栅电极114的栅极接触172可能不在相同剖面中，且栅极遮罩120的部分(如介电层118与半导体层202)维持设置于栅极结构上，其中栅极结构在从栅极接触172侧向位于的区域中。
如所绘示，半导体层202可维持镶嵌在介电层118的较高部分中，且介电层118与半导体层202可具有等高的较高表面。第二ILD 144(与ESL 142)设置于栅极遮罩120上，且共形于此些等高的较高表面。请参照图31A与图31B，例如，栅极间隙壁82的较高表面可等高于介电层118与半导体层202的较高表面。请参照图31D与图31E，例如，介电层118的侧壁可与栅极间隙壁82的侧壁等高。
实施例可达到优点。形成栅极遮罩120以包含介电层118，且半导体层202提供对栅极结构的改良的保护，且在形成对磊晶源极/漏极区88与栅极结构的接触时提升效能与控制。例如，蚀刻接触开口122以形成较低源极/漏极接触132期间，半导体层202可具有对第一ILD 94非常高的蚀刻选择性。因此，栅极遮罩120维持实质上未被蚀刻且完好无缺的，且包含介电层118维持被覆盖的，因此，介电层118也为未被蚀刻的且完好无缺的。此外，在蚀刻接触开口162以形成栅极接触172期间，介电层118与半导体层202的双层沉积确保无孔洞或缝隙残留于栅极遮罩120中。因此，通过栅极遮罩120进行蚀刻时，有着更佳控制与效率。半导体装置(如FinFETs)可以更好良率下生产，且最终有改善的可靠度与性能。
所揭露的FinFET实施例也可应用于如纳米结构(如纳米片、纳米线、栅极环绕或类似的结构)场效应晶体管(nanostructure field-effect transistors；NSFETs)的纳米结构装置。在NSFET的实施例中，鳍被纳米结构取代，其中纳米结构是通过图案化通道层与牺牲层的交替层的堆叠来形成。虚设栅极结构与源极/漏极区是以相似于前述实施例的方式来生成。于虚设栅极被移除后，牺牲层可在通道区中被部分地或全部地移除。替代栅极结构是以类似于前述实施例的方法来生成，替代栅极结构可部分地或全部地填入移除牺牲层所残留的开口，且替代栅极结构可在NSFET装置的通道区中部分地或全部地环绕通道层。替代栅极结构与源极/漏极区的ILDs与接触可类似于前述实施例的方式来形成。纳米结构装置可类似于美国专利申请案编号2016/0365414中所揭露的来形成，在此以参照内容并入以求整体性。
再者，FinFET/NSFET装置可在底下的内连接结构中通过金属化层被内连接，以形成集成电路。在上方的内连接结构可形成于后段(back end of line；BEOL)工艺，其中金属化层是连接至较高源极/漏极接触156与栅极接触172。额外的特征(如被动装置、记忆体(磁阻式随机存取记忆体(magnetoresistive random-access memory；MRAM)、电阻式随机存取记忆体(resistive random access memory；RRAM)、相变随机存取记忆体(phase-changerandom access memory；PCRAM))或类似的特征)可在BEOL工艺期间与内连接结构被整合在一起。
在一实施例中，半导体装置的形成方法包含形成源极/漏极区在基材上；形成第一层间介电质在源极/漏极区；形成栅极结构在基材上且侧向地相邻于源极/漏极区；以及形成栅极遮罩在栅极结构上，其中形成栅极遮罩包含：蚀刻栅极结构的一部分，以形成相对于第一层间介电质的顶表面的凹陷；沉积第一介电质在凹陷中的栅极结构上且在第一层间介电质上；蚀刻第一介电层的一部分；沉积半导体层在凹陷中的第一介电层上；以及平坦化半导体层，以与第一层间介电质共平面。在另一实施例中，此方法还包含形成栅极间隙壁在基材上，其中蚀刻栅极结构的部分还包含蚀刻栅极间隙壁的部分。在另一实施例中，蚀刻第一介电层的部分包含移除从第一层间介电质上移除第一介电层。在另一实施例中，于沉积第一介电层后，第一介电层包含位于高于栅极结构第一高度的第一孔洞。在另一实施例中，蚀刻第一介电层的部分包含移除第一孔洞。在另一实施例中，于沉积半导体层后，半导体层包含位于高于栅极结构第二高度的第二孔洞，且其中第二高度大于第一高度。在另一实施例中，此方法还包含蚀刻第一层间介电质，以暴露源极/漏极区；以及在源极/漏极区上形成较低源极/漏极接触。在另一实施例中，形成较低源极/漏极接触包含共形地沉积金属于源极/漏极区与栅极遮罩上；以及将金属的第一部分转换为源极/漏极合金区，并将金属的第二部分转换为栅极遮罩合金区。在另一实施例中，源极/漏极合金区包含硅锗，且其中栅极遮罩合金区包含硅化物。
在一实施例中，半导体装置的形成方法包含形成第一介电层在源极/漏极区上；形成栅极介电质与侧向地相邻于第一介电质的栅电极；蚀刻栅电极，以形成在栅电极上的第一凹陷；在栅电极上的第一凹陷中共形沉积第二介电层；蚀刻第二介电层，以部分地重组第一凹陷；在第二介电层上的第一凹陷中沉积半导体层；以及蚀刻第一介电层，以暴露源极/漏极区，其中相对于第二介电层，利用蚀刻剂蚀刻第一介电层，以较低速率蚀刻半导体层。在另一实施例中，第二介电层包含氮化硅。在另一实施例中，半导体层包含硅。在另一实施例中，共形地沉积第二介电层后，第二介电层包含第一孔洞。在另一实施例中，沉积半导体层后，半导体层包含第二孔洞。在另一实施例中，蚀刻第一介电层还包含蚀刻半导体层的一部分。
在一实施例中，半导体装置包含设置于第一栅极间隙壁与第二栅极间隙壁之间的栅电极；设置于栅电极上与在第一栅极间隙壁与第二栅极间隙壁之间的介电层；镶嵌于介电层的较高部分的半导体层，其中介电层与半导体层具有等高的较高表面；以及设置在上且共形于介电层与半导体层的等高的较高表面的层间介电质。在另一实施例中，介电层的第一侧壁与第一栅极间隙壁等高，且其中介电层的第二侧壁与第二栅极间隙壁等高。在另一实施例中，第一栅极间隙壁的较高表面与介电层和半导体层的较高表面等高。在另一实施例中，半导体层还包含设在相邻于第一栅极间隙壁的源极/漏极区；以及设置在上且电性连接至栅电极与源极/漏极区的栅极接触。在另一实施例中，半导体装置还包含设置在源极/漏极区上的源极/漏极遮罩，其中源极/漏极遮罩的较高表面与介电层和半导体层的等高的较高表面为等高的。
上面的揭露已概述数个实施例的特征，因此熟习此技艺者可更了解本揭露的实施例的态样。熟悉此技艺者将了解到，其可轻易地利用本揭露的实施例做为基础，来设计或润饰其他工艺与结构，以实现与在此所介绍的实施方式相同的目的及/或达到相同的优点。熟悉此技艺者也将了解到，这类对等架构并未脱离本揭露的实施例的精神和范围，且熟悉此技艺者可在不脱离本揭露的实施例的精神和范围下，在此进行各种的更动、取代与修改。

Claims (10)

1.一种半导体装置的形成方法，其特征在于，该形成方法包含：
形成一源极/漏极区在一基材上；
形成一第一层间介电质在该源极/漏极区上；
形成一栅极结构在该基材上，且侧向地相邻于该源极/漏极区；以及
形成一栅极遮罩在该栅极结构上，其中该形成该栅极遮罩的操作包含：
蚀刻该栅极结构的一部分，以相对于该第一层间介电质的一顶表面，形成一凹陷；
沉积一第一介电层在该栅极结构上且在该第一层间介电质上，其中该栅极结构在该凹陷中；
蚀刻该第一介电层的一部分；
沉积一半导体层在该凹陷中的该第一介电层上；以及
平坦化该半导体层，以与该第一层间介电质共平面。
2.如权利要求1所述的形成方法，其特征在于，该形成方法还包含形成一栅极间隙壁在该基材上，其中该蚀刻该栅极结构的该部分的操作还包含蚀刻该栅极间隙壁的一部分。
3.如权利要求1所述的形成方法，其特征在于，该蚀刻该第一介电层的该部分的操作包含从该第一层间介电质移除该第一介电层。
4.如权利要求1所述的形成方法，其特征在于，于该沉积该第一介电层的操作后，该第一介电层包含一第一孔洞，且该第一孔洞位于高于该栅极结构的一第一高度的一位置。
5.如权利要求1所述的形成方法，其特征在于，该形成方法还包含：
蚀刻该第一层间介电质，以暴露该源极/漏极区；以及
形成一较低的源极/漏极接触在该源极/漏极区上。
6.如权利要求5所述的形成方法，其特征在于，该形成该较低的源极/漏极接触的操作包含：
共形地沉积一金属在该源极/漏极区上与该栅极遮罩上；以及
转换该金属的一第一部分为一源极/漏极合金区，且转换该金属的一第二部分为一栅极遮罩合金区。
7.一种半导体装置的形成方法，其特征在于，该形成方法包含：
形成一第一介电层在一源极/漏极区上；
形成一栅极介电质与侧向地相邻于该第一介电层的一栅电极；
蚀刻该栅电极，以形成一第一凹陷在该栅电极上；
共形地沉积一第二介电层在该栅电极上的该第一凹陷中；
蚀刻该第二介电层，以部分地重组该第一凹陷；
沉积一半导体层在该第二介电层上的该第一凹陷中；以及
蚀刻该第一介电层，以暴露该源极/漏极区，其中该蚀刻该第一介电层的操作是以一蚀刻剂来进行，且相较于蚀刻该第二介电层，该蚀刻剂是以一较低速率蚀刻该半导体层。
8.如权利要求7所述的形成方法，其特征在于，该蚀刻该第一介电层的操作还包含蚀刻该半导体层的一部分。
9.一种半导体装置，其特征在于，该半导体装置包含：
一栅电极，设置于一第一栅极间隙壁与一第二栅极间隙壁之间；
一介电层，设置于该栅电极上，且插入该第一栅极间隙壁与该第二栅极间隙壁之间；
一半导体层，嵌埋于该介电层的一较高部，且该介电层与该半导体层具有多个等高的较高表面；以及
一层间介电质，设于且共形于该介电层与该半导体层的所述多个等高的较高表面上。
10.如权利要求9所述的半导体装置，其特征在于，该半导体装置包含：
一源极/漏极区，设置于相邻该第一栅极间隙壁；以及
一栅极接触，设置于该栅电极与该源极/漏极区上，且电性连接该栅电极与该源极/漏极区。
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