KR20230131071A - 반도체 디바이스를 위한 유전체 층 및 이를 형성하는 방법 - Google Patents

반도체 디바이스를 위한 유전체 층 및 이를 형성하는 방법 Download PDF

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KR20230131071A
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forming
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유-리엔 후앙
쯔-리앙 리
즈-훙 리
치-하오 창
하오-유 창
페이-유 추우
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

개선된 유전체 층을 형성하는 방법 및 이에 의해 형성되는 반도체 디바이스가 개시된다. 일 실시예에서, 반도체 디바이스는 반도체 기판 상의 트랜지스터 구조물; 트랜지스터 구조물 상의 제1 유전체 층; 제1 유전체 층 상의 제2 유전체 층 - 제2 유전체 층은 제1 유전체 층의 제1 질소 농도보다 큰 제2 질소 농도를 가짐 -; 제2 유전체 층 및 제1 유전체 층을 관통하여 연장되는 제1 도전성 구조물 - 제1 도전성 구조물은 트랜지스터 구조물의 제1 소스/드레인 영역에 전기적으로 커플링되고, 제1 도전성 구조물의 상단 표면은 제2 유전체 층의 상단 표면과 동일 레벨임 - ; 및 제1 도전성 구조물에 물리적으로 그리고 전기적으로 커플링된 제2 도전성 구조물 - 제2 도전성 구조물의 하단 표면은 제2 유전체 층의 상단 표면 아래의 제1 거리에 있음 - 을 포함한다.

Description

반도체 디바이스를 위한 유전체 층 및 이를 형성하는 방법{DIELECTRIC LAYERS FOR SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2022년 3월 4일에 출원된 미국 가출원 번호 63/268,873의 이익을 주장하며, 이 출원은 여기에 참조에 의해 통합된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 다른 전자 장비와 같은 다양한 전자 응용 분야에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연 또는 유전체 층, 도전성 층 및 반도체 재료 층을 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 재료 층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 더 많은 컴포넌트가 주어진 영역에 통합될 수 있게 하는 최소 피처 크기의 지속적인 감소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있다.
본 개시는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처가 비율에 맞게 그려지지 않는다. 실제로, 다양한 피처의 치수는 설명의 명확화를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 3차원 뷰에서 FinFET의 예를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 6c, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 8d, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 20c, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b 및 도 23c는 일부 실시예에 따른 FinFET의 제조에서 중간 단계의 단면도이다.
아래의 개시는 본 발명의 상이한 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함 및 명료함을 위한 것이고, 논의된 다양한 실시예 및/또는 구성들 사이의 관계를 그자체로 지시하지 않는다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
다양한 실시예는 유전체 층 및 이에 의해 형성되는 반도체 디바이스의 에칭 저항성을 개선하기 위한 방법을 제공한다. 방법은 층간 유전체(interlayer dielectric; ILD), 금속간 유전체(inter-metal dielectric; IMD) 등과 같은 유전체 층을 형성하는 단계, 및 유전체 층에 대해 하나 이상의 질화 또는 고밀도화(densification) 프로세스를 수행하는 단계를 포함한다. 질화 프로세스가 수행되는 실시예에서, 질화 프로세스는 유전체 층을 질소 플라즈마 또는 질소 소크(soak)에 노출시키는 것을 포함할 수 있다. 질화 프로세스를 위한 전구체는 질소(N2), 암모니아(NH3), 이들의 조합 등을 포함할 수 있다. 고밀도화 프로세스가 수행되는 실시예에서, 고밀도화 프로세스는 유전체 층을 수소 플라즈마에 노출시키거나 유전체 층을 자외선(UV) 처리와 같은 복사선에 노출시키는 것을 포함할 수 있다. 질화 또는 고밀도화 프로세스를 수행하면 유전체 층의 에칭 저항성이 개선이 향상되어 후속 프로세스에 의한 유전체 층이 손상되는 것을 방지하고, 원하지 않는 재료가 손상된 유전체 층에 퇴적되는 것을 방지하고, 유전체 층의 콘택 사이의 단락 형성을 감소시키고, 디바이스 결함을 감소시킨다.
도 1은 일부 실시예에 따른 FinFET의 예를 3차원 뷰로 도시한다. FinFET는 기판(50)(예를 들어, 반도체 기판) 상의 핀(55)을 포함한다. 격리 영역(58)은 기판(50) 내에 배치되고 핀(55)은 이웃하는 격리 영역(58) 사이로부터 위로 돌출한다. 격리 영역(58)은 기판(50)으로부터 분리된 것으로 설명/도시되지만, 여기서 사용된 바와 같이 "기판"이라는 용어는 반도체 기판 또는 격리 영역을 포함하는 반도체 기판을 지칭하기 위해 사용될 수 있다. 추가적으로, 핀(55)이 기판(50)과 함께 단일의 연속적인 재료로서 예시되어 있지만, 핀(55) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이와 관련하여, 핀(55)은 이웃하는 격리 영역(58) 사이에서 연장되는 부분을 지칭한다.
유전체 층(100)은 측벽을 따라 그리고 핀(55)의 상단 표면 위에 있으며, 게이트 전극(102)은 게이트 유전체 층(100) 위에 있다. 소스/드레인 영역(92)은 게이트 유전체 층(100) 및 게이트 전극(102)과 관련하여 핀(55)의 반대 측에 있는 핀(55)의 부분을 대체한다. 소스/드레인 영역은 문맥에 따라 개별적으로 또는 집합적으로 소스 또는 드레인을 지칭할 수 있다. 도 1은 이후 도면에서 사용되는 참조 단면을 추가로 도시한다. 단면 A-A'는 게이트 전극(102)의 종축을 따라 그리고 예를 들어 FinFET의 소스/드레인 영역(92) 사이의 전류 흐름 방향에 직교하는 방향으로 있다. 단면 B-B'는 단면 A-A'에 직교하고 핀(55)의 종축을 따라 그리고 예를 들어 FinFET의 소스/드레인 영역(92) 사이의 전류 흐름 방향으로 있다. 단면 C-C'는 단면 A-A'에 평행하고 FinFET의 소스/드레인 영역(92)을 통해 연장된다. 후속 도면들은 명료함을 위해 이러한 참조 단면을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트-라스트 프로세스를 사용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예에서, 게이트-퍼스트 프로세스가 사용될 수 있다. 일부 실시예는 평면 FET, 나노구조(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드, 나노-리본 등) 전계 효과 트랜지스터(나노구조 FET) 등과 같은 평면 디바이스에 사용되는 측면을 고려한다.
도 2 내지 도 23c는 일부 실시예에 따른 FinFET의 제조에서 중간 단계의 단면도이다. 도 2 내지 도 5, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 및 도 23a은 도1에 되시된 참조 단면 A-A'를 따라 도시된다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 및 도 23b는 도 1에 도시된 참조 단면 B-B'를 따라 도시된다. 도 7c, 도 8c, 도 8d, 도 9c, 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 22c 및 도 23c는 도 1에 도시된 참조 단면 C-C'를 따라 도시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로 SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, BOX(buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n형 영역(50N) 및 p형 영역(50P)을 갖는다. n형 영역(50N)은 NMOS 트랜지스터, 예를 들어 n형 FinFET와 같은 n형 디바이스를 형성하기 위한 것일 수 있다. p형 영역(50P)은 PMOS 트랜지스터, 예를 들어, p형 FinFET와 같은 p형 디바이스를 형성하기 위한 것일 수 있다. n형 영역(50N)은 (분할기(51)에 의해 예시된 바와 같이) p형 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처(예를 들어, 다른 활성 디바이스, 도핑 영역, 격리 구조물 등)가 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수 있다.
도 3에서, 핀(55)이 기판(50)에 형성된다. 핀(55)은 반도체 스트립이다. 일부 실시예에서, 핀(55)은 기판(50) 내의 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등과 같은 임의의 수용가능한 에칭 프로세스 또는 이들의 조합일 수 있다. 에칭은 이방성일 수 있다.
핀(55)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(55)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자체 정렬 프로세스를 결합하여, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있게 한다. 예를 들어, 일부 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자체 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층이 제거되고, 그 후 나머지 스페이서는 핀(55)을 패터닝하기 위해 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)이 핀(55) 상에 남을 수 있다. 도 3에 도시된 바와 같이, 핀(55)은 실질적으로 직선의, 수직 측벽을 가질 수 있다. 일부 실시예에서, 핀(55)의 적어도 일부는 테이퍼진 측벽을 가질 수 있으며, 이는 기판(50)으로부터 멀어지는 방향으로 테이퍼된다(예를 들어, 좁아진다).
도 4에서, 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역(58)이 핀(55)에 인접하여 형성된다. STI 영역(58)은 기판(50) 위에 그리고 이웃하는 핀(55) 사이에 절연 재료(별도로 도시되지 않음)를 형성함으로써 형성될 수 있다. 절연 재료는 실리콘 산화물, 질화물 등과 같은 산화물 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예를 들어, 퇴적된 재료를 산화물과 같은 또다른 재료로 변환하기 위한 사후 경화를 갖는 원격 플라즈마 시스템에서의 CVD 기반 재료 퇴적) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 일부 실시예에서, 절연 재료는 과잉 절연 재료가 핀(55)을 덮도록 형성된다. 절연 재료는 단일 층을 포함할 수 있거나 다중 층을 사용할 수 있다. 예를 들어, 일부 실시예에서 라이너(별도로 도시되지 않음)가 먼저 기판(50) 및 핀(55)의 표면을 따라 형성될 수 있다. 그 후, 위에서 논의된 것과 같은 충전 재료가 라이너 위에 형성될 수 있다.
그 후, 핀(55) 위의 과잉 절연 재료를 제거하기 위해 제거 프로세스가 절연 재료에 적용된다. 일부 실시예에서, 화학적 기계적 연마(chemical mechanical polish; CMP), 에치백(etch-back) 프로세스, 이들의 조합 등이 활용될 수 있다. 평탄화 프로세스는 절연 재료 및 핀(55)을 평탄화할 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 핀(55) 및 절연 재료의 상단 표면이 동일 레벨이도록 핀(55)을 노출시킨다.
그 후, 도 4에 도시된 바와 같이 STI 영역(58)을 형성하도록 절연 재료가 리세스된다. 절연 재료는 핀(55) 및 기판(50)의 상부 부분이 이웃하는 STI 영역(58) 사이로부터 돌출되도록 리세스된다. 또한, STI 영역(58)의 상단 표면은 예시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예를 들어, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(58)의 상단 표면은 적절한 에칭에 의해 평평하고, 볼록하고, 그리고/또는 오목하게 형성될 수 있다. STI 영역(58)은 절연 재료의 재료에 선택적인 것(예를 들어, 핀(55) 및 기판(50)의 재료보다 더 빠른 속도로 절연 재료의 재료를 에칭하는 것)과 같은 허용가능한 에칭 프로세스를 사용하여 리세스될 수 있다. 예를 들어, 희석 불화수소(dHF)산을 이용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 4와 관련하여 설명된 프로세스는 핀(55)이 형성될 수 있는 방법의 일 예일 뿐이다. 일부 실시예에서, 핀(55)은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 유전체 층이 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 관통해 에칭되어 하부 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조물이 트렌치 내에 에피택셜 성장되어, 호모에피택셜 구조물이 유전체 층으로부터 돌출되도록 유전체 층이 리세스되어 핀을 형성할 수 있다. 추가적으로, 일부 실시예에서, 헤테로에피택셜 구조물이 핀(55)에 사용될 수 있다. 예를 들어, 도 4의 핀(55)은 리세스될 수 있고, 핀(55)과는 상이한 재료가 리세스된 핀(55) 위에 에피택셜 성장될 수 있다. 그러한 실시예에서, 핀(55)은 리세스된 재료뿐만 아니라 리세스된 재료 위에 배치된 에피택셜 성장된 재료를 포함한다. 일부 실시예에서, 유전체 층이 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 관통해 에칭될 수 있다. 그 다음, 헤테로에피택셜 구조물은 기판(50)과는 상이한 재료를 사용하여 트렌치에서 에피택셜 성장될 수 있고, 헤테로에피택셜 구조물이 유전체 층으로부터 돌출되도록 유전체 층이 리세스되어 핀(55)을 형성할 수 있다. 호모 에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장되는 일부 실시예에서, 에피택셜 성장된 재료는 성장 동안 인시튜 도핑될 수 있으며, 이는 인시튜 및 주입 도핑이 함께 사용될 수 있지만 이전 및 후속 주입을 방지할 수 있다.
여전히 또한, p형 영역(50P)(예를 들어, PMOS 영역)의 재료와는 상이한 n형 영역(50N)(예를 들어, NMOS 영역)의 재료를 에피택셜 성장시키는 것이 유리할 수 있다. 일부 실시예에서, 핀(55)의 상부 부분은 실리콘-게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내일 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위한 이용가능한 재료는 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이에 제한되지 않는다.
또한, 도 4에서, 적절한 웰(별도로 도시되지 않음)이 핀(55) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예에서, P 웰이 n형 영역(50N)에 형성될 수 있고, N 웰이 p형 영역(50P)에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰은 n형 영역(50N)과 p형 영역(50P) 모두에 형성된다.
상이한 웰 유형을 갖는 실시예에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n형 영역(50N)의 핀(55) 및 STI 영역(58) 위에 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 p형 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있으며 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 영역(50P)에 n형 불순물 주입이 수행되고, 포토레지스트는 NMOS 영역과 같은 n형 영역(50N)으로 n형 불순물이 주입되는 것을 실질적으로 방지하기 위해 마스크로서 역할을 할 수 있다. n형 불순물은 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3와 같이, 1x1018 atoms/cm3 이하의 농도로 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토레지스트는 예를 들어 수용가능한 애싱(ashing) 프로세스에 의해 제거된다.
p형 영역(50P)의 주입에 이어서, p형 영역(50P)의 핀(55) 및 STI 영역(58) 위에 포토레지스트가 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 n형 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 영역(50N)에 p형 불순물 주입이 수행될 수 있고, 포토레지스트는 PMOS 영역과 같은 p형 영역(50P)으로 p형 불순물이 주입되는 것을 실질적으로 방지하기 위한 마스크로서 역할을 할 수 있다. p형 불순물은 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3와 같이 1x1018 atoms/cm3 이하의 농도로 영역에 주입되는 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후, 포토레지스트는 예를 들어 허용가능한 애싱 프로세스에 의해 제거될 수 있다.
n형 영역(50N) 및 p형 영역(50P)의 주입 후, 주입 손상을 복구하고 주입된 p형 및/또는 n형 불순물을 활성화하기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택셜 핀의 성장된 재료는 성장 동안 인시튜 도핑될 수 있고, 이는 인시튜 및 주입 도핑이 함께 사용될 수 있지만 주입을 방지할 수 있다.
도 5에서, 더미 유전체 층(60)이 핀(55) 상에 형성된다. 더미 유전체 층(60)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용가능한 기술에 따라 퇴적되거나 열 성장될 수 있다. 더미 게이트 층(62)이 더미 유전체 층(60) 위에 형성되고 마스크 층(64)이 더미 게이트 층(62) 위에 형성된다. 더미 게이트 층(62)은 더미 유전체 층(60) 위에 퇴적된 후에 CMP와 같은 프로세스에 의해 평탄화될 수 있다. 마스크 층(64)은 더미 게이트 층(62) 위에 퇴적될 수 있다. 더미 게이트 층(62)은 도전성 또는 비전도성 재료일 수 있고 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(62)은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터 증착, 또는 선택된 재료를 증착하기 위한 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(62)은 STI 영역(58) 및/또는 더미 유전체 층(60)의 재료로부터 높은 에칭 선택성을 갖는 다른 재료로 제조될 수 있다. 마스크 층(64)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등의 하나 이상의 층을 포함할 수 있다. 도 5에 도시된 실시예에서, 단일 더미 게이트 층(62) 및 단일 마스크 층(64)은 n형 영역(50N) 및 p형 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(60)은 단지 예시의 목적으로 핀(55)만을 덮는 것으로 도시되어 있음에 유의한다. 일부 실시예에서, 더미 유전체 층(60)은 더미 유전체 층(60)이 더미 게이트 층(62)과 STI 영역(58) 사이에서 연장되는 STI 영역(58)을 덮도록 퇴적될 수 있다.
도 6a 내지 도 23c는 실시예 디바이스의 제조에서 다양한 추가 단계를 예시한다. 도 6a 내지 도 23c는 n형 영역(50N) 및 p형 영역(50P) 중 어느 하나의 피처를 도시한다. 예를 들어, 도 6a 내지 도 23c에 도시된 구조물은 n형 영역(50N) 및 p형 영역(50P) 모두에 적용가능할 수 있다. n형 영역(50N) 및 p형 영역(50P)의 구조물의 차이(있는 경우)는 각 도면에 첨부된 텍스트에 설명되어 있다.
도 6a 내지 도 6c에서, 마스크 층(64)(도 5 참조)은 마스크(74)를 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 허용가능한 에칭 기술이 게이트 층(62)에 마스크(74)의 패턴을 전사하여 더미 게이트(72)를 형성하기 위해 사용될 수 있다. 일부 실시예(별도로 도시되지 않음)에서, 마스크(74)의 패턴은 또한 더미 유전체 층(60)으로 전사될 수 있다. 더미 게이트(72)는 핀(55)의 각각의 채널 영역(68)을 덮는다. 마스크(74)의 패턴은 인접한 더미 게이트(72)로부터 더미 게이트(72) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트(72)는 핀(55)의 길이 방향에 실질적으로 직교하는 길이 방향을 각각 가질 수 있다. 더미 유전체 층(60), 더미 게이트(72) 및 마스크(74)는 집합적으로 "더미 게이트 스택" 또는 "더미 게이트 구조물"로 지칭될 수 있다.
또한, 도 6a 내지 도 6c에서, 게이트 밀봉 스페이서(80)는 더미 게이트(72), 마스크(74), 및/또는 핀(55)의 측면 표면 상에 형성될 수 있다. 이방성 에칭이 후속되는 열 산화 또는 퇴적은 게이트 밀봉 스페이서(80)를 형성할 수 있다. 게이트 밀봉 스페이서(80)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
게이트 밀봉 스페이서(80)의 형성 후에, 저농도로 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(별도로 도시되지 않음)에 대한 주입이 수행될 수 있다. 상이한 디바이스 유형을 갖는 실시예에서, 도 4와 관련하여 상기 논의된 주입과 유사하게, 포토레지스트와 같은 마스크가 p형 영역(50P)을 노출시키면서 n형 영역(50N) 위에 형성될 수 있다. p형 영역(50P)의 노출된 핀(55)으로 적절한 유형(예를 들어, p형) 불순물이 주입될 수 있다. 그 후, 마스크가 제거될 수 있다. 포토레지스트와 같은 마스크는 n형 영역(50N)을 노출시키면서 p형 영역(50P) 위에 형성될 수 있다. n형 영역(50N)의 노출된 핀(55)에 적절한 유형의 불순물(예를 들어, n형)이 주입될 수 있다. 그 후, 마스크가 제거될 수 있다. n형 불순물은 이전 논의된 n형 불순물 중 어느 것일 수 있고, p형 불순물은 이전 논의한 p형 불순물 중 어느 것일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015 atoms/cm3 내지 약 1019 atoms/cm3의 불순물 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물을 활성화하기 위해 사용될 수 있다.
도 7a 내지 도 7c에서, 게이트 스페이서(82)는 더미 게이트(72) 및 마스크(74)의 측벽을 따라 게이트 밀봉 스페이서(80) 상에 형성된다. 게이트 스페이서(82)는 절연 재료를 컨포멀하게 퇴적하고, 후속하여 절연 재료를 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서(82)의 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 또는 이들의 조합 등일 수 있다. 게이트 밀봉 스페이서(80) 및 게이트 스페이서(82)는 게이트 밀봉 스페이서(80) 및 게이트 스페이서(82)를 에칭하기 위해 사용되는 에칭 프로세스로 인해 핀(55) 및 더미 게이트 스택에 인접한 상이한 높이를 가질뿐만 아니라, 핀(55)과 더미 게이트 스택 사이에 상이한 높이를 가질 수 있다. 구체적으로, 도 7b 및 도 7c에 도시된 바와 같이, 일부 실시예에서, 게이트 밀봉 스페이서(80) 및 게이트 스페이서(82)는 핀(55) 및 더미 게이트 스택의 측벽 위로 부분적으로 연장될 수 있다. 일부 실시예에서, 게이트 밀봉 스페이서(80) 및 게이트 스페이서(82)는 더미 게이트 스택 및/또는 핀(55)의 상단 표면으로 연장될 수 있다.
상기 개시 내용은 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서가 이용될 수 있고, 상이한 순서의 단계가 이용될 수 있다(예를 들어, 게이트 밀봉 스페이서(80)는 게이트 스페이서(82)를 형성하기 전에 에칭되지 않을 수 있어 "L-형" 게이트 밀봉 스페이서를 생성하는 것; 추가의 스페이서가 형성되고 제거되는 것; 등). 또한, n형 영역(50N) 및 p형 영역(50P)의 디바이스는 상이한 구조물 및 단계를 사용하여 형성될 수 있다. 예를 들어, n형 영역(50N)의 LDD 영역은 게이트 밀봉 스페이서(80)를 형성하기 전에 형성될 수 있는 반면, p형 영역(50P)의 LDD 영역은 게이트 밀봉 스페이서(80)를 형성한 후에 형성될 수 있다.
도 8a 내지 도 8d에서, 에피택셜 소스/드레인 영역(92)이 핀(55)에 형성된다. 에피택셜 소스/드레인 영역(92)은, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역(92)의 각각의 이웃하는 쌍 사이에 배치되도록 핀(55)에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 핀(55) 내로 연장될 수 있고 그리고/또는 핀(55)을 관통할 수 있다. 일부 실시예에서, 게이트 스페이서(82)는, 에피택셜 소스/드레인 영역(92)이 결과적인 FinFET의 후속적으로 형성된 게이트를 단락시키지 않도록, 에피택셜 소스/드레인 영역(92)을 더미 게이트(72)로부터 적절한 측방 거리만큼 분리시키기 위해 사용될 수 있다. 에피택셜 소스/드레인 영역(92)의 재료는 각각의 채널 영역(68)에 스트레스를 가하도록 선택될 수 있으며, 이에 따라 성능이 향상된다.
n형 영역(50N)의 에피택셜 소스/드레인 영역(92)은, p형 영역(50P)을 마스킹하고 n형 영역(50N)의 핀(55)의 소스/드레인 영역을 에칭하여 핀(55)에 리세스를 형성함으로써, 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(92)은 n형 영역(50N)의 리세스에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 n형 FinFET에서 소스/드레인 영역을 형성하기에 적절한 재료와 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(55)이 실리콘을 포함하는 실시예에서, n형 영역(50N)의 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 탄화물, 인-도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은 채널 영역(68)에서 인장 변형을 가하는 재료를 포함할 수 있다. n형 영역(50N)의 에피택셜 소스/드레인 영역(92)은 핀(55)의 각각의 표면으로부터 융기된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
p형 영역(50P)의 에피택셜 소스/드레인 영역(92)은 n형 영역(50N)을 마스킹하고 p형 영역(50P)의 핀(55)의 소스/드레인 영역을 에칭하여 핀(66)에 리세스를 형성함으로써, 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(92)은 p형 영역(50P)의 리세스에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 p형 FinFET에서 소스/드레인 영역을 형성하기에 적절한 재료와 같은 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(55)이 실리콘을 포함하는 실시예에서, p형 영역(50P)의 에피택셜 소스/드레인 영역(92)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같은 채널 영역(68)에서 압축 변형을 가하는 재료를 포함할 수 있다. p형 영역(50P)의 에피택셜 소스/드레인 영역(92)은 핀(55)의 각각의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(92) 및/또는 핀(55)은 저농도 도핑된 소스/드레인 영역을 형성하기 위해 이전에 논의된 프로세스와 유사하게 소스/드레인 영역을 형성하기 위해 도펀트로 주입될 수 있으며, 어닐링이 후속된다. 소스/드레인 영역은 약 1019 atoms/cm3 내지 약 1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 이전에 논의된 불순물 중 어느 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 성장 동안 인시튜 도핑될 수 있다.
n형 영역(50N) 및 p형 영역(50P)에 에피택셜 소스/드레인 영역(92)을 형성하기 위해 사용된 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(92)의 상부 표면은 핀(55)의 측벽을 지나 밖으로 향하여 측방으로 확장되는 패싯을 갖는다. 일부 실시예에서, 이러한 패싯은 도 8c에 도시된 바와 같이 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역(92)이 병합되게 한다. 일부 실시예에서, 인접한 에피택시 소스/드레인 영역(92)은 도 10d에 도시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 상태로 남는다. 도 8c 및 도 8d에 도시된 실시예에서, 게이트 밀봉 스페이서(80) 및 게이트 스페이서(82)는 STI 영역(58) 위로 연장되는 핀(55)의 측면의 부분을 덮도록 형성되어 에피택셜 성장을 차단한다. 일부 실시예에서, 게이트 밀봉 스페이서(80) 및 게이트 스페이서(82)를 형성하기 위해 사용되는 스페이서 에칭은 스페이서 재료를 제거하도록 조정되어, 에피택셜 성장 영역이 STI 영역(58)의 표면으로 연장게 할 수 있다.
도 9a 내지 도 9c에서, 제1 층간 유전체(ILD)(96)가 도 8a, 도 8b 및 도 8d에 각각 도시된 구조물 위에 퇴적된다. 제1 ILD(96)는 ILD0으로 지칭될 수 있다. 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), FCVD 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료는 실리콘 산화물(SiO2), 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG), 도핑되지 않은 실리케이트 유리(un-doped silicate glass; USG) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료가 사용할 수 있다. 아래에서 상세하게 논의되는 바와 같이, 질화 또는 고밀도화 프로세스는 제1 ILD(96)의 에칭 저항성을 개선하기 위해 제1 ILD(96)에 대해 후속하여 수행될 수 있다. 질화 또는 고밀도화 프로세스가 수행되기 전에, 제1 ILD(96)는 약 0 원자%(at.%)의, 또는 약 2 at.% 미만의 질소 농도 및 약 2.1 g/cm3 내지 약 2.2 g/cm3 범위 내의 밀도를 가질 수 있다. 제1 ILD(96)는 약 5 at.% 미만의 수소 농도를 가질 수 있다. 후속하는 질화 또는 고밀도화 프로세스를 수행하는 것은 제1 ILD(96)의 에칭 저항성을 개선하고, 후속 프로세싱에 의한 제1 ILD(96)에 대한 손상을 감소시키고, 디바이스 결함을 감소시킨다.
일부 실시예에서, 제1 콘택 에칭 정지 층(contact etch stop layer; CESL)(94)은 제1 ILD(96)와 에피택셜 소스/드레인 영역(92), 마스크(74), 게이트 밀봉 스페이서(80), 게이트 스페이서(82), 및 STI 영역(58) 사이에 배치된다. 제1 CESL(94)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 산소 탄소 질화물(SiOCN) 등과 같은 유전체 재료를 포함할 수 있다. 제1 CESL(94)은 위에 놓인 제1 ILD(96)의 재료보다 낮은 에칭 레이트를 갖는 재료로 형성될 수 있다.
도 10a 내지 도 10c에서, 더미 게이트(72) 또는 마스크(74)의 상단 표면과 제1 ILD(96)의 상단 표면이 동일 레벨이도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한, 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽을 따른 게이트 밀봉 스페이서(80) 및 게이트 스페이서(82)의 부분을 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트(72)의 상단 표면, 게이트 밀봉 스페이서(80), 게이트 스페이서(82), 제1 ILD(96), 및 제1 CESL(94)은 프로세스 변동 내에서 서로 동일 레벨이 된다. 따라서, 더미 게이트(72)의 상단 표면은 제1 ILD(96) 및 제1 CESL(94)을 통해 노출된다. 일부 실시예에서, 마스크(74)가 남을 수 있으며, 이 경우 평탄화 프로세스는 제1 ILD(96)의 상단 표면이 마스크(74), 게이트 밀봉 스페이서(80), 게이트 스페이서(82), 및 제1 CESL(94)의 상단 표면과 동일 레벨이 되게 한다.
도 11a 내지 도 11c에서, 더미 게이트(72) 및 마스크(74)가 존재하는 경우, 리세스(98)를 형성하기 위해 제거된다. 더미 게이트(72) 아래의 더미 유전체 층(60)의 부분이 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만이 제거되고 더미 유전체 층(60)은 남아 있으며 리세스(98)에 의해 노출된다. 일부 실시예에서 더미 유전체 층(60)은 다이의 제1 영역(예를 들어, 코어 로직 영역)에서 리세스(98)로부터 제거되고, 다이의 제2 영역(예를 들어, 입력/출력 영역)의 리세스(98) 아래에서 유지된다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96), 제1 CESL(94), 게이트 스페이서(82), 또는 게이트 밀봉 게이트를 거의 또는 전혀 에칭하지 않고 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(98)는 각각의 핀(55)의 채널 영역(68)을 노출키시고/시키거나 그 위에 놓인다. 각각의 채널 영역(68)은 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 유전체 층(60)은 더미 게이트(72)가 에칭될 때 에칭 정지 층으로 사용될 수 있다. 더미 유전체 층(60)은 더미 게이트(72)의 제거 후에 선택적으로 제거될 수 있다.
도 12a 내지 도 12c에서, 게이트 유전체 층(100) 및 게이트 전극(102)은 대체 게이트를 위한 리세스(98)에 형성된다. 게이트 유전체 층(100)은 리세스(98)에 퇴적되는 하나 이상의 유전체 층을 포함한다. 게이트 유전체 층(100)은 핀(55) 및 게이트 밀봉 스페이서(80)의 상단 표면 및 측면 표면 상에, 그리고 STI 영역(58), 제1 ILD(96), 제1 CESL(94), 및 게이트 스페이서(82)의 상단 표면 상에 퇴적될 수 있다. 일부 실시예에서, 게이트 유전체 층(100)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 실리케이트 등의 하나 이상의 층과 같은 하나 이상의 유전체 층을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체 층(100)은 열적 또는 화학적 산화에 의해 형성된 실리콘 산화물과, 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 금속 산화물 또는 실리케이트와 같은 상부 고유전율 유전체 재료의 계면 층을 포함한다. 게이트 유전체 층(100)은 약 7.0보다 큰 k-값을 갖는 유전체 층을 포함할 수 있다. 게이트 유전막(100)의 형성 방법은 분자 빔 퇴적(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다. 더미 유전체 층(60)의 부분이 리세스(98) 아래에 남아 있는 실시예에서, 게이트 유전체 층(100)은 더미 유전체 층(60)의 재료(예를 들어, SiO2)를 포함할 수 있다.
게이트 전극(102)은 게이트 유전체 층(100) 위에 퇴적되고 리세스(98)의 나머지 부분을 채운다. 게이트 전극(102)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합 또는 다층 등과 같은 금속 함유 재료를 포함할 수 있다. 단일 층 게이트 전극(102)이 도 14b에 도시되어 있지만, 게이트 전극(102)은 임의의 수의 라이너 층, 일 함수 조정 층, 및 충전 재료를 포함할 수 있다. 리세스(98)를 채운 후, 제1 ILD(96)의 상단 표면 위의 부분과 같은 게이트 유전체 층(100) 및 게이트 전극(102)의 초과 부분을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 게이트 전극(102) 및 게이트 유전체 층(100)의 나머지 부분은 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(102) 및 게이트 유전체 층(100)은 집합적으로 "게이트 스택" 또는 "게이트 구조물"로 지칭될 수 있다. 게이트 스택은 핀(55)의 채널 영역(68)의 측벽을 따라 연장될 수 있다.
n형 영역(50N) 및 p형 영역(50P)의 게이트 유전체 층(100)의 형성은 각 영역의 게이트 유전체 층(100)이 동일한 재료로 형성되도록 동시에 발생할 수 있다. n형 영역(50N) 및 p형 영역(50P)의 게이트 전극(102)의 형성은 각 영역의 게이트 전극(102)이 동일한 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체 층(100)은, 게이트 유전체 층(100)이 상이한 재료일 수 있도록 별개의 프로세스에 의해 형성될 수 있고/있거나, 각 영역의 게이트 전극(102)은, 게이트 전극(102)이 상이한 재료일 수 있도록 별개의 프로세스에 의해 형성될 수 있다. 다양한 마스킹 단계가 별개의 프로세스를 사용할 때 적절한 영역을 마스킹하고 노출하기 위해 사용될 수 있다.
에피택셜 소스/드레인 영역(92), 핀(55), 및 게이트 구조물(게이트 유전체 층(100) 및 게이트 전극(102) 포함)은 집합적으로 트랜지스터 구조물(109)로 지칭될 수 있다. 트랜지스터 구조물(109)은 FinFET를 포함하는 것으로 설명되었지만, 다른 실시예는 상이한 유형의 트랜지스터(예를 들어, 평면 FET, 나노구조 FET, 박막 트랜지스터(thin film transistor; TFT) 등)를 갖는 트랜지스터 구조물(109)을 포함할 수 있다.
도 13a 내지 도 13c에서, 게이트 캡핑 층(104)이 게이트 스택(게이트 유전체 층(100) 및 게이트 전극(102)을 포함) 위에 형성된다. 게이트 캡핑 층(104)은 게이트 밀봉 스페이서(80)의 대향 부분 사이에 배치될 수 있다. 일부 실시예에서, 게이트 캡핑 층(104)을 형성하는 단계는 게이트 스택을 리세싱하여 게이트 스택 바로 위에 그리고 게이트 밀봉 스페이서(80)의 대향 부분 사이에 리세스가 형성되도록 하는 단계를 포함한다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 캡핑 층(104)이 리세스에 채워진다. 제1 ILD(96) 위로 연장되는 부분과 같은 유전체 재료의 과잉 부분을 제거하기 위해 평탄화 프로세스가 수행된다. 게이트 캡핑 층(104)은 선택적이며 일부 실시예에서 생략될 수 있다. 그러한 실시예에서, 게이트 스택은 제1 ILD(96)의 상단 표면과 동일 레벨일 수 있다.
도 14a 내지 도 14c에서, 처리된 제1 ILD 부분(106)을 형성하기 위해 제1 ILD(96)에 대해 질화 프로세스 및/또는 고밀도화 프로세스가 수행된다. 처리된 제1 ILD 부분(106)을 형성하기 위해 제1 ILD(96)에 대해 질화 프로세스 및/또는 고밀도화 프로세스를 수행하는 것은 처리된 제1 ILD 부분(106)의 에칭 저항성을 개선하고, 이는 처리된 제1 ILD 부분(106)을 후속 프로세싱에 의해 야기되는 손상으로부터 보호한다. 예를 들어, 소스/드레인 콘택(예를 들어, 도 18a 내지 도 18c와 관련하여 아래에서 논의되는 제1 소스/드레인 콘택(118))이 처리된 제1 ILD 부분(106) 및 제1 ILD(96)에 후속적으로 형성될 수 있고, 추가 소스/드레인 콘택(예를 들어, 도 22a 내지 도 22c와 관련하여 아래에서 논의되는 제2 소스/드레인 콘택(128))이 처리된 제1 ILD 부분(106) 위에 후속적으로 형성될 수 있다. 처리된 제1 ILD 부분(106)을 형성하는 것은, 소스/드레인 콘택 및 추가 소스/드레인 콘택이 형성되는 개구부를 형성하기 위해 사용되는 에칭제와 관련하여 처리된 제1 ILD 부분의 에칭 레이트를 감소시키고, 이는 처리된 제1 ILD 부분(106)에 대한 손상을 감소시키고, 소스/드레인 콘택 및 추가 소스/드레인 콘택의 재료가 처리된 제1 ILD 부분(106) 및 제1 ILD(96) 내로 압출되는 것을 방지한다. 이것은 인접한 소스/드레인 콘택 사이의 단락을 방지하고 디바이스 결함을 감소시킨다.
질화 프로세스 및/또는 고밀도화 프로세스는 제1 ILD(96)의 상부 부분과 같은 제1 ILD(96)의 부분에 대해 수행될 수 있다. 질화 프로세스 및/또는 고밀도화 프로세스는 후속 프로세싱에 의한 손상에 더 민감한 제1 ILD(96)의 부분에 대해 수행될 수 있다. 제1 ILD(96)의 하부 부분과 같은 제1 ILD(96)의 다른 부분은 질화 프로세스 및/또는 고밀도화 프로세스에 의해 영향을 받지 않을 수 있다. 이것은 에피택셜 소스/드레인 영역(92) 및 제1 ILD(96) 아래에 있는 다른 구조물을 질화 프로세스 및/또는 고밀도화 프로세스에 의해 야기되는 손상으로부터 보호한다.
질화 프로세스 및/또는 고밀도화 프로세스를 수행하기 전에, 제1 ILD(96)는 에피택셜 소스/드레인 영역(92) 위로 약 10 nm 내지 약 30 nm 범위 내의 높이(H1)를 가질 수 있다. 일부 실시예에서, 처리된 제1 ILD 부분(106)은 약 2 nm 내지 약 15 nm 범위 내의 깊이(D1)까지 연장된다. 깊이(D1) 대 높이(H1)의 비는 약 0.07 내지 약 1의 범위 내에 있을 수 있다. 질화 프로세스 및/또는 고밀도화 프로세스에 의해 처리되지 않은 에피택셜 소스/드레인 영역(92) 위의 제1 ILD(96) 부분은 약 0 nm 내지 약 28 nm 범위 내의 높이(H2)를 갖는다. 제1 ILD(96) 및 처리된 제1 ILD 부분(106)을 규정된 높이로 제공하는 것은 에피택셜 소스/드레인 영역(92)과 같은 제1 ILD(96) 아래에 놓인 구조물을 손상시키지 않으면서 질화 프로세스 및/또는 고밀도화 프로세스의 이점을 제공한다.
질화 프로세스가 제1 ILD 부분(106)에 대해 수행되는 실시예에서, 처리된 제1 ILD 부분(106)은 질화 프로세스에 의해 처리되지 않은 제1 ILD(96) 부분보다 더 높은 질소 농도를 가질 수 있다. 처리된 제1 ILD 부분(106)은 약 5 at.% 내지 약 15 at.% 범위 내의 질소 농도를 가질 수 있다. 일부 실시예에서, 처리된 제1 ILD 부분(106)은 구배 질소 농도를 가질 수 있다. 예를 들어, 처리된 제1 ILD 부분(106) 내의 질소 농도는, 제1 ILD(96)와 처리된 제1 ILD 부분(106) 사이의 경계에서 약 0 원자% 내지 약 2 원자% 범위 내로부터 처리된 제1 ILD 부분(106)의 상단 표면에서 약 5 at.% 내지 약 15 at.% 범위 내까지의 범위 내에 있을 수 있다. 질화 프로세스는 또한, 처리된 제1 ILD 부분(106)이 약 2.25 g/cm3 내지 약 2.3 g/cm3 범위 내의 밀도를 갖도록 처리된 제1 ILD 부분(106)의 밀도를 증가시킬 수 있다. 처리된 제1 ILD 부분(106)을 규정된 질소 농도를 제공하는 것은 에피택셜 소스/드레인 영역(92)과 같은 하부 구조물이 손상되는 정도까지 질화 프로세스가 수행되지 않으면서 질화 프로세스의 이점을 제공한다.
질화 프로세스가 수행되는 실시예에서, 질화 프로세스는 플라즈마 질화 프로세스, 질소 가스 소킹 프로세스, 이들의 조합 등을 포함할 수 있다. 질화 프로세스는 약 0 ℃ 내지 약 400 ℃ 범위 내의 온도 및 약 3 mTorr 내지 약 10 Torr 범위 내의 압력에서 수행될 수 있다. 플라즈마 질화 프로세스가 수행되는 실시예에서, 약 50 W 내지 약 2,000 W 범위 내의 RF 전력이 인가될 수 있다. 질소 가스 소킹 프로세스가 수행되는 실시예에서, 제1 ILD(96)는 질소 함유 가스에 노출된다. 상승된 온도 및/또는 과압은 질소-함유 가스로부터 제1 ILD(96)로 질소의 확산을 야기할 수 있고, 이에 따라 처리된 제1 ILD 부분(106)을 형성할 수 있다. 플라즈마 질화 프로세스 및/또는 질소 가스 소킹 프로세스를 위한 질소가 질소(N2), 암모니아(NH3), 이들의 조합 등과 같은 질소 함유 가스에 의해 공급될 수 있다. 질소 함유 가스의 질소는 제1 ILD(96)의 수소와 반응하여 제1 ILD(96)를 재배열하여, 처리된 제1 ILD 부분(106)에서 Si-H 결합의 수를 감소시키고 처리된 제1 ILD 부분(106)에서 Si-Si 결합, Si-O 결합, 및 Si-N 결합의 수를 증가시킬 수 있다. 이는 후속 에칭 프로세스에서 사용될 수 있는 처리된 제1 ILD 부분(106)과 불소 사이의 상호작용을 감소시킨다. 처리된 제1 ILD 부분(106)은 약 0 at.% 내지 약 2 at.% 범위 내의 수소 농도를 가질 수 있다.
고밀도화 프로세스가 제1 ILD(96)에 대해 수행되는 실시예에서, 처리된 제1 ILD 부분(106)은 고밀도화 프로세스에 의해 처리되지 않은 제1 ILD(96) 부분보다 더 높은 밀도를 가질 수 있다. 처리된 제1 ILD 부분(106)은 약 2.25 g/cm3 내지 약 2.3 g/cm3 범위 내의 밀도를 가질 수 있다. 처리된 제1 ILD 부분(106)의 밀도 대 제1 ILD(96)의 밀도의 비는 약 1.02 내지 약 1.05 범위 내에 있을 수 있다. 일부 실시예에서, 처리된 제1 ILD 부분(106)은 구배 밀도를 가질 수 있다. 예를 들어, 처리된 제1 ILD 부분(106)의 밀도는, 제1 ILD(96)와 처리된 제1 ILD 부분(106) 사이의 경계에서 약 2.1 g/cm3 내지 약 2.2 g/cm3 범위 내로부터 처리된 제1 ILD 부분(106)의 상단 표면에서 약 2.25 g/cm3 내지 약 2.3 g/cm3 범위 내까지의 범위에 있을 수 있다. 처리된 제1 ILD 부분(106)을 규정된 밀도를 제공하는 것은 에피택셜 소스/드레인 영역(92)과 같은 하부 구조물이 손상되는 정도까지 고밀도화 프로세스가 수행되지 않으면서 고밀도화 프로세스의 이점을 제공한다.
고밀도화 프로세스가 수행되는 실시예에서, 고밀도화 프로세스는 플라즈마 프로세스, 복사선 프로세스, 이들의 조합 등을 포함할 수 있다. 고밀도화 프로세스는 약 0 ℃ 내지 약 400 ℃ 범위 내의 온도 및 약 3 mTorr 내지 약 10 Torr 범위 내의 압력에서 수행될 수 있다. 플라즈마 프로세스가 수행되는 실시예에서, 약 50 W 내지 약 2,000 W 범위 내의 RF 전력이 인가될 수 있다. 플라즈마 프로세스를 위한 플라즈마는 수소 플라즈마 등이 될 수 있으며, 이는 수소 가스(H2), 아르곤 가스(Ar) 등으로 형성될 수 있다. 복사선 프로세스가 수행되는 실시예에서, 제1 ILD(96)는 UV 처리 등에 노출될 수 있다. 고밀도화 프로세스는 증가된 밀도를 갖는 처리된 제1 ILD 부분(106)을 형성하기 위해 제1 ILD(96)에서 Si-H 결합을 끊고 제1 ILD(96)에서 결합을 재배열할 수 있다. 고밀도화 프로세스는 제1 ILD(96)를 재배열하여 처리된 제1 ILD 부분(106)에서 Si-H 결합의 수를 감소시키고, 처리된 제1 ILD 부분(106)에서 Si-Si 결합 및 Si-O 결합의 수를 증가시킬 수 있다. 이는 처리된 제1 ILD 부분(106)과 불소 사이의 상호작용을 감소시키고, 이는 후속 에칭 프로세스에서 사용될 수 있다. 처리된 제1 ILD 부분(106)은 약 0 at.% 내지 약 2 at.% 범위 내의 수소 농도를 가질 수 있다.
일부 실시예에서, 질화 프로세스 및/또는 고밀도화 프로세스는 단일 처리 단계에서 수행되는 단일 프로세스일 수 있다. 다른 실시예에서, 질화 프로세스 및/또는 고밀도화 프로세스는 다수의 프로세스 단계를 포함하는 순환 프로세스일 수 있다. 예를 들어, 일부 실시예에서, 질화 프로세스 및/또는 고밀도화 프로세스는 제1 질화 또는 고밀도화 프로세스를 수행하는 것, 제1 ILD(96) 위에 에칭 정지 층을 퇴적하는 것, 및 제2 질화 또는 고밀도화 프로세스를 수행하는 것을 포함할 수 있다. 에칭 정지 층은 제1 CESL(94)과 동일하거나 유사할 수 있다. 이 프로세스는 임의의 횟수만큼 반복될 수 있고, 단일 단계 질화 프로세스 및/또는 고밀도화 프로세스로부터 발생하는 에칭 저항보다 훨씬 더 큰 에칭 저항을 갖는 처리된 제1 ILD 부분(106)을 초래할 수 있다. 그러나 다단계 질화 프로세스 및/또는 고밀도화 프로세스를 수행하면 비용 및 프로세싱 시간이 증가한다.
질화 프로세스 및/또는 고밀도화 프로세스가 게이트 캡핑 층(104)을 형성한 후에 수행되는 것으로 논의되었지만, 일부 실시예에서, 질화 프로세스 및/또는 고밀도화 프로세스는 게이트 전극(102)을 형성한 후와 게이트 전극(102)을 에치백하기 전에, 더미 게이트(72)를 제거한 후와 게이트 전극(102)을 형성하기 전에, 또는 제1 ILD(96)를 평탄화한 후와 더미 게이트(72)를 제거하기 전에 수행될 수 있다.
도 15a 내지 도 15c에서, 제2 콘택 에칭 정지 층(CESL)(108) 및 제2 층간 유전체(ILD)(110)가 도 14a 내지 도 14c에 도시된 구조물 위에 퇴적된다. 제2 ILD(110)는 ILD1로 지칭될 수 있다. 제2 CESL(108)은 제1 CESL(94)과 동일하거나 유사한 재료 및 프로세스에 의해 형성될 수 있다. 제2 ILD(110)는 제1 ILD(96)와 동일하거나 유사한 재료 및 프로세스에 의해 형성될 수 있다.
도 16a 내지 도 16c에서, 에피택셜 소스/드레인 영역(92)을 노출시키는 리세스(114)가 형성되고 에피택셜 소스/드레인 영역(92) 위의 리세스(114)에 실리사이드 영역(112)이 형성된다. 리세스(114)는 제2 ILD(110), 제2 CESL(108), 처리된 제1 ILD 부분(106), 제1 ILD(96) 및 제1 CESL(94)을 관통하여 연장하여 형성된다. 리세스(114)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 에칭함으로써 형성될 수 있다. 일부 실시예에서, 리세스(114)는 제1 에칭 프로세스를 사용하여 제2 ILD(110)를 통해 에칭될 수 있고; 제2 에칭 프로세스를 사용하여 제2 CESL(108)을 통해 에칭될 수 있고; 제3 에칭 프로세스를 사용하여 처리된 제1 ILD 부분(106) 및 제1 ILD(96)를 통해 에칭될 수 있고; 제4 에칭 프로세스를 사용하여 제1 CESL(94)을 통해 에칭될 수 있다. 포토레지스트와 같은 마스크는 리세스(114)를 형성하기 위해 사용되는 에칭 프로세스로부터 제2 ILD(110)의 부분을 마스킹하기 위해 제2 ILD(110) 위에 형성되고 패터닝될 수 있다. 일부 실시예에서, 에칭 프로세스는 오버-에칭될 수 있고, 리세스(114)는 에피택셜 소스/드레인 영역(92) 내로 연장될 수 있다. 리세스(114)의 하단 표면은 에피택셜 소스/드레인 영역(92)의 상단 표면과 동일 레벨이거나(예를 들어, 기판(50)과 동일한 레벨에 있거나 기판(50)으로부터 동일한 거리를 가짐), 더 낮을 수 있다(기판(50)에 더 가까움).
리세스(114)가 형성된 후, 실리사이드 영역(112)이 에피택셜 소스/드레인 영역(92) 위에 형성된다. 일부 실시예에서, 실리사이드 영역(112)은, 실리사이드 또는 게르마나이드 영역을 형성하기 위해 하부 에피택셜 소스/드레인 영역(92)(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄 등)의 반도체 재료와 반응할 수 있는 금속(별도로 도시되지 않음)을 퇴적함으로써 형성된다. 금속은 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 이들의 합금을 포함할 수 있다. 금속은 에피택셜 소스/드레인 영역(92)의 노출된 부분 위에 퇴적되고, 그 후 열 어닐링 프로세스가 수행되어 실리사이드 영역(112)을 형성한다. 퇴적된 금속의 미반응 부분은 예를 들어 에칭 프로세스에 의해 제거된다. 실리사이드 영역(112)이 실리사이드 영역으로 지칭되지만, 실리사이드 영역(112)은 또한 게르마나이드 영역 또는 실리콘 게르마나이드 영역(예를 들어, 실리사이드 및 게르마나이드를 포함하는 영역)일 수 있다.
도 17a 내지 도 17c에서, 리세스(114)는 도전성 재료(116)로 채워진다. 도전성 재료(116)는 실리사이드 영역(112)을 통해 에피택셜 소스/드레인 영역(92)에 전기적으로 커플링되는 콘택을 형성하도록 후속적으로 패터닝될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너(별도로 도시되지 않음)가 리세스(114) 내에 퇴적될 수 있고 전도성 재료(116)가 라이너 위에 퇴적될 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료(116)는 구리, 구리 합금, 은, 금, 텅스텐, 루테늄, 코발트, 알루미늄, 니켈 등일 수 있다. 도전성 재료(116)는 제2 ILD(110)의 상단 표면들 위로 연장될 수 있다. 도전성 재료(116)는 CVD, PVD, 무전해 도금 등 또는 이들의 조합에 의해 형성될 수 있다.
도 18a 내지 도 18c에서, 전도성 재료(116)는 제1 소스/드레인 콘택(118)을 형성하도록 평탄화된다. 전도성 재료(116)의 상단 부분은 CMP와 같은 평탄화 프로세스에 의해 제거될 수 있다. 제1 소스/드레인 콘택(118)은 실리사이드 영역(112)에 물리적으로 그리고 전기적으로 커플링되고, 실리사이드 영역(112)을 통해 에피택셜 소스/드레인 영역(92)에 전기적으로 커플링된다. 일부 실시예에서, 평탄화 프로세스는 제2 ILD(110) 및 제2 CESL(108)의 적어도 일부를 제거할 수 있다. 예를 들어, 도 18a 내지 도 18c에 도시된 바와 같이, 제2 ILD(110) 및 제2 CESL(108)이 제거될 수 있다. 제2 ILD(110) 및 제2 CESL(108)이 남아 있는 실시예에서, 도 14a 내지 14c와 관련하여 상기 논의된 프로세스와 동일하거나 유사한 질화 프로세스 및/또는 고밀도화 프로세스가 제2 ILD(110)에 대해 수행될 수 있다.
도 19a 내지 도 19c에서, 제3 콘택 에칭 정지 층(CESL)(120) 및 제3 층간 유전체(ILD)(122)가 도 19a 내지 도 19c에 도시된 구조물 위에 퇴적된다. 제3 ILD(122)는 ILD2로 지칭될 수 있다. 제3 CESL(120)은 제1 CESL(94)과 동일하거나 유사한 재료 및 프로세스로 형성될 수 있다. 제3 ILD(122)는 제1 ILD(96)와 동일하거나 유사한 재료 및 프로세스로 형성될 수 있다.
도 20a 내지 도 20c에서, 처리된 제3 ILD 부분(124)을 형성하기 위해 제3 ILD(122) 상에서 질화 프로세스 및/또는 고밀도화 프로세스가 수행된다. 질화 프로세스 및/또는 고밀도화 프로세스는 도 14a 내지 도 14c와 관련하여 상기 논의된 질화 프로세스 및 고밀도화 프로세스와 동일하거나 유사할 수 있다. 이와 같이, 제3 ILD(122) 및 처리된 제3 ILD 부분(124)의 질소 농도, 밀도 및 수소 농도는 각각 제1 ILD(96) 및 처리된 제1 ILD 부분(106)에 대해 상기 논의된 것과 동일하거나 유사하다. 처리된 제3 ILD 부분(124)을 형성하기 위해 제3 ILD(122)에 대해 질화 프로세스 및 고밀도화 프로세스를 수행하는 것은 처리된 제3 ILD 부분(124)의 에칭 저항성을 개선하고, 이는 처리된 제3 ILD 부분(124)을 후속 프로세싱에 의해 야기되는 손상으로부터 보호한다. 예를 들어, 콘택이 처리된 제3 ILD 부분(124) 및 제3 ILD(122)에 후속적으로 형성될 수 있고 추가 콘택이 처리된 제3 ILD 부분(124) 위에 후속적으로 형성될 수 있다. 처리된 제3 ILD 부분(124)을 형성하는 것은 콘택이 형성되는 개구부를 형성하기 위해 사용되는 에칭제와 관련하여 처리된 제3 ILD 부분(124)의 에칭 레이트를 감소시키고, 이는 처리된 제3 ILD 부분(124)에 대한 손상을 감소시키고 콘택의 재료가 처리된 제3 ILD 부분(124)으로 압출되는 것을 방지한다. 이는 소스/드레인 콘택 사이의 단락을 방지하고 디바이스 결함을 감소시킨다.
질화 프로세스 및/또는 고밀도화 프로세스를 수행하기 전에, 제3 ILD(122)는 게이트 캡핑 층(104) 및 처리된 제1 ILD 부분(106) 위에 약 10 nm 내지 약 30 nm 범위 내의 높이(H3)를 가질 수 있다. 일부 실시예에서, 처리된 제3 ILD 부분(124)은 약 2 nm 내지 약 15 nm 범위 내의 깊이(D2)까지 연장된다. 깊이(D2) 대 높이(H3)의 비는 약 0.07 내지 약 1의 범위 내일 수 있다. 질화 프로세스 및/또는 고밀도화 프로세스에 의해 처리되지 않은 제1 처리된 ILD 부분(106) 및 게이트 캡핑 층(104) 위의 제3 ILD(122)의 부분은 약 8 nm 내지 약 28 nm 범위 내의 높이(H4)를 갖는다. 일부 실시예에서, 질화 프로세스 및/또는 고밀도화 프로세스는 제3 ILD(122)의 두께 전체에 걸쳐 수행될 수 있다. 제3 ILD(122) 및 처리된 제3 ILD 부분(124)을 규정된 높이로 제공하는 것은 제3 ILD(122) 아래에 놓인 구조물을 손상시키지 않으면서 질화 프로세스 및/또는 고밀도화 프로세스의 이점을 제공한다.
도 21a 내지 도 21c에서, 게이트 콘택(126)이 형성된다. 게이트 콘택(126)은 처리된 제3 ILD 부분(124), 제3 ILD(122), 제3 CESL(120), 및 게이트 캡핑 층(104)을 통해 형성될 수 있고, 게이트 전극(102)에 물리적으로 그리고 전기적으로 커플링될 수 있다. 게이트 콘택(126)은 처리된 제3 ILD 부분(124), 제3 ILD(122), 제3 CESL(120), 및 게이트 캡핑 층(104)을 통해 개구부를 형성함으로써 형성된다. 개구부는 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 상기 개구부에는 확산 배리어 층, 접착 층 등과 같은 라이너(별도로 도시되지 않음) 및 도전성 재료가 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 루테늄, 코발트, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 프로세스는 처리된 제3 ILD 부분(124)의 표면 위로부터 과잉 재료를 제거하기 위해 수행될 수 있다. 라이너 및 전도성 재료의 나머지 부분은 개구부에서 게이트 콘택(126)를 형성한다. 도 21a 내지 도 21c에 예시된 바와 같이, 일부 실시예에서, 개구부를 형성하기 위해 사용된 에칭 프로세스는 오버-에칭될 수 있고, 게이트 콘택(126)는 게이트 전극(102) 내로 적어도 부분적으로 연장될 수 있다.
도 22a 내지 도 22c에서, 제2 소스/드레인 콘택(128)가 형성된다. 제2 소스/드레인 콘택(128)은 처리된 제3 ILD 부분(124), 제3 ILD(122), 및 제3 CESL(120)을 관통하여 형성될 수 있고, 제1 소스/드레인 콘택(118)에 물리적으로 그리고 전기적으로 커플링될 수 있다. 제2 소스/드레인 콘택(128)은 처리된 제3 ILD 부분(124), 제3 ILD(122), 및 제3 CESL(120)을 관통하여 개구부를 형성함으로써 형성된다. 개구부는 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너(별도로 도시되지 않음) 및 도전성 재료가 개구부에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 루테늄, 코발트, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 프로세스가 처리된 제3 ILD 부분(124)의 표면 위로부터 과잉 재료를 제거하기 위해 수행될 수 있다. 라이너 및 전도성 재료의 나머지 부분은 개구부에 제2 소스/드레인 콘택(128)을 형성한다.
도 22a 내지 도 22c에 도시된 바와 같이, 일부 실시예에서, 개구부를 형성하기 위해 사용되는 에칭 프로세스는 오버-에칭될 수 있고, 제2 소스/드레인 콘택(128)은 제1 소스/드레인 콘택(118) 내로, 약 0 nm 내지 약 5 nm 범위 내일 수 있는 거리(D3)만큼 연장될 수 있다. 제2 소스/드레인 콘택(128)가 제1 소스/드레인 콘택(118)의 중심과 정렬되는 것으로 도시되어 있지만, 제2 소스/드레인 콘택(128)은 오정렬될 수 있거나, 제1 소스/드레인 콘택(118)의 폭보다 큰 폭을 가질 수 있어, 제2 소스/드레인 콘택(128)이 형성되는 개구부를 형성하기 위해 사용되는 에칭 프로세스가 처리된 제1 ILD 부분(106)을 적어도 부분적으로 노출시킬 수 있도록 할 수 있다. 처리된 제1 ILD 부분(106)을 형성하기 위해 제1 ILD(96)에 대해 질화 프로세스 및/또는 고밀도화 프로세스를 수행하는 것은, 처리된 제1 ILD 부분(106)에 더 낮은 에칭 레이트를 제공한다. 이것은 처리된 제1 ILD 부분(106)이 제2 소스/드레인 콘택(128)가 형성되는 개구부를 형성하기 위해 사용되는 에칭 프로세스에 의해 손상되는 것을 방지한다. 제1 ILD(96)를 에칭하면 제2 소스/드레인 콘택(128)의 재료가 서로를 향해 압출되게 할 수 있고, 제2 소스/드레인 콘택(128) 사이에 단락이 형성되게 할 수 있다. 따라서, 처리된 제1 ILD 부분(106)을 형성하는 것은, 제1 ILD(96)에 대한 손상을 감소시키고, 제2 소스/드레인 콘택(128) 사이의 단락을 방지하고, 디바이스 결함을 감소시킨다.
일부 실시예에서, 개구부를 형성한 후와 개구부에 소스/드레인 콘택(128)을 형성하기 전에 사전-세정 프로세스 등이 수행될 수 있다. 처리된 제1 ILD 부분(106)을 형성하는 것은 제1 ILD(96)에 대한 손상을 더 감소시킬 수 있으며, 이는 사전-세정 프로세스 및 다른 프로세스의 결과로서 발생할 수 있다.
도 23a 내지 도 23c에서, 제4 콘택 에칭 정지 층(CESL)(130) 및 제1 금속간 유전체(IMD)(132)가 도 22a 내지 도 22c에 도시된 구조물 위에 퇴적되고, 질화 프로세스 및/또는 고밀도화 프로세스가 처리된 제1 IMD 부분(134)을 형성하기 위해 제1 IMD(132)에 대해 수행되고, 금속 라인(136)이 형성된다. 제4 CESL(130)은 제1 CESL(94)과 동일하거나 유사한 재료 및 프로세스에 의해 형성될 수 있다. 제1 IMD(132)는 제1 ILD(96)와 동일하거나 유사한 재료 및 프로세스에 의해 형성될 수 있다.
제1 IMD(132)에 대해 수행된 질화 프로세스 및/또는 고밀도화 프로세스는 도 14a 내지 도 14c와 관련하여 상기 논의된 질화 프로세스 및 고밀도화 프로세스와 동일하거나 유사할 수 있다. 이와 같이, 제1 IMD(132) 및 처리된 제1 IMD 부분(134)의 질소 농도, 밀도 및 수소 농도는 각각 제1 ILD(96) 및 처리된 제1 ILD 부분(106)에 대해 상기 논의된 것과 동일하거나 유사하다. 처리된 제1 IMD 부분(134)을 형성하기 위해 제1 IMD(132)에 대한 질화 프로세스 및/또는 고밀도화 프로세스를 수행하는 것은 처리된 제1 IMD 부분(134)의 에칭 저항성을 개선하고, 이는 처리된 제1 IMD 부분(134)을 후속 프로세싱에 의해 야기되는 손상으로부터 보호한다. 예를 들어, 콘택이 처리된 제1 IMD 부분(134) 및 제1 IMD(132)에 후속적으로 형성될 수 있고, 추가 콘택이 처리된 제1 IMD 부분(134) 위에 후속적으로 형성될 수 있다. 처리된 제1 IMD 부분(134)을 형성하는 것은, 콘택이 형성되는 개구부를 형성하기 위해 사용되는 에칭제와 관련하여 처리된 제1 IMD 부분(134)의 에칭 레이트를 감소시키고, 이는 처리된 제1 IMD 부분(134)에 대한 손상을 감소시키고, 콘택의 재료가 처리된 제1 IMD 부분(134)으로 압출되는 것을 방지한다. 이는 인접한 소스/드레인 콘택 사이의 단락을 방지하고 디바이스 결함을 감소시킨다.
질화 프로세스 및/또는 고밀도화 프로세스를 수행하기 전에, 제1 IMD(132)는 처리된 제3 ILD 부분(124) 위로 약 10 nm 내지 약 30 nm 범위 내의 높이(H5)를 가질 수 있다. 일부 실시예에서, 처리된 제1 IMD 부분(134)은 약 2 nm 내지 약 28 nm 범위의 깊이(D5)까지 연장된다. 깊이(D5) 대 높이(H5)의 비는 약 0.07 내지 약 1의 범위 내일 수 있다. 질화 프로세스 및/또는 고밀도화 프로세스에 의해 처리되지 않은 처리된 제3 ILD 부분(124) 위의 제1 IMD(132) 부분은 약 8 nm 내지 약 28 nm 범위 내의 높이(H6)를 갖는다. 일부 실시예에서, 질화 프로세스 및/또는 고밀도화 프로세스는 제1 IMD(132)의 두께 전체에 걸쳐 수행될 수 있다. 제1 IMD(132) 및 처리된 제1 IMD 부분(134)을 규정된 높이로 제공하는 것은 제1 IMD(132) 아래에 놓인 구조물을 손상시키지 않으면서 질화 프로세스 및/또는 고밀도화 프로세스의 이점을 제공한다.
금속 라인(136)은 처리된 제1 IMD 부분(134), 제1 IMD(132), 및 제4 CESL(130)을 통해 형성될 수 있고, 제2 소스/드레인 콘택(128) 및/또는 게이트 콘택(126)에 물리적으로 그리고 전기적으로 커플링될 수 있다. 금속 라인(136)은 처리된 제1 IMD 부분(134), 제1 IMD(132), 및 제4 CESL(130)을 통해 개구부를 형성함으로써 형성된다. 개구부는 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너(별도로 도시되지 않음) 및 도전성 재료가 개구부에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 루테늄, 코발트, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 프로세스는 처리된 제1 IMD 부분(134)의 표면 위으로부터 과잉 재료를 제거하기 위해 수행될 수 있다. 라이너 및 전도성 재료의 나머지 부분은 개구부에서 금속 라인(136)을 형성한다.
도 23a 내지 도 23c에 도시된 바와 같이, 일부 실시예에서, 개구부를 형성하기 위해 사용된 에칭 프로세스는 오버-에칭될 수 있고, 금속 라인(136)은 제2 소스/드레인 콘택(128) 및/또는 게이트 콘택(126) 내로, 약 0 nm 내지 약 5 nm 범위 내에 있을 수 있는 거리(D4)만큼 연장될 수 있다. 금속 라인(136)이 제2 소스/드레인 콘택(128)의 중심과 정렬되는 것으로 예시되어 있지만, 금속 라인(136)은 오정렬될 수 있거나, 제2 소스/드레인 콘택(128)의 폭보다 더 큰 폭을 가질 수 있어, 금속 라인(136)이 형성되는 개구부를 형성하기 위해 사용되는 에칭 프로세스가 처리된 제3 ILD 부분(124)을 적어도 부분적으로 노출시도록 할 수 있다. 제3 ILD(122)에 대해 질화 프로세스 및/또는 고밀도화 프로세스를 수행하는 것은 처리된 제3 ILD 부분(124)에 더 낮은 에칭 레이트를 제공한다. 이는 금속 라인(136)이 형성되는 개구부를 형성하기 위해 사용되는 에칭 프로세스에 의해 처리된 제3 ILD 부분(124)이 손상되는 것을 방지한다. 제3 ILD(122)를 에칭하면 금속 라인(136)의 재료가 서로를 향해 압출되게 할 수 있고, 금속 라인(136) 사이에 단락이 형성되게 할 수 있다. 따라서, 처리된 제3 ILD 부분(124)을 형성하는 것은 제3 ILD(122)에 대한 손상을 감소시키고, 금속 라인(136) 사이를 단락을 방지하고, 디바이스 결함을 감소시킨다.
일부 실시예에서, 개구부를 형성한 후와 개구부에 금속 라인(136)을 형성하기 전에 사전-세정 프로세스 등이 수행될 수 있다. 처리된 제3 ILD 부분(124)을 형성하는 것은 제3 ILD(122)에 대한 손상을 더 감소시킬 수 있으며, 이는 사전-세정 프로세스 및 다른 프로세스의 결과로 발생할 수 있다.
실시예는 이점을 달성할 수 있다. 예를 들어, 다양한 유전체 층에 대해 상술한 질화 프로세스 및/또는 고밀도화 프로세스를 수행하는 것은 처리된 유전체 층의 에칭 내성을 증가시킨다. 이것은 유전체 층의 원하지 않는 에칭을 감소시키고, 전도성 재료가 유전체 층에 퇴적되는 것을 방지하고, 유전체 층을 통한 전도성 재료의 압출을 방지하고, 반도체 디바이스의 콘택 사이에 단락이 형성되는 것을 방지한다. 이는 디바이스 결함을 감소시킨다.
개시된 FinFET 실시예는 또한 나노구조(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(nanostructure field effect transistor; NSFET)와 같은 나노구조 디바이스에 적용될 수 있다. NSFET 실시예에서, 핀은 채널 층과 희생 층의 교호 층의 스택을 패터닝함으로써 형성된 나노구조로 대체된다. 더미 게이트 스택 및 소스/드레인 영역은 상기 설명된 실시예와 유사한 방식으로 형성된다. 더미 게이트 스택이 제거된 후, 희생 층은 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조물은 상기 설명된 실시예와 유사한 방식으로 형성되며, 대체 게이트 구조물은 희생 층을 제거하여 남겨진 개구부를 부분적으로 또는 완전히 채울 수 있으며, 대체 게이트 구조물은 NSFET 디바이스의 채널 영역의 채널 층을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조물 및 소스/드레인 영역에 대한 ILD 및 콘택은 상기 설명된 실시예와 유사한 방식으로 형성될 수 있다. 나노구조 디바이스는 미국 특허 제9,647,071호에 개시된 바와 같이 형성될 수 있으며, 이는 그 전문이 본원에 참고로 포함된다.
일 실시예에 따르면, 반도체 디바이스는 반도체 기판 상의 트랜지스터 구조물; 트랜지스터 구조물 상의 제1 유전체 층; 제1 유전체 층 상의 제2 유전체 층 - 제2 유전체 층은 제1 유전체 층의 제1 질소 농도보다 큰 제2 질소 농도를 가짐 - ; 제2 유전체 층 및 제1 유전체 층을 관통하여 연장되는 제1 도전성 구조물 - 제1 도전성 구조물은 트랜지스터 구조물의 제1 소스/드레인 영역에 전기적으로 커플링되고, 제1 도전성 구조물의 상단 표면은 제2 유전체 층의 상단 표면과 동일 레벨임 - ; 및 제1 도전성 구조물에 물리적으로 그리고 전기적으로 커플링된 제2 도전성 구조물 - 제2 도전성 구조물의 하단 표면은 제2 유전체 층의 상단 표면 아래의 제1 거리에 있음 - 을 포함한다. 일 실시예에서, 반도체 디바이스는 제1 유전체 층과 트랜지스터 구조물 사이의 제1 에칭 정지 층을 더 포함하고, 제1 도전성 구조물은 제1 에칭 정지 층을 관통하여 연장된다. 일 실시예에서, 제2 질소 농도는 5 원자% 내지 15 원자% 범위 내에 있다. 일 실시예에서, 제1 유전체 층 및 제2 유전체 층은 실리콘 산화물을 포함한다. 일 실시예에서, 제1 거리는 0 nm 내지 5 nm의 범위 내에 있다. 일 실시예에서, 제2 유전체 층은 2 nm 내지 15 nm 범위 내의 두께를 갖는다. 일 실시예에서, 제1 소스/드레인 영역의 상단 표면 위의 제1 유전체 층의 두께는 0 nm 내지 28 nm이다.
또다른 실시예에 따르면, 방법은 트랜지스터 구조물을 형성하는 단계; 트랜지스터 구조물 위에 제1 유전체 층을 형성하는 단계; 및 제1 유전체 층에 대해 고밀도화 프로세스를 수행하는 단계를 포함하고, 고밀도화 프로세스는 제1 유전체 층의 상단 부분에 더 조밀한(denser) 영역을, 제1 유전체 층의 하단 부분에 덜 조밀한(less dense) 영역을 형성하고, 더 조밀한 영역은 2 nm에서 15 nm 범위 내의 두께를 갖는다. 일 실시예에서, 고밀도화 프로세스를 수행하는 단계는 제1 유전체 층에 대해 자외선 복사 처리(ultra-violet radiation treatment)를 수행하는 단계를 포함한다. 일 실시예에서, 고밀도화 프로세스를 수행하는 단계는 제1 유전체 층을 수소 플라즈마에 노출시키는 단계를 포함한다. 일 실시예에서, 수소 플라즈마는 50 W 내지 2000 W 범위 내의 RF 전력으로 생성된다. 일 실시예에서, 덜 조밀한 영역의 제2 밀도에 대한 더 조밀한 영역의 제1 밀도의 비는 1.02 내지 1.05이다. 일 실시예에서, 제1 유전체 층은 트랜지스터 구조물의 소스/드레인 영역 위에 형성되고, 더 조밀한 영역의 하단 표면은 고밀도화 프로세스를 수행한 후에 양의(positive) 두께를 갖는 덜 조밀한 영역의 일부분에 의해 소스/드레인 영역으로부터 분리된다. 일 실시예에서, 방법은, 제1 유전체 층의 더 조밀한 영역 및 덜 조밀한 영역을 관통하여 연장되는 제1 도전성 구조물을 형성하는 단계; 및 제 1 도전성 구조물 상에 제2 도전성 구조물을 형성하는 단계를 더 포함하고, 제2 도전성 구조물은 제1 도전성 구조물에 물리적으로 그리고 전기적으로 커플링되고, 제2 도전성 구조물의 하단 표면은 수직 방향으로 제1 도전성 구조물의 상단 표면과 제1 유전체 층의 더 조밀한 영역의 하단 표면 사이에 있다.
또다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은, 제1 유전체 층에 제1 도전성 구조물을 형성하는 단계; 제1 유전체 층에 대해 질화 프로세스를 수행하여 제1 유전체 층에 처리된 영역 및 미처리된 영역을 형성하는 단계 - 처리된 영역은 제1 유전체 층의 상단 표면으로부터 2 nm 내지 15 nm 범위 내의 제1 두께를 가짐 - ; 제1 유전체 층 상에 제1 에칭 정지 층을 형성하는 단계; 제1 에칭 정지 층 상에 제2 유전체 층을 형성하는 단계; 및 제2 유전체 층 및 제1 에칭 정지 층에 제2 도전성 구조물을 형성하는 단계 - 제2 도전성 구조물은 제1 도전성 구조물과 커플링됨 - 를 포함한다. 일 실시예에서, 처리된 영역은 5 원자% 내지 15 원자%의 제1 범위 내의 질소 농도를 갖고, 미처리된 영역은 2 원자% 미만의 제2 질소 농도를 갖는다. 일 실시예에서, 질화 프로세스는 질소 소크(nitrogen soak)를 포함한다. 일 실시예에서, 질화 프로세스는 제1 유전체 층을 질소 플라즈마에 노출시키는 것을 포함한다. 일 실시예에서, 질소 플라즈마는 50 W 내지 2000 W 범위 내의 RF 전력으로 생성된다. 일 실시예에서, 제2 도전성 구조물을 형성하는 단계는 제2 유전체 층 및 제1 에칭 정지 층을 관통하여 제1 도전성 구조물 내로 연장되는 개구부를 형성하는 단계를 포함하고, 상기 개구부의 하단 표면은 제1 유전체 층의 상단 표면 아래에 그리고 처리된 영역의 하단 표면 위에 있다.
상기 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
1. 반도체 디바이스에 있어서,
반도체 기판 상의 트랜지스터 구조물;
상기 트랜지스터 구조물 상의 제1 유전체 층;
상기 제1 유전체 층 상의 제2 유전체 층 - 상기 제2 유전체 층은 상기 제1 유전체 층의 제1 질소 농도보다 큰 제2 질소 농도를 가짐 -;
상기 제2 유전체 층 및 제1 유전체 층을 관통하여 연장되는 제1 도전성 구조물 - 상기 제1 도전성 구조물은 상기 트랜지스터 구조물의 제1 소스/드레인 영역에 전기적으로 커플링되고, 상기 제1 도전성 구조물의 상단 표면은 상기 제2 유전체 층의 상단 표면과 동일 레벨임 - ; 및
상기 제1 도전성 구조물에 물리적으로 그리고 전기적으로 커플링된 제2 도전성 구조물 - 상기 제2 도전성 구조물의 하단 표면은 상기 제2 유전체 층의 상기 상단 표면 아래의 제1 거리에 있음 -
을 포함하는, 반도체 디바이스.
2. 제1항에 있어서,
상기 제1 유전체 층과 상기 트랜지스터 구조물 사이의 제1 에칭 정지 층
을 더 포함하고, 상기 제1 도전성 구조물은 상기 제1 에칭 정지 층을 관통하여 연장되는 것인, 반도체 디바이스.
3. 제1항에 있어서,
상기 제2 질소 농도는 5 원자% 내지 15 원자% 범위 내인 것인, 반도체 디바이스.
4. 제3항에 있어서,
상기 제1 유전체 층 및 상기 제2 유전체 층은 실리콘 산화물을 포함하는 것인, 반도체 디바이스.
5. 제1항에 있어서,
상기 제1 거리는 0 nm 내지 5 nm 범위 내인 것인, 반도체 디바이스.
6. 제1항에 있어서,
상기 제2 유전체 층은 2 nm 내지 15 nm 범위 내의 두께를 갖는 것인, 반도체 디바이스.
7. 제1항에 있어서,
상기 제 1 소스/드레인 영역의 상단 표면 위의 상기 제1 유전체 층의 두께는 0 nm 내지 28 nm인 것인, 반도체 디바이스.
8. 방법에 있어서,
트랜지스터 구조물을 형성하는 단계;
상기 트랜지스터 구조물 위에 제1 유전체 층을 형성하는 단계; 및
상기 제1 유전체 층에 대해 고밀도화(densification) 프로세스를 수행하는 단계 - 상기 고밀도화 프로세스는 상기 제1 유전체 층의 상단 부분에 더 조밀한(denser) 영역을, 그리고 상기 제1 유전체 층의 하단 부분에 덜 조밀한(less dense) 영역을 형성하고, 상기 더 조밀한 영역은 2 nm 내지 15 nm 범위 내의 두께를 가짐 -
를 더 포함하는, 방법.
9. 제8항에 있어서,
상기 고밀도화 프로세스를 수행하는 단계는 상기 제1 유전체 층에 대해 자외선 복사 처리(ultra-violet radiation treatment)를 수행하는 단계를 포함하는 것인, 방법.
10. 제8항에 있어서,
상기 고밀도화 프로세스를 수행하는 단계는 상기 제1 유전체 층을 수소 플라즈마에 노출시키는 단계를 포함하는 것인, 방법.
11. 제10항에 있어서,
상기 수소 플라즈마는 50 W 내지 2000 W 범위 내의 RF 전력으로 생성되는 것인, 방법.
12. 제8항에 있어서,
상기 덜 조밀한 영역의 제2 밀도에 대한 상기 더 조밀한 영역의 제1 밀도의 비는 1.02 내지 1.05인 것인, 방법.
13. 제8항에 있어서,
상기 제1 유전체 층은 상기 트랜지스터 구조물의 소스/드레인 영역 위에 형성되고, 상기 더 조밀한 영역의 하단 표면은 상기 고밀도화 프로세스를 수행한 후에 양의(positive) 두께를 갖는 상기 덜 조밀한 영역의 일부분에 의해 상기 소스/드레인 영역으로부터 분리되는 것인, 방법.
14. 제8항에 있어서,
상기 제1 유전체 층의 상기 더 조밀한 영역 및 상기 덜 조밀한 영역을 관통하여 연장되는 제1 도전성 구조물을 형성하는 단계; 및
상기 제 1 도전성 구조물 상에 제2 도전성 구조물을 형성하는 단계 - 상기 제2 도전성 구조물은 상기 제1 도전성 구조물에 물리적으로 그리고 전기적으로 커플링되고, 상기 제2 도전성 구조물의 하단 표면은 수직 방향으로 상기 제1 도전성 구조물의 상단 표면과 상기 제1 유전체 층의 상기 더 조밀한 영역의 하단 표면 사이에 있음 -
를 더 포함하는, 방법.
15. 반도체 디바이스를 제조하는 방법에 있어서,
제1 유전체 층에 제1 도전성 구조물을 형성하는 단계;
상기 제1 유전체 층에 대해 질화 프로세스를 수행하여 상기 제1 유전체 층에 처리된 영역 및 미처리된 영역을 형성하는 단계 - 상기 처리된 영역은 상기 제1 유전체 층의 상단 표면으로부터 2 nm 내지 15 nm 범위 내의 제1 두께를 가짐 - ;
상기 제1 유전체 층 상에 제1 에칭 정지 층을 형성하는 단계;
상기 제1 에칭 정지 층 상에 제2 유전체 층을 형성하는 단계; 및
상기 제2 유전체 층 및 상기 제1 에칭 정지 층에 제2 도전성 구조물을 형성하는 단계 - 상기 제2 도전성 구조물은 상기 제1 도전성 구조물과 커플링됨 -
를 포함하는, 반도체 디바이스를 제조하는 방법.
16. 제15항에 있어서,
상기 처리된 영역은 5 원자% 내지 15 원자%의 제1 범위 내의 질소 농도를 갖고, 상기 미처리된 영역은 2 원자% 미만의 제2 질소 농도를 갖는 것인, 반도체 디바이스를 제조하는 방법.
17. 제15항에 있어서,
상기 질화 프로세스는 질소 소크(nitrogen soak)를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
18. 제15항에 있어서,
상기 질화 프로세스는 상기 제1 유전체 층을 질소 플라즈마에 노출시키는 것을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
19. 제18항에 있어서,
상기 질소 플라즈마는 50 W 내지 2000 W 범위 내의 RF 전력으로 생성되는 것인, 반도체 디바이스를 제조하는 방법.
20. 제15항에 있어서,
상기 제2 도전성 구조물을 형성하는 단계는 상기 제2 유전체 층 및 상기 제1 에칭 정지 층을 관통하여 상기 제1 도전성 구조물 내로 연장되는 개구부를 형성하는 단계를 포함하고, 상기 개구부의 하단 표면은 상기 제1 유전체 층의 상단 표면 아래에 그리고 상기 처리된 영역의 하단 표면 위에 있는 것인, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 기판 상의 트랜지스터 구조물;
    상기 트랜지스터 구조물 상의 제1 유전체 층;
    상기 제1 유전체 층 상의 제2 유전체 층 - 상기 제2 유전체 층은 상기 제1 유전체 층의 제1 질소 농도보다 큰 제2 질소 농도를 가짐 -;
    상기 제2 유전체 층 및 상기 제1 유전체 층을 관통하여 연장되는 제1 도전성 구조물 - 상기 제1 도전성 구조물은 상기 트랜지스터 구조물의 제1 소스/드레인 영역에 전기적으로 커플링되고, 상기 제1 도전성 구조물의 상단 표면은 상기 제2 유전체 층의 상단 표면과 동일 레벨임 - ; 및
    상기 제1 도전성 구조물에 물리적으로 그리고 전기적으로 커플링된 제2 도전성 구조물 - 상기 제2 도전성 구조물의 하단 표면은 상기 제2 유전체 층의 상기 상단 표면 아래의 제1 거리에 있음 -
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 유전체 층과 상기 트랜지스터 구조물 사이의 제1 에칭 정지 층
    을 더 포함하고, 상기 제1 도전성 구조물은 상기 제1 에칭 정지 층을 관통하여 연장되는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제2 질소 농도는 5 원자% 내지 15 원자% 범위 내인 것인, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 제1 유전체 층 및 상기 제2 유전체 층은 실리콘 산화물을 포함하는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 거리는 0 nm 내지 5 nm 범위 내인 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제2 유전체 층은 2 nm 내지 15 nm 범위 내의 두께를 갖는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제 1 소스/드레인 영역의 상단 표면 위의 상기 제1 유전체 층의 두께는 0 nm 내지 28 nm인 것인, 반도체 디바이스.
  8. 방법에 있어서,
    트랜지스터 구조물을 형성하는 단계;
    상기 트랜지스터 구조물 위에 제1 유전체 층을 형성하는 단계; 및
    상기 제1 유전체 층에 대해 고밀도화(densification) 프로세스를 수행하는 단계 - 상기 고밀도화 프로세스는 상기 제1 유전체 층의 상단 부분에 더 조밀한(denser) 영역을, 그리고 상기 제1 유전체 층의 하단 부분에 덜 조밀한(less dense) 영역을 형성하고, 상기 더 조밀한 영역은 2 nm 내지 15 nm 범위 내의 두께를 가짐 -
    를 더 포함하는, 방법.
  9. 제8항에 있어서,
    상기 제1 유전체 층의 상기 더 조밀한 영역 및 상기 덜 조밀한 영역을 관통하여 연장되는 제1 도전성 구조물을 형성하는 단계; 및
    상기 제 1 도전성 구조물 상에 제2 도전성 구조물을 형성하는 단계 - 상기 제2 도전성 구조물은 상기 제1 도전성 구조물에 물리적으로 그리고 전기적으로 커플링되고, 상기 제2 도전성 구조물의 하단 표면은 수직 방향으로 상기 제1 도전성 구조물의 상단 표면과 상기 제1 유전체 층의 상기 더 조밀한 영역의 하단 표면 사이에 있음 -
    를 더 포함하는, 방법.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 유전체 층에 제1 도전성 구조물을 형성하는 단계;
    상기 제1 유전체 층에 대해 질화 프로세스를 수행하여 상기 제1 유전체 층에 처리된 영역 및 미처리된 영역을 형성하는 단계 - 상기 처리된 영역은 상기 제1 유전체 층의 상단 표면으로부터 2 nm 내지 15 nm 범위 내의 제1 두께를 가짐 - ;
    상기 제1 유전체 층 상에 제1 에칭 정지 층을 형성하는 단계;
    상기 제1 에칭 정지 층 상에 제2 유전체 층을 형성하는 단계; 및
    상기 제2 유전체 층 및 상기 제1 에칭 정지 층에 제2 도전성 구조물을 형성하는 단계 - 상기 제2 도전성 구조물은 상기 제1 도전성 구조물과 커플링됨 -
    를 포함하는, 반도체 디바이스를 제조하는 방법.
KR1020220101443A 2022-03-04 2022-08-12 반도체 디바이스를 위한 유전체 층 및 이를 형성하는 방법 KR20230131071A (ko)

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