KR20220116097A - 나노-fet 반도체 디바이스 및 형성 방법 - Google Patents

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    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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Abstract

실시예들은 성막 이후에 측벽 스페이서 재료에 시임을 폐쇄시키기 위해 측벽 스페이서 재료를 확장시키기 위한 처리 프로세스를 포함하는 나노구조물 디바이스들을 형성하기 위한 방법들 및 나노구조물 디바이스들을 포함한다. 처리 프로세스는 측벽 스페이서 재료를 확장시키고 개방된 시임을 가교 결합하여 폐쇄된 시임을 형성하고, k-값을 낮추고, 밀도를 감소시키기 위한 산화 어닐링 및 열 어닐링을 포함한다.

Description

나노-FET 반도체 디바이스 및 형성 방법{NANO-FET SEMICONDUCTOR DEVICE AND METHOD OF FORMING}
본 출원은 2021년 2월 12일자로 출원된 미국 가출원 제63/148,646호를 우선권으로 주장하며, 상기 미국 가출원은 그 전체가 인용에 의해 본원에 포함된다.
반도체 디바이스들은 예를 들어 개인용 컴퓨터들, 휴대 전화들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에서 절연 층들 또는 유전체 층들, 도전 층들, 및 반도체 재료 층들을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에서 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 계속적인 감소에 의해 계속해서 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 레지스터들, 커패시터들 등)의 집적 밀도를 향상시켜왔으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다. 그러나, 최소 피처 사이즈들이 감소함에 따라, 처리되어야 하는 부가적인 문제들이 발생한다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른, 나노구조물 전계 효과 트랜지스터(나노-FET)의 예를 3차원 뷰로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 13d, 도 14a, 도 14b, 도 15, 도 16, 도 17a, 도 17b, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 및 도 26c는 몇몇 실시예들에 따른 나노-FET들의 제조에서 중간 단계들의 단면도들이다.
도 27a, 도 27b 및 도 27c는 몇몇 실시예들에 따른 나노-FET의 단면도들이다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
실시예들은 나노-FET들을 포함하는 다이인 특정 맥락에서 아래에 설명된다. 그러나, 나노-FET들을 대신하거나 그와 결합하여, 다른 타입의 트랜지스터들(예를 들어, 핀 전계 효과 트랜지스터들(FinFET), 평면형 트랜지스터들 등)을 포함하는 다이들에 다양한 실시예들이 적용될 수 있다.
본 개시물의 실시예들은 유리하게 나노-FET의 측벽 스페이서에 대한 프로세스를 수행하여 스페이서에 형성될 수 있는 시임(seam)을 감소시키거나 또는 제거하고 측벽 스페이서의 디싱(dishing)을 감소시키거나 또는 제거한다. 나노-FET들의 형성에서, 측벽 스페이서들이 소스/드레인 에피택셜 영역들과 게이트 구조물들 사이에 사용될 수 있다. 소스/드레인 에피택셜 영역들에 대해 리세스들이 형성된 후, 나노구조물들은 나노구조물들의 측면들을 리세싱하도록 측방향으로 에칭된다. 이러한 에칭은 나노구조물 측벽 리세스들의 디싱을 야기할 수 있다. 그 후, 스페이서가 측벽 리세스들에 성막된다. 몇몇 경우에는 스페이서가 성막될 때, 측벽 리세스들의 디싱으로 인해 스페이서의 상단과 스페이서의 하단 사이에 시임이 발생할 수 있다. 실시예들은 시임을 감소시키거나 또는 제거하고 측벽 스페이서의 디싱을 감소시키거나 또는 제거하도록 유리하게 스페이서를 프로세싱한다. 그 결과 트랜지스터의 Ceff가 향상되고 AC 성능 향상이 실현된다.
도 1은 몇몇 실시예들에 따른 나노-FET들(예를 들어, 나노와이어 FET들, 나노시트 FET(NSFET)들 등)의 예를 3차원 뷰로 예시한다. 나노-FET들은 기판(50)(예를 들어, 반도체 기판) 상의 핀들(66) 위에 나노구조물들(55)(예를 들어, 나노시트들, 나노와이어 등)을 포함하며, 나노구조물들(55)은 나노-FET들을 위한 채널 영역들로서 작용한다. 나노구조물(55)은 p 타입 나노구조물들, n 타입 나노구조물들, 또는 이들의 조합을 포함할 수 있다. 격리 영역들(68)은 인접한 핀들(66) 사이에 배치되고, 핀들은 이웃하는 격리 영역들(68) 사이에서 위로 돌출될 수 있다. 격리 영역들(68)이 기판(50)과 분리된 것으로 설명/예시되었지만, 본 명세서에서 사용되는 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 격리 영역들의 조합을 지칭할 수 있다. 추가적으로, 핀들(66)의 하단 부분이 기판(50)과 함께 단일의 연속 재료들인 것으로 예시되었지만, 핀들(66)의 하단 부분들 및/또는 기판(50)은 단일 재료 또는 복수의 재료들을 포함할 수 있다. 이러한 맥락에서, 핀들(66)은 이웃하는 격리 영역들(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층들(100)은 핀들(66)의 상부면들 위에, 그리고 나노구조물들(55)의 상부면들, 측벽들 및 하부면들을 따라 있다. 게이트 전극들(102)은 게이트 유전체 층들(100) 위에 있다. 에피택셜 소스/드레인 영역들(92)은 게이트 유전체 층들(100) 및 게이트 전극들(102)의 양측 상의 핀들(66) 상에 배치된다.
도 1은 추후 도면들에서 사용되는 참조 단면도들을 추가로 예시한다. 단면 A-A'는 게이트 전극(98)의 종축을 따라, 예를 들어 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름 방향에 직각인 방향으로 있다. 단면 B-B'는 단면 A-A'에 직각이고, 나노-FET의 핀(66)의 종축에 평행하며, 예를 들어 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향으로 있다. 단면 C-C'는 단면 A-A'와 평행하고, 나노-FET들의 에피택셜 소스/드레인 영역들을 관통해 연장된다. 후속 도면들은 명확성을 위해 이들 기준 단면들을 참조한다.
본 명세서에서 논의되는 몇몇 실시예들은 게이트-라스트(gate-last) 프로세스를 사용하여 형성된 나노-FET들의 맥락에서 논의된다. 다른 실시예들에서, 게이트-퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 몇몇 실시예들은 평면 FET들과 같은 평면 디바이스들에서 또는 핀 전계 효과 트랜지스터(FinFET)들에서 사용되는 양상들을 고려한다.
도 2 내지 도 26c는 몇몇 실시예들에 따른 나노-FET들의 제조에 있어서의 중간 단계들의 단면도들이다. 도 2 내지 도 5, 도 6a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a 및 도 27a는 도 1에 예시된 기준 단면 A-A'를 예시한다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 10c, 도 11b, 도 11c, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 13d, 도 14a, 도 14b, 도 15, 도 16, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 및 도 27b는 도 1에 예시된 기준 단면 B-B'을 예시한다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 17a, 도 18a, 도 18c, 도 19c, 도 24c, 도 25c, 도 26c 및 도 27c는 도 1에 예시된 기준 단면 C-C'를 예시한다. 도 27a, 도 27b 및 도 27c는 몇몇 실시예들에 따른 나노-FET들의 단면도들이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체 온 절연체(SOI, semiconductor-on-insulator) 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어, 매립 산화물(BOX, buried oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다. 몇몇 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 갖는다. n 타입 영역(50N)은 NMOS 트랜지스터들, 예를 들어, n 타입 나노-FET들과 같은 n 타입 디바이스들을 형성하기 위한 것일 수 있고, p 타입 영역(50P)은 PMOS 트랜지스터들, 예를 들어, p 타입 나노-FET들과 같은 p 타입 디바이스들을 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 (디바이더(20)에 의해 예시된 바와 같이) p 타입 영역(50P)으로부터 물리적으로 분리될 수 있고, n 타입 영역(50N)과 p 타입 영역(50P) 사이에 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 소자들, 도핑된 영역들, 격리 구조물들 등)이 배치될 수 있다. 하나의 n 타입 영역(50N) 및 하나의 p 타입 영역(50P)이 예시되나, 임의의 개수의 n 타입 영역들(50N) 및 p 타입 영역들(50P)이 제공될 수 있다.
추가로 도 2에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체 층들(51A-C)(제1 반도체 층들(51)로 총칭됨) 및 제2 반도체 층들(53A-C)(제2 반도체 층들(53)로 총칭됨)의 교번 층들을 포함한다. 예시를 위해 그리고 아래에서 더 상세히 논의되는 바와 같이, 제2 반도체 층들(53)이 제거될 것이고, 제1 반도체 층들(51)은 p 타입 영역(50P)에서 나노-FET들의 채널 영역들을 형성하도록 패터닝될 것이다. 또한, 제1 반도체 층들(51)이 제거되고 제2 반도체 층들(53)이 패터닝되어 n 타입 영역(50N)에서 나노-FET들의 채널 영역들을 형성할 것이다. 그럼에도 불구하고, 몇몇 실시예들에서, 제1 반도체 층들(51)은 제거될 수 있고, 제2 반도체 층들(53)은 n 타입 영역(50N)에서 나노-FET들의 채널 영역들을 형성하도록 패터닝될 수 있으며, 제2 반도체 층들(53)은 제거될 수 있고 제1 반도체 층들(51)은 p 타입 영역(50P)에서 나노-FET들의 채널 영역들을 형성하도록 패터닝될 수 있다.
또 다른 실시예들에서, 제1 반도체 층들(51)은 제거될 수 있고, 제2 반도체 층들(53)은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에서 나노-FET들의 채널 영역들을 형성하도록 패터닝될 수 있다. 다른 실시예들에서, 제2 반도체 층들(53)은 제거될 수 있고, 제1 반도체 층들(51)은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에서 비-FET들의 채널 영역들을 형성하도록 패터닝될 수 있다. 그러한 실시예들에서, n 타입 영역(50N)과 p 타입 영역(50P) 모두의 채널 영역들은 동일한 재료 조성(예를 들어, 실리콘 또는 다른 반도체 재료)을 가질 수 있고 동시에 형성될 수 있다. 도 27a, 도 27b 및 도 27c는 예를 들어 p 타입 영역(50P) 및 n 타입 영역(50N) 모두의 채널 영역들이 실리콘을 포함하는 이러한 실시예들로부터 초래된 구조물을 예시한다.
다층 스택(64)은 예시를 위해 제1 반도체 층들(51) 및 제2 반도체 층들(53) 각각의 3 개의 층들을 포함하는 것으로 예시된다. 몇몇 실시예들에서, 다층 스택(64)은 임의의 수의 제1 반도체 층들(51) 및 제2 반도체 층들(53)을 포함할 수 있다. 다층 스택(64)의 층들 각각은 화학 기상 증착(CVD), 원자 층 증착(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE) 등을 사용하여 에피택셜 성장될 수 있다. 다양한 실시예들에서, 제1 반도체 층들(51)은 실리콘 게르마늄 등과 같은 p 타입 나노-FET들에 적합한 제1 반도체 재료로 형성될 수 있고, 제2 반도체 층들(53)은 실리콘, 실리콘 탄소 등과 같은 n 타입 나노-FET들에 적합한 제2 반도체 재료로 형성될 수 있다. 다층 스택(64)은 예시적인 목적을 위해 p 타입 나노-FET들에 적합한 최하부 반도체 층을 갖는 것으로 예시된다. 몇몇 실시예들에서, 다층 스택(64)은 최하부 층이 n 타입 나노-FET들에 적합한 반도체 층이 되도록 형성될 수 있다.
제1 반도체 재료들 및 제2 반도체 재료들은 서로에 대해 높은 에칭 선택도를 갖는 재료들일 수 있다. 이와 같이, n 타입 영역(50N)에서 제2 반도체 재료의 제2 반도체 층들(53)을 크게 제거하지 않고 제1 반도체 재료의 제1 반도체 층들(51)이 제거될 수 있어, 제2 반도체 층(53)이 패터닝되어 n 타입 나노-FET들의 채널 영역들을 형성하게 할 수 있다. 유사하게, p 타입 영역(50P)에서 제1 반도체 재료의 제1 반도체 층들(51)을 크게 제거하지 않고 제2 반도체 재료의 제2 반도체 층들(53)이 제거될 수 있어, 제1 반도체 층(51)이 패터닝되어 p 타입 나노-FET들의 채널 영역들을 형성하게 할 수 있다.
이제 도 3을 참조하면, 몇몇 실시예들에 따라, 핀들(66)이 기판(50)에 형성되고 나노구조물들(55)이 다층 스택(64)에 형성된다. 몇몇 실시예들에서, 나노구조물들(55) 및 핀들(66)은 각각 다층 스택(64) 및 기판(50)에 트렌치들을 에칭함으로써, 다층 스택(64) 및 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE, reactive ion etch), 중성 빔 에칭(NBE, neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 다층 스택(64)을 에칭함으로써 나노구조물들(55)을 형성하는 것은 추가로 제1 반도체 층들(51)으로부터 제1 나노구조물들(52A-C)(제1 나노구조물들(52)로 총칭됨)을 규정하고, 제2 반도체 층들(53)로부터 제2 나노구조물들(54A-C)(제2 나노구조물들(54)로 총칭됨)을 규정할 수 있다. 제1 나노구조물들(52) 및 제2 나노구조물들(54)은 추가로 나노구조물들(55)로 지칭될 수 있다.
핀들(66) 및 나노구조물들(55)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(66) 및 나노구조물들(55)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서들은 그 후 핀들(66)을 패터닝하는데 사용될 수 있다.
도 3은 예시를 위해 실질적으로 동일한 폭들을 갖는 것으로 n 타입 영역(50N) 및 p 타입 영역(50P)의 핀들(66)을 예시한다. 몇몇 실시예들에서, n 타입 영역(50N)의 핀들(66)의 폭들은 p 타입 영역(50P)의 핀들(66)보다 크거나 도는 더 얇을 수 있다. 또한, 핀들(66) 및 나노구조물들(55) 각각이 전체적으로 일정한 폭을 갖는 것으로 예시되어 있지만, 다른 실시예들에서, 핀들(66) 및/또는 나노구조물들(55)은 핀들(66) 및/또는 나노구조물들(55) 각각의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록 테이퍼진(tapered) 측벽들을 가질 수 있다. 이러한 실시예들에서, 나노구조물들(55) 각각은 상이한 폭을 가질 수 있고 사다리꼴 형상일 수 있다.
도 4에서, 쉘로우 트렌치 격리(STI, shallow trench isolation) 영역들(68)이 핀들(66)에 인접하게 형성된다. STI 영역들(68)은 기판(50), 핀들(66) 및 나노구조물들(55) 위에 그리고 인접한 핀들(66) 사이에 절연 재료를 성막함으로써 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 CVD(HDP-CVD), 유동성 CVD(FCVD) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 몇몇 실시예들에서, 절연 재료는 초과 절연 재료가 나노구조물들(55)을 커버하도록 형성된다. 절연 재료는 단일 층으로서 예시되나, 몇몇 실시예들은 다중 층들을 이용할 수 있다. 예를 들어, 몇몇 실시예들에서 라이너(별도로 예시되지 않음)가 먼저 기판(50), 핀들(66), 및 나노구조물들(55)의 표면을 따라 형성될 수 있다. 그 후, 위에서 논의된 것들과 같은 충전 재료가 라이너 위에 형성될 수 있다.
그 후, 나노구조물들(55) 위의 초과 절연 재료를 제거하기 위해 제거 프로세스가 절연 재료에 적용된다. 몇몇 실시예들에서, 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후, 나노구조물들(55)의 상부면들과 절연 재료가 수평이 되도록 나노구조물들(55)을 노출시킨다.
절연 재료는 그 후 STI 영역들(68)을 형성하기 위해 리세싱된다. 절연 재료는 n 타입 영역(50N) 및 p 타입 영역(50P)의 핀들(66)의 상부 부분들이 이웃한 STI 영역들(68) 사이로부터 돌출되도록 리세싱된다. 또한, STI 영역들(68)의 상단면들은 예씨된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(디싱(dishing)과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역들(68)의 상단면들은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역들(68)은 절연 재료의 재료에 대해 선택적인 것과 같은 허용가능한 에칭 프로세스(예를 들어, 핀들(66) 및 나노구조물들(55)의 재료보다 빠른 속도로 절연 재료의 재료를 에칭함)를 사용하여 리세스될 수 있다. 예를 들어, 희석된 불화수소(dHF, dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 4와 관련하여 상기 설명된 프로세스는 단지 핀들(66) 및 나노구조물들(55)이 형성될 수 있는 방법의 일례일 뿐이다. 몇몇 실시예들에서, 핀들(66) 및/또는 나노구조물들(55)은 마스크 및 에피택셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상부면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭되어 아래 놓인 기판(50)을 노출시킬 수 있다. 에피택셜 구조물들은 트렌치들에서 에피택셜하게 성장될 수 있고, 유전체 층은 에피택셜 구조물들이 핀들(66) 및/또는 나노구조물들(55)을 형성하기 위해 유전체 층으로부터 돌출되도록 리세스될 수 있다. 에피택셜 구조물들은 제1 반도체 재료들 및 제2 반도체 재료들과 같은, 상기 논의된 교번하는 반도체 재료들을 포함할 수 있다. 에피택셜 구조물들이 에피택셜하게 성장되는 몇몇 실시예들에서, 에피택셜하게 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 이전의 주입 및/또는 후속 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다.
추가로, 제1 반도체 층들(51)(및 결과적인 제1 나노구조물들(52)) 및 제2 반도체 층들(53)(및 결과적인 제2 나노구조물들(54))은 단지 예시를 목적으로 p 타입 영역(50P) 및 n 타입 영역(50N)에 동일한 재료를 포함하는 것으로 본 명세서에서 예시되고 논의된다. 이와 같이, 몇몇 실시예들에서, 제1 반도체 층들(51) 및 제2 반도체 층들(53) 중 하나 또는 둘 모두는 상이한 재료일 수 있거나 p 타입 영역(50P) 및 n 타입 영역(50N)에서 상이한 순서로 형성될 수 있다.
추가로 도 4에서, 적절한 웰들(별도로 예시되지 않음)이 핀들(66), 나노구조물들(55) 및/또는 STI 영역들(68)에 형성될 수 있다. 상이한 웰 타입들을 갖는 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크들(별도로 예시되지 않음)을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n 타입 영역(50N) 및 p 타입 영역(50P)에서 핀들(66) 및 STI 영역들(68) 위에 형성될 수 있다. 포토레지스트는 p 타입 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면 p 타입 영역(50P)에 n 타입 불순물 주입이 수행되고, 포토레지스트는 n 타입 영역(50N)에 n 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n-타입 불순물들은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후 포토레지스트는 예컨대 허용가능한 애싱 프로세스에 의해 제거된다.
p 타입 영역(50P)의 주입 이후 또는 이전에, 포토레지스트 또는 다른 마스크들(별도로 예시되지 않음)이 p 타입 영역(50P) 및 n 타입 영역(50N)의 핀들(66), 나노구조물들(55) 및 STI 영역들(68) 위에 형성된다. 포토레지스트는 n 타입 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있으며, 허용가능한 포토리소그래피 기법들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면 n 타입 영역(50N)에 p 타입 불순물 주입이 수행될 수 있고, 포토레지스트는 p 타입 영역(50P)에 p 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 타입 불순물들은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위의 농도로 영역에 주입된 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후, 포토레지스트는 예컨대 허용가능한 애싱 프로세스에 의해 제거될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 후, 주입 손상을 복구하기 위해 그리고 주입된 p 타입 및/또는 n 타입 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 몇몇 실시예들에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인 시츄 도핑될 수 있으며, 이는 주입을 배제시킬 수 있지만, 인 시튜 및 주입 도핑이 함께 사용될 수 있다.
도 5에서, 더미 유전체 층(70)은 핀들(66) 및/또는 나노구조물들(55) 상에 형성된다. 더미 유전체 층(70)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있으며, 허용가능한 기법들에 따라 성막되거나 열적으로 성장될 수 있다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 형성되며, 마스크 층(74)은 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 성막되고, 그 후 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 성막될 수 있다. 더미 게이트 층(72)은 도전성 또는 비 도전성 재료일 수 있으며, 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속성 질화물들, 금속성 실리사이드들, 금속성 산화물들, 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(72)은 물리 기상 증착(PVD), CVD, 스퍼터 성막, 또는 선택된 재료를 성막하기 다른 기법들에 의해 성막될 수 있다. 더미 게이트 층(72)은 격리 영역들의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료들로 제조될 수 있다. 마스크 층(74)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)은 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(70)은 단지 예시를 목적으로 핀들(66) 및 나노구조물들(55)만을 커버하는 것으로 도시되어 있음을 주목한다. 몇몇 실시예들에서, 더미 유전체 층(70)은 더미 유전체 층(70)이 더미 게이트 층(72)과 STI 영역들(68) 사이에서 연장하도록 더미 유전체 층(70)이 STI 영역들(68)을 커버하게끔 성막될 수 있다.
도 6a 내지 도 18c는 실시예 디바이스들의 제조에서 다양한 추가 단계들을 예시한다. 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 12c, 도 13a, 도 13c, 도 14a, 도 15a, 및 도 18c는 n 타입 영역들(50N) 또는 p 타입 영역들(50P)의 피처들을 예시한다. 도 6a 및 도 6b에서, 마스크 층(74)(도 5 참조)은 마스크들(78)을 형성하기 위해 허용가능한 포토리소그래피 및 에칭 기법들을 사용하여 패터닝될 수 있다. 마스크들(78)의 패턴은 그 후 더미 게이트 층(72)으로 그리고 더미 유전체 층(70)으로 전사되어 각각 더미 게이트들(76) 및 더미 게이트 유전체들(71)을 형성할 수 있다. 더미 게이트들(76)은 핀들(66)의 각각의 채널 영역들을 커버한다. 마스크들(78)의 패턴은 인접한 더미 게이트들(76)로부터 더미 게이트들(76) 각각을 물리적으로 분리하기 위해 사용될 수 있다. 더미 게이트들(76)은 또한 각각의 핀들(66)의 길이 방향에 실질적으로 직각인 길이 방향을 가질 수 있다.
도 7a 및 도 7b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 각각 도 6a 및 도 6b에 예시된 구조물들 위에 형성된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 후속하여 자가 정렬된 소스/드레인 영역들을 형성하기 위한 스페이서들로서 작용하도록 패터닝될 것이다. 도 7a 및 도 7b에서, 제1 스페이서 층(80)은 STI 영역들(68)의 상부면들; 핀들(66), 나노구조물들(55) 및 마스크들(78)의 상부면들 및 측벽들; 및 더미 게이트들(76) 및 더미 게이트 유전체(71)의 측벽들 상에 형성된다. 제2 스페이서 층(82)은 제1 스페이서 층(80) 위에 성막된다. 제1 스페이서 층(80)은 열 산화와 같은 기법들을 사용하여 CVD, ALD 등에 의해 성막된 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 제2 스페이서 층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 제1 스페이서 층(80)의 재료와는 상이한 에칭 레이트를 갖는 재료로 형성될 수 있고, CVD, ALD 등에 의해 성막될 수 있다.
제1 스페이서들(80)이 형성된 후, 그리고 제2 스페이서 층(82)의 형성 이전에, 저농도 도핑된 소스/드레인(LDD, lightly doped source/drain) 영역들(별도로 예시되지 않음)에 대한 주입들이 수행될 수 있다. 도 4에서 위에서 논의된 주입들과 유사한 상이한 디바이스 타입들을 갖는 실시예들에서, p 타입 영역(50P)을 노출시키면서, n 타입 영역(50N) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, p 타입 영역(50P)의 노출된 핀들(66) 및 나노구조물들(55)에 적절한 타입(예를 들어, p 타입) 불순물들이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. 후속하여, n 타입 영역(50N)을 노출시키면서, p 타입 영역(50P) 위에 포토레지스트와 같은 마스크가 형성될 수 있고, n 타입 영역(50N)의 노출된 핀들(66) 및 나노구조물들(55)에 적절한 타입의 불순물들(예를 들어, n 타입)이 주입될 수 있다. 그 후 마스크는 제거될 수 있다. n-타입 불순물들은 이전에 논의된 n-타입 불순물들 중 임의의 것일 수 있고, p-타입 불순물들은 이전에 논의된 p-타입 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3 범위의 불순물들의 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물들을 활성화시키는데 사용될 수 있다.
도 8a 및 도 8b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 제1 스페이서들(81) 및 제2 스페이서들(83)을 형성하기 위해 에칭된다. 아래에서 더 상세히 논의되는 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 후속 프로세싱 동안 핀들(66) 및/또는 나노구조물(55)의 측벽들을 보호할 뿐만 아니라, 후속하여 형성된 소스 드레인 영역들을 자체 정렬하도록 작용한다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 등방성 에칭 프로세스(예를 들어, 습식 에칭 프로세스), 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 몇몇 실시예들에서, 제2 스페이서 층(82)의 재료는, 제2 스페이서 층(82)을 패터닝할 때 제1 스페이서 층(80)이 에칭 스탑 층 역할을 할 수 있도록 그리고 제1 스페이서 층(80)을 패터닝할 때 제2 스페이서 층(82)이 마스크 역할을 할 수 있도록, 제1 스페이서 층(80)의 재료와 상이한 에칭 레이트를 갖는다. 예를 들어, 제2 스페이서 층(82)은 제1 스페이서 층(80)이 에칭 스탑 층의 역할을 하는 이방성 에칭 프로세스를 사용하여 에칭될 수 있으며, 여기서 제2 스페이서 층(82)의 나머지 부분들은 도 8a에 예시된 바와 같이 제2 스페이서들(83)을 형성한다. 그 후, 제2 스페이서들(83)은 제1 스페이서 층(80)의 노출된 부분들을 에칭하면서 마스크 역할을 하여, 도 8a에 예시된 바와 같이 제1 스페이서들(81)을 형성한다.
도 8a에 예시된 바와 같이, 제1 스페이서들(81) 및 제2 스페이서들(83)은 핀들(66) 및/또는 나노구조물들(55)의 측벽들 상에 배치된다. 도 8b에 예시된 바와 같이, 몇몇 실시예들에서, 제2 스페이서 층(83)은 마스크들(78), 더미 게이트들(76) 및 더미 게이트 유전체들(71)에 인접한 제1 스페이서 층(80) 위로부터 제거될 수 있고, 제1 스페이서들(81)은 마스크들(78), 더미 게이트들(76) 및 더미 유전체 층들(60)의 측벽들 상에 배치된다. 다른 실시예들에서, 제2 스페이서 층(82)의 일부는 마스크들(78), 더미 게이트들(76) 및 더미 게이트 유전체들(71)에 인접한 제1 스페이서 층(80) 위에 남아있을 수 있다.
상기 개시내용은 일반적으로 스페이서들 및 LDD 영역들을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서들이 이용될 수 있고, 상이한 순서의 단계들이 이용될 수 있다(예를 들어, 제1 스페이서들(81)이 제2 스페이서 층(82)을 성막하기 전에 패터닝될 수 있는 것, 추가 스페이서들이 형성 및 제거될 수 있는 것 등). 더욱이, n 타입 및 p 타입 디바이스들은 상이한 구조물들 및 단계들을 사용하여 형성될 수 있다.
도 9a 및 도 9b에서, 몇몇 실시예들에 따라 제1 리세스들(86)이 핀들(66), 나노구조물들(55) 및 기판(50)에 형성된다. 에피택셜 소스/드레인 영역들이 후속하여 제1 리세스들(86)에 형성될 것이다. 제1 리세스들(86)은 제1 나노구조물들(52) 및 제2 나노구조물들(54)을 관통해 기판(50) 내로 연장될 수 있다. 도 9a에 예시된 바와 같이, STI 영역들(58)의 상부면들은 제1 리세스들(86)의 하부면들과 수평일 수 있다. 다양한 실시예들에서, 핀들(66)은 제1 리세스들(86)의 하부면들이 STI 영역들(68)의 상부면들 아래에 배치되도록 에칭될 수 있다. 제1 리세스들(86)은 RIE, NBE 등과 같은 이방성 에칭 프로세스들을 사용하여 핀들(66), 나노구조물들(55) 및 기판(50)을 에칭함으로써 형성될 수 있다. 제1 스페이서들(81), 제2 스페이서들(83) 및 마스크들(78)은 제1 리세스들(86)을 형성하는 데 사용되는 에칭 프로세스들 동안 핀들(66), 나노구조물들(55) 및 기판(50)의 부분들을 마스킹한다. 단일 에칭 프로세스 또는 다중 에칭 프로세스들이 나노구조물들(55) 및/또는 핀들(66)의 각각의 층을 에칭하는 데 사용될 수 있다. 제1 리세스들(86)이 원하는 깊이에 도달한 후에 제1 리세스들(86)의 에칭을 중단시키기 위해 시간 설정된(timed) 에칭 프로세스들이 사용될 수 있다.
도 10a, 도 10b 및 도 10c에서, 제1 리세스들(86)에 의해 노출된 제1 반도체 재료들(예를 들어, 제1 나노구조물(52))로 형성된 다층 스택(64)의 층들의 측벽들의 부분들이 에칭되어 n 타입 영역(50N)에 측벽 리세스들(88)을 형성하고, 제1 리세스들(86)에 의해 노출된 제2 반도체 재료들(예를 들어, 제2 나노구조물들(54))로 형성된 다층 스택(56)의 층들의 측벽들의 부분들이 에칭되어 p 타입 영역(50N)에 측벽 리세스들(88)을 형성한다. 측벽 리세스들(88) 내의 제1 나노구조물들(52) 및 제2 나노구조물들(54)의 측벽들은 도 10b에서 직선인 것으로 예시되어 있지만, 측벽들은 도 10c에 예시된 바와 같이 오목하거나 볼록할 수 있다. 측벽들은 습식 에칭 등과 같은 등방성 에칭 프로세스들을 사용하여 에칭될 수 있다. p 타입 영역(50P)은 마스크(미도시)를 사용하여 보호될 수 있는 반면, 제1 반도체 재료들에 선택적인 에천트들은 제1 나노구조물들(52)을 에칭하는 데 사용되어 제2 나노구조물들(54) 및 기판(50)이 n 타입 영역(50N)의 제1 나노구조물들(52)에 비해 상대적으로 에칭되지 않은 상태로 유지된다. 유사하게, n 타입 영역(50NP)은 마스크(미도시)를 사용하여 보호될 수 있는 반면, 제2 반도체 재료들에 선택적인 에천트들은 제2 나노구조물들(54)을 에칭하는 데 사용되어 제1 나노구조물들(52) 및 기판(50)이 p 타입 영역(50P)의 제2 나노구조물들(54)에 비해 상대적으로 에칭되지 않은 상태로 유지된다. 제1 나노구조물들(52)이 예를 들어 SiGe를 포함하고 제2 나노구조물들(54)이 예를 들어 Si 또는 SiC를 포함하는 실시예에서, 테트라메틸암모늄하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 이용한 건식 에칭 프로세스는 n 타입 영역(50N)에서 제1 나노구조물들(52)의 측벽들을 에칭하는 데 사용될 수 있으며, 수소 불화물, 다른 불소계 에천트 등을 이용한 습식 또는 건식 식각 프로세스는 p 타입 영역(50P)에서 제2 나노구조물들(54)의 측벽들을 에칭하는 데 사용될 수 있다.
도 10c는 몇몇 실시예들에 따른 도 10b의 F10CN 및 F10CP로 마크된 영역의 확대도를 예시한다. 제1 나노구조물들(52) 및 제2 나노구조물들(54) 모두는 측벽 리세스들(88)을 형성하는 프로세스에서 에칭되지만, n 타입 영역(50N)에서 제1 나노구조물들(52)은 측벽 리세스들(88)을 형성하기 위하여 제2 나노구조물(54)보다 더 적극적으로 에칭된다. p 타입 영역(50P)은 제2 나노구조물들(54)이 제1 나노구조물들(52)보다 더 적극적으로 에칭되어 p 타입 영역(50P)에 측벽 리세스들(88)을 형성한다는 점을 제외하고 유사한 결과를 갖는다. 제2 나노구조물들(54)의 폭(54w) 및 제1 나노구조물들의 폭(52w)은 약 5 nm 내지 30 nm일 수 있다. n 타입 영역(50N)에서, 측방향 리세스(88r)는 제2 나노구조물들(54)의 폭(54w)의 측방향 범위로부터 측정된다. p 타입 영역(50P)에서, 측방향 리세스(88r)는 제1 나노구조물들(52)의 폭(52w)의 측방향 범위로부터 측정된다. 몇몇 실시예들에서, 측방향 리세스(88r)는 폭(54w)의 1 nm 내지 약 15 nm 또는 5 % 내지 35 %일 수 있다. 에칭은 또한 측벽 리세스들(88)의 오목함 또는 디싱을 야기할 수 있다. 디싱의 정도는 디싱 값(88d)에 의해 특징지어질 수 있으며, 디싱 값은 n 타입 영역(50N)의 제1 나노구조물들(52)(또는 p 타입 영역(50P)의 제2 나노구조물들(54))의 측방향 범위와 측벽 리세스들(88)의 가장 깊은 지점 사이의 거리이다. 몇몇 실시예들에서, 측벽 리세스들(88)의 디싱 값(88d)은 측방향 리세스(88r)의 0.5 nm 내지 약 15 nm, 또는 약 10 % 내지 50 %일 수 있다. 디싱 값(88d)은 동일한 인터페이스를 공유하는 후속적으로 형성된 스페이서들의 역 디싱 값에 대응한다는 점에 유의한다. 측벽 리세스들(88)의 최대 높이(88h)는 1 nm 내지 10 nm, 예를 들어 2 nm 내지 8 nm이거나, 또는 n 타입 영역(50N)의 제1 나노구조물들(52)(또는 p 타입 영역(50P)의 제2 나노구조물들(54)) 중 하나의 두께보다 0 % 내지 20 % 더 클 수 있다. 제1 리세스들(86) 및 측벽 리세스들(88)의 형성에 이어, 제1 리세스들(86)의 종횡비는 최대 약 30:1일 수 있는데, 즉 더 큰 종횡비가 가능하거나 또한 고려될 수 있음에도 불구하고, 그 폭보다 최대 약 30배 더 큰 깊이를 가질 수 있다.
도 11a, 도 11b 및 도 11c에서, 내부 스페이서 층들(90s)이 측벽 리세스(88)에 형성된다. 내부 스페이서 층(90s)은 도 10a, 도 10b 및 도 10b에 예시된 구조물들 위에 내부 스페이서 층(90s)을 성막함으로써 형성될 수 있다. 후속 단계에서, 내부 스페이서 층(90s)은 제1 내부 스페이서들(90)을 형성하기 위하여 에칭될 것이다. 결과적인 제1 내부 스페이서들(90)은 후속하여 형성되는 소스/드레인 영역들과 게이트 구조물 사이의 격리 피처들로 작용할 것이다. 아래에서 더 자세히 논의되는 바와 같이, 소스/드레인 영역들은 제1 리세스들(86)에 형성될 것인 반면, n 타입 영역(50N)의 제1 나노구조물들(52) 및 p 타입 영역(50P)의 제2 나노구조물들(54)은 대응 게이트 구조물들로 대체될 것이다.
내부 스페이서 층(90s)은 CVD, ALD 등과 같은 컨포멀 성막 프로세스에 의해 성막될 수 있다. 성막의 적합성은 약 50 % 내지 99 %일 수 있다. 내부 스페이서 층(90s)은 실리콘 질화물, 실리콘 옥시탄질화물, 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, 임의의 적절한 재료가 이용될 수 있다. 몇몇 실시예들에서, 내부 스페이서 층(90s)은 SiHxClyRz (R= CH3, NCH3), SiHxCly, SiHx(R1)yClx(R2)z (R1=CH, R2=NCH3), CxHy, Nx/Oy/Hz와 같은 프리커서들을 사용하여 성막되고, 약 200 ℃ 내지 약 600 ℃의 온도에서 성막될 수 있는 로우-k 스페이서 층이다.
성막될 때, 내부 스페이서 층(90s)은 분자량 기준으로 C가 5-15 %이고, N이 10-30 %이고, O가 10-55 %이고, Si가 30-45 %인 원소 조성을 포함할 수 있다. 내부 스페이서 층(90s)은 약 3.0 내지 6.0의 k-값을 갖는 로우-k 필름일 수 있다. 밀도는 조성에 따라 약 1 내지 3 g/cm3까지 다양할 수 있다. 예를 들어, 재료가 실리콘 옥시탄질화물인 경우와 같은 몇몇 실시예들에서, 내부 스페이서 층(90s)은 성막될 때 약 4.9 내지 5.4의 k-값을 가질 수 있고 2.5 내지 2.7 g/cm3의 밀도를 가질 수 있다.
도 11c에서, 몇몇 실시예들에 따라, 도 11b의 F11CN으로 표시된 영역의 확대도가 예시되고 도 11b의 F11CP로 표시된 영역의 확대도가 예시된다. 도 11c는 성막 프로세스 이후의 내부 스페이서 층(90s)의 상세도를 예시한다.
도 11c에 도시된 바와 같이, 몇몇 실시예들에서, 제1 내부 스페이서들(90)의 성막 프로세스는 내부 스페이서 층(90s)의 상부 부분(90u)과 내부 스페이서 층(90s)의 하부 스페이서 층(90s)의 하부 부분(90l) 사이에 형성되고 내부 스페이서 층(90s)의 측면 부분(90i)에 대응하는 시임 종단을 갖는 측방향 또는 수평 시임(89) 또는 새 부리(bird’s beak) 개구를 초래한다. 내부 스페이서 층(90s)의 상부 부분(90u)은 노출된 제2 나노구조물들(54)의 하단들 상에 내부 스페이서 층(90s)의 재료의 컨포멀 성막으로부터 초래된다. 내부 스페이서 층(90s)의 하부 부분(90u)은 노출된 제2 나노구조물들(54)의 상단들 상에 내부 스페이서 층(90s)의 재료의 컨포멀 성막으로부터 초래된다. 그리고 내부 스페이서 층(90s)의 측면 부분(90I)은 측벽 리세스들(88)의 제1 나노구조물들(52) 상에 내부 스페이서 층(90s)의 재료의 컨포멀 성막으로부터 초래된다. n 타입 영역(50N)의 제2 나노구조물들(54) 사이에 그리고 p 타입 영역(50P)의 제1 나노구조물들 사이에 내부 스페이서 층(90s)의 높이(90h)는 도 10c의 높이(88h)에 대응한다. 도 11c에 예시된 바와 같이, 수평 시임(89)은 부리형(beaked) 개구를 갖는다. 내부 스페이서 층(90s)의 측방향 두께(90lt1)는 2 nm 내지 30 nm일 수 있고 프로세싱 이전의 디싱(90d1)은 약 1 nm 내지 23 nm와 같은, 측방향 두께(90lt1)의 25 % 내지 75 %일 수 있다. 극단적 디싱 및 측방향 시임들(89)은 제1 내부 스페이서들(90)의 효율성을 감소시켜, 형성될 때 트랜지스터의 Ceff 성능을 악화시킬 것이다. 이러한 성능 감소는 소스/드레인 영역들이 형성될 때 소스/드레인 영역들이 측방향 시임들(89)로 침투하여 제1 내부 스페이서들(90)의 효율성을 감소시킬 수 있기 때문에 발생할 것이다. 몇몇 경우에, 측방향 시임들(89)로 인해 후속하여 형성된 소스/드레인 영역들과 후속적으로 형성된 금속 게이트 사이에 단락이 발생할 수도 있다.
몇몇 실시예들에서, 디싱을 감소시키고 측방향 시임들(89)을 감소시키기 위해 도 11a, 도 11b 및 도 11c에 예시된 구조물들에 대해 처리 프로세스가 수행될 수 있다. 다른 실시예들에서, 내부 스페이서 층(90s)은 먼저 에칭되어 제1 내부 스페이서(90)를 형성할 수 있고, 이어서 디싱을 감소시키고 측방향 시임들(89)을 감소시키기 위한 처리 프로세스가 뒤따를 수 있다. 내부 스페이서 층(90s)이 처리 프로세스를 수행하기 전에 에칭되지 않는 실시예들에서, 도 12a, 도 12b 및 도 12c에 예시된 에칭 프로세스는 처리 프로세스 후에 수행될 수 있다.
도 12a, 도 12b 및 도 12c는 제1 내부 스페이서들(90)을 형성하기 위해 내부 스페이서 층(90s)의 부분들을 제거하기 위한 이방성 에칭 프로세스를 예시한다. 몇몇 실시예들에서, 도 12b에 예시된 바와 같이, 제1 내부 스페이서들(90)의 외부 측벽들은 제2 나노구조물들(54) 및/또는 제1 나노구조들(52)의 측벽들로부터 각각 리세싱될 수 있다(p 타입 영역(50P)에 또는 n 타입 영역(50N)에 있는지에 따라). 결과적인 제1 내부 스페이서들(90)은 성막이 측벽 리세스들(88)의 윤곽을 컨포멀하게 따르는 부리 입형 개구를 형성할 수 있다.
내부 스페이서 층(90s)은 RIE, NBE 등과 같은 이방성 에칭 프로세스에 의해 에칭될 수 있다. 제1 내부 스페이서들(90)는 게이트 구조물들을 형성하는 데 사용되는 에칭 프로세스들과 같은 후속 에칭 프로세스들에 의해 후속하여 형성된 소스/드레인 영역들(도 18a 내지 도 18c에 대하여 아래에서 논의되는 에피택셜 소스/드레인 영역들(92)과 같은)에 대한 손상을 방지하는 데 사용될 수 있다.
도 12c에서, 몇몇 실시예들에 따라, 도 12b의 F12CN으로 표시된 영역의 확대도가 예시되고 도 12b의 F12CP로 표시된 영역의 확대도가 예시된다. 도 12c는 에칭 프로세스 이후의 제1 내부 스페이서들(90s)의 상세도를 예시한다.
도 12c에 예시된 바와 같이, 몇몇 실시예들에서, 내부 스페이서 층(90s)을 에칭하여 제1 내부 스페이서들(90)을 형성한 후, 제1 내부 스페이서들(90)의 상부 부분(90u)과 하부 부분(90l) 사이에 형성된 수평 시임(89) 또는 새 부리 개구는 제1 내부 스페이서들(90) 각각에 남게 된다. 제1 내부 스페이서들(90)의 전체 측방향 두께(90lt2)는 1 nm 내지 15 nm일 수 있고, 프로세싱 이전의 디싱(90d2)은 약 1 nm 내지 12 nm와 같은, 측방향 두께(90lt2)의 25 % 내지 75 %일 수 있다. n 타입 영역(50N)의 제2 나노구조물들(54) 사이에 그리고 p 타입 영역(50P)의 제1 나노구조물들 사이에 제1 내부 스페이서들(90)의 높이(90h)는 도 10c의 높이(88h)에 대응한다.
도 13a 내지 도 13d는 측방향 시임들(89)을 폐쇄하고, 이에 의해 부리형 개구들을 폐쇄하고 (제1 내부 스페이서들(90)이 아직 내부 스페이서 층(90s)으로부터 형성되었는지 여부에 따라) 내부 스페이서 층(90s) 또는 제1 내부 스페이서들(90)과 연관된 디싱을 감소시키는 처리 프로세스를 예시한다. 도 13a 내지 도 13d에 예시된 프로세스는 도 11a, 도 11b 및 도 11c에 예시된 구조물에 대해 수행될 수 있거나(즉, 제1 내부 스페이서들(90)을 형성하기 이전에) 또는 도 12a, 도 12b 및 도 12b에 예시된 구조물에 대해 수행될 수 있다(즉, 제1 내부 스페이서들(90)을 형성하기 위한 에칭 후에). 단순화를 위해, 도 13a 내지 도 13d를 참조하면, 제1 내부 스페이서들(90)만이 참조될 것이지만, 도 13a 내지 도 13d에 설명된 프로세스는 내부 스페이서 층(90) 실시예들에도 마참가지로 적용된다는 것을 이해해야 한다. 도 13a는 도 12a, 도 12b, 및 도 12c와 관련하여 상기 설명된 에칭이 수행되는지 여부에 따라 도 11b의 F13A로 라벨붙여진 박스 또는 도 12b의 F13A로 라벨붙여진 박스의 클로즈업을 예시한다. 도 13a는 또한 도 13a 내지 도 13d에 사용되는 키를 포함한다. 도 13a에서, 시임 폐쇄 프로세스 이전에, 제1 내부 스페이서들(90)을 이방성 에칭한 후, 제1 내부 스페이서들(90)의 표면들에서 아민기, 히드록실기 및 메틸기를 포함하는 다양한 화합물들이 관찰될 수 있다. 이러한 화합물은 제1 내부 스페이서들(90)을 형성하기 위한 성막 프로세스의 또는 제1 리세스들(86)에서 제1 내부 스페이서들(90)을 형성하는 것으로부터 과잉 재료를 제거하기 위한 후속 에칭 프로세스의 아티팩트들일 수 있다. 이들 화합물들은 Si-OH, Si-CH3, 및 Si-NH2를 포함할 수 있다.
도 14a 및 도 14b를 간략하게 참조하면, 내부 스페이서 층(90s) 또는 제1 내부 스페이서들(90)이 예시된다. 도 14a에서 이들 화합물들에 대한 하나의 구성이 예시되고, 도 14b에서 이들 화합물들에 대한 또 다른 구성이 예시된다. 몇몇 실시예들은 도 14a의 형성만을 포함할 수 있고, 몇몇 실시예들은 도 14b의 형성만을 포함할 수 있고, 몇몇 실시예들은 두 화합물들 모두의 형성을 포함할 수 있다. 도 14a 및 도 14b에서 볼 수 있는 바와 같이, 내부 스페이서 층(90s) 또는 제1 내부 스페이서들(90)의 표면에 있는 실리콘은 산소 원자들을 통해 수소 결합에 의해 Si, C, O를 포함하는 복합 화합물들 및 CH3, NH2 또는 OH 작용기를 포함하는 작용기들에 결합될 수 있다.
도 13b로 돌아가서, 산화 어닐링이 수행된다. 산화 어닐링은 약 0.1시간 내지 12시간의 지속기간 동안 약 200 ℃ 내지 약 600 ℃의 온도에서 그리고 약 0.5 atm 내지 5 atm의 압력에서 제1 내부 스페이서들(90)의 헤비(heavy) 산화를 제공한다. 주변 환경은 증기 H2O(증기/습식 어닐링), CO2, O* 관련 산화제 종, 예컨대 O2 및 O3, 다른 산화제 또는 이들의 조합들을 사용할 수 있다. 산화 어닐링은 아민기들을 하이드록실기(Si-NH2 -> Si-OH)들로 전환하여 잔류 아민기들을 제거한다. 산화 어닐링은 또한 측방향 시임(89)에 산소를 제공하여 제1 내부 스페이서들(90)의 팽창 및 측방향 시임(89)의 환원을 야기한다.
도 13c에서, 산화 어닐링은 산소의 퍼센트가 증가하고 질소의 퍼센트가 감소함에 따라, 제1 내부 스페이서들(90)의 팽창 및 측방향 시임(89)의 감소를 계속 야기하여, 제1 내부 스페이서들(90)가 덜 조밀해지고 더 부피가 커지도록 한다. 측방향 시임(89)이 수축함에 따라, 제1 내부 스페이서들(90)의 상부 부분(90u) 상의 수산기와 제1 내부 스페이서들(90)의 하부 부분(90l) 상의 수산기가 결합하여 Si-O-Si 결합들(2Si-OH -> Si-O-Si + H2O)을 형성할 수 있다. 산화 어닐링 후에, 프로세싱 챔버의 가스가 제거된다.
도 13d에서, 건식 어닐링이 수행된다. 건식 어닐링은 약 500 ℃ 내지 약 800 ℃와 같은 산화 어닐링보다 더 높은 온도에서, 약 0.01 atm 내지 약 2 atm의 압력에서, 그리고 약 0.1시간 내지 약 6 시간의 체류 시간 동안 수행될 수 있다. 건식 어닐링은 H2, NH3, N2, Ar, 기타 불활성 가스(들) 등, 및 이들의 조합들의 분위기에서 수행될 수 있다. 건식 어닐링은 제1 내부 스페이서들(90)의 또 다른 팽창을 야기하여 폐쇄된 측방향 시임(89)을 끼울 것이다. 동시에, 측방향 시임(89)이 폐쇄됨에 따라, 건식 어닐링은 스페이서층(90s) 또는 제1 내부 스페이서들(90)의 상부 부분(90u)에 있는 수산기와 제1 내부 스페이서들(90)의 하부 부분(90l)에 있는 수산기를 가교시켜 Si-O-Si 결합들을 형성하고 분극을 감소시킨다(2Si-OH -> Si-O-Si + H2O). 건식 어닐링은 또한 가교로부터 수분 부산물(H2O)과 산화 어닐링에서 존재할 수 있는 수분 부산물(예를 들어, 산화 어닐링에 증기가 사용되는 경우)을 제거할 것이다.
도 13a 내지 도 13d의 프로세스들은 스페이서(90)의 상부 부분(90u) 및 스페이서(90)의 하부 부분(90l)의 시임 폐쇄 및 가교를 달성하기 위해 원하는 만큼 반복될 수 있다. 폐쇄된 시임(91)을 형성하기 위한 프로세스를 통해 시임이 폐쇄되더라도, 제1 내부 스페이서들(90)의 검사는 예컨대 폐쇄 시임(91)의 작은 갭들 또는 Si-CH3, Si-OH, Si-NH2 등의 잔류물들과 같은 시임 폐쇄 프로세스로부터의 아티팩트들을 관찰하는 것에 의해, 한때 시임이 있었다는 것을 밝힐 수 있다는 것에 유의해야 한다.
도 15에서, 도 13a 내지 도 13d의 디-시밍(de-seaming) 프로세스가 수행된 후, 몇몇 실시예들에 따라 도 11b의 F11CN 및 F11CP로 마크된 영역들의 확대도들이 예시된다. 도 13d는 도 15에서 F13D로 마크된 영역의 확대된 부분과 일치한다. 도 15는 디-시밍 프로세스 이후의 n 타입 영역(50N) 및 p 타입 영역(50P)의 내부 스페이서 층(90s)의 상세도를 예시한다.
도 15는 디-시밍 프로세스 이후의 내부 스페이서 층(90s)의 디싱(90d3)이 디-시밍 프로세스 이전의 내부 스페이서 층(90s)의 디싱(90d1)으로부터 감소된 것을 예시한다. 몇몇 실시예들에서, 디싱(90d3)은 디싱(90d1)의 10 % 내지 50 %, 예컨대 0 nm 내지 5 nm일 수 있다. 몇몇 실시예들에서, 내부 스페이서 층(90s)의 디싱은 완전히 제거된다(또는 제1 내부 스페이서들(90)이 형성될 때 완전히 제거될 것이다). 디-시밍 프로세스는 또한 내부 스페이서 층(90s)의 재료의 k-값을 성막된 재료의 공칭 k-값의 k-값보다 작게 감소시킬 수 있다. 예를 들어, 성막된 바와 같은 실리콘 탄소산질화물의 k-값은 4.9 내지 5.4일 수 있는 반면, 디-시밍 이후에 디-시밍된 내부 스페이서 층(90s)의 k-값은 4.5 내지 5.1 사이일 수 있으며, 이는 약 5 % 내지 10 %의 감소를 나타낸다. k-값의 감소는 헤비 산화 어닐링 동안 내부 스페이서 층(90s)의 산화로 인해 발생하며, 특히 내부 스페이서 층(90s)의 질소 함량 퍼센트 감소(및 산소 증가) 및 내부 스페이서 층(90s)의 밀도 감소로 인해 초래된다. 또한, 내부 스페이서 층(90s)의 사이즈는 약 5 % 내지 약 20 % 증가될 수 있고, 내부 스페이서 층(90s)의 밀도는 약 5 % 내지 15 % 감소될 수 있다. 예를 들어, 성막된 실리콘 탄소산질화물의 밀도는 2.5 내지 2.7 g/cm3일 수 있다. 디-시밍 프로세스에 이어, 실리콘 탄소산질화물의 밀도는 약 2.2 내지 2.4 g/cm3이도록 감소될 수 있다. 결과적인 측방향 두께, 예를 들어 내부 스페이서 층(90s)의 도 11a, 도 11b 및 도 11c의 전체 측방향 두께(90lt1)는 5 nm 내지 25 nm와 같은, 약 2 nm 내지 35 nm의 측방향 두께(90lt3)로 확장될 수 있다.
디-시밍 프로세스에 이어, 몇몇 실시예들에서 내부 스페이서 층(90s)은 균일한 조성을 가질 수 있다. 내부 스페이서 층(90s)은 처리 이후에 분자량 기준으로 C가 0-10 %이고, N이 0-20 %이고, O가 30-60 %이고, Si가 25-40 %인 원소 조성을 포함할 수 있다. 몇몇 실시예들에서, 내부 스페이서 층(90s)은 고 산화 어닐링의 체류 시간에 의존하는 약 0 nm 내지 8 nm의 측방향 깊이까지 산화를 나타낼 수 있다. 몇몇 실시예들에서, 산화는 내부 스페이서 층(90s)의 산화된 부분에 대해 균일할 수 있는 반면, 다른 실시예들에서 산화는 내부 스페이서 층(90s)의 외부 표면으로부터 내부 스페이서 층(90s)의 내부 표면(측면(90i)에서)을 향해 측방향으로 감소할 수 있는 내부 스페이서 층(90s)에 나타나는 산소 농도의 그래디언트를 가질 수 있다. 이러한 실시예들에서, n 타입 영역(50N)의 제1 나노구조물들(52) 및 p 타입 영역(50P)의 제2 나노구조물들(54)과의 계면에서 내부 스페이서 층(90s)의 재료 조성은 성막 직후의 재료 조성으로부터 변경되지 않을 수 있다. 즉, 제1 나노구조물들(52) 및 제2 나노구조물들(54)이 산화되지 않도록 고 산화 어닐링이 제어된다. 후속 프로세스에서, n 타입 영역(50N)의 제1 나노구조물들(52) 및 p 타입 영역(50P)의 제2 나노구조물들(54)이 제거되고, 그 후 (예를 들어, 측면(90i)에서) 내부 스페이서 층(90s)과의 계면을 가질 대체 금속 게이트로 대체된다.
도 16에서, 도 13a 내지 도 13d의 디-시밍 프로세스가 수행된 후, 몇몇 실시예들에 따라 도 12b의 F12CN 및 F12CP로 마크된 영역들의 확대도들이 예시된다. 이들 도면들은 디-시밍 프로세스를 수행하기 이전에 제1 내부 스페이서들(90)을 형성하는 실시예들과 일치한다. 도 13d는 도 16에서 F13D로 마크된 영역의 확대된 부분과 일치한다. 도 16은 디-시밍 프로세스 이후의 n 타입 영역(50N) 및 p 타입 영역(50P)의 제1 내부 스페이서들(90)의 상세도를 예시한다.
도 16은 디-시밍 프로세스 이후의 제1 내부 스페이서들(90)의 디싱(90d4)이 디-시밍 프로세스 이전의 제1 내부 스페이서들(90)의 디싱(90d2)으로부터 감소된 것을 예시한다. 몇몇 실시예들에서, 디싱(90d4)은 디싱(90d2)의 10 % 내지 50 %, 예컨대 0 nm 내지 5 nm일 수 있다. 몇몇 실시예들에서, 제1 내부 스페이서들(90)의 디싱(90d4)이 완전히 제거된다. 디-시밍 프로세스는 또한 내부 스페이서 층(90)에 대하여 상기 설명된 바와 같이 제1 내부 스페이서들(90)의 재료의 k-값을 성막된 재료의 공칭 k-값의 k-값보다 작도록 감소시킬 수 있다. 또한, 제1 내부 스페이서들(90)의 사이즈는 약 5 % 내지 약 20 % 증가될 수 있고, 내부 스페이서 층(90s)의 밀도는 약 5 % 내지 15 % 감소될 수 있다. 결과적인 측방향 두께, 예를 들어 제1 내부 스페이서들(90)의 도 12a, 도 12b 및 도 12c의 전체 측방향 두께(90lt2)는 5 nm 내지 15 nm와 같은, 약 1 nm 내지 18 nm의 측방향 두께(90lt4)로 확장될 수 있다.
디-시밍 프로세스에 이어, 몇몇 실시예들에서, 제1 내부 스페이서들(90)은 균일한 조성을 가질 수 있다. 제1 내부 스페이서들(90)은 처리 이후에 분자량 기준으로 C가 0-10 %이고, N이 0-20 %이고, O가 30-60 %이고, Si가 25-40 %인 원소 조성을 포함할 수 있다. 몇몇 실시예들에서, 제1 내부 스페이서들(90)은 고 산화 어닐링의 체류 시간에 의존하는 약 0 nm 내지 8 nm의 측방향 깊이까지 산화를 나타낼 수 있다. 몇몇 실시예들에서, 산화는 제1 내부 스페이서들(90)의 산화된 부분에 대해 균일할 수 있는 반면, 다른 실시예들에서 산화는 제1 내부 스페이서들(90)의 외부 표면으로부터 제1 내부 스페이서들(90)의 내부 표면(측면(90i)에서)을 향해 측방향으로 감소할 수 있는 제1 내부 스페이서들(90)에 나타나는 산소 농도의 그래디언트를 가질 수 있다. 이러한 실시예들에서, n 타입 영역(50N)의 제1 나노구조물들(52) 및 p 타입 영역(50P)의 제2 나노구조물들(54)과의 계면에서(측면(90i)에서) 제1 내부 스페이서들(90)의 재료 조성은 성막 직후의 재료 조성으로부터 변경되지 않을 수 있다. 즉, n 타입 영역(50N)의 제1 나노구조물들(52) 및 p 타입 영역(50P)의 제2 나노구조물들(54)이 산화되지 않도록 고 산화 어닐링이 제어된다. 후속 프로세스에서, n 타입 영역(50N)의 제1 나노구조물들(52) 및 p 타입 영역(50P)의 제2 나노구조물들(54)은 제거되고, 그 후 (예를 들어, 측면(90i)에서) 제1 내부 스페이서들(90)과의 계면을 가질 대체 금속 게이트로 대체된다.
도 17a 및 도 17b는 제1 내부 스페이서들(90)을 형성하기 위해 내부 스페이서 층(90s) 후처리 프로세스의 일부를 제거하기 위해 도 14에 예시된 구조물에 대해 수행된 이방성 에칭 프로세스를 예시한다. 몇몇 실시예들에서, 도 17b에 예시된 바와 같이, 제1 내부 스페이서들(90)의 외부 측벽들은 제2 나노구조물들(54) 및/또는 제1 나노구조들(52)의 측벽들로부터 각각 리세싱될 수 있다(p 타입 영역(50P)에 또는 n 타입 영역(50N)에 있는지에 따라). 결과적인 제1 내부 스페이서들(90)은 도 15와 관련하여 위에서 논의된 것들과 유사할 수 있는 감소되거나 제거된 디싱 프로파일을 가질 수 있다.
내부 스페이서 층(90s)은 RIE, NBE 등과 같은 이방성 에칭 프로세스에 의해 에칭될 수 있다. 제1 내부 스페이서들(90)는 게이트 구조물들을 형성하는 데 사용되는 에칭 프로세스들과 같은 후속 에칭 프로세스들에 의해 후속하여 형성된 소스/드레인 영역들(도 18a 내지 도 18c에 대하여 아래에서 논의되는 에피택셜 소스/드레인 영역들(92)과 같은)에 대한 손상을 방지하는 데 사용될 수 있다.
몇몇 실시예들에서, 스페이서 층(90s) 후처리 프로세스로부터의 임의의 나머지 디싱은 스페이서 층(90s)이 제1 내부 스페이서들(90)을 형성하기 위해 에칭될 때 제거될 수 있다. 이러한 실시예들에서, 나머지 디싱의 가장 깊은 부분(도 15의 디싱(90d3) 참조)은 제1 내부 스페이서들(90)을 형성하는 데 사용되는 이방성 에칭에 노출될 수 있고, 이에 의해 제1 내부 스페이서들(90)에서 디싱을 제거할 수 있다. 제1 내부 스페이서들(90)에서 디싱을 제거하는 것은 유리하게 후속적으로 형성된 소스/드레인 영역들과 후속적으로 형성된 대체 게이트 구조물들 사이의 더 나은 분리를 제공한다.
도 18a 내지 도 18c에서, 에피택셜 소스/드레인 영역들(92)이 제1 리세스들(86)에 형성된다. 몇몇 실시예들에서, 소스/드레인 영역들(92)은 n 타입 영역(50N)의 제2 나노구조물들(54) 및 p 타입 영역(50P)의 제1 나노구조물들(52)에 응력을 가하여 성능을 향상시킬 수 있다. 도 12b에 예시된 바와 같이, 에피택셜 소스/드레인 영역들(92)은 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역들(92)의 각각의 인접한 쌍들 사이에 배치되도록, 제1 리세스들(86)에 형성된다. 몇몇 실시예들에서, 제1 스페이서들(81)은 더미 게이트들(76)로부터 에피택셜 소스/드레인 영역들(92)을 분리하는 데 사용되며, 제1 내부 스페이서들(90)은 나노구조물들(55)로부터 에피택셜 소스/드레인 영역들(92)을 적절한 측방향 거리만큼 분리하는 데 사용되어, 에피택셜 소스/드레인 영역들(92)이 결과적인 나노-FET들의 후속하여 형성된 게이트들과 단락되지 않는다.
n 타입 영역(50N), 예를 들어 NMOS 영역의 에피택셜 소스/드레인 영역들(92)은 p 타입 영역(50P), 예를 들어 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역들(92)은 n 타입 영역(50N)의 제1 리세스(86)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역들(92)은 n-타입 나노-FET들에 적합한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 제2 나노구조물들(54)이 실리콘인 경우, 에피택셜 소스/드레인 영역들(92)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 제2 나노구조물들(54)에 인장 변형을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 나노구조물들(55)의 각각의 상부면들로부터 상승된 표면들을 가질 수 있고, 패싯들을 가질 수 있다.
p 타입 영역(50P), 예를 들어 PMOS 영역의 에피택셜 소스/드레인 영역들(92)은 n 타입 영역(50N), 예를 들어 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역들(92)은 p 타입 영역(50P)의 제1 리세스들(86)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역들(92)은 p 타입 나노-FET들에 적합한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 제1 나노구조물들(52)이 실리콘 게르마늄인 경우, 에피택셜 소스/드레인 영역들(92)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 제1 나노구조물들(52)에 압축 변형을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 또한 다층 스택(56)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
에피택셜 소스/드레인 영역들(92), 제1 나노구조물들(52), 제2 나노구조물들(54) 및/또는 기판(50)은 도펀트들이 주입되어 소스/드레인 영역을 형성할 수 있는데, 이는 저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 앞서 논의된 프로세스와 유사하게 어닐링이 이어진다. 소스/드레인 영역들은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n 타입 및/또는 p 타입 불순물들은 이전에 논의된 불순물들 중 임의 것일 수 있다. 몇몇 실시예들에서, 에피택셜 소스/드레인 영역들(92)은 성장 동안에 인 시츄 도핑될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 에피택셜 소스/드레인 영역들(92)을 형성하는데 사용된 에피택시 프로세스들의 결과로, 에피택셜 소스/드레인 영역들(92)의 상부면들은 나노구조물들(55)의 측벽들 너머 측방향으로 외측으로 확장되는 패싯들을 갖는다. 몇몇 실시예들에서, 이러한 패싯들은 도 12b에 예시된 바와 같이 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역들(92)이 병합되도록 한다. 다른 실시예들에서, 인접한 에피택셜 소스/드레인 영역들(92)은 도 18c에 예시된 바와 같이 에피택시 프로세스가 완료된 후에도 분리된 상태로 유지된다. 도 18b 및 도 18c에 예시된 실시예들에서, 제1 스페이서들(81)은 STI 영역들(68)의 상부면에 형성될 수 있어, 에피택셜 성장을 차단할 수 있다. 몇몇 다른 실시예들에서, 제1 스페이서들(81)은 나노구조물들(55)의 측벽들의 부분들을 커버하여 에피택셜 성장을 추가로 차단할 수 있다. 몇몇 다른 실시예들에서, 제1 스페이서들(81)을 형성하는데 사용되는 스페이서 에칭은 스페이서 재료를 제거하도록 조정되어 에피택셜하게 성장된 영역이 STI 영역(58)의 표면으로 연장되도록 허용할 수 있다.
에피택셜 소스/드레인 영역들(92)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(92)은 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C)을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)을 위해 임의의 수의 반도체 재료 층들이 사용될 수 있다. 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B) 및 제3 반도체 재료 층(92C) 각각은 상이한 반도체 재료들로 형성될 수 있고, 상이한 도펀트 농도로 도핑될 수 있다. 몇몇 실시예들에서, 제1 반도체 재료 층(92A)은 제2 반도체 재료 층(92B)보다 낮고 제3 반도체 재료 층(92C)보다 큰 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역들(92)이 3개의 반도체 재료 층들을 포함하는 실시예들에서, 제1 반도체 재료 층(92A)이 성막될 수 있고, 제2 반도체 재료 층(92B)이 제1 반도체 재료 층(92A) 위에 성막될 수 있고, 제3 반도체 재료 층(92C)이 제2 반도체 재료층(92B) 위에 성막될 수 있다.
도 19a 내지 도 19c에서, 제1 층간 유전체(ILD, interlayer dielectric)(96)는 각각 도 6a, 도 18b 및 도 18a에 예시된 구조물 위에 성막된다(도 7a 내지 도 18c의 프로세스들은 도 6a에 예시된 단면을 변경하지 않는다). 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료들은 포스포-실리케이트 유리(PSG, phospho-silicate glass), 보로-실리케이트 유리(BSG, boro-silicate glass), 붕소 도핑된 포스포-실리케이트 유리(BPSG, boron-doped phospho-silicate glass), 비 도핑된 실리케이트 유리(USG, undoped silicate glass) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 몇몇 실시예들에서, 콘택 에칭 스탑 층(CESL, contact etch stop layer)(94)은 제1 ILD(96)와 에피택셜 소스/드레인 영역들(92), 마스크들(78), 및 제1 스페이서들(81) 사이에 배치된다. CESL(94)은 위에 놓인 제1 ILD(96)의 재료와 상이한 에칭 속도를 갖는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 20a 내지 도 20c에서, CMP와 같은 평탄화 프로세스가 제1 ILD(96)의 상부면을 더미 게이트들(76) 또는 마스크들(78)의 상부면들과 수평하게 하기 위해 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트들(76) 상의 마스크들(78) 및 마스크들(78)의 측벽들을 따른 제1 스페이서들(81)의 부분들을 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트들(76), 제1 스페이서들(81), 및 제1 ILD (96)의 상부면들은 프로세스 편차들 내에서 같은 높이이다. 따라서, 더미 게이트들(76)의 상부면들은 제1 ILD(96)를 통해 노출된다. 몇몇 실시예들에서, 마스크들(78)은 남아있을 수 있으며, 이 경우 평탄화 프로세스는 마스크들(78) 및 제1 스페이서들(81)의 상부면들과 제1 ILD(96)의 상부면을 같은 높이가 되게 한다.
도 21a 및 도 21b에서, 더미 게이트들(76) 및 존재한다면 마스크들(78)은 하나 이상의 에칭 단계에서 제거되어, 제2 리세스들(98)이 형성된다. 제2 리세스들(98) 내의 더미 유전체 층들(60)의 부분들은 또한 제거된다. 몇몇 실시예들에서, 더미 게이트들(76) 및 더미 유전체 층들(60)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서들(81)보다 빠른 속도로 더미 게이트들(76)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 제2 리세스(98)는 후속하여 완성된 나노-FET들의 채널 영역들의 역할을 하는 나노구조물들(55)의 부분들을 노출시키고 그리고/또는 그 위에 놓인다. 채널 영역들의 역할을 하는 나노구조물들(55)의 부분들은 에피택셜 소스/드레인 영역들(92)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 게이트들(76)이 에칭될 때 더미 유전체 층들(60)은 에칭 스탑 층들로서 사용될 수 있다. 더미 유전체 층들(60)은 그 후 더미 게이트들(76)의 제거 후에 제거될 수 있다.
도 22a 및 도 22b에서, n 타입 영역(50N)의 제1 나노구조물들(52) 및 p 타입 영역(50P)의 제2 나노구조물들(54)은 제거되어 제2 리세스들(98)을 연장시킨다. 제1 나노구조물(52)은 p 타입 영역(50P) 위에 마스크(미도시)를 형성하고 제1 나노구조물들(52)의 재료들에 선택적인 에천트들을 사용하여 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있는 반면, 제2 나노구조물(54), 기판(50), STI 영역들(58)은 제1 나노구조물들(52)에 비해 상대적으로 에칭되지 않은 상태로 유지된다. 제1 나노구조물들(52)이 예를 들어 SiGe를 포함하고, 제2 나노구조물들(54A-54C)이 예를 들어, Si 또는 SiC를 포함하는 실시예들에서, 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등이 n 타입 영역(50N)의 제1 나노구조물들(52)을 제거하는 데 사용될 수 있다.
p 타입 영역(50P)의 제2 나노구조물(54)은 n 타입 영역(50N) 위에 마스크(미도시)를 형성하고 제2 나노구조물들(54)의 재료들에 선택적인 에천트들을 사용하여 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있는 반면, 제1 나노구조물(52), 기판(50), STI 영역들(58)은 제2 나노구조물들(54)에 비해 상대적으로 에칭되지 않은 상태로 유지된다. 제2 나노구조물들(54)이 예를 들어, SiGe를 포함하고, 제1 나노구조물들(52)이 예를 들어, Si 또는 SiC를 포함하는 실시예들에서, 수소 불화물, 다른 불소계 에천트 등이 p 타입 영역(50P)의 제2 나노구조물들(54)을 제거하는 데 사용될 수 있다.
다른 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P)의 채널 영역들은 예를 들어, n 타입 영역(50N) 및 p 타입 영역(50P) 모두에서 제1 나노구조물들(52)을 제거함으로써 또는 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에서 제2 나노구조물들(54)을 제거함으로써 동시에 형성될 수 있다. 그러한 실시예들에서, n 타입 나노-FET들 및 p 타입 나노-FET들의 채널 영역들은 실리콘, 실리콘 게르마늄 등과 같은 동일한 재료 조성을 가질 수 있다. 도 27a, 도 27b 및 도 27c는 예를 들어 p 타입 영역(50P) 및 n 타입 영역(50N) 모두의 채널 영역들이 제2 나노구조물들(54)에 의해 제공되고 실리콘을 포함하는 이러한 실시예들로부터 초래된 구조물을 예시한다.
제1 나노구조물들(52) 및/또는 제2 나노구조물들(54)의 제거 후에, 제1 내부 스페이서들(90)이 남게 된다. 측방향 시임의 감소 및/또는 제거로 인해, 제1 내부 스페이서들(90)은 Ceff의 증가를 야기하고, 소스/드레인 영역들(92)과 후속적으로 형성된 금속 게이트 사이의 단락 가능성을 감소시킨다.
도 23a 및 도 23b에서, 게이트 유전체 층들(100) 및 게이트 전극들(102)이 대체 게이트들을 위해 형성된다. 게이트 유전체 층들(100)은 제2 리세스들(98)에 컨포멀 성막된다. n 타입 영역(50N)에서, 게이트 유전체 층들(100)은 기판(50)의 상부면들 및 측벽들 상에, 그리고 제2 나노구조물들(54)의 상부면들, 측벽들 및 하부면들 상에, 그리고 및 p 타입 영역(50P)에 형성될 수 있으며, 게이트 유전체 층들(100)은 기판(50)의 상부면들 및 측벽들 상에, 그리고 제1 나노구조물들(52)의 상부면들, 측벽들 및 하부면들 상에, 그리고 제1 내부 스페이서들(90)을 따라 형성될 수 있다. 게이트 유전체 층들(100)은 또한 제1 ILD(96), CESL(94), 제1 스페이서들(81) 및 STI 영역들(58)의 상부면들 상에 성막될 수 있다.
몇몇 실시예들에 따르면, 게이트 유전체 층들(100)은 산화물, 금속 산화물 등 또는 이들의 조합들과 같은 하나 이상의 유전체 층을 포함한다. 예를 들어, 몇몇 실시예들에서, 게이트 유전체들은 실리콘 산화물 층 및 실리콘 산화물 층 위의 금속 산화물 층을 포함할 수 있다. 몇몇 실시예들에서, 게이트 유전체 층들(100)은 하이-k 유전체 재료를 포함하고, 이들 실시예들에서, 게이트 유전체 층들(100)은 약 7.0보다 큰 k 값을 가질 수 있고,하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층들(100)의 구조물은 n 타입 영역(50N) 및 p 타입 영역(50P)에서 동일하거나 상이할 수 있다. 게이트 유전체 층들(100)의 형성 방법들은 분자 빔 증착(MBD, molecular beam deposition), ALD, PECVD 등을 포함할 수 있다.
게이트 전극들(102)은 게이트 유전체 층(100) 위에 각각 성막되고, 제2 리세스들(98)의 나머지 부분들을 충전한다. 게이트 전극들(102)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다층들과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 단일 층 게이트 전극들(102)이 도 23a 및 도 23b에 예시되어 있지만, 게이트 전극들(102)은 임의의 수의 라이너 층들, 임의의 수의 일함수 튜닝 층들, 및 충전 재료를 포함할 수 있다. 게이트 전극들(102)을 구성하는 층들의 임의의 조합은 제2 나노구조물들(54) 중 인접한 것들 사이 및 제2 나노구조물들(54A)과 기판(50) 사이의 n 타입 영역(50N)에 성막될 수 있으며, 제1 나노구조물들(52) 중 인접한 것들 사이의 p 타입 영역(50P)에 성막될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 게이트 유전체 층(100)의 형성은 각각의 영역의 게이트 유전체 층들(100)이 동일한 재료들로 형성되도록 동시에 발생할 수 있고, 게이트 전극들(102)의 형성은 각각의 영역의 게이트 전극들(102)이 동일한 재료들로 형성되도록 동시에 발생할 수 있다. 몇몇 실시예들에서, 각각의 영역의 게이트 유전체 층들(100)은 게이트 유전체 층들(100)이 상이한 재료들이고 그리고/또는 상이한 개수의 층들을 가질 수 있도록 별개의 프로세스들에 의해 형성될 수 있고, 그리고/또는 각각의 영역의 게이트 전극들(102)은 게이트 전극들(102)이 상이한 재료들이고 그리고/또는 상이한 개수의 층들을 가질 수 있도록 별개의 프로세스들에 의해 형성될 수 있다. 다양한 마스킹 단계들이 사용되어 별개의 프로세스를 사용할 때 적절한 영역들을 마스킹하고 노출시킬 수 있다.
제2 리세스들(98)를 충전한 후, CMP와 같은 평탄화 프로세스가 수행되어 게이트 유전체 층(100)의 초과 부분들 및 게이트 전극들(102)의 재료를 제거할 수 있으며, 초과 부분들은 제1 ILD(96)의 상부면 위에 있다. 따라서 게이트 전극들(102) 및 게이트 유전체 층들(100)의 재료의 나머지 부분들은 결과적인 나노-FET들의 대체 게이트 구조물들을 형성한다. 게이트 전극들(102) 및 게이트 유전체 층들(100)은 총칭하여 "게이트 구조물들"로 지칭될 수 있다.
도 24a 내지 도 24c에서, 게이트 구조물(게이트 유전체 층들(100) 및 대응하는 위에 놓인 게이트 전극들(102)을 포함함)이 리세스되어, 리세스가 게이트 구조물 바로 위에 그리고 제1 스페이서들(81)의 대향 부분들 사이에 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(104)가 리세스에 충전된 다음, 평탄화 프로세스가 수행되어 제1 ILD(96) 위로 연장되는 유전체 재료의 초과 부분들을 제거한다. 후속하여 형성된 게이트 콘택들(예컨대, 도 32a 및 도 32b와 관련하여 아래에서 논의되는 게이트 콘택들(114))은 게이트 마스크(104)를 관통하여 리세스된 게이트 전극들(102)의 상부면과 접촉한다.
도 24a 내지 도 24c에 추가로 예시된 바와 같이, 제2 ILD(106)는 제1 ILD(96) 위에 그리고 게이트 마스크(104) 위에 성막된다. 몇몇 실시예들에서, 제2 ILD(106)는 FCVD에 의해 형성된 유동성 막이다. 몇몇 실시예들에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적합한 방법에 의해 성막될 수 있다.
도 25a 내지 도 25c에서, 제2 ILD(106), 제1 ILD(96), CESL(94), 및 게이트 마스크들(104)은 에칭되어 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조물의 표면들을 노출시키는 제3 리세스들(108)을 형성한다. 제3 리세스들(108)은 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용한 에칭에 의해 형성될 수 있다. 몇몇 실시예들에서, 제3 리세스(108)는 제1 에칭 프로세스를 사용하여 제2 ILD(106) 및 제1 ILD(96)를 통해 에칭될 수 있고; 제2 에칭 프로세스를 사용하여 게이트 마스크들(104)을 통해 에칭될 수 있고; 그 후 제3 에칭 프로세스를 사용하여 CESL(94)을 통해 에칭될 수 있다. 포토레지스트와 같은 마스크가 제1 에칭 프로세스 및 제2 에칭 프로세스로부터 제2 ILD(106)의 부분들을 마스킹하기 위해 제2 ILD(106) 위에 형성되고 패터닝될 수 있다. 몇몇 실시예들에서, 에칭 프로세스는 과도 에칭될 수 있고, 따라서 제3 리세스들(108)은 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조물로 연장되고, 제3 리세스들(108)의 하단은 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조물과 동일한 높이이거나(예를 들어, 동일한 높이에 있거나 기판으로부터 동일한 거리를 가짐) 또는 그보다 낮을(예를 들어, 기판에 더 가까울) 수 있다. 도 25b는 에피택셜 소스/드레인 영역들(92) 및 게이트 구조물을 동일한 단면으로 노출시키는 제3 리세스들(108)을 예시하지만, 다양한 실시예들에서 에피택셜 소스/드레인 영역들(92) 및 게이트 구조물은 상이한 단면으로 노출될 수 있어, 후속하여 형성된 콘택들이 단락될 위험을 감소시킨다. 제3 리세스들(108)이 형성된 후, 실리사이드 영역들(110)이 에피택셜 소스/드레인 영역들(92) 위에 형성된다. 몇몇 실시예들에서, 실리사이드 영역들(110)은, 먼저 아래 놓인 에피택셜 소스/드레인 영역들(92)의 반도체 재료들(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄)과 반응할 수 있는 금속(미도시)을 성막하여 실리사이드 또는 게르마나이드 영역들, 예컨대 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 기타 귀금속들, 기타 내화성 금속들, 희토류 금속들 또는 이들의 합금들을 에피택셜 소스/드레인 영역들(92)의 노출된 부분들 위에 형성하고, 그 후 열 어닐링 프로세스를 수행하여 실리사이드 영역들(110)을 형성함으로써 형성된다. 성막된 금속의 미반응 부분들은 그 후 예를 들어 에칭 프로세스에 의해 제거된다. 실리사이드 영역들(110)은 실리사이드 영역들로 지칭되지만, 실리사이드 영역들(110)은 또한 게르마나이드 영역들 또는 실리콘 게르마나이드 영역들(예를 들어, 실리사이드 및 게르마나이드를 포함하는 영역들)일 수 있다. 실시예에서, 실리사이드 영역(110)은 TiSi를 포함하고, 약 2 nm 내지 약 10 nm 범위의 두께를 갖는다.
다음으로, 도 26a 내지 도 26c에서, 콘택들(112 및 114)(콘택 플러그들로도 또한 지칭됨)이 제3 리세스들(108)에 형성된다. 콘택들(112 및 114)은 각각 배리어 층들, 확산 층들 및 충전 재료들과 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 몇몇 실시예들에서, 콘택들(112 및 114)은 각각 배리어 층 및 도전성 충전 재료를 포함하고, 아래 놓인 도전성 피처(예를 들어, 예시된 실시예에서 게이트 전극들(102) 및/또는 실리사이드 영역(110))에 전기적으로 커플링된다. 콘택들(114)은 게이트 전극물(102)에 전기적으로 커플링되고, 게이트 콘택들로 지칭될 수 있고, 콘택들(112)은 실리사이드 영역들(110)에 전기적으로 커플링되고 소스/드레인 콘택들로 지칭될 수 있다. 콘택들(112 및 114)을 위한 배리어 층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 콘택들(112 및 114)을 위한 도전성 충전 재료(114)는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(106)의 표면으로부터 초과 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다.
도 27a 내지 도 27c는 몇몇 대안적인 실시예들에 따른 디바이스의 단면도들을 예시한다. 도 27a는 도 1에 예시된 기준 단면 A-A'를 예시한다. 도 27b는 도 1에 예시된 기준 단면 B-B'를 예시한다. 도 27c는 도 1에 예시된 기준 단면 C-C'를 예시한다. 도 27a 내지 도 27c에서, 동일한 참조 번호들은 도 26a 내지 도 26c의 구조물들과 유사한 프로세스들에 의해 형성된 유사한 요소들을 나타낸다. 그러나, 도 27a 내지 도 27c에서, n 타입 영역(50N) 및 p 타입 영역(50P)의 채널 영역들은 동일한 재료를 포함한다. 예를 들어, 실리콘을 포함하는 제2 나노구조물들(54)은 p 타입 영역(50P)의 p 타입 나노-FET들 및 n 타입 영역(50N)의 n 타입 나노-FET들을 위한 채널 영역들을 제공한다. 도 27a 내지 도 27c의 구조물은 예를 들어, p 타입 영역(50P) 및 n 타입 영역(50N) 모두에서 제1 나노구조물들(52) 상에 내부 측벽 스페이서들을 형성하는 단계; 내부 측벽 스페이서들에 대해 도 13a 내지 도 13d의 시임 폐쇄 프로세스를 수행하는 단계; p 타입 영역(50P) 및 n 타입 영역(50N) 모두로부터 제1 나노구조물들(52)을 동시에 제거하는 단계; p 타입 영역(50P)의 제2 나노구조물들(54) 주위에 게이트 유전체 층들(100) 및 게이트 전극들(102P)(예를 들어, p 타입 나노-FET에 적합한 게이트 전극)을 성막하는 단계; 및 n 타입 영역(50N)의 제2 나노구조물들(54) 주위에 게이트 유전체 층들(100) 및 게이트 전극들(102N)(예를 들어, n 타입 나노-FET에 적합한 게이트 전극)을 성막하는 단계에 의해 형성될 수 있다. 그러한 실시예들에서, 에피택셜 소스/드레인 영역들(92)의 재료들은 위에서 설명된 바와 같이 p 타입 영역(50P)과 비교하여 n 타입 영역(50N)에서 상이할 수 있다.
실시예들은 여러 장점들을 얻을 수 있다. 예를 들어, 스페이서 층의 컨포멀 성막 프로세스로 인해 발생할 수 있는 측방향 시임은 산화 어닐링 및 건식 어닐링으로 인한 팽창 및 가교 결합에 의해 치유될 수 있다. 이는 단락 가능성을 줄이고, k-값을 낮추며, 트랜지스터의 더 나은 Ceff 성능을 제공한다. 실시예들은 또한 스페이서 층에 산소를 주입하고, 스페이서 층의 부피를 증가시키고 밀도를 감소시키기 위해 스페이서 층의 산화를 제공한다. 실시예들은 또한 히드록실기로의 전환에 의해 아민기 및 메틸기를 포함하는 다양한 화합물들을 스페이서 층으로부터 유리하게 제거하는데, 이는 더 나은 가교 결합 능력들 및 더 효과적인 절연 특성들을 제공한다. 스페이서 층의 재료 조성은 성막 직후 상태에서 상이한 조성 분해를 포함하도록 변경되며, 이는 산소를 증가시키고 탄소 및 질소를 감소시킨다. 실시예들은 또한 스페이서 층의 디싱 프로파일을 감소시켜 스페이서 층의 측방향 두께를 효과적으로 증가시킨다.
일 실시예는 제1 나노구조물을 포함하는 디바이스이다. 디바이스는 제1 나노구조물 위의 제2 나노구조물을 더 포함한다. 디바이스는 제1 나노구조물에 인접한 소스/드레인 영역을 더 포함한다. 디바이스는 제1 나노구조물 및 제2 나노구조물을 둘러싸는 게이트 구조물을 더 포함한다. 디바이스는 제1 나노구조물과 제2 나노구조물 사이에 개재된 제1 내부 스페이서를 더 포함하며, 제1 내부 스페이서는 게이트 구조물과 소스/드레인 영역 사이에 개재되고, 제1 내부 스페이서는 제1 내부 스페이서의 제1 면 상에 산화를 갖고, 제1 내부 스페이서의 제1 면은 소스/드레인 영역에 접촉한다. 실시예에서, 산화는 0 nm 내지 8 nm의 측방향 깊이를 갖는다. 실시예에서, 산화는 제1 내부 스페이서의 제1 면으로부터 제1 내부 스페이서 내로 측방향으로 더 깊게 감소하는 농도의 그래디언트(gradient)를 갖는다. 실시예에서, 제1 내부 스페이서의 재료 조성은 분자량으로 0-10%의 C, 0-20%의 N, 30-60%의 O, 및 25-40%의 Si를 포함한다. 실시예에서, 게이트 구조물에 바로 인접한 제1 내부 스페이서의 재료 조성은 분자량으로 5-15%의 C, 10-30%의 N, 10-55%의 O, 및 30-45%의 Si를 포함한다. 실시예에서, 제1 내부 스페이서의 제1 면은 제1 곡선 측벽을 갖고, 제1 면은 게이트 구조물에 인접하고, 제1 내부 스페이서의 제2 면은 제2 곡선 측벽을 갖고, 제2 면은 제1 면의 반대편에 있고, 제2 곡선 측벽은 제1 곡선 측벽보다 더 평평하다. 실시예에서, 제1 내부 스페이서는 5 nm 내지 15 nm의 폭을 갖는다. 실시예에서, 제1 내부 스페이서는 균일한 재료 조성을 갖는다.
다른 실시예는 반도체 기판 위의 제1 나노구조물을 포함하는 트랜지스터이고, 제1 나노구조물은 제1 단부를 포함한다. 트랜지스터는 제1 나노구조물 위의 제2 나노구조물을 더 포함하고, 제2 나노구조물은 제2 단부를 포함한다. 트랜지스터는 제1 단부와 상기 제2 단부 사이에 개재된 스페이서를 더 포함한다. 트랜지스터는 제1 나노구조물 및 제2 나노구조물을 둘러싸는 게이트 유전체를 더 포함하며, 게이트 유전체는 스페이서의 제1 면과의 계면을 갖는다. 트랜지스터는 제1 단부 및 제2 단부에 인접한 소스/드레인 영역을 더 포함하고, 소스/드레인 영역은 스페이서의 제2 면과의 계면을 갖고, 스페이서의 제2 면은 제1 면의 반대편에 있고, 스페이서의 제1 면은 제1 디싱(dishing) 프로파일을 갖고, 스페이서의 제2 면은 제2 디싱 프로파일을 가지며, 제2 디싱 프로파일은 제1 디싱 프로파일보다 덜 디싱된다. 실시예에서, 제1 디싱 프로파일은 0.5 nm 내지 15 nm이고, 제2 디싱 프로파일은 0 nm 내지 5 nm이다. 실시예에서, 스페이서는 스페이서의 제2 면에 배치된 제1 산화 농도를 갖는다. 실시예에서, 제1 산화 농도는 0 nm 초과 그리고 약 8 nm 미만인 스페이서의 제2 면으로부터의 측방향 깊이를 갖는다. 실시예에서, 제1 산화 농도는 스페이서의 제2 면으로부터 스페이서의 제1 면을 향하여 감소하는 농도 그래디언트를 갖는다.
다른 실시예는 제1 나노구조물 및 제2 나노구조물에 인접하여 제1 리세스를 에칭하는 단계를 포함하는 방법이고, 제1 나노구조물은 제2 나노구조물 위에 있다. 방법은 제1 리세스를 관통하여 제1 나노구조물의 측벽들을 에칭하여 제1 나노구조물의 측벽 리세스를 형성하는 단계를 더 포함한다. 방법은 측벽 리세스에 제1 측벽 스페이서를 형성하는 단계를 더 포함하고, 제1 측벽 스페이서는 상부 부분과 하부 부분 사이에 수평 시임(seam)을 갖는다. 방법은 산화 어닐링을 수행하는 단계를 더 포함하고, 산화 어닐링은 수평 시임에 산소를 주입한다. 방법은 건식 어닐링을 수행하는 단계를 더 포함하며, 건식 어닐링은 상부 부분과 하부 부분 사이에 교차결합을 야기하고, 수평 시임의 사이즈는 교차결합에 의해 감소된다. 실시예에서, 산화 어닐링 및 건식 어닐링에서 제1 측벽 스페이서의 k-값은 건식 어닐링 이후에 5% 내지 10% 만큼 감소된다. 실시예에서, 산화 어닐링 및 건식 어닐링은 제1 측벽 스페이서의 체적을 5% 내지 20% 만큼 증가시킨다. 실시예에서, 방법은: 제1 리세스에 소스/드레인 영역을 성막하는 단계; 제1 나노구조물 및 제2 나노구조물 위에 개구를 에칭하는 단계; 제1 나노구조물을 제거하기 위해 개구를 연장시키도록 에칭하는 단계; 및 개구에 그리고 제2 나노구조물 주위에 게이트 구조물을 성막하는 단계를 더 포함하며, 제1 측벽 스페이서는 게이트 구조물과 소스/드레인 영역 사이에 배치된다. 실시예에서, 산화 어닐링은 H2O, CO2, O2, O3, O 관련 산화제 종, 또는 이들의 조합들을 포함하는 주변 환경에서 200 ℃ 내지 600℃ 의 온도에서 수행된다. 실시예에서, 건식 어닐링은 500 ℃ 내지 800 ℃의 온도에서 수행된다. 실시예에서, 산화 어닐링 및 건식 어닐링은 제1 측벽 스페이서의 밀도를 5% 내지 15% 만큼 감소시킨다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
제1 나노구조물;
상기 제1 나노구조물 위의 제2 나노구조물;
상기 제1 나노구조물에 인접한 소스/드레인 영역;
상기 제1 나노구조물 및 상기 제2 나노구조물을 둘러싸는 게이트 구조물; 및
상기 제1 나노구조물과 상기 제2 나노구조물 사이에 개재된 제1 내부 스페이서 ― 상기 제1 내부 스페이서는 상기 게이트 구조물과 상기 소스/드레인 영역 사이에 개재되고, 상기 제1 내부 스페이서는 상기 제1 내부 스페이서의 제1 면 상에 산화를 갖고, 상기 제1 내부 스페이서의 상기 제1 면은 상기 소스/드레인 영역에 접촉함 ―
를 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 산화는 0 nm 내지 8 nm의 측방향 깊이를 갖는 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 산화는 상기 제1 내부 스페이서의 상기 제1 면으로부터 상기 제1 내부 스페이서 내로 측방향으로 더 깊게 감소하는 농도의 그래디언트(gradient)를 갖는 것인, 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제1 내부 스페이서의 재료 조성은 분자량으로 0-10%의 C, 0-20%의 N, 30-60%의 O, 및 25-40%의 Si를 포함하는 것인, 디바이스.
실시예 5. 실시예 4에 있어서,
상기 게이트 구조물에 바로 인접한 상기 제1 내부 스페이서의 재료 조성은 분자량으로 5-15%의 C, 10-30%의 N, 10-55%의 O, 및 30-45%의 Si를 포함하는 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제1 내부 스페이서의 제1 면은 제1 곡선 측벽을 갖고, 상기 제1 면은 상기 게이트 구조물에 인접하고, 상기 제1 내부 스페이서의 제2 면은 제2 곡선 측벽을 갖고, 상기 제2 면은 상기 제1 면의 반대편에 있고, 상기 제2 곡선 측벽은 상기 제1 곡선 측벽보다 더 평평한 것인, 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제1 내부 스페이서는 5 nm 내지 15 nm의 폭을 갖는 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제1 내부 스페이서는 균일한 재료 조성을 갖는 것인, 디바이스.
실시예 9. 트랜지스터에 있어서,
반도체 기판 위의 제1 나노구조물 ― 상기 제1 나노구조물은 제1 단부를 포함함 ― ;
상기 제1 나노구조물 위의 제2 나노구조물 ― 상기 제2 나노구조물은 제2 단부를 포함함 ― ;
상기 제1 단부와 상기 제2 단부 사이에 개재된 스페이서;
상기 제1 나노구조물 및 상기 제2 나노구조물을 둘러싸는 게이트 유전체 ― 상기 게이트 유전체는 상기 스페이서의 제1 면과의 계면을 가짐 ― ; 및
상기 제1 단부 및 상기 제2 단부에 인접한 소스/드레인 영역 ― 상기 소스/드레인 영역은 상기 스페이서의 제2 면과의 계면을 갖고, 상기 스페이서의 상기 제2 면은 상기 제1 면의 반대편에 있고, 상기 스페이서의 상기 제1 면은 제1 디싱(dishing) 프로파일을 갖고, 상기 스페이서의 상기 제2 면은 제2 디싱 프로파일을 가지며, 상기 제2 디싱 프로파일은 상기 제1 디싱 프로파일보다 덜 디싱됨 ―
을 포함하는, 트랜지스터.
실시예 10. 실시예 9에 있어서,
상기 제1 디싱 프로파일은 0.5 nm 내지 15 nm이고, 상기 제2 디싱 프로파일은 0 nm 내지 5 nm인 것인, 트랜지스터.
실시예 11. 실시예 9에 있어서,
상기 스페이서는 상기 스페이서의 상기 제2 면에 배치된 제1 산화 농도를 갖는 것인, 트랜지스터.
실시예 12. 실시예 11에 있어서,
상기 제1 산화 농도는 0 nm 초과 그리고 약 8 nm 미만인 상기 스페이서의 상기 제2 면으로부터의 측방향 깊이를 갖는 것인, 트랜지스터.
실시예 13. 실시예 12에 있어서,
상기 제1 산화 농도는 상기 스페이서의 상기 제2 면으로부터 상기 스페이서의 상기 제1 면을 향하여 감소하는 농도 그래디언트를 갖는 것인, 트랜지스터.
실시예 14. 방법에 있어서,
제1 나노구조물 및 제2 나노구조물에 인접하여 제1 리세스를 에칭하는 단계 ― 상기 제1 나노구조물은 상기 제2 나노구조물 위에 있음 ― ;
상기 제1 리세스를 관통하여 상기 제1 나노구조물의 측벽들을 에칭하여 상기 제1 나노구조물의 측벽 리세스를 형성하는 단계;
상기 측벽 리세스에 제1 측벽 스페이서를 형성하는 단계 ― 상기 제1 측벽 스페이서는 상부 부분과 하부 부분 사이에 수평 시임(seam)을 가짐 ― ;
산화 어닐링을 수행하는 단계 ― 상기 산화 어닐링은 상기 수평 시임에 산소를 주입함 ― ; 및
건식 어닐링을 수행하는 단계 ― 상기 건식 어닐링은 상기 상부 부분과 상기 하부 부분 사이에 교차결합을 야기하고, 상기 수평 시임의 사이즈는 상기 교차결합에 의해 감소됨 ―
를 포함하는, 방법.
실시예 15. 실시예 14에 있어서,
상기 산화 어닐링 및 상기 건식 어닐링은 상기 제1 측벽 스페이서의 k-값을 상기 건식 어닐링 이후에 5% 내지 10% 만큼 감소시키는 것인, 방법.
실시예 16. 실시예 14에 있어서,
상기 산화 어닐링 및 상기 건식 어닐링은 상기 제1 측벽 스페이서의 체적을 5% 내지 20% 만큼 증가시키는 것인, 방법.
실시예 17. 실시예 14에 있어서,
상기 제1 리세스에 소스/드레인 영역을 성막하는 단계;
상기 제1 나노구조물 및 상기 제2 나노구조물 위에 개구를 에칭하는 단계;
상기 제1 나노구조물을 제거하기 위해 상기 개구를 연장시키도록 에칭하는 단계; 및
상기 개구에 그리고 상기 제2 나노구조물 주위에 게이트 구조물을 성막하는 단계
를 더 포함하며,
상기 제1 측벽 스페이서는 상기 게이트 구조물과 상기 소스/드레인 영역 사이에 배치되는 것인, 방법.
실시예 18. 실시예 14에 있어서,
상기 산화 어닐링은 H2O, CO2, O2, O3, O 관련 산화제 종, 또는 이들의 조합들을 포함하는 주변 환경에서 200 ℃ 내지 600℃ 의 온도에서 수행되는 것인, 방법.
실시예 19. 실시예 14에 있어서,
상기 건식 어닐링은 500 ℃ 내지 800 ℃의 온도에서 수행되는 것인, 방법.
실시예 20. 실시예 14에 있어서,
상기 산화 어닐링 및 상기 건식 어닐링은 상기 제1 측벽 스페이서의 밀도를 5% 내지 15% 만큼 감소시키는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    제1 나노구조물;
    상기 제1 나노구조물 위의 제2 나노구조물;
    상기 제1 나노구조물에 인접한 소스/드레인 영역;
    상기 제1 나노구조물 및 상기 제2 나노구조물을 둘러싸는 게이트 구조물; 및
    상기 제1 나노구조물과 상기 제2 나노구조물 사이에 개재된 제1 내부 스페이서 ― 상기 제1 내부 스페이서는 상기 게이트 구조물과 상기 소스/드레인 영역 사이에 개재되고, 상기 제1 내부 스페이서는 상기 제1 내부 스페이서의 제1 면 상에 산화를 갖고, 상기 제1 내부 스페이서의 상기 제1 면은 상기 소스/드레인 영역에 접촉함 ―
    를 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 산화는 0 nm 내지 8 nm의 측방향 깊이를 갖는 것인, 디바이스.
  3. 제1항에 있어서,
    상기 산화는 상기 제1 내부 스페이서의 상기 제1 면으로부터 상기 제1 내부 스페이서 내로 측방향으로 더 깊게 감소하는 농도의 그래디언트(gradient)를 갖는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 제1 내부 스페이서의 재료 조성은 분자량으로 0-10%의 C, 0-20%의 N, 30-60%의 O, 및 25-40%의 Si를 포함하는 것인, 디바이스.
  5. 제4항에 있어서,
    상기 게이트 구조물에 바로 인접한 상기 제1 내부 스페이서의 재료 조성은 분자량으로 5-15%의 C, 10-30%의 N, 10-55%의 O, 및 30-45%의 Si를 포함하는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 제1 내부 스페이서의 제1 면은 제1 곡선 측벽을 갖고, 상기 제1 면은 상기 게이트 구조물에 인접하고, 상기 제1 내부 스페이서의 제2 면은 제2 곡선 측벽을 갖고, 상기 제2 면은 상기 제1 면의 반대편에 있고, 상기 제2 곡선 측벽은 상기 제1 곡선 측벽보다 더 평평한 것인, 디바이스.
  7. 제1항에 있어서,
    상기 제1 내부 스페이서는 5 nm 내지 15 nm의 폭을 갖는 것인, 디바이스.
  8. 제1항에 있어서,
    상기 제1 내부 스페이서는 균일한 재료 조성을 갖는 것인, 디바이스.
  9. 트랜지스터에 있어서,
    반도체 기판 위의 제1 나노구조물 ― 상기 제1 나노구조물은 제1 단부를 포함함 ― ;
    상기 제1 나노구조물 위의 제2 나노구조물 ― 상기 제2 나노구조물은 제2 단부를 포함함 ― ;
    상기 제1 단부와 상기 제2 단부 사이에 개재된 스페이서;
    상기 제1 나노구조물 및 상기 제2 나노구조물을 둘러싸는 게이트 유전체 ― 상기 게이트 유전체는 상기 스페이서의 제1 면과의 계면을 가짐 ― ; 및
    상기 제1 단부 및 상기 제2 단부에 인접한 소스/드레인 영역 ― 상기 소스/드레인 영역은 상기 스페이서의 제2 면과의 계면을 갖고, 상기 스페이서의 상기 제2 면은 상기 제1 면의 반대편에 있고, 상기 스페이서의 상기 제1 면은 제1 디싱(dishing) 프로파일을 갖고, 상기 스페이서의 상기 제2 면은 제2 디싱 프로파일을 가지며, 상기 제2 디싱 프로파일은 상기 제1 디싱 프로파일보다 덜 디싱됨 ―
    을 포함하는, 트랜지스터.
  10. 방법에 있어서,
    제1 나노구조물 및 제2 나노구조물에 인접하여 제1 리세스를 에칭하는 단계 ― 상기 제1 나노구조물은 상기 제2 나노구조물 위에 있음 ― ;
    상기 제1 리세스를 관통하여 상기 제1 나노구조물의 측벽들을 에칭하여 상기 제1 나노구조물의 측벽 리세스를 형성하는 단계;
    상기 측벽 리세스에 제1 측벽 스페이서를 형성하는 단계 ― 상기 제1 측벽 스페이서는 상부 부분과 하부 부분 사이에 수평 시임(seam)을 가짐 ― ;
    산화 어닐링을 수행하는 단계 ― 상기 산화 어닐링은 상기 수평 시임에 산소를 주입함 ― ; 및
    건식 어닐링을 수행하는 단계 ― 상기 건식 어닐링은 상기 상부 부분과 상기 하부 부분 사이에 교차결합을 야기하고, 상기 수평 시임의 사이즈는 상기 교차결합에 의해 감소됨 ―
    를 포함하는, 방법.
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