TW202247470A - 半導體裝置、電晶體及形成半導體裝置的方法 - Google Patents

半導體裝置、電晶體及形成半導體裝置的方法 Download PDF

Info

Publication number
TW202247470A
TW202247470A TW110129543A TW110129543A TW202247470A TW 202247470 A TW202247470 A TW 202247470A TW 110129543 A TW110129543 A TW 110129543A TW 110129543 A TW110129543 A TW 110129543A TW 202247470 A TW202247470 A TW 202247470A
Authority
TW
Taiwan
Prior art keywords
nanostructure
spacer
layer
inner spacer
recess
Prior art date
Application number
TW110129543A
Other languages
English (en)
Other versions
TWI815159B (zh
Inventor
游莉琪
朱政屹
蔡承峯
陳奕叡
薛森鴻
林文凱
劉又榮
張惠政
育佳 楊
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202247470A publication Critical patent/TW202247470A/zh
Application granted granted Critical
Publication of TWI815159B publication Critical patent/TWI815159B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

實施例包括奈米結構裝置及形成奈米結構裝置的方法，其包括處理製程以擴展側壁間隔物材料，以在沉積之後閉合側壁間隔物材料中的縫。處理製程包括氧化退火及乾退火，以擴展側壁間隔物材料，交聯打開的縫以形成閉合縫，降低k值，減小密度。

Description

奈米結構場效應電晶體半導體裝置及其形成方法
無
半導體裝置用於各種電子應用，如個人電腦、手機、數位相機及其他電子設備。半導體裝置一般藉由在半導體基板上依序沉積絕緣層或介電層、導電層及半導體材料層，並使用微影術圖案化各種材料層以在其上形成電路部件及元件製造而成。
半導體產業堅持藉由不斷減小最小特徵尺寸來提高各種電子部件（例如電晶體、二極體、電阻器、電容器等）的積體密度，持續減小最小特徵尺寸允許將更多部件整合於給定區域中。然而，隨著最小特徵尺寸減小，應解決出現的額外問題。
無
以下揭示案提供用於實現本揭示的實施方式不同特徵的許多不同的實施例或實例。為簡化本揭示案，下文描述部件及佈置的特定實例。當然，這些僅為實例，不意欲具有限制性。舉例而言，在下文的描述中，在第二特徵上方或其上形成第一特徵可包括第一及第二特徵直接相接觸而形成的實施例，亦可包括第一及第二特徵之間形成額外特徵而使得第一及第二特徵並非直接相接觸的實施例。此外，本揭示案可在各個實例中重複元件符號及/或字母。此種重複是出於簡潔及清晰的目的，且本身並未規定所論述的各個實施例及/或設置之間具有關係。
另外，為便於描述，本文可使用諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者的空間相對性術語，以表述如圖中所示的一元件或特徵與另一或另一些元件或特徵的關係。除圖中所描繪的定向外，空間相對性術語意欲涵蓋使用中或運行中元件的不同定向。設備可按其他方式經定向（旋轉90度或其他定向），因此可同樣地解讀本文中使用的空間相對性描述詞。
下文在特定的上下文（包含奈米FET的晶粒）中描述實施例。然而，各個實施例應用於包含代替奈米FET或與奈米FET結合的其他類型電晶體（例如鰭片場效電晶體(FinFET)、平面電晶體或類似者）的晶粒。
本揭示案的實施例有利地對奈米FET的側壁間隔物執行製程，以減小或消除可在間隔物中形成的縫，且減小或消除側壁間隔物中的凹陷。在形成奈米FET中，可在源極/汲極磊晶區域與閘極結構之間使用側壁間隔物。在源極/汲極磊晶區域形成凹部之後，側向蝕刻奈米結構以使奈米結構的側面凹陷。此蝕刻可導致奈米結構側壁凹部的凹陷。隨後，在側壁凹部中沉積間隔物。在一些情況下，當沉積間隔物時，由於側壁凹部凹陷，間隔物的頂部與間隔物的底部之間可能會出現縫。實施例有利地處理間隔物，以減小或消除縫，且減小或消除側壁間隔物的凹陷。因此，電晶體的C eff得以提高，AC效能提升得以實現。
第1圖以三維視圖示出根據一些實施例的奈米場效電晶體（例如奈米線場效電晶體(nanowire FET)、奈米片場效電晶體(NSFET)或類似者）的實例。奈米FET包含奈米結構55（例如奈米片、奈米線或類似者），其在基板50（例如半導體基板）上的鰭片66上方，其中奈米結構55用作奈米FET的通道區域。奈米結構55可包括p型奈米結構、n型奈米結構或其組合。隔離區域68設置於相鄰的鰭片66之間，相鄰的鰭片66在鄰近的隔離區域68上方或之間凸出。儘管將隔離區域68描述/圖示為與基板50分隔，但如本文所使用，術語「基板」可僅指半導體基板或指半導體基板及隔離區域的組合。另外，儘管將鰭片66的底部被示為基板50的單一連續材料，但鰭片66及/或基板50的底部可包含單一材料或複數個材料。在此上下文中，鰭片66指在鄰近的隔離區域68之間延伸的部分。
閘極介電層100在鰭片66的頂表面上方，沿奈米結構55的頂表面、側壁及底表面。閘極102在閘極介電層100上方。磊晶源極/汲極區域92設置於在閘極介電層100及閘極102的相對側上的鰭片66上。
第1圖進一步圖示在以下圖式中使用的參考橫剖面。橫剖面A-A’沿閘極102的縱軸，且在例如垂直於奈米FET之磊晶源極/汲極區域92之電流方向的方向上。橫剖面B-B’垂直於橫剖面A-A’，平行於奈米FET的鰭片66的縱軸，在例如奈米FET的磊晶源極/汲極區域92之間的電流的方向上。橫剖面C-C’平行於橫剖面A-A’，延伸通過奈米FET的磊晶源極/汲極區域。為了清楚起見，後續的圖式參考這些參考橫剖面。
本文所論述的一些實施例是在使用後閘極製程形成的奈米FET的上下文中論述。在其他實施例中，可使用先閘極製程。另外，一些實施例包含用於平面裝置如平面FET或鰭片場效電晶體（FinFET）中的態樣。
第2圖至第26C圖為根據一些實施例的奈米FET製造的中間階段的截面圖。第2圖至第5圖、第6A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖及第27A圖示出第1圖中所示的參考橫剖面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第10C圖、第11B圖、第11C圖、第12B圖、第12C圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第15圖、第16圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖及第27B圖示出第1圖中所示的參考橫剖面B-B’。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第17A圖、第18A圖、第18C圖、第19C圖、第24C圖、第25C圖、第26C圖及第27C圖示出第1圖中所示的參考橫剖面C-C’。第27A圖、第27B圖及第27C圖為根據一些實施例的奈米FET的截面圖。
在第2圖中，提供基板50。基板50可為半導體基板，例如體半導體、絕緣體上半導體(SOI)基板或類似者，其可為摻雜的（例如摻雜有p型或n型摻雜劑）或無摻雜的。基板50可為晶圓，例如矽晶圓。大體而言，SOI基板為形成於絕緣層上的半導體材料層。絕緣層可例如為埋入式氧化物(BOX)層、氧化矽層或類似者。絕緣層設置於基板上，此基板通常為矽或玻璃基板。亦可使用其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括：矽；鍺；化合物半導體，其包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，其包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或其組合。
基板50具有n型區域50N及p型區域50P。n型區域50N可用於形成n型裝置，如NMOS電晶體（例如n型奈米FET），p型區域50P可用於形成p型裝置，如PMOS電晶體（例如p型奈米FET）。可將n型區域50N與p型區域50P實體分隔（如分隔器20所示），且可在n型區域50N與p型區域50P之間設置任何數量的裝置特徵（例如其他主動裝置、摻雜區域、隔離結構等）。儘管圖示了一個n型區域50N及一個p型區域50P，但可設置任何數量的n型區域50N及p型區域50P。
進一步地，在第2圖中，在基板50上方形成多層堆疊64。多層堆疊64包括第一半導體層51A至51C（統稱為第一半導體層51）及第二半導體層53A至53C（統稱為第二半導體層53）的交替層。出於說明的目的且在下文中更詳細地論述，將移除第二半導體層53，且將圖案化第一半導體層51，以在p型區域50P中形成奈米FET的通道區域。另外，將移除第一半導體層51，且將圖案化第二半導體層53，以在n型區域50N中形成奈米FET的通道區域。然而，在一些實施例中，可移除第一半導體層51，可圖案化第二半導體層53以在n型區域50N中形成奈米FET的通道區域，且可移除第二半導體53，可圖案化第一半導體層51，以在p型區域50P中形成奈米FET的通道區域。
在其他實施例中，可移除第一半導體層51，且可圖案化第二半導體層53以在n型區域50N及p型區域50P中形成奈米FET的通道區域。在其他實施例中，可移除第二半導體層53，且可圖案化第一半導體層51以在n型區域50N及p型區域50P中形成奈米FET的通道區域。在此類實施例中，n型區域50N及p型區域50P中的通道區域可具有同一材料組成（例如矽或另一半導體材料）且同時形成。第27A圖、第27B圖及第27C圖示出由此類實施例得到的結構，其中p型區域50P及n型區域50N的通道區域包含例如矽。
出於說明的目的，將多層堆疊64圖示為包括第一半導體層51及第二半導體層53中之每一者的三層。在一些實施例中，多層堆疊64可包括任何數量的第一半導體層51及第二半導體層53。可透過諸如化學氣相沉積(CVD)、原子層沉積(ALD)、氣相磊晶(VPE)、分子束磊晶(MBE)或類似者的製程使多層堆疊64中之每一者磊晶生長。在各個實施例中，第一半導體層51可由適合p型奈米FET的第一半導體材料（如矽鍺或類似者）製成，第二半導體層53可由適合n型奈米FET的第二半導體材料（如矽、碳化矽或類似者）製成。出於說明的目的，將多層堆疊64圖示為具有適合p型奈米FET的最底半導體層。在一些實施例中，可形成多層堆疊64，使得最底層為適合n型奈米FET的半導體層。
第一半導體材料及第二半導體材料可為相互具有高蝕刻選擇性的材料。由此，在不顯著移除n型區域50N中的第二半導體材料的第二半導體層53的情況下，可移除第一半導體材料的第一半導體層51，由此使得圖案化第二半導體層53以形成n型奈米FET的通道區域。類似地，在不顯著移除p型區域50P中的第一半導體材料的第一半導體層51的情況下，可移除第二半導體材料的第二半導體層53，由此使得圖案化第一半導體層51以形成p型奈米FET的通道區域。
現參考第3圖，根據一些實施例，鰭片66形成於基板50中，奈米結構55形成於多層堆疊64中。在一些實施例中，藉由在多層堆疊64及基板50中蝕刻溝槽，可在多層堆疊64及基板50中各別地形成奈米結構55及鰭片66。蝕刻可為任何可接受的蝕刻製程，如反應離子蝕刻(RIE)、中性束蝕刻(NBE)、類似者或其組合。蝕刻可為各向異性的。藉由蝕刻多層堆疊64形成奈米結構55可進一步自第一半導體層51界定第一奈米結構52A至52C（統稱為第一奈米結構52），且自第二半導體層53界定第二奈米結構54A至54C（統稱為第二奈米結構54）。第一奈米結構52及第二奈米結構54可進一步統稱為奈米結構55。
可藉由任何合適的方法圖案化鰭片66及奈米結構55。舉例而言，可使用一或多個光微影製程（包括雙重圖樣化或多重圖樣化製程）來圖案化鰭片66及奈米結構55。一般而言，雙重圖案化或多重圖案化製程結合光微影製程及自對準製程，使得待創造的圖案具有（舉例而言）與使用單次直接光微影製程而得到的圖案相比更小的間距。舉例而言，在一實施例中，犧牲層在基板上方形成，且使用光微影製程來圖案化。使用自對準製程在經圖案化的犧牲層旁形成間隔物。隨後移除犧牲層，而後可使用剩餘的間隔物來圖案化鰭片66。
出於說明的目的，第3圖示出n型區域50N及p型區域50P中的鰭片66具有基本上相等的寬度。在一些實施例中，n型區域50N中的鰭片66的寬度可大於或小於p型區域50P中的鰭片66。另外，儘管將鰭片66及奈米結構55中之每一者圖示為各處具有一致的寬度，但在其他實施例中，鰭片66及/或奈米結構55可具有錐形的側壁，使得鰭片66及/或奈米結構55中之每一者的寬度沿向基板50的方向連續增大。在此類實施例中，奈米結構55中之每一者可具有不同的寬度，且具有梯形形狀。
在第4圖中，淺溝槽隔離(STI)區域68形成為與鰭片66相鄰。可藉由在基板50、鰭片66、奈米結構55上方及在相鄰的鰭片66之間沉積絕緣材料來形成淺溝槽隔離區域68。絕緣材料可為氧化物（如氧化矽）、氮化物、類似者或其組合，且可藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動化學氣相沉積(FCVD)、類似者或其組合形成。可使用藉由任何可接受製程形成的其他絕緣材料。在所圖示的實施例中，絕緣材料為藉由FCVD製程形成的氧化矽。絕緣材料一形成，即可執行退火製程。在一實施例中，形成絕緣材料，使得過量絕緣材料覆蓋奈米結構55。儘管將絕緣材料圖示為單一層，但一些實施例可使用多個層。舉例而言，在一些實施例中，可首先沿基板50、鰭片66及奈米結構55的表面形成襯墊（未單獨圖示）。隨後，可在襯墊上方形成如上文所論述的那些填充材料。
隨後對絕緣材料應用移除製程，以移除奈米結構55上方的過量絕緣材料。在一些實施例中，可使用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合或類似者。平坦化製程曝露奈米結構55，使得在平坦化製程完成之後，奈米結構55及絕緣材料的頂表面為齊平的。
隨後使絕緣材料凹陷，以形成淺溝槽隔離區域68。使絕緣材料凹陷，使得n型區域50N及p型區域50P中的鰭片66的上部自鄰近的淺溝槽隔離區域68之間凸出。另外，淺溝槽隔離區域68的頂表面可具有如圖所示的平表面、凸表面、凹表面（如凹陷）或其組合。可藉由恰當的蝕刻使淺溝槽隔離區域68的頂表面形成為平面、凸狀及/或凹狀。可使用可接受的蝕刻製程使淺溝槽隔離區域68凹陷，如對絕緣材料的材料有選擇性的蝕刻製程（例如以比鰭片66及奈米結構55的材料更快的速率蝕刻絕緣材料的材料）。舉例而言，可使用例如稀氫氟(dHF)酸移除氧化物。
上文關於第2圖至第4圖描述的製程僅為如何形成鰭片66及奈米結構55的一個實例。在一些實施例中，可使用遮罩及磊晶生長製程形成鰭片66及/或奈米結構55。舉例而言，可在基板50的頂表面上方形成介電層，且可通過介電層蝕刻溝槽以曝露下方的基板50。磊晶結構可在溝槽中磊晶生長，且可移除介電層，使得磊晶結構自介電層凸出以形成鰭片66及/或奈米結構55。磊晶結構可包含上文所論述的交替半導體材料，如第一半導體材料及第二半導體材料。在磊晶結構磊晶生長的一些實施例中，可在生長期間原位摻雜磊晶生長的材料，此做法可避免之前及/或後續的佈植，但原位摻雜及佈植摻雜可一起使用。
另外，僅出於說明的目的，第一半導體層51（及所得的第一奈米結構52）及第二半導體層53（及所得的第二奈米結構54）在本文圖示並論述為在p型區域50P及n型區域50N中包含相同的材料。由此，在一些實施例中，第一半導體層51及第二半導體層53中之一者或兩者可為不同的材料，或在p型區域50P及n型區域50N中按不同的次序形成。
進一步地，在第4圖中，可在鰭片66、奈米結構55及/或淺溝槽隔離區域68中形成恰當的阱（未單獨圖示）。在具有不同阱類型的實施例中，可使用光阻或其他遮罩（未單獨圖示）實現n型區域50N及p型區域50P的不同佈植步驟。舉例而言，光阻可形成於n型區域50N及p型區域50P中的鰭片66及淺溝槽隔離區域68上方。光阻經圖案化以曝露p型區域50P。可藉由使用旋塗技術形成光阻，且可使用可接受的光微影技術圖案化光阻。光阻一經圖案化，即在p型區域50P中執行n型雜質佈植，且光阻可用作遮罩以基本上阻止n型雜質佈植至n型區域50N中。N型雜質可為佈植至區域中的磷、砷、銻或類似者，其濃度在約10 13個原子/cm 3至約10 14個原子/cm 3的範圍中。在佈植之後，藉由例如可接受的灰化製程移除光阻。
在p型區域50P的佈植之後或之前，在p型區域50P及n型區域50N中的鰭片66、奈米結構55及淺溝槽隔離區域68上方形成光阻或其他遮罩（未單獨圖示）。光阻經圖案化以曝露n型區域50N。可藉由使用旋塗技術形成光阻，且可使用可接受的光微影技術圖案化光阻。光阻一經圖案化，即在p型區域50N中執行p型雜質佈植，且光阻可用作遮罩以基本上阻止p型雜質佈植至p型區域50P中。p型雜質可為佈植至區域中的硼、氟化硼、銦或類似者，其濃度在約10 13個原子/cm 3至約10 14個原子/cm 3的範圍中。在佈植之後，可藉由例如可接受的灰化製程移除光阻。
在n型區域50N及p型區域50P的佈植之後，可執行退火以修復佈植損傷並活化所佈植的p型及/或n型雜質。在一些實施例中，可在生長期間原位摻雜磊晶鰭片的生長材料，此做法可避免佈植，但原位摻雜及佈植摻雜可一起使用。
在第5圖中，虛設介電層70形成於鰭片66及/或奈米結構55上。虛設介電層70可為例如氧化矽、氮化矽、其組合或類似者，可根據可接受的技術沉積或熱生長此虛設介電層。虛設閘極層72形成於虛設介電層70上方，遮罩層74形成於虛設閘極層72上方。可在虛設介電層70上方沉積虛設閘極層72，隨後藉由例如CMP平坦化此虛設閘極層。可在虛設閘極層72上方沉積遮罩層74。虛設閘極層72可為導電或非導電材料，可選自包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。可藉由物理氣相沉積(PVD)、化學氣相沉積、濺射沉積或用於沉積所選擇材料的其他技術來沉積虛設閘極層72。虛設閘極層72可由對隔離區域的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層74可包括例如氮化矽、氮氧化矽或類似者。在此實例中，在n型區域50N及p型區域50P上形成單一虛設閘極層72及單一遮罩層74。應注意，僅出於說明的目的，將虛設介電層70圖示為僅覆蓋鰭片66及奈米結構55。在一些實施例中，可沉積虛設介電層70，使得虛設介電層70覆蓋淺溝槽隔離區域68，使得虛設介電層70在虛設閘極層72與淺溝槽隔離區域68之間延伸。
第6A圖至18C圖示出實施例裝置製造的各個額外步驟。第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第12C圖、第13A圖、第13C圖、第14A圖、第15A圖及第18C圖示出n型區域50N或p型區域50P中的特徵。在第6A圖及第6B圖中，可使用可接受的光微影及蝕刻技術圖案化遮罩層74（見第5圖）以形成遮罩78。隨後可將遮罩78的圖案轉移至虛設閘極層72及虛設介電層70，以分別地形成虛設閘極76及虛設閘極電介質71。虛設閘極76覆蓋鰭片66的各別通道區域。可使用遮罩78的圖案將虛設閘極76中之每一者與相鄰的虛設閘極76實體分隔。虛設閘極76亦可具有縱向方向，其基本上垂直於各別鰭片66的縱向方向。
在第7A圖及第7B圖中，第一間隔層80及第二間隔層82分別地形成於第6A圖及第6B圖中所示的結構上方。隨後將圖案化第一間隔層80及第二間隔層82以用作間隔物，間隔物用於形成自對準源極/汲極區域。在第7A圖及第7B圖中，第一間隔層80形成於淺溝槽隔離區域68的頂表面上，鰭片66、奈米結構55及遮罩78的頂表面及側壁上，以及虛設閘極76及虛設閘極電介質71的側壁上。在第一間隔層80上方沉積第二間隔層82。可使用諸如熱氧化的技術由氧化矽、氮化矽、氮氧化矽或類似者形成第一間隔層80，或藉由化學氣相沉積、原子層沉積或類似者沉積第一間隔層80。第二間隔層82可由與第一間隔層80的材料蝕刻速率不同的材料形成，如氧化矽、氮化矽、氮氧化矽或類似者，且第二間隔層82可藉由化學氣相沉積、原子層沉積或類似者沉積。
在形成第一間隔層80之後，在形成第二間隔層82之前，可執行對於輕摻雜源極/汲極(LDD)區域（未單獨圖示）的佈植。在具有不同裝置類型的實施例中，類似於上文在第4圖中論述的佈植，可在n型區域50N上方形成諸如光阻的遮罩，同時曝露p型區域50P，且可將恰當類型（例如p型）的雜質佈植至p型區域50P中的曝露的鰭片66及奈米結構55中。隨後可移除遮罩。隨後，可在p型區域50P上方形成諸如光阻的遮罩，同時曝露n型區域50N，且可將恰當類型（例如n型）的雜質佈植至n型區域50N中的曝露的鰭片66及奈米結構55中。隨後可移除遮罩。n型雜質可為上文所論述的n型雜質中之任一者，p型雜質可為上文所論述的p型雜質中之任一者。輕摻雜源極/汲極區域可具有在約1x10 15個原子/cm 3至約1x10 19個原子/cm 3的範圍中的雜質濃度。可使用退火來修復佈植損傷且活化所佈植的雜質。
在第8A圖及第8B圖中，蝕刻第一間隔層80及第二間隔層82以形成第一間隔物81及第二間隔物83。如下文將更詳細地論述，第一間隔物81及第二間隔物83用於自對準後續形成的源極汲極區域，且在後續處理期間保護鰭片66及/或奈米結構55的側壁。可使用合適的蝕刻製程蝕刻第一間隔層80及第二間隔層82，如各向同性的蝕刻製程（例如濕蝕刻製程）、各向異性的蝕刻製程（例如乾蝕刻製程）或類似者。在一些實施例中，第二間隔層82的材料具有與第一間隔層80的材料不同的蝕刻速率，使得當圖案化第二間隔層82時，第一間隔層80可用作蝕刻終止層，且當圖案化第一間隔層80時，第二間隔層82可用作遮罩。舉例而言，可使用各向異性的蝕刻製程蝕刻第二間隔層82，其中第一間隔層80用作蝕刻終止層，其中第二間隔層82的剩餘部分形成如第8A圖所示的第二間隔物83。隨後，當蝕刻第一間隔層80的曝露部分時，第二間隔物83用作遮罩，由此形成如第8A圖所示的第一間隔物81。
如第8A圖所示，將第一間隔物81及第二間隔物83設置於鰭片66及/或奈米結構55的側壁上。如第8B圖所示，在一些實施例中，可自與遮罩78、虛設閘極76及虛設閘極電介質71相鄰的第一間隔層80上方移除第二間隔層82，第一間隔物81設置於遮罩78、虛設閘極76及虛設閘極電介質71的側壁上。在其他實施例中，第二間隔層82的一部分可保留於與遮罩78、虛設閘極76及虛設閘極電介質71相鄰的第一間隔層80上方。
應注意，上述揭示內容概括地描述形成間隔物及LDD區域的製程。可使用其他製程或順序。舉例而言，可使用更少或額外的間隔物，可使用不同順序的步驟（例如可在沉積第二間隔層82之前圖案化第一間隔物81），可形成且移除額外的間隔物，及/或類似者。另外，可使用不同的結構及步驟形成n型及p型裝置。
在第9A圖及第9B圖中，根據一些實施例，第一凹部86形成於鰭片66、奈米結構55及基板50中。隨後磊晶源極/汲極區域將形成於第一凹部86中。第一凹部86可延伸穿過第一奈米結構52及第二奈米結構54，並延伸至基板50中。如第9A圖所示，淺溝槽隔離區域68的頂表面與第一凹部86的底表面可為齊平的。在各個實施例中，可蝕刻鰭片66，使得第一凹部86的底表面設置於淺溝槽隔離區域68的頂表面下方，或類似者。可藉由使用各向異性的蝕刻製程（例如RIE、NBE或類似者）蝕刻鰭片66、奈米結構55及基板50來形成第一凹部86。在用於形成第一凹部86的蝕刻製程期間，第一間隔物81、第二間隔物83及遮罩78遮蔽鰭片66、奈米結構55及基板50的部分。可使用單一蝕刻製程或多個蝕刻製程蝕刻奈米結構55及/或鰭片66的每一層。可使用定時蝕刻製程在第一凹部86達到所要深度之後停止第一凹部86的蝕刻。
在第10A圖、第10B圖及第10C圖中，蝕刻第一凹部86曝露的由第一半導體材料（例如第一奈米結構52）形成之多層堆疊64之層的側壁部分，以在n型區域50N中形成側壁凹部88，並蝕刻第一凹部86曝露的由第二半導體材料（例如第二奈米結構54）形成之多層堆疊64之層的側壁的部分，以在p型區域50P中形成側壁凹部88。儘管第10B圖將側壁凹部88中的第一奈米結構52及第二奈米結構54的側壁圖示為直的，但如第10C圖所示，側壁可為凸的或凹的。可使用各向同性的蝕刻製程蝕刻製程（例如濕蝕刻或類似者）蝕刻側壁。當使用對第一半導體材料具有選擇性的蝕刻劑來蝕刻第一奈米結構52時，可使用遮罩（未圖示）保護p型區域50P，使得與n型區域50N中的第一奈米結構52相比，第二奈米結構54及基板50保持為相對未蝕刻。類似地，當使用對第二半導體材料具有選擇性的蝕刻劑來蝕刻第二奈米結構54時，可使用遮罩（未圖示）保護n型區域50N，使得與p型區域50P中的第二奈米結構54相比，第一奈米結構52及基板50保持為相對未蝕刻。在第一奈米結構52包括例如SiGe且第二奈米結構54包括例如Si或SiC的實施例中，可使用具有四甲基氫氧化銨(TMAH)、氫氧化銨(NH 4OH)或類似者的乾蝕刻製程來蝕刻n型區域50N中的第一奈米結構52的側壁，可使用具有氟化氫、另一氟基蝕刻劑或類似者的濕或乾蝕刻製程來蝕刻p型區域50P中的第二奈米結構54的側壁。
第10C圖示出根據一些實施例的第10B圖中標為F10CN及F10CP的區域的放大視圖。在形成側壁凹部88的製程中蝕刻第一奈米結構52及第二奈米結構54，但在n型區域50N中，相比於第二奈米結構54，更劇烈地蝕刻第一奈米結構52，以便形成側壁凹部88。p型區域50P具有相似的結果，差別在於相比於第一奈米結構52，更劇烈地蝕刻第二奈米結構54，以便在p型區域50P中形成側壁凹部88。第二奈米結構54的寬度54w及第一奈米結構的寬度52w可在約5 nm與約30 nm之間。在n型區域50N中，自第二奈米結構54的寬度54w的側向延伸量測側向凹部88r。在p型區域50P中，自第一奈米結構52的寬度52w的側向延伸量測側向凹部88r。在一些實施例中，側向凹部88r可在1 nm與約15 nm之間，或在寬度54w的5%與35%之間。蝕刻亦可導致側壁凹部88出現凹性(concavity)或凹陷(dishing)。凹陷的程度可由凹陷值88d表現，凹陷值88d是n型區域50N的第一奈米結構52（或p型區域50P中的第二奈米結構54）的側向延伸與側壁凹部88的最低點之間的距離。在一些實施例中，側壁凹部88的凹陷值88d可在0.5 nm與約15 nm之間，或在側向凹部88r的約10%與50%之間。應注意，凹陷值88d對應於隨後形成之間隔物之共用同一介面的反向凹陷值。側壁凹部88的最大高度88h可在1 nm與10 nm之間，例如2 nm與8 nm之間，或比n型區域50N中的第一奈米結構52（或p型區域50P中的第二奈米結構54）中之一者的厚度大0%至20%。在形成第一凹部86及側壁凹部88之後，第一凹部86的深寬比可高達約30:1，即其深度可大到其寬度的約30倍，但可使用且亦包含更大的深寬比。
在第11A圖、第11B圖及第11C圖中，內間隔層90s形成於側壁凹部88中。可藉由在第10A圖、第10B圖及第10C圖所示的結構上方沉積內間隔層90s來形成內間隔層90s。在後續步驟中，將蝕刻內間隔層90s以形成第一內間隔物90。所得的第一內間隔物90將用作隨後形成的源極/汲極區域與閘極結構之間的隔離特徵。如下文將更詳細地論述，源極/汲極區域將形成於第一凹部86中，而用對應的閘極結構替換n型區域50N中的第一奈米結構52及p型區域50P中的第二奈米結構54。
藉由諸如化學氣相沉積、原子層沉積或類似者的保形沉積製程來沉積內間隔層90s。沉積的符合度(conformity)可在約50%與99%之間。內間隔層90s可包含諸如氮化矽、氧碳氮化矽或氮氧化矽的材料，但可使用任何合適的材料。在一些實施例中，內間隔層90s為低k間隔層，可使用前驅物來沉積此低k間隔層，例如SiH xCl yR z(R=CH 3, NCH 3)、SiH xCl y、SiH x(R1) yCl x(R2) z(R1=CH, R2=NCH 3)、C xH y、N x/O y/H z，且在約200 oC與約600 oC之間的溫度下沉積此低k間隔層。
一經沉積，內間隔層90s可包括元素組成，其中按分子量計，C為5至15%，N為10至30%，O為10至55%，Si為30至45%。內間隔層90s可為低k膜，k值為約3.0至6.0。取決於組成，密度可在約1至3g/cm 3之間變化。舉例而言，在一些實施例中，例如當材料為氧碳氮化矽時，內間隔層90s在沉積後可具有約4.9與5.4之間的k值，且可具有約2.5與2.7 g/cm 3之間的密度。
在第11C圖中，根據一些實施例，圖示第11B圖的標為F11CN的區域的放大視圖，且圖示第11B圖的標為F11CP的區域的放大視圖。第11C圖示出在沉積製程之後內間隔層90s的詳細視圖。
如第11C圖所示，在一些實施例中，第一內間隔物90的沉積製程得到形成於內間隔層90s之上部90u與內間隔層90s之下部90l之間的側向或水平縫89或鳥嘴形開口，其具有對應於內間隔層90s的側部90i的縫終端。由在曝露的第二奈米結構54的底部上保形沉積內間隔層90s的材料，而得到內間隔層90s的上部90u。由在曝露的第二奈米結構54的頂部上保形沉積內間隔層90s的材料，而得到內間隔層90s的下部90l。且由在側壁凹部88中的第一奈米結構52上保形沉積內間隔層90s的材料，而得到內間隔層90s的側部90i。n型區域50N中的第二奈米結構54與p型區域50P中的第一奈米結構之間的內間隔層90s的高度90h對應於第10C圖的高度88h。如第11C圖所示，水平縫89具有嘴形開口。內間隔層90s的側向厚度90lt1可在2 nm與30 nm之間，處理之前的凹陷90d1可在側向厚度90lt1的25%與75%之間，例如約1 nm與23 nm之間。極限凹陷及側向縫89將降低第一內間隔物90的效能，導致電晶體形成時的C eff效能降低。由於當形成源極/汲極區域時，源極/汲極區域可滲入側向縫89中，第一內間隔物90的效能降低，因此導致此效能降低。在一些情況下，由於側向縫89，隨後形成的源極/汲極區域與隨後形成的金屬閘極之間可發生短路。
在一些實施例中，可對第11A圖、第11B圖及第11C圖所示的結構執行處理製程，以減少凹陷且減小側向縫89。在其他實施例中，可首先蝕刻內間隔層90s以形成第一內間隔物90，隨後進行處理製程以減少凹陷且減小側向縫89。在執行處理製程之前不蝕刻內間隔層90s的實施例中，可在處理製程之後執行第12A圖、第12B圖及第12C圖所示的蝕刻製程。
第12A圖、第12B圖及第12C圖示出各向異性蝕刻製程，移除內間隔層90s的部分以形成第一內間隔物90。在一些實施例中，例如第12B圖所示的實施例，可各別地自第二奈米結構54及/或第一奈米結構52（取決於在p型區域50P中還是在n型區域50N中）的側壁使第一內間隔物90的外側壁凹陷。所得的第一內間隔物90可形成嘴形開口，其中沉積保形地遵循側壁凹部88的輪廓。
藉由諸如RIE、NBE或類似者的各向異性蝕刻製程來蝕刻內間隔層90s。可使用第一內間隔物90防止後續的蝕刻製程（例如用於形成閘極結構的蝕刻製程）對隨後形成的源極/汲極區域（例如下文參考第18A圖至第18C圖論述的磊晶源極/汲極區域）造成損傷。
在第12C圖中，根據一些實施例，圖示第12B圖的標為F12CN的區域的放大視圖，且圖示第12B圖的標為F12CP的區域的放大視圖。第12C圖示出在蝕刻製程之後第一內間隔物90的詳細視圖。
如第12C圖所示，在一些實施例中，在蝕刻內間隔層90s以形成第一內間隔物90之後，形成於第一內間隔物90的上部90u與下部90l之間的水平縫89或鳥嘴形開口保留於第一內間隔物90中之每一者中。第一內間隔物90的總側向厚度90lt2可在1 nm與15 nm之間，處理之前的凹陷90d2可為側向厚度90lt2的25%與75%之間，例如約1 nm與12 nm之間。n型區域50N中的第二奈米結構54與p型區域50P中的第一奈米結構之間的內間隔層90s的高度90h對應於第10C圖的高度88h。
第13A圖至第13D圖示出進行處理製程以閉合側向縫89，由此閉合嘴形開口，且減少與內間隔層90s或第一內間隔物90（取決於是否已自內間隔層90s形成第一內間隔物90）相關聯的凹陷。可對第11A圖、第11B圖及第11C圖所示的結構（例如在形成第一內間隔物90之前）或可對第12A圖、第12B圖及第12C圖所示的結構（例如在蝕刻以形成第一內間隔物90之後）執行第13A圖至第13D圖所示的製程。為了簡潔性，參考第13A圖至第13D圖，僅參考第一內間隔物90，然而應理解第13A圖至第13D圖描述的製程亦適用於內間隔層90s的實施例。第13A圖示出第11B圖標為F13A的框或第12B圖標為F13A的框的特寫，根據是否執行上文參考第12A圖、第12B圖及第12C圖描述的蝕刻。第13A圖亦包括用於第13A圖至第13D圖的一個關鍵。在第13A圖中，在縫閉合製程之前，在各向異性地蝕刻第一內間隔物90之後，可在第一內間隔物90的表面處觀察到各種化合物，其包括胺基、羥基、甲基。這些化合物可為用於形成第一內間隔物90的沉積製程或用於將過量材料自在第一凹部86中形成第一內間隔物90移除的後續蝕刻製程的產物。這些化合物可包括Si-OH、Si-CH 3及Si-NH 2。
簡要地參考第14A圖及第14B圖，圖示內間隔層90s或第一內間隔物90。在第14A圖中，圖示這些化合物的一種組成(configuration)，在第14B圖中，圖示這些化合物的另一種組成。一些實施例可僅包括第14A圖中的構成，一些實施例可僅包括第14B圖中的構成，一些實施例可包括兩種化合物構成。如第14A圖及第14B圖中所見，內間隔層90s或第一內間隔物90的表面處的矽可通過氫鍵經由氧原子與包括Si、C、O及官能基的化合物鍵結，其中官能基及包括CH 3、NH 2或OH官能基。
返回至第13B圖，執行氧化退火。氧化退火在約200°C與約600°C之間的溫度下持續約0.1小時至12小時，且在約0.5 atm至5 atm的壓力下提供第一內間隔物90的重氧化。周圍環境可使用H 2O（蒸汽/濕退火）、CO 2、O*相關氧化劑物質，例如O 2及O 3、另一氧化劑或其組合。氧化退火藉由將胺基轉換為羥基(Si-NH 2
Figure 02_image001
Si-OH)來移除殘餘的胺基。氧化退火亦向側向縫89提供氧氣，使第一內間隔物90擴展，使側向縫89減小。
在第13C圖中，氧化退火繼續使第一內間隔物90擴展，使側向縫89減小，同時氧的百分比增加，氮的百分比降低，使第一內間隔物90密度更小，體積變大。當側向縫89收縮時，第一內間隔物90的上部90u上的羥基與第一內間隔物90的下部90l上的羥基可結合而形成Si-O-Si鍵(2Si-OH
Figure 02_image001
Si-O-Si + H 2O)。在氧化退火之後，對處理腔室脫氣。
在第13D圖中，執行乾退火。可在高於氧化退火的溫度下執行乾退火，例如在約500°C與約800°C之間，在約0.01 atm至與約2 atm的壓力下，且駐留時間在約0.1小時與6小時之間。可在H 2、NH 3、N 2、Ar、其他惰性氣體、類似者及其組合的環境中執行乾退火。乾退火將導致第一內間隔物90的另一擴展，以將側向縫89擠壓閉合。同時，當側向縫89閉合時，乾退火使間隔層90s的上部90u的羥基與第一內間隔物90的下部90l的羥基交聯而形成Si-O-Si鍵且減小極化(2Si-OH
Figure 02_image001
Si-O-Si + H 2O)。乾退火亦將移除交聯中的水分副產物(H 2O)，且移除可能存在於氧化退火中水分副產物（例如當氧化退火使用蒸汽時）。
可按需要多次重複第13A圖至第13D圖的製程，以實現縫閉合及間隔物90的上部90u與間隔物90的下部90l的交聯。應注意，儘管通過製程將縫閉合以形成閉合縫91，但檢查第一內間隔物90可顯示曾存在縫，例如藉由觀察閉合縫91中的小間隙或縫閉合製程的產物（例如Si-CH 3、Si-OH、Si-NH 2的殘留物）等等。
在第15圖中，根據一些實施例，圖示在執行第13A圖至第13D圖的去縫製程之後，第11B圖中標為F11CN及F11CP的區域的放大視圖。第13D圖與第15圖中標為F13D的區域的放大部分一致。第15圖示出在去縫製程之後，n型區域50N及p型區域50P中的內間隔層90s的詳細視圖。
第15圖示出相比於去縫製程之前內間隔層90s的凹陷90d1，在去縫製程之後，內間隔層90s的凹陷90d3已減小。在一些實施例中，凹陷90d3可為凹陷90d1的10%與50%之間，例如0 nm與5 nm之間。在一些實施例中，完全移除內間隔層90s的凹陷（或將在形成第一內間隔物90時完全移除）。去縫製程亦可使內間隔層90s的材料的k值減小至小於所沉積材料的標稱k值的k值。舉例而言，沉積後碳氮氧化矽的k值可在4.9與5.4之間，而在去縫之後的去縫內間隔層90s的k值可在約4.5與5.1之間，此表示減小了約5%至10%。由於在重氧化退火期間內間隔層90s氧化，k值減小，尤其是源於內間隔層90s中氮的百分含量減少（氧增加）且內間隔層90s的密度減小。另外，內間隔層90s的尺寸可增加約5%至約20%，內間隔層90s的密度可減小約5%至15%。舉例而言，沉積後碳氮氧化矽的密度可在約2.5至2.7 g/cm 3之間。在去縫製程之後，碳氮氧化矽的密度可減小至約2.2至2.4 g/cm 3之間。內間隔層90s的所得側向厚度，例如第11A圖、第11B圖及第11C圖的總側向厚度90lt1，可擴展至約2 nm與35 nm之間的側向厚度90lt3，例如5 nm與25 nm之間。
在去縫製程之後，在一些實施例中，內間隔層90s可具有均勻的組成。內間隔層90s可包括元素組成，其中在處理之後，按分子量計，C為0至10%，N為0至20%，O為30至60%，Si為25至40%。在一些實施例中，內間隔層90s可表現出側向深度在約0 nm與8 nm之間的氧化，此側向深度取決於高氧化退火的駐留時間。在一些實施例中，對於內間隔層90s的氧化部分的氧化可為均勻的，但在其他實施例中，氧化可在內間隔層90s中顯示氧濃度梯度，此濃度梯度可自內間隔層90s的外表面向內間隔層的內表面（在側面90i處）側向減小。在此類實施例中，n型區域50N的第一奈米結構52及p型區域50P的第二奈米結構54的介面處的內間隔層90s的材料組成與沉積後的材料組成相比可不變。換言之，高氧化退火得到控制，使得不氧化第一奈米結構52及第二奈米結構54。在後續製程中，移除n型區域50N的第一奈米結構52及p型區域50P中的第二奈米結構54，並替換為替換金屬閘極，此替換金屬閘極隨後將具有與內間隔層90s的介面（例如在側面90i處）。
在第16圖中，根據一些實施例，圖示在執行第13A圖至第13D圖的去縫製程之後，第12B圖中標為F12CN及F12CP的區域的放大視圖。這些視圖與在執行去縫製程之前形成第一內間隔物90的實施例一致。第13D圖與第16圖中標為F13D的區域的放大部分一致。第16圖示出在去縫製程之後，n型區域50N及p型區域50P中的第一內間隔物90的詳細視圖。
第16圖示出相比於去縫製程之前第一內間隔物90的凹陷90d2，在去縫製程之後，第一內間隔物90的凹陷90d4已減小。在一些實施例中，凹陷90d4可在凹陷90d2的10%與50%之間，例如0 nm與5 nm之間。在一些實施例中，完全移除第一內間隔物90的凹陷90d4。去縫製程亦可使第一內間隔物90的材料的k值減小至小於所沉積材料（例如上文參考內間隔層90s所描述的）的標稱k值的k值。另外，第一內間隔物90的尺寸可增加約5%至約20%，內間隔層90s的密度可減小約5%至15%。第一內間隔物90的所得側向厚度，例如第12A圖、第12B圖及第12C圖的總側向厚度90lt2，可擴展至約1 nm與18 nm之間的側向厚度90lt4，例如5 nm與15 nm之間。
在去縫製程之後，在一些實施例中，第一內間隔物90可具有均勻的組成。第一內間隔物90可包括元素組成，其中在處理之後，按分子量計，C為0至10%，N為0至20%，O為30至60%，Si為25至40%。在一些實施例中，第一內間隔物90可顯示約0 nm與8 nm之間側向深度的氧化，此側向深度取決於高氧化退火的駐留時間。在一些實施例中，對於第一內間隔物90的氧化部分的氧化可為均勻的，但在其他實施例中，氧化可在第一內間隔物90中呈現氧濃度梯度，此濃度梯度可自第一內間隔物90的外表面向第一內間隔物的內表面（在側面90i處）側向減小。在此類實施例中，n型區域50N的第一奈米結構52及p型區域50P的第二奈米結構54的介面處的第一內間隔物90的材料組成與沉積後的材料組成相比可不變。換言之，高氧化退火得到控制，使得不氧化n型區域50N中的第一奈米結構52及p型區域50P中的第二奈米結構54。在後續製程中，移除n型區域50N的第一奈米結構52及p型區域50P中的第二奈米結構，並替換為替換金屬閘極，此替換金屬閘極隨後將具有與第一內間隔物90的介面（例如在側面90i處）。
第17A圖及第17B圖示出對第14圖所示的結構執行各向異性的蝕刻製程，以移除內間隔層90s的後處理製程的部分以形成第一內間隔物90。在一些實施例中，例如第17B圖所示的實施例，可各別地自第二奈米結構54及/或第一奈米結構52（取決於在p型區域50P中還是在n型區域50N中）的側壁使第一內間隔物90的外側壁凹陷。所得的第一內間隔物90可具有類似於上文參考第15圖所論述的那些減小或消除的凹陷剖面。
藉由諸如RIE、NBE或類似者的各向異性蝕刻製程來蝕刻內間隔層90s。可使用第一內間隔物90防止後續的蝕刻製程（例如用於形成閘極結構的蝕刻製程）對隨後形成的源極/汲極區域（例如下文參考第18A圖至第18C圖論述的磊晶源極/汲極區域）造成損傷。
在一些實施例中，當蝕刻間隔層90s以形成第一內間隔物90時，可移除形成於間隔層90s後處理製程中的任何剩餘凹陷。在此類實施例中，可使剩餘凹陷（見第15圖的凹陷90d3）的最深部分曝露於用於形成第一內間隔物90的各向異性蝕刻，由此消除第一內間隔物90中的凹陷。消除第一內間隔物90中的凹陷有利地提供隨後形成之源極/汲極區域與隨後形成之替換閘極結構之間較好的分隔。
在第18A圖至第18C圖中，磊晶源極/汲極區域92將形成於第一凹部86中。在一些實施例中，源極/汲極區域92可對n型區域50N中的第二奈米結構54及p型區域50P中的第一奈米結構52施加應力，由此改進效能。如第12B圖所示，磊晶源極/汲極區域92形成於第一凹部86中，使得每一虛設閘極76設置於磊晶源極/汲極區域92的各別相鄰對之間。在一些實施例中，使用第一間隔物81將磊晶源極/汲極區域92與虛設閘極76分隔，使用第一內間隔物90使磊晶源極/汲極區域92與奈米結構55分隔恰當的側向距離，從而磊晶源極/汲極區域92不會與所得奈米FET的隨後形成的閘極短路。
可藉由遮蔽p型區域50P（例如PMOS區域）形成n型區域50N（例如NMOS區域）中的磊晶源極/汲極區域92。隨後，磊晶源極/汲極區域92在n型區域50N中的第一凹部86中磊晶生長。磊晶源極/汲極區域92可包括對於n型區域奈米FET恰當的任何可接受的材料。舉例而言，如果第二奈米結構54為矽，則磊晶源極/汲極區域92可包括對第二奈米結構54施加拉伸應變的材料，例如矽、碳化矽、磷摻雜碳化矽、磷化矽或類似者。磊晶源極/汲極區域92可具有自奈米結構55的各別上表面突起的表面，且可具有刻面(facets)。
可藉由遮蔽n型區域50N（例如NMOS區域）形成p型區域50P（例如PMOS區域）中的磊晶源極/汲極區域92。隨後，磊晶源極/汲極區域92在p型區域50P中的第一凹部86中磊晶生長。磊晶源極/汲極區域92可包括對於p型區域奈米FET恰當的任何可接受的材料。舉例而言，如果第一奈米結構52為矽鍺，則磊晶源極/汲極區域92可包含對第一奈米結構52施加壓縮應變的材料，例如矽鍺、硼摻雜矽鍺、鍺、鍺錫或類似者。磊晶源極/汲極區域92可具有自多層堆疊64的各別表面突起的表面，且可具有刻面(facets)。
可用摻雜劑佈植至磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54及/或基板50，以形成源極/汲極區域，此類似於先前論述的用於形成輕摻雜源極/汲極區域的製程，隨後進行退火。源極/汲極區域可具有在約1x10 19個原子/cm 3至約1x10 21個原子/cm 3的範圍中的雜質濃度。源極/汲極區域的n型及/或p型雜質可為先前論述的雜質中之任一者。在一些實施例中，可在生長期間原位摻雜磊晶源極/汲極區域92。
作為用於在n型區域50N及p型區域50P中形成磊晶源極/汲極區域92的磊晶製程的結果，磊晶源極/汲極區域92的上表面具有刻面(facets)，其側向擴展至奈米結構55的側壁外。在一些實施例中，如第18A圖所示，這些刻面(facets)使同一奈米FET的相鄰的磊晶源極/汲極區域92合併。在其他實施例中，如第18C圖所示，在完成磊晶製程之後，相鄰的磊晶源極/汲極區域92保持為分隔的。在第18A圖及第18C圖所示的實施例中，第一間隔物81可形成至淺溝槽隔離區域68的頂表面，由此阻斷磊晶生長。在一些其他實施例中，第一間隔物81可覆蓋奈米結構55的側壁的部分，進一步阻斷磊晶生長。在一些其他實施例中，可調整用於形成第一間隔物81的間隔物蝕刻，以移除間隔物材料，使得磊晶生長的區域延伸至淺溝槽隔離區域68的表面。
磊晶源極/汲極區域92可包含一或多個半導體材料層。舉例而言，磊晶源極/汲極區域92可包含第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C。磊晶源極/汲極區域92可使用任何數量的半導體材料層。第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C中之每一者可由不同的半導體材料形成，可摻雜至不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B而大於第三半導體材料層92C的摻雜劑濃度。在磊晶源極/汲極區域92包含三個半導體材料層的實施例中，可沉積第一半導體材料層92A，可在第一半導體材料層92A上方沉積第二半導體材料層92B，可在第二半導體材料層92B上方沉積第三半導體材料層92C。
在第19A圖至第19C圖中，在第6A圖、第18B圖及第18A圖所示的結構上方各別地沉積第一層間電介質(ILD)96（第7A圖至第18C圖的製程不更改第6A圖所示的橫剖面）。第一層間電介質96可由介電材料形成，可藉由諸如化學氣相沉積、電漿增強化學氣相沉積(PECVD)或FCVD的任何合適的方法沉積第一層間電介質96。介電材料可包括矽酸磷玻璃(PSG)、矽酸硼玻璃(BSG)、硼摻雜矽酸磷玻璃(BPSG)、無摻雜矽酸鹽玻璃(USG)或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層(CESL)94設置於第一層間電介質 96與磊晶源極/汲極區域92、遮罩78及第一間隔物81之間。接觸蝕刻終止層94可包含介電材料，例如氮化矽、氧化矽、氮氧化矽或類似者，其具有與上覆第一層間電介質 96不同的蝕刻速率。
在第20A圖至第20B圖中，可執行諸如CMP的平坦化製程，使第一層間電介質 96的頂表面與虛設閘極76或遮罩78的頂表面齊平。平坦化製程亦可沿遮罩78的側壁移除虛設閘極76上的遮罩78及第一間隔物81的部分。在平坦化製程之後，虛設閘極76、第一間隔物81及第一層間電介質 96在製程變異內為齊平的。因此，通過第一層間電介質 96曝露虛設閘極76的頂表面。在一些實施例中，遮罩78可繼續存在，在此情況下，平坦化製程使第一層間電介質 96的頂表面與遮罩及第一間隔物81的頂表面齊平。
在第21A圖及第21B圖中，使用一或多個蝕刻步驟移除虛設閘極76及遮罩78（如果存在），從而形成第二凹部98。亦移除第二凹部98中的虛設閘極電介質71的部分。在一些實施例中，藉由各向異性的乾蝕刻製程移除虛設閘極76及虛設閘極電介質71。舉例而言，蝕刻製程可包括使用反應氣體的乾蝕刻製程，其以比第一層間電介質 96或第一間隔物81快的速率選擇性蝕刻虛設閘極76。每個第二凹部98曝露及/或上覆於奈米結構55的部分，奈米結構55的部分在後續完成的奈米FET中用作通道區域。用作通道區域的奈米結構55的部分設置於磊晶源極/汲極區域92的相鄰對之間。在移除期間，當蝕刻虛設閘極76時，可將虛設閘極電介質71用作蝕刻終止層。隨後，在移除虛設閘極76之後，可移除虛設閘極電介質71。
在第22A圖及第22B圖中，去除n型區域50N中的第一奈米結構52及p型區域50P中的第二奈米結構54，以延伸第二凹部98。可藉由在p型區域50P上方形成遮罩（未圖示）且執行諸如乾蝕刻或類似者的各向同性蝕刻製程來移除第一奈米結構52，此各向同性蝕刻製程使用對第一奈米結構52的材料具有選擇性的蝕刻劑，而與第一奈米結構52相比，第二奈米結構54、基板50、淺溝槽隔離區域68保持為相對未蝕刻的。在第一奈米結構52包括例如SiGe且第二奈米結構54A至54C包括例如Si或SiC的實施例中，可使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH 4OH)或類似者移除n型區域50N中的第一奈米結構52。
可藉由在n型區域50N上方形成遮罩（未圖示）且執行諸如乾蝕刻或類似者的各向同性蝕刻製程來移除p型區域50P中的第二奈米結構54，此各向同性蝕刻製程使用對第二奈米結構54的材料具有選擇性的蝕刻劑，而與第二奈米結構54相比，第一奈米結構52、基板50、淺溝槽隔離區域68保持為相對未蝕刻的。在第二奈米結構54包括例如SiGe且第一奈米結構52包括例如Si或SiC的實施例中，可使用氟化氫、另一氟基蝕刻劑或類似者移除p型區域50P中的第二奈米結構54。
在其他實施例中，例如藉由移除n型區域50N及p型區域50P中的第一奈米結構52或藉由移除n型區域50N及p型區域50P中的第二奈米結構54，可同時形成n型區域50N及p型區域50P中的通道區域。在此類實施例中，n型奈米FET及p型奈米FET的通道區域可具有同一材料組成，例如矽、矽鍺或類似者。第27A圖、第27B圖及第27C圖示出由此類實施例得到的結構，其中p型區域50P及n型區域50N的通道區域由第二奈米結構54提供，包含例如矽。
在移除第一奈米結構52及/或第二奈米結構54之後，第一內間隔物90繼續存在。由於減小及/或消除側向縫，第一內間隔物90使C eff增大，且降低源極/汲極區域92與後續形成的金屬閘極之間短路的可能性。
在第23A圖及第23B圖中，形成閘極介電層100及閘極102以用於替換閘極。在第二凹部98中保形沉積閘極介電層100。在n型區域50N中，可在基板50的頂表面及側壁上，以及第二奈米結構54的頂表面、側壁及底表面上形成閘極介電層100，在p型區域50P中，可在基板50的頂表面及側壁上，第一奈米結構52的頂表面、側壁及底表面上，以及沿第一內間隔物90形成閘極介電層100。閘極介電層100亦可沉積於第一層間電介質 96、接觸蝕刻終止層94、第一間隔物81及淺溝槽隔離區域68的頂表面上。
根據一些實施例，閘極介電層100包含一或多個介電層，例如氧化物、金屬氧化物、類似者或其組合。舉例而言，在一些實施例中，閘極電介質可包含氧化矽層及氧化矽層上方的金屬氧化物層。在一些實施例中，閘極介電層100包括高k介電材料，且在此些實施例中，閘極介電層100可具有高於約7.0的k值，且可包括金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的矽酸鹽。閘極介電層100的結構在n型區域50N及p型區域50P中可為相同的或不同的。閘極介電層100的形成方法可包括分子束沉積(MBD)、原子層沉積、PECVD及類似者。
閘極102各別地沉積於閘極介電層100上方，且填充第二凹部98的剩餘部分。閘極102可包括含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。舉例而言，儘管第23A圖及第23B圖示出單一層閘極102，但閘極102可包含任何數量的襯墊層、任何數量的功函數調節層及填充材料。組成閘極102的層的任何組合可沉積於第二奈米結構54的相鄰者之間及第二奈米結構54A與基板50之間的n型區域50N中，且可沉積於第一奈米結構52的相鄰者之間的p型區域50P中。
在n型區域50N及p型區域50P中形成閘極介電層100可同時發生，使得每一區域中的閘極介電層100由相同的材料形成，形成閘極102可同時發生，使得每一區域中的閘極102由相同的材料形成。在一些實施例中，可藉由相異的製程形成每一區域中的閘極介電層100，使得閘極介電層100可為不同的材料及/或具有不同數量的層，及/或可藉由相異的製程形成每一區域中的閘極102，使得閘極102可為不同的材料及/或具有不同數量的層。當使用相異的製程時，可使用各個製造步驟遮蔽及曝露恰當的區域。
在填充第二凹部98之後，可執行諸如CMP的平坦化製程以移除閘極介電層100及閘極102的材料的過量部分，過量部分在第一層間電介質 96的頂表面上方。閘極102及閘極介電層100的材料的剩餘部分由此形成所得奈米FET的替換閘極結構。閘極102及閘極介電層100可統稱為「閘極結構」。
在第24A圖至第24C圖中，使閘極結構（包括閘極介電層100及對應的上覆閘極102）凹陷，從而在閘極結構上方及第一間隔物81的相對部分之間直接形成凹部。在凹部中填充閘極遮罩104，其包含諸如氮化矽、氮氧化矽的介電材料的一或多層，隨後藉由平坦化製程移除介電材料的在第一層間電介質 96上方延伸的過量部分。後續形成的閘極觸點（例如下文參考第26A圖及第26B圖所述的閘極觸點114）穿透閘極遮罩104以接觸所凹陷閘極102的頂表面。
如第24A圖至第24C圖進一步所示，第二層間電介質 106沉積於第一層間電介質 96上方及閘極遮罩104上方。在一些實施例中，第二層間電介質 106為藉由FCVD形成的流動膜。在一些實施例中，第二層間電介質 106由諸如PSG、BSG、BPSG、USG或類似者的介電材料形成，且可藉由諸如化學氣相沉積、PECVD或類似者的任何合適的方法沉積第二層間電介質 106。
在第25A圖至第25C圖中，蝕刻第二層間電介質 106、第一層間電介質 96、接觸蝕刻終止層94及閘極遮罩104以形成第三凹部108，曝露磊晶結源極/汲極區域92及/或閘極結構的表面。藉由使用諸如RIE、NBE或類似者的各向異性蝕刻製程的蝕刻來形成第三凹部108。在一些實施例中，可使用第一蝕刻製程蝕穿過第二層間電介質 106及第一層間電介質 96刻第三凹部108，可使用第二蝕刻製程穿過閘極遮罩104蝕刻第三凹部108；且隨後可使用第三蝕刻製程穿過接觸蝕刻終止層94蝕刻第三凹部108。諸如光阻的遮罩可在第二層間電介質 106上方形成且經圖案化，以在第一蝕刻製程及第二蝕刻製程遮蔽第二層間電介質 106的部分。在一些實施例中，蝕刻製程可過度蝕刻，因此第三凹部108延伸至磊晶源極/汲極區域92及/或閘極結構中，且第三凹部108的底部可與磊晶源極/汲極區域92及/或閘極結構齊平（例如位於同一水平面或與基板具有相同的距離）或低於磊晶源極/汲極區域92及/或閘極結構（例如更靠近基板）。儘管第25B圖將第三凹部108圖示為在同一橫剖面中曝露磊晶源極/汲極區域92及閘極結構，但在各個實施例中，可在不同橫剖面中曝露磊晶源極/汲極區域92及閘極結構，由此減少後續形成的觸點的短路風險。在形成第三凹部108之後，在磊晶源極/汲極區域92上方形成矽化物區域110。在一些實施例中，形成矽化物區域110是藉由首先沉積金屬（未圖示），此金屬能與下方磊晶源極/汲極區域92的半導體材料（例如矽、矽鍺、鍺）反應以在磊晶源極/汲極區域92的曝露部分上方形成矽化物或鍺化物區域，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金，隨後執行熱退火製程以形成矽化物區域110。隨後例如藉由蝕刻製程移除所沉積金屬的未反應部分。儘管矽化物區域110指矽化物區域，但矽化物區域110亦可包括鍺化物區域或矽鍺區域（例如包含矽及鍺的區域）。在一實施例中，矽化物區域110包含TiSi，具有在約2 nm與約10 nm的範圍中的厚度。
接下來，在第26A圖至第26C圖中，在第三凹部108中形成觸點112及114（亦可稱為接觸插塞）。觸點112及114可各自包含一或多個層，例如阻障層、擴散層及填充材料。舉例而言，在一些實施例中，觸點112及114各自包括阻障層及導電填充層，且電耦接至下方的導電特徵（例如實施例中所圖示的閘極102及/或矽化物區域110）。觸點114電耦接至閘極102，可稱為閘極觸點，觸點112電耦接至矽化物區域110，可稱為源極/汲極觸點。用於觸點112及114的阻障層可包括鈦、氮化鈦、鉭、氮化鉭或類似者。用於觸點112及114的導電填充材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似者。可執行諸如CMP的平坦化製程以自第二層間電介質 106的表面移除過量材料。
第27A圖至第27C圖示出根據一些替代實施例的裝置的截面圖。第27A圖示出第1圖所示的參考橫剖面A-A’。第27B圖示出第1圖所示的參考橫剖面B-B’。第27C圖示出第1圖所示的參考橫剖面C-C’。在第27A圖至第27C圖中，相同的元件符號指示藉由與第26A圖至第26C圖的結構相同的製程形成的相同元件。然而，在第27A圖至第27C圖中，n型區域50N及p型區域50P中的通道區域包含同一材料。舉例而言，包含矽的第二奈米結構54為p型區域50P中的p型奈米FET及n型區域50N中的n型奈米FET提供通道區域。例如可藉由在p型區域50P及n型區域50N中的第一奈米結構52上形成內側壁間隔物，對內側壁間隔物執行第13A圖至第13D圖的縫閉合製程，自p型區域50P及n型區域50N同時移除第一奈米結構52；在p型區域50P中的第二奈米結構54周圍沉積閘極介電層100及閘極102P（例如適合p型奈米FET的閘極），及在n型區域50N中的第二奈米結構54周圍沉積閘極介電層100及閘極102N（例如適合n型奈米FET的閘極）來形成第27A圖至第27C圖的結構。在此類實施例中，相比於上文所解釋的p型區域50P中的材料，磊晶源極/汲極區域92的材料在n型區域50N中可為不同的。
實施例可實現數個優勢。舉例而言，可藉由氧化退火及乾退火產生的膨脹及交聯修復由間隔層的保形沉積製程產生的側向縫。此降低了短路的可能性，降低k值，提供較好的電晶體C eff效能。實施例亦將氧注入間隔層中，提供間隔層的氧化，以增大間隔層的體積且減小其密度。實施例亦有利地藉由轉換為羥基而自間隔層移除包括胺基及甲基的各個化合物，此提供較好的交聯能力及更有效的絕緣特性。將間隔層的材料組成從沉積後狀態改變為包括不同的組成分解，從而增加氧並減少碳及氮。實施例亦減小間隔層的凹陷剖面，有效地增加間隔層的側向厚度。
一個實施例是包括第一奈米結構的半導體裝置。此裝置亦包括第一奈米結構上方的第二奈米結構。此裝置亦包括與第一奈米結構相鄰的源極/汲極區域。此裝置亦包括圍繞第一奈米結構及第二奈米結構的閘極結構。此裝置亦包括插入至第一奈米結構與第二奈米結構之間的第一內間隔物、插入至閘極結構與源極/汲極區域之間的第一內間隔物，第一內間隔物的第一側上具有氧化的第一內間隔物，第一內間隔物的第一側接觸源極/汲極區域。在一實施例中，氧化具有0 nm與8 nm之間的側向深度。在一實施例中，氧化具有濃度梯度，此濃度自第一內間隔物的第一側向第一內間隔物側向深入減小。在一實施例中，第一內間隔物的材料組成按分子量計，包括0至10%的C、0至20%的N、30至60%的O及25至40%的Si。在一實施例中，緊鄰閘極結構的第一內間隔物的材料組成按分子量計，包括5至15%的C、10至30%的N、10至55%的O及30至45%的Si。在一實施例中，第一內間隔物的第一側具有第一彎曲側壁，第一側與閘極結構相鄰，其中第一內間隔物的第二側具有第二彎曲側壁，第二側與第一側相對，其中第二彎曲側壁比第一彎曲側壁平坦。在一實施例中，第一內間隔物具有5 nm與15 nm之間的寬度。在一實施例中，第一內間隔物具有均勻的材料組成。
另一實施例為電晶體，其包括半導體基板上方的第一奈米結構，第一奈米結構包括第一端。電晶體亦包括第一奈米結構上方的第二奈米結構，第二奈米結構包括第二端。電晶體亦包括插入至第一端與第二端之間的間隔物。電晶體亦包括圍繞第一奈米結構及第二奈米結構的閘極電介質，此閘極電介質具有與間隔物的第一側的介面。電晶體亦包括與第一端及第二端相鄰的源極/汲極區域，此源極/汲極區域具有與間隔物的第二側的介面，間隔物的第二側與第一側相對，其中間隔物的第一側具有第一凹陷剖面，其中間隔物的第二側具有第二凹陷剖面，其中第二凹陷剖面的凹陷程度小於第一凹陷剖面。在一實施例中，第一凹陷剖面在0.5 nm與15 nm之間，第二凹陷剖面在0 nm與5 nm之間。在一實施例中，間隔物具有設置於間隔物第二側處的第一氧化濃度。在一實施例中，第一氧化濃度自間隔物的第二側具有大於0 nm且小於約8 nm的側向深度。在一實施例中，第一氧化濃度具有濃度梯度，其自間隔物的第二側向間隔物的第一側減小。
另一實施例是形成半導體裝置的方法，其包括蝕刻與第一奈米結構及第二奈米結構相鄰的第一凹部，第一奈米結構在第二奈米結構上方。此方法亦包括通過第一凹部蝕刻第一奈米結構的側壁以形成第一奈米結構的側壁凹部。此方法亦包括在側壁凹部中形成第一側壁間隔物，第一側壁間隔物在上部與下部之間具有水平縫。此方法亦包括執行氧化退火，氧化退火將氧注入水平縫。此方法亦包括執行乾退火，乾退火導致上部與下部之間的交聯，藉由交聯減小水平縫的尺寸。在一實施例中，在乾退火之後，第一側壁間隔物的氧化退火及乾退火k值減小5%至10%。在一實施例中，氧化退火及乾退火使第一側壁間隔物的體積增大5%至20%。在一實施例中，方法進一步包括：在第一凹部中沉積源極/汲極區域，在第一奈米結構及第二奈米結構上方蝕刻開口，蝕刻以延伸開口以移除第一奈米結構，及在開口中及第二奈米結構周圍沉積閘極結構，第一側壁間隔物設置於閘極結構與源極/汲極區域之間。在一實施例中，在約200 C與600 C之間的溫度下，在包括H 2O、CO 2、O 2、O 3、O相關氧化劑物質或其組合的周圍環境中執行氧化退火。在一實施例中，在約500 C與800 C的溫度下執行乾退火。在一實施例中，氧化退火及乾退火使第一側壁間隔物的密度減小5%至15%。
上文概述數個實施例的特徵，使得熟習此項技術者可較佳地理解本揭示實施方式的態樣。熟習此項技術者應理解他們可容易地以本揭示實施方式為基礎來設計或修改其他製程或結構，以達到相同的目的及/或獲得本文所介紹的實施例的相同優點。熟習此項技術者亦應認識到這些等效構造不脫離本揭示實施方式的精神及範疇，並且他們可在不脫離本揭示實施方式之精神及範疇的情況下作出各種改變、替換及更改。
20:分隔器 50:基板 50N:n型區域 50P:p型區域 51A:第一半導體層 51B:第一半導體層 51C:第一半導體層 52A:第一奈米結構 52B:第一奈米結構 52C:第一奈米結構 52w:寬度 53A:第二半導體層 53B:第二半導體層 53C:第二半導體層 54A:第二奈米結構 54B:第二奈米結構 54C:第二奈米結構 54w:寬度 55:奈米結構 64:多層堆疊 66:鰭片 68:隔離區域 70:虛設介電層 71:虛設閘極電介質 72:虛設閘極層 74:遮罩層 76:虛設閘極 78:遮罩 80:第一間隔層 81:第一間隔物 82:第二間隔層 83:第二間隔物 86:第一凹部 88:側壁凹部 88d:凹陷值 88h:高度 88r:側向凹部 89:水平縫 90:第一內間隔物 90d1:凹陷 90d2:凹陷 90d3:凹陷 90d4:凹陷 90h:高度 90i:側面 90l:下部 90lt1:側向厚度 90lt2:側向厚度 90lt3:側向厚度 90lt4:側向厚度 90s:內間隔層 90u:上部 91:閉合縫 92:磊晶源極/汲極區域 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接觸蝕刻終止層 96:第一層間電介質 98:第二凹部 100:閘極介電層 102:閘極 102N:閘極 102P:閘極 104:閘極遮罩 106:第二層間電介質 108:第三凹部 110:矽化物區域 112:觸點 114:觸點 A':參考橫剖面 B:參考橫剖面 C:參考橫剖面 C':參考橫剖面 F10CN:區域 F11CN:區域 F11CP:區域 F12CN:區域 F12CP:區域 F13A:框 F13D:區域
結合附圖閲讀時，可自以下詳細描述最佳地理解本揭露的態樣。應注意，根據工業中的標準實踐，各個特徵未按比例繪製。事實上，出於明確論述的目的，可任意增加或減少各個特徵的尺寸。 第1圖以三維視圖示出根據一些實施例的奈米結構場效電晶體（奈米FET）的實例。 第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第15圖、第16圖、第17A圖、第17B圖、第18A圖、第18B圖、第18C圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖、第23A圖、第23B圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖及第26C圖示出根據一些實施例的製造奈米場效電晶體的中間階段的截面圖。 第27A圖、第27B圖及第27C圖為根據一些實施例的奈米場效電晶體的截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50N:n型區域
50P:p型區域
52A:第一奈米結構
52B:第一奈米結構
52C:第一奈米結構
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
66:鰭片
71:虛設閘極電介質
76:虛設閘極
81:第一間隔物
90d2:凹陷
901t2:側向厚度
90d4:凹陷
901t4:側向厚度
90s:內間隔層
F13D:區域

Claims (20)

  1. 一種半導體裝置，包含： 一第一奈米結構； 一第二奈米結構，在該第一奈米結構上方； 一源極/汲極區域，與該第一奈米結構相鄰； 一閘極結構，圍繞該第一奈米結構及該第二奈米結構；及 一第一內間隔物，插入至該第一奈米結構與該第二奈米結構之間，該第一內間隔物插入至該閘極結構與該源極/汲極區域之間，該第一內間隔物在該第一內間隔物的一第一側上具有一氧化，該第一內間隔物的該第一側接觸該源極/汲極區域。
  2. 如請求項1所述之半導體裝置，其中該氧化具有0 nm與8 nm之間的一側向深度。
  3. 如請求項1所述之半導體裝置，其中該氧化具有一濃度梯度，自該第一內間隔物的該第一側向該第一內間隔物側向深入減小。
  4. 如請求項1所述之半導體裝置，其中該第一內間隔物的一材料組成按分子量計，包含0至10%的C、0至20%的N、30至60%的O及25至40%的Si。
  5. 如請求項4所述之半導體裝置，其中緊鄰該閘極結構的該第一內間隔物的一材料組成按分子量計，包括5至15%的C、10至30%的N、10至55%的O及30至45%的Si。
  6. 如請求項1所述之半導體裝置，其中該第一內間隔物的一第一側具有一第一彎曲側壁，該第一側與該閘極結構相鄰，其中該第一內間隔物的一第二側具有一第二彎曲側壁，該第二側與該第一側相對，其中該第二彎曲側壁比該第一彎曲側壁平坦。
  7. 如請求項1所述之半導體裝置，其中該第一內間隔物具有5 nm與15 nm之間的一寬度。
  8. 如請求項1所述之半導體裝置，其中該第一內間隔物具有一均勻的材料組成。
  9. 一種電晶體，包含： 一第一奈米結構，在一半導體基板上方，該第一奈米結構包括一第一端； 一第二奈米結構，在該第一奈米結構上方，該第二奈米結構包括一第二端； 一間隔物，插入至該第一端與該第二端之間； 一閘極電介質，圍繞該第一奈米結構及該第二奈米結構，該閘極電介質具有與該間隔物的一第一側的一介面；及 一源極/汲極區域，與該第一端及該第二端相鄰，該源極/汲極區域具有與該間隔物的一第二側的一介面，該間隔物的該第二側與該第一側相對，其中該間隔物的該第一側具有一第一凹陷剖面，其中該間隔物的該第二側具有一第二凹陷剖面，其中該第二凹陷剖面的凹陷程度小於該第一凹陷剖面。
  10. 如請求項9所述之電晶體，其中該第一凹陷剖面在0.5 nm與15 nm之間，且其中該第二凹陷剖面在0 nm與5 nm之間。
  11. 如請求項9所述之電晶體，其中該間隔物具有設置於該間隔物的該第二側的一第一氧化濃度。
  12. 如請求項11所述之電晶體，其中該第一氧化濃度自該間隔物的該第二側具有大於0 nm且小於約8 nm的一側向深度。
  13. 如請求項12所述之電晶體，其中該第一氧化濃度具有一濃度梯度，其自該間隔物的該第二側向該間隔物的該第一側減小。
  14. 一種形成半導體裝置的方法，包含： 蝕刻與一第一奈米結構及一第二奈米結構相鄰的一第一凹部，該第一奈米結構在該第二奈米結構上方； 通過該第一凹部蝕刻該第一奈米結構的一側壁以形成該第一奈米結構的一側壁凹部； 在該側壁凹部中形成一第一側壁間隔物，該第一側壁間隔物在一上部與一下部之間具有一水平縫； 執行一氧化退火，該氧化退火用氧注入該水平縫；及 執行一乾退火，該乾退火導致該上部與該下部之間的交聯，該交聯減小該水平縫的一尺寸。
  15. 如請求項14所述之方法，其中在該氧化退火及該乾退火之後，該第一側壁間隔物的一k值減小5%至10%。
  16. 如請求項14所述之方法，其中該氧化退火及該乾退火使該第一側壁間隔物的一體積增大5%至20%。
  17. 如請求項14所述之方法，進一步包含： 在該第一凹部中沉積一源極/汲極區域； 在該第一奈米結構及該第二奈米結構上方蝕刻一開口； 蝕刻以延伸該開口以移除該第一奈米結構；及 在該開口中及該第二奈米結構周圍沉積一閘極結構，該第一側壁間隔物設置於該閘極結構與該源極/汲極區域之間。
  18. 如請求項14所述之方法，其中在約200°C與600°C之間的一溫度下，在包括H 2O、CO 2、O 2、O 3、O相關氧化劑物質或其組合的一周圍環境中執行該氧化退火。
  19. 如請求項14所述之方法，其中在500°C與800°C之間的一溫度下執行該乾退火。
  20. 如請求項14所述之方法，其中該氧化退火及該乾退火使該第一側壁間隔物的一密度減小5%至15%。
TW110129543A 2021-02-12 2021-08-10 半導體裝置、電晶體及形成半導體裝置的方法 TWI815159B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163148646P 2021-02-12 2021-02-12
US63/148,646 2021-02-12
US17/322,405 US20220262925A1 (en) 2021-02-12 2021-05-17 Nano-Fet Semiconductor Device and Method of Forming
US17/322,405 2021-05-17

Publications (2)

Publication Number Publication Date
TW202247470A true TW202247470A (zh) 2022-12-01
TWI815159B TWI815159B (zh) 2023-09-11

Family

ID=81992096

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110129543A TWI815159B (zh) 2021-02-12 2021-08-10 半導體裝置、電晶體及形成半導體裝置的方法

Country Status (5)

Country Link
US (1) US20220262925A1 (zh)
KR (1) KR102549862B1 (zh)
CN (1) CN114649332A (zh)
DE (1) DE102021113003B4 (zh)
TW (1) TWI815159B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220090672A (ko) * 2020-12-22 2022-06-30 삼성전자주식회사 반도체 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030052663A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 반도체소자의 분리 방법
US9184089B2 (en) * 2013-10-04 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming a trench structure
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
KR102277610B1 (ko) * 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
US10297508B2 (en) * 2017-08-31 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102018108598A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiterbauelement und Verfahren
US11569370B2 (en) 2019-06-27 2023-01-31 Intel Corporation DEPOP using cyclic selective spacer etch

Also Published As

Publication number Publication date
KR20220116097A (ko) 2022-08-22
KR102549862B1 (ko) 2023-06-30
DE102021113003B4 (de) 2023-10-05
DE102021113003A1 (de) 2022-08-18
US20220262925A1 (en) 2022-08-18
TWI815159B (zh) 2023-09-11
CN114649332A (zh) 2022-06-21

Similar Documents

Publication Publication Date Title
US11916114B2 (en) Gate structures in transistors and method of forming same
US20240145543A1 (en) Semiconductor device and method of forming the same
CN114520229A (zh) 半导体器件及方法
TWI815159B (zh) 半導體裝置、電晶體及形成半導體裝置的方法
US11935754B2 (en) Transistor gate structure and method of forming
US11923414B2 (en) Semiconductor device and method
TW202217973A (zh) 半導體元件與其形成方法
US20230317859A1 (en) Transistor gate structures and methods of forming thereof
TWI827221B (zh) 製造半導體裝置的方法和半導體裝置
TWI789779B (zh) 電晶體及形成源極/汲極區域的方法
TWI832300B (zh) 半導體裝置及其形成方法
TWI760054B (zh) 電晶體及其形成方法
TWI760052B (zh) 形成閘電極的方法、半導體裝置及製造半導體裝置的方法
US20240162303A1 (en) Gate Structures in Transistors and Method of Forming Same
US20230163198A1 (en) Nano-fet semiconductor device and method of forming
KR20240062992A (ko) 나노 fet 반도체 디바이스 및 형성 방법
TW202312492A (zh) 半導體裝置、電晶體及形成半導體裝置的方法
CN117954447A (zh) 纳米结构fet半导体器件及其形成方法
CN116598348A (zh) 半导体器件和制造半导体器件的方法
CN113206083A (zh) 晶体管栅极及形成方法
TW202307932A (zh) 奈米片的氟摻入方法