CN114520229A - 半导体器件及方法 - Google Patents

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李欣怡
张文
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及半导体器件及方法。在一个实施例中，一种器件包括：沟道区域；栅极电介质层，位于沟道区域上；第一功函数调整层，位于栅极电介质层上，第一功函数调整层包括n型功函数金属；阻挡层，位于第一功函数调整层上；第二功函数调整层，位于阻挡层上，第二功函数调整层包括p型功函数金属，该p型功函数金属与n型功函数金属不同；以及填充层，位于第二功函数调整层上。

Description

半导体器件及方法
技术领域
本公开总体涉及半导体器件及方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：沟道区域；栅极电介质层，位于所述沟道区域上；第一功函数调整层，位于所述栅极电介质层上，所述第一功函数调整层包括n型功函数金属；阻挡层，位于所述第一功函数调整层上；第二功函数调整层，位于所述阻挡层上，所述第二功函数调整层包括p型功函数金属，所述p型功函数金属与所述n型功函数金属不同；以及填充层，位于所述第二功函数调整层上。
根据本公开的另一实施例，提供了一种半导体器件，包括：第一晶体管，所述第一晶体管包括：第一沟道区域；第一栅极电介质层，位于所述第一沟道区域上；n型功函数调整层，位于所述第一栅极电介质层上；阻挡层，位于所述n型功函数调整层上；第一p型功函数调整层，位于所述阻挡层上；以及第一填充层，位于所述第一p型功函数调整层上；以及第二晶体管，所述第二晶体管包括：第二沟道区域；第二栅极电介质层，位于所述第二沟道区域上；第二p型功函数调整层，位于所述第二栅极电介质层上；以及第二填充层，位于所述第二p型功函数调整层上。
根据本公开的又一实施例，提供了一种用于制造半导体器件的方法，包括：沉积栅极电介质层，所述栅极电介质层具有第一部分和第二部分，所述第一部分被沉积在第一沟道区域上，所述第二部分被沉积在第二沟道区域上；在所述栅极电介质层的所述第一部分上形成第一功函数调整层；在所述第一功函数调整层上形成阻挡层；在所述阻挡层和所述栅极电介质层的所述第二部分上沉积第二功函数调整层；以及对所述第二功函数调整层执行处理工艺，以修改所述第二功函数调整层的第二功函数，所述阻挡层在所述处理工艺期间抑制对所述第一功函数调整层的第一功函数的修改。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(nano-FET)的示例。
图2至图23B是根据一些实施例的制造nano-FET的中间阶段的视图。
图24是根据一些实施例的用于形成nano-FET的替换栅极的示例方法的流程图。
图25A至图26B是根据一些实施例的FinFET的视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
根据各种实施例，栅极电极形成有多个功函数调整层。在这些功函数调整层之间形成阻挡层，并处理上部功函数调整层以调整其功函数。阻挡层抑制(例如，基本上防止或至少减少)在该处理期间对下面的功函数调整层的修改。因此，可以更精确地调整所得器件的阈值电压。
在包括nano-FET的管芯的特定上下文中描述了多个实施例。然而，各种实施例可被应用于替代nano-FET或与nano-FET结合地包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。
图1示出了根据一些实施例的nano-FET(例如，纳米线FET、纳米片FET等)的示例。图1是三维视图，其中为清晰起见而省略了nano-FET的一些特征。nano-FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、栅极全环绕场效应晶体管(GAAFET)等。
nano-FET包括在衬底50(例如，半导体衬底)上的鳍62之上的纳米结构66(例如，纳米片、纳米线等)，其中纳米结构66用作nano-FET的沟道区域。纳米结构66可包括p型纳米结构、n型纳米结构、或它们的组合。诸如浅沟槽隔离(STI)区域之类的隔离区域70被设置在相邻的鳍62之间，这些鳍62可以从相邻的隔离区域70之间突出高于相邻的隔离区域70。尽管隔离区域70被描述/示出为与衬底50分离，但如本文所使用的，术语“衬底”可指代单独的半导体衬底、或者半导体衬底和隔离区域的组合。此外，尽管鳍62的底部部分被示为与衬底50的单一连续材料，但鳍62的底部部分和/或衬底50可包括单一材料或多种材料。在此上下文中，鳍62是指从相邻的隔离区域70之间延伸高于相邻的隔离区域70的部分。
栅极电介质122在鳍62的顶表面之上并且沿着纳米结构66的顶表面、侧壁和底表面。栅极电极124在栅极电介质122之上。外延源极/漏极区域98在栅极电介质122和栅极电极124的相对侧被设置在鳍62上。外延源极/漏极区域98可以在不同的鳍62之间共享。例如，相邻的外延源极/漏极区域98可被电连接，例如，通过由外延生长而聚结外延源极/漏极区域98、或通过将外延源极/漏极区域98与同一源极/漏极接触件相耦合。
图1进一步示出了在后面的图中使用的参考截面。截面A-A’沿着栅极电极124的纵轴，并且在例如与nano-FET的外延源极/漏极区域98之间的电流流动方向垂直的方向上。截面B-B’沿着鳍62的纵轴，并且在例如nano-FET的外延源极/漏极区域98之间的电流流动的方向上。截面C-C’平行于截面A-A’，并延伸穿过nano-FET的外延源极/漏极区域98。为了清楚起见，后续附图参考这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的nano-FET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑在平面器件(例如，平面FET)中或在鳍式场效应晶体管(FinFET)中使用的方面。例如，FinFET可以包括位于衬底上的鳍，这些鳍用作FinFET的沟道区域。类似地，平面FET可以包括衬底，其中衬底的一些部分用作平面FET的沟道区域。
图2至图23B是根据一些实施例的制造nano-FET的中间阶段的视图。图2、图3、图4、图5和图6是三维视图，示出了与图1类似的三维视图。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图22A和图23A示出了图1所示的参考截面A-A’，区别在于这些图中示出了两个鳍。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图21B、图22B和图23B示出图1所示的参考截面B-B’。图9C和图9D示出图1所示的参考截面C-C’，区别在于图9C和图9D示出了两个鳍。
在图2中，提供衬底50以用于形成nano-FET。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型杂质)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料的层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底(通常是硅衬底或玻璃衬底)上。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或前述项的组合等。
衬底50具有n型区域50N和p型区域50P。n型区域50N可用于形成n型器件，例如，NMOS晶体管，如n型nano-FET，并且p型区域50P可用于形成p型器件，例如，PMOS晶体管，如p型nano-FET。n型区域50N可以与p型区域50P实体分离(未单独示出)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。虽然示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
衬底50可轻微掺杂有p型杂质或n型杂质。可以对衬底50的上部执行抗穿通(APT)注入以形成APT区域。在APT注入期间，可以在衬底50中注入杂质。杂质可具有与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反的导电类型。APT区域可延伸到nano-FET中的源极/漏极区域之下。可以使用APT区域来减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域中的掺杂浓度可以在约1018cm-3至约1019cm-3的范围内。
在衬底50之上形成多层堆叠52。多层堆叠52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，并且第二半导体层56由第二半导体材料形成。这些半导体材料可各自从衬底50的候选半导体材料中选择。在所示的实施例中，多层堆叠52包括第一半导体层54和第二半导体层56各三层。应认识到，多层堆叠52可包括任何数量的第一半导体层54和第二半导体层56。
在所示的实施例中，并且如随后将更详细地描述的，第一半导体层54会被去除并且第二半导体层56会被图案化，以在n型区域50N和p型区域50P两者中形成用于nano-FET的沟道区域。第一半导体层54是牺牲层(或虚设层)，其在后续处理中会被去除以暴露第二半导体层56的顶表面和底表面。第一半导体层54的第一半导体材料是相对于对第二半导体层56的蚀刻具有高蚀刻选择性的材料，例如，硅锗。第二半导体层56的第二半导体材料是适用于n型器件和p型器件两者的材料，例如，硅。
在另一实施例中(未单独示出)，第一半导体层54会被图案化以在一个区域(例如，p型区域50P)中形成用于nano-FET的沟道区域，并且第二半导体层56会被图案化以在另一区域(例如，n型区域50N)中形成用于nano-FET的沟道区域。第一半导体层54的第一半导体材料可以是适用于p型器件的材料，例如，硅锗(例如，SixGe1-x，其中x可以在0至1的范围内)、纯锗、III-V化合物半导体、II-VI化合物半导体等。第二半导体层56的第二半导体材料可以是适用于n型器件的材料，例如，硅、碳化硅、III-V化合物半导体、II-VI化合物半导体等。第一半导体材料和第二半导体材料相对于对彼此的蚀刻可具有高蚀刻选择性，从而在n型区域50N中可以在不去除第二半导体层56的情况下去除第一半导体层54，并且在p型区域50P中可以在不去除第一半导体层54的情况下去除第二半导体层56。
多层堆叠52的每一层可通过诸如气相外延(VPE)或分子束外延(MBE)之类的工艺来生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)之类的工艺来沉积。每一层可具有较小厚度，例如，约5nm至约30nm范围内的厚度。在一些实施例中，一些层(例如，第二半导体层56)形成为比其他层(例如，第一半导体层54)更薄。例如，在第一半导体层54是牺牲层(或虚设层)并且第二半导体层56被图案化以在n型区域50N和p型区域50p两者中形成用于nano-FET的沟道区域的实施例中，第一半导体层54可具有第一厚度T1并且第二半导体层56可具有第二厚度T2，其中第二厚度T2比第一厚度T1小了约30％至约60％。将第二半导体层56形成为具有较小厚度允许以较大密度形成沟道区域。
在图3中，在衬底50和多层堆叠52中图案化沟槽以形成鳍62、第一纳米结构64和第二纳米结构66。鳍62是在衬底50中图案化的半导体条带。第一纳米结构64和第二纳米结构66分别包括第一半导体层54和第二半导体层56的剩余部分。可以通过任何可接受的蚀刻工艺来图案化沟槽，例如，反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻可以是各向异性的。
可以通过任何适当的方法来图案化鳍62和纳米结构64、66。例如，可以使用一种或多种光刻工艺来图案化鳍62和纳米结构64、66，包括双图案化工艺或多图案化工艺。通常，双图案化或多图案化工艺组合了光刻工艺和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件作为掩模来图案化鳍62和纳米结构64、66。在一些实施例中，掩模(或其他层)可以保留在纳米结构64、66上。
鳍62和纳米结构64、66可各自具有约8nm至约40nm的范围内的宽度。在所示的实施例中，鳍62和纳米结构64、66在n型区域50N和p型区域50P中具有基本相等的宽度。在另一实施例中，一个区域(例如，n型区域50N)中的鳍62和纳米结构64、66可以比另一区域(例如，p型区域50P)中的鳍62和纳米结构64、66更宽或更窄。
在图4中，在衬底50之上并且在相邻的鳍62之间形成STI区域70。STI区域70围绕鳍62的至少一部分设置，使得纳米结构64、66中的至少一部分从相邻的STI区域70之间突出。在所示的实施例中，STI区域70的顶表面与鳍62的顶表面共面(在工艺变化内)。在一些实施例中，STI区域70的顶表面高于或低于鳍62的顶表面。STI区域70将相邻器件的多个特征分开。
STI区域70可以通过任何合适的方法形成。例如，可以在衬底50和纳米结构64、66之上并且在相邻的鳍62之间形成绝缘材料。绝缘材料可以是氧化物(例如，氧化硅)、氮化物(例如，氮化硅)等、或它们的组合，并且可以通过化学气相沉积(CVD)工艺来形成，例如，高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等、或它们的组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在一种实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构64、66。尽管STI区域70均被示为单个层，但一些实施例可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍62和纳米结构64、66的表面形成衬里(未单独示出)。此后，可以在衬里之上形成诸如上述的填充材料。
然后对绝缘材料施加去除工艺以去除纳米结构64、66之上的过量绝缘材料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等之类的平坦化工艺。该平坦化工艺暴露纳米结构64、66，使得在平坦化工艺完成之后，纳米结构64、66和绝缘材料的顶部表面是共面的(在工艺变化内)。在掩模保留在纳米结构64、66上的实施例中，该平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成之后，掩模或纳米结构64、66(分别地)、以及绝缘材料的顶表面是共面的(在工艺变化内)。然后使绝缘材料凹陷以形成STI区域70。绝缘材料被凹陷为使得纳米结构64、66中的至少一部分从绝缘材料的相邻部分之间突出。此外，STI区域70的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或前述项的组合。STI区域70的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。绝缘材料可以使用任何可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，该蚀刻工艺以比蚀刻鳍62和纳米结构64、66的材料更快的速率选择性地蚀刻STI区域70)。例如，可以使用稀释氢氟酸(dHF)执行氧化物去除。
先前描述的工艺仅是可以如何形成鳍62和纳米结构64、66的一个示例。在一些实施例中，鳍62和/或纳米结构64、66可使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以蚀刻穿过电介质层形成沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷使得外延结构相对于电介质层突出以形成鳍62和/或纳米结构64、66。外延结构可包括交替的先前描述的半导体材料，例如，第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和/或之后的注入，但原位掺杂和注入掺杂可被一起使用。
此外，可以在衬底50、鳍62、和/或纳米结构64、66中形成适当的阱(未单独示出)。这些阱可以具有与随后在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反的导电类型。在一些实施例中，在n型区域50N中形成p型阱，并且在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P两者中形成p型阱或n型阱。
在具有不同阱类型的实施例中，可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的鳍62、纳米结构64、66和STI区域70之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域50P。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，则在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是被注入到该区域中的磷、砷、锑等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，可以例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在对p型区域50P的注入之后或之前，在p型区域50P中的鳍62、纳米结构64、66和STI区域70之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化以暴露n型区域50N。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是被注入到该区域中的硼、氟化硼、铟等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，可以例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在对n型区域50N和p型区域50P的注入之后，可执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在针对鳍62和/或纳米结构64、66外延生长外延结构的一些实施例中，所生长的材料可在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可被一起使用。
在图5中，在鳍62和纳米结构64、66上形成虚设电介质层72。虚设电介质层72可以由诸如氧化硅、氮化硅、它们的组合等之类的电介质材料形成，其可根据可接受的技术来沉积或热生长。在虚设电介质层72之上形成虚设栅极层74，并且在虚设栅极层74之上形成掩模层76。虚设栅极层74可被沉积在虚设电介质层72之上，并然后例如通过CMP来平坦化。掩模层76可被沉积在虚设栅极层74之上。虚设栅极层74可以由导电材料或非导电材料形成，例如，非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，其可通过物理气相沉积(PVD)、CVD等来沉积。虚设栅极层74可以由相对于对隔离材料(例如，STI区域70和/或虚设电介质层72)的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。掩模层76可以由诸如氮化硅、氮氧化硅等之类的电介质材料形成。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层74和单个掩模层76。在所示的实施例中，虚设电介质层72覆盖鳍62、纳米结构64、66和STI区域70，使得虚设电介质层72在STI区域70之上并且在虚设栅极层74和STI区域70之间延伸。在另一实施例中，虚设电介质层72仅覆盖鳍62和纳米结构64、66。
在图6中，使用可接受的光刻和刻蚀技术对掩模层76进行图案化以形成掩模86。掩模86的图案然后通过任何可接受的刻蚀技术而转移到虚设栅极层74，以形成虚设栅极84。掩模86的图案可选地可以通过任何可接受的蚀刻技术而进一步转移到虚设电介质层72，以形成虚设电介质82。虚设栅极84覆盖纳米结构64、66的如下部分：这些部分在后续处理中会被暴露以形成沟道区域。具体地，虚设栅极84沿着纳米结构66的如下部分延伸：这些部分会被图案化以形成沟道区域68。掩模86的图案可被用于实体分离相邻的虚设栅极84。虚设栅极84还可具有与鳍62的长度方向基本垂直的长度方向(在工艺变化内)。掩模86可选地可以在图案化之后被去除，例如，通过任何可接受的蚀刻技术。
图7A至图22B示出了制造实施例器件中的各种附加步骤。图7A至图13B和图21A至图22B示出了n型区域50N和p型区域50P中的任一个中的特征。例如，所示的结构可适用于n型区域50N和p型区域50P两者。在每个附图的文本中描述了n型区域50N和p型区域50P的结构上的差异(如果有的话)。图14A、图15A、图16A、图17A、图18A、图19A和图20A示出了n型区域50N中的特征。图14B、图15B、图16B、图17B、图18B、图19B和图20B示出了p型区域50P中的特征。
在图7A和图7B中，栅极间隔件90被形成在纳米结构64、66之上、在掩模86(如果存在的话)、虚设栅极84和虚设电介质82的暴露侧壁上。栅极间隔件90可以通过如下方式来形成：共形地沉积(一种或多种)电介质材料，并随后蚀刻该(一种或多种)电介质材料。可接受的电介质材料包括：氧化物，例如，氧化硅或氧化铝；氮化物，例如，氮化硅；碳化物，例如，碳化硅等；或前述项的组合，例如，氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等；或者前述项的多层等。电介质材料可以通过诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)等之类的共形沉积工艺来形成。在所示的实施例中，栅极间隔件90各自包括多个层，例如，第一间隔件层90A和第二间隔件层90B。在一些实施例中，第一间隔件层90A和第二间隔件层90B由碳氮氧化硅(例如，SiOxNyC1-x-y，其中x和y在0至1的范围内)形成。例如，第一间隔件层90A可以由与第二间隔件层90B类似或不同成分的碳氧氮化硅形成。可以执行可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等、或其组合)以图案化该(一种或多种)电介质材料。蚀刻可以是各向异性的。在被蚀刻时，该(一种或多种)电介质材料的一些部分留在虚设栅极84的侧壁上(从而形成栅极间隔件90)。在蚀刻之后，栅极间隔件90可以具有直的侧壁(如图所示)或者可以具有弯曲的侧壁(未示出)。如随后将更详细描述的，该(一种或多种)电介质材料在被蚀刻后，其一些部分可留在鳍62和/或纳米结构64、66的侧壁上(从而形成鳍间隔件)。
此外，可以执行注入以形成轻掺杂源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时暴露p型区域50P，并且适当类型(例如，p型)的杂质可被注入到在p型区域50P中暴露的鳍62和/或纳米结构64、66中。然后可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时暴露n型区域50N，并且适当类型(例如，n型)的杂质可被注入到在n型区域50N中暴露的鳍62和/或纳米结构64、66中。然后可以去除掩模。n型杂质可以是任何先前描述的n型杂质，并且p型杂质可以是任何先前描述的p型杂质。在注入期间，沟道区域68保持被虚设栅极84覆盖，使得沟道区域68保持基本上没有被注入以形成LDD区域的杂质。LDD区域可具有约1015cm-3至约1019cm-3的范围内的杂质浓度。可使用退火来修复注入损伤并激活所注入的杂质。
注意，先前的公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图8A和图8B中，在纳米结构64、66中形成源极/漏极凹部94。在所示的实施例中，源极/漏极凹部94延伸穿过纳米结构64、66并进入鳍62中。源极/漏极凹部94还可以延伸到衬底50中。在各种实施例中，源极/漏极凹部94可延伸到衬底50的顶表面而未蚀刻衬底50；鳍62可被蚀刻为使得源极/漏极凹部94的底表面低于STI区域70的顶表面。源极/漏极凹部94可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)蚀刻纳米结构64、66来形成。在用于形成源极/漏极凹部94的蚀刻工艺期间，栅极间隔件90和虚设栅极84共同掩蔽鳍62和/或纳米结构64、66的一些部分。可以使用单个蚀刻工艺来蚀刻每个纳米结构64、66，或者可以使用多个蚀刻工艺来蚀刻纳米结构64、66。可以使用定时蚀刻工艺来在源极/漏极凹部94达到期望深度之后停止蚀刻源极/漏极凹部94。
可选地，内部间隔件96被形成在第一纳米结构64的剩余部分的侧壁上，例如，被源极/漏极凹部94暴露的那些侧壁。如随后将更详细描述的，随后会在源极/漏极凹部94中形成源极/漏极区域，并且第一纳米结构64随后会被相应的栅极结构替代。内部间隔件96充当随后形成的源极/漏极区域与随后形成的栅极结构之间的隔离特征。此外，内部间隔件96可被用于基本上防止后续蚀刻工艺(例如，用于随后去除第一纳米结构64的蚀刻工艺)对随后形成的源极/漏极区域的损坏。
作为形成内部间隔件96的示例，源极/漏极凹部94可横向扩展。具体地，第一纳米结构64的侧壁中被源极/漏极凹部94暴露的部分可被凹陷。尽管第一纳米结构64的侧壁被示为笔直的，但这些侧壁可以是凹的或凸的。侧壁可以通过可接受的蚀刻工艺来凹陷，例如，对第一纳米结构64的材料具有选择性的蚀刻工艺(例如，该蚀刻工艺以比蚀刻第二纳米结构66的材料更快的速率选择性地蚀刻第一纳米结构64的材料)。蚀刻可以是各向同性的。例如，当第二纳米结构66由硅形成并且第一纳米结构64由硅锗形成时，蚀刻工艺可以是使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在另一实施例中，该蚀刻工艺可以是使用诸如氟化氢(HF)气体之类的氟基气体的干法蚀刻。在一些实施例中，可以持续地执行同一蚀刻工艺以既形成源极/漏极凹部94，又凹陷第一纳米结构64的侧壁。内部间隔件96然后可通过共形地形成绝缘材料，并随后蚀刻该绝缘材料来形成。绝缘材料可以是氮化硅或氮氧化硅，但可以采用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。绝缘材料可以通过共形沉积工艺(例如，ALD、CVD等)来沉积。对绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干法蚀刻，例如，RIE、NBE等。尽管内部间隔件96的外侧壁被示出为相对于栅极间隔件90的侧壁是齐平的，但内部间隔件96的外侧壁可延伸超过栅极间隔件90的侧壁、或相对于栅极间隔件90的侧壁凹进。换句话说，内部间隔件96可以部分填充、完全填充、或过度填充侧壁凹部。此外，尽管内部间隔件96的侧壁被示出为笔直的，但内部间隔件96的侧壁可以是凹的或凸的。
在图9A和图9B中，在源极/漏极凹部94中形成外延源极/漏极区域98。在源极/漏极凹部94中形成外延源极/漏极区域98以使得每个虚设栅极84(以及相应的沟道区域68)被设置在相应的外延源极/漏极区域98的相邻对之间。在一些实施例中，栅极间隔件90和内部间隔件96用于将外延源极/漏极区域98分别与虚设栅极84和第一纳米结构64分开适当的横向距离，使得外延源极/漏极区域98不与所得的nano-FET的随后形成的栅极短路。可以选择外延源极/漏极区域98的材料以在相应的沟道区域68中施加应力，从而改善性能。
可通过掩蔽p型区域50P来形成n型区域50N中的外延源极/漏极区域98。然后，在n型区域50N中的源极/漏极凹部94中外延生长n型区域50N中的外延源极/漏极区域98。外延源极/漏极区域98可包括任何适用于n型器件的可接受材料。例如，n型区域50N中的外延源极/漏极区域98可包括在沟道区域68上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、硅磷等。n型区域50N中的外延源极/漏极区域98可具有从鳍62和纳米结构64、66的相应表面凸起的表面，并且可具有小平面。
可通过掩蔽n型区域50N来形成p型区域50P中的外延源极/漏极区域98。然后，在p型区域50P中的源极/漏极凹部94中外延生长p型区域50P中的外延源极/漏极区域98。外延源极/漏极区域98可包括任何适用于p型器件的可接受材料。例如，p型区域50P中的外延源极/漏极区域98可包括在沟道区域68上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域98可具有从鳍62和纳米结构64、66的相应表面凸起的表面，并且可具有小平面。
外延源极/漏极区域98、纳米结构64、66、和/或鳍62可注入杂质以形成源极/漏极区域(类似于先前描述的用于形成LDD区域的工艺)，然后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂质可以是任何先前描述的杂质。在一些实施例中，外延源极/漏极区域98可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域98的外延工艺的结果，外延源极/漏极区域的上表面具有小平面，这些小平面横向向外延伸超过鳍62和纳米结构64、66的侧壁。在一些实施例中，这些小平面使得相邻的外延源极/漏极区域98合并，如图9C所示。在一些实施例中，相邻的外延源极/漏极区域98在外延工艺完成之后保持分开，如图9D所示。在所示的实施例中，调整用于形成栅极间隔件90的间隔件蚀刻，以还在鳍62和/或纳米结构64、66的侧壁上形成鳍间隔件92。鳍间隔件92被形成为覆盖鳍62和/或纳米结构64、66的侧壁的延伸高于STI区域70的部分，从而阻挡外延生长。在另一实施例中，调整用于形成栅极间隔件90的间隔件蚀刻以不形成鳍间隔件，从而允许外延源极/漏极区域98延伸到STI区域70的表面。
外延源极/漏极区域98可包括一个或多个半导体材料层。例如，外延源极/漏极区域98可各自包括衬里层98A、主层98B和精加工层98C(或者更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。可以针对外延源极/漏极区域98使用任何数量的半导体材料层。衬里层98A、主层98B和精加工层98C中的每一个可以由不同的半导体材料形成，并且可被掺杂为具有不同的杂质浓度。在一些实施例中，衬里层98A可具有比主层98B更低的杂质浓度，并且精加工层98C可具有比衬里层98A更高并且比主层98B更低的杂质浓度。在外延源极/漏极区域98包括三个半导体材料层的实施例中，可以在源极/漏极凹部94中生长衬里层98A，可以在衬里层98A上生长主层98B，并且可以在主层98B上生长精加工层98C。
在图10A和图10B中，第一层间电介质(ILD)104被沉积在外延源极/漏极区域98、栅极间隔件90、掩模86(如果存在的话)、或虚设栅极84之上。第一ILD 104可以由电介质材料形成，其可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)、FCVD等。可接受的电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 104与外延源极/漏极区域98、栅极间隔件90、以及掩模86(如果存在的话)或虚设栅极84之间形成接触蚀刻停止层(CESL)102。CESL 102可以由电介质材料形成，例如，氮化硅、氧化硅、氮氧化硅等，该电介质材料相对于对第一ILD 104的蚀刻具有高蚀刻选择性。CESL 102可以通过任何合适的方法来形成，例如，CVD、ALD等。
在图11A和图11B中，执行去除工艺以使第一ILD 104的顶表面与掩模86(如果存在的话)或虚设栅极84的顶表面齐平。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、它们的组合等之类的平坦化工艺。该平坦化工艺还可以去除虚设栅极84上的掩模86，以及栅极间隔件90的沿着掩模86的侧壁的部分。在该平坦化工艺之后，栅极间隔件90、第一ILD 104、CESL 102和掩模86(如果存在的话)或虚设栅极84的顶表面是共面的(在工艺变化内)。因此，掩模86(如果存在的话)或虚设栅极84的顶表面通过第一ILD 104而被暴露。在所示的实施例中，掩模86保留，并且该平坦化工艺使第一ILD 104的顶表面与掩模86的顶表面齐平。
在图12A和图12B中，在蚀刻工艺中去除掩模86(如果存在的话)和虚设栅极84，从而形成凹部110。虚设电介质82在凹部110中的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极84。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比蚀刻第一ILD 104或栅极间隔件90更快的速率选择性地蚀刻虚设栅极84。在去除期间，虚设电介质82在蚀刻虚设栅极84时可用作蚀刻停止层。然后去除虚设电介质82。每个凹部110暴露和/或上覆于沟道区域68的一些部分。第二纳米结构66的用作沟道区域68的部分被设置在外延源极/漏极区域98的相邻对之间。
然后，去除第一纳米结构64的剩余部分以扩大凹部110。可以通过任何可接受的蚀刻工艺来去除第一纳米结构64的剩余部分，该蚀刻工艺以比蚀刻第二纳米结构66的材料更快的速率选择性地蚀刻第一纳米结构64。该蚀刻可以是各向同性的。例如，当第一纳米结构64由硅锗形成并且第二纳米结构66由硅形成时，该蚀刻工艺可以是使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在一些实施例中，执行修整工艺(未单独示出)以减小第二纳米结构66的暴露部分的厚度。如图14A至图20B(随后更详细地描述)更清楚地示出的，第二纳米结构66的剩余部分可具有圆角。
在图13A和图13B中，在凹部110中形成栅极电介质层112。在栅极电介质层112上形成栅极电极层114。栅极电介质层112和栅极电极层114是用于替换栅极的层，并且各自围绕第二纳米结构66的所有(例如，四个)侧面。
栅极电介质层112被设置在鳍62的侧壁和/或顶表面上；在第二纳米结构66的顶表面、侧壁和底表面上；以及在栅极间隔件90的侧壁上。栅极电介质层112还可被形成在第一ILD 104和栅极接触件90的顶表面上。栅极电介质层112可包括氧化物(例如，氧化硅或金属氧化物)、硅酸盐(例如，金属硅酸盐)、前述项的组合、前述项的多层等。栅极电介质层112可包括k值大于约7.0的电介质材料，例如，铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。尽管在图13A和图13B中示出了单层栅极电介质层112，但如随后将更详细地描述的，栅极电介质层112可包括界面层和主层。
栅极电极层114可包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、前述项的组合、或前述项的多层等。尽管在图13A和图13B中示出了单层栅极电极层114，但如随后将更详细地描述的，栅极电极层114可包括任何数量的功函数调整层、任何数量的阻挡层、任何数量的粘合层、以及填充材料。
图14A至图20B示出了在凹部110中形成用于替换栅极的层的工艺。示出了与图13A中的区域50R类似的区域中的特征。图24是根据一些实施例的用于形成替换栅极层的示例方法200的流程图。结合图24描述图14A至图20B。在形成替换栅极层时，在第一区域(例如，n型区域50N)中形成第一功函数调整层114(参见图17A)和阻挡层114B(参见图18A)。然后在第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)两者中形成第二功函数调整层114C(参见图18A和图18B)。由于第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)包括不同数量和类型的功函数调整层，因此在这些区域中形成的器件具有不同的阈值电压。此外，在第一区域(例如，n型区域50N)中，阻挡层114B被设置在第一功函数调整层114A与第二功函数调整层114C之间。在处理期间，第二功函数调整层114C被处理。阻挡层114B保护下面的第一功函数调整层114A，使得其功函数在第二功函数调整层114C的处理期间不被修改。因此，可以更精确地调整所得器件的阈值电压。
在图14A和图14B以及方法200的步骤202中，栅极电介质层112被沉积在第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)两者中的凹部110中。栅极电介质层112还可被沉积在第一ILD 104和栅极间隔件90的顶表面上(参见图13B)。在所示的实施例中，栅极电介质层112是多层，包括界面层112A(或者更一般地，第一栅极电介质层)和上面的高k电介质层112B(或者更一般地，第二栅极电介质层)。界面层112A可以由氧化硅形成，并且高k电介质层112B可以由氧化铪形成。栅极电介质层112的形成方法可包括分子束沉积(MBD)、ALD、PECVD等。栅极电介质层112围绕第二纳米结构66的所有(例如，四个)侧面。
在图15A和图15B以及方法200的步骤204中，在第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)两者中的栅极电介质层112上沉积第一功函数调整层114A。如随后将更详细描述的，第一功函数调整层114A会被图案化以去除第一功函数调整层114A在第二区域(例如，p型区域50P)中的部分，同时保留第一功函数调整层114A在第一区域(例如，n型区域50N)中的部分。当第一功函数调整层114A被从第二区域(例如，p型区域50P)中去除，其可被称为“n型功函数调整层”。第一功函数调整层114A包括任何可接受的材料以在给定要形成的器件的应用的情况下将器件的功函数调整到期望的量，并且第一功函数调整层114A可以使用任何可接受的沉积工艺来沉积。例如，当第一功函数调整层114A是n型功函数调整层时，其可以由诸如钛铝(TiAl)、碳化钛铝(TiAlC)、氮化铝钛(TiAlN)、它们的组合等之类的n型功函数金属(NWFM)形成，其可以通过ALD、CVD、PVD等来沉积。尽管第一功函数调整层114A被示出为单层，但第一功函数调整层114A可以是多层。例如，第一功函数调整层114A可以包括氮化铝钛(TiAlN)的层和氮化钛(TiN)的层。
在第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)两者中，第一功函数调整层114A被形成为一定厚度，该厚度足以使得第一功函数调整层114A在第二纳米结构66之间的部分合并。结果，凹部110在第二纳米结构66之间的部分110MN、110MP被第一功函数调整层114A完全填充，使得不能在凹部110的在第二纳米结构66之间的部分110MN、110MP中形成阻挡层(随后更详细地描述)。通过不在第二纳米结构66之间沉积阻挡层，可以提高制造容易性，特别是在具有小特征尺寸的先进半导体节点中，因为阻挡层材料可能难以沉积在小空间中。在第一区域(例如，n型区域50N)和第二区域(例如，p型区域50P)两者中，栅极电介质层112的相应部分围绕每个第二纳米结构66，并且第一功函数调整层114A的相应部分填充栅极电介质层112的相应部分之间的区域。在一些实施例中，第一功函数调整层114A被形成为具有约
Figure BDA0003041907770000191
至约
Figure BDA0003041907770000192
的范围内的厚度，例如，在约
Figure BDA0003041907770000193
至约
Figure BDA0003041907770000194
的范围内。将第一功函数调整层114A形成为具有小于约
Figure BDA0003041907770000195
的厚度可能不会使第一功函数调整层114A的部分合并。将第一功函数调整层114A形成为具有大于约
Figure BDA0003041907770000196
的厚度可能对所得器件的阈值电压有负面影响。
在图16A和图16B以及方法200的步骤206中，在第一功函数调整层114A上沉积阻挡层114B。如随后将更详细描述的，第二功函数调整层会被形成在阻挡层114B之上，并且将执行处理工艺以修改第二功函数调整层的功函数。阻挡层114B由对该处理工艺具有抗性的阻挡材料形成，从而抑制(例如，基本上防止或至少减少)对第一功函数调整层114A的功函数的修改。在一些实施例中，该处理工艺包括氟化工艺和/或氧化工艺，并且阻挡层114B由对氟化和/或氧化具有抗性的阻挡材料形成，从而抑制第一功函数调整层114A的氟化和/或氧化。如随后更详细描述的，合适的阻挡材料包括非晶硅、氮化钽、无氟钨等，其可以通过CVD、ALD等来沉积。
阻挡层114B被形成为具有一定厚度，该厚度足以在后续处理期间抑制对第一功函数调整层114A的功函数的修改。在一些实施例中，阻挡层114B被形成为具有约
Figure BDA0003041907770000201
至约
Figure BDA0003041907770000202
的范围内的厚度。将阻挡层114B形成为具有小于约
Figure BDA0003041907770000203
的厚度可能不足以保护第一功函数调整层114A。将阻挡层114B形成为具有大于约
Figure BDA0003041907770000204
的厚度可能对所得器件的阈值电压有负面影响。阻挡层114B可以具有比第一功函数调整层114A更小的厚度。
在一些实施例中，阻挡层114B由非晶硅形成，其通过CVD工艺来沉积。具体地，阻挡层114B可如下形成：将衬底50放置在沉积室中，并且向沉积室中提供硅源前体。可接受的硅源前体包括二元硅-氢化合物硅烷，例如，硅烷(SiH4)、乙硅烷(Si2H6)等。该CVD工艺可以在约300℃至约500℃的范围内的温度以及约2托至约35托的范围内的压力下执行，例如，通过将沉积室维持在这样的温度和压力。该CVD工艺可被执行约5秒至约750秒的范围内的持续时间，例如，通过在这样的持续时间内将硅源前体保持在沉积室中。使用这些范围内的参数执行CVD工艺允许将阻挡层114B形成为期望的厚度(先前描述)和质量。使用这些范围之外的参数执行CVD工艺可能无法将阻挡层114B形成为期望的厚度或质量。
在一些实施例中，阻挡层114B由氮化钽形成，其通过ALD工艺来沉积。具体地，阻挡层114B可如下形成：将衬底50放置在沉积室中，并且向沉积室中循环地提供多种源前体。通过向沉积室中提供钽源前体来执行ALD循环的第一脉送(pulse)。可接受的钽源前体包括五(二甲氨基)钽(pentakis(dimethylamido)tantalum，PDMAT)(C10H30N5Ta)、氯化钽(TaCl5)等。该第一脉送可以在约250℃至约450℃的范围内的温度以及约2托至约35托的范围内的压力下执行，例如，通过将沉积室维持在这样的温度和压力。该第一脉送可被执行约0.1秒至约60秒的范围内的持续时间，例如，通过在这样的持续时间内将钽源前体保持在沉积室中。然后，例如通过可接受的真空工艺和/或通过使惰性气体流入沉积室中，从沉积室中清除钽源前体。通过向沉积室中提供氮源前体来执行ALD循环的第二脉送。可接受的氮源前体包括氨(NH3)等。该第二脉送可以在约250℃至约450℃的范围内的温度以及约2托至约35托的范围内的压力下执行，例如，通过将沉积室维持在这样的温度和压力。第二脉送可被执行约0.1秒至约60秒的范围内的持续时间，例如，通过在这样的持续时间内将氮源前体保持在沉积室中。然后，例如通过可接受的真空工艺和/或通过使惰性气体流入沉积室中，来从沉积室中清除氮源前体。每次ALD脉送循环导致原子层(有时称为单层)的氮化钽的沉积。重复ALD循环，直到阻挡层114B具有期望的厚度(如先前描述)为止。ALD循环可被重复约5次至约180次。使用这些范围内的参数执行ALD工艺允许将阻挡层114B形成为具有期望的厚度(如先前描述)和质量。使用这些范围之外的参数执行ALD工艺可能无法将阻挡层114B形成为具有期望的厚度或质量。
在一些实施例中，阻挡层114B由无氟钨形成，其通过ALD工艺来沉积。具体地，阻挡层114B可如下形成：将衬底50放置在沉积室中，并且向沉积室中循环地提供多种源前体。无氟钨是不含氟的钨，并且是利用无氟钨源前体来沉积的，例如，不含氟的钨源前体。用无氟钨源前体来沉积钨避免了在沉积期间的产生不期望的腐蚀性氟副产物。通过向沉积室中提供无氟钨源前体来执行ALD循环的第一脉送。可接受的无氟钨源前体包括氯化钨，例如，氯化钨(V)(WCl5)等。该第一脉送可以在约350℃至约500℃的范围内的温度以及约5托至约40托的范围内的压力下执行，例如，通过将沉积室维持在这样的温度和压力。该第一脉送可被执行约0.1秒至约60秒的范围内的持续时间，例如，通过在这样的持续时间内将无氟钨源前体保持在沉积室中。然后，例如通过可接受的真空工艺和/或通过使惰性气体流入沉积室中，来从沉积室中清除无氟钨源前体。通过向沉积室中提供氢源前体来执行ALD循环的第二脉送。可接受的氢源前体包括氢气(H2)等。该第二脉送可以在约350℃至约500℃的范围内的温度以及约5托至约40托的范围内的压力下执行，例如，通过将沉积室维持在这样的温度和压力。该第二脉送可被执行约0.1秒至约60秒的范围内的持续时间，例如，通过在这样的持续时间内将氢源前体保持在沉积室中。然后，例如通过可接受的真空工艺和/或通过使惰性气体流入沉积室中，来从沉积室中清除氢源前体。每次ALD循环导致原子层(有时称为单层)的钨的沉积。重复ALD循环，直到阻挡层114B具有期望的厚度(如先前描述)为止。ALD循环可被重复约5次至约180次。使用这些范围内的参数执行ALD工艺允许将阻挡层114B形成为具有期望的厚度(如先前描述)和质量。使用这些范围之外的参数执行ALD工艺可能无法将阻挡层114B形成为具有期望的厚度或质量。
在图17A和图17B以及方法200的步骤208中，从第二区域(例如，p型区域50P)中去除阻挡层114B和第一功函数调整层114A的一些部分。从第二区域(例如，p型区域50P)中去除阻挡层114B和第一功函数调整层114A的一些部分使凹部110在第二区域中扩大，以再次暴露第二区域(例如，p型区域50P)中的栅极电介质层112。该去除可以通过可接受的光刻和蚀刻技术来执行。蚀刻可包括任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻可以是各向异性的。
在一些实施例中，执行单次蚀刻来去除阻挡层114B和第一功函数调整层114A的一些部分。该单次蚀刻对于阻挡层114B和第一功函数调整层114A的材料可具有选择性(例如，以比蚀刻栅极电介质层112的(一种或多种)材料更快的速率选择性地蚀刻阻挡层114B和第一功函数调整层114A的材料)。例如，当阻挡层114B由氮化钽形成并且第一功函数调整层114A由钛铝形成时，它们两者都可以通过使用氢氧化铵(NH4OH)的湿法蚀刻来去除。
在一些实施例中，执行第一蚀刻以去除阻挡层114B的一些部分，并且执行第二蚀刻以去除第一功函数调整层114A的一些部分。第一蚀刻对阻挡层114B可具有选择性(例如，以比蚀刻第一功函数调整层114A的材料更快的速率选择性地蚀刻阻挡层114B的材料)。例如，当阻挡层114B由非晶硅形成时，其可以通过使用稀氢氟酸(dHF)的湿法蚀刻来去除。第二蚀刻对第一功函数调整层114A可具有选择性(例如，以比蚀刻栅极电介质层112的材料更快的速率选择性地蚀刻第一功函数调整层114A的材料)。例如，当第一功函数调整层114A由钛铝形成时，其可以通过使用氢氧化铵(NH4OH)的湿法蚀刻来去除。
在图18A和图18B以及方法200的步骤210中，第二功函数调整层114C在第一区域(例如，n型区域50N)中被沉积在阻挡层114B上，并且在第二区域(例如，p型区域50P)中被沉积在栅极电介质层112上。如随后将更详细地描述的，p型器件会被形成为在第二区域(例如，p型区域50P)中具有第二功函数调整层114C，并且n型器件会被形成为在第一区域(例如，n型区域50N)中具有第一功函数调整层114A和第二功函数调整层114C。当第二功函数调整层114C是第二区域(例如，p型区域50P)中仅有的功函数调整层时，其可被称为“p型功函数调整层”。第二功函数调整层114C包括任何可接受的材料以在给定要形成的器件的应用的情况下将器件的功函数调整到期望的量，并且可以使用任何可接受的沉积工艺来沉积。例如，当第二功函数调整层114C是p型功函数调整层时，其可以由诸如氮化钛(TiN)、氮化钽(TaN)、它们的组合等之类的p型功函数金属(PWFM)形成，其可以通过ALD、CVD、PVD等来沉积。尽管第二功函数调整层114C被示出为单层，但第二功函数调整层114C可以是多层。例如，第二功函数调整层114C可以包括氮化钛(TiN)的层和氮化钽(TaN)的层。
在第二区域(例如，p型区域50P)中，第二功函数调整层114C被形成为具有一定厚度，该厚度足以使第二功函数调整层114C的在第二纳米结构66之间的部分合并。结果，凹部110的在第二纳米结构66之间的部分110MP被第二功函数调整层114C完全填充，使得不能在凹部110的在第二纳米结构66之间的部分110MP中形成粘合层(随后更详细地描述)。通过不在第二纳米结构66之间沉积粘合层，可以提高制造容易性，特别是在具有小特征尺寸的先进半导体节点中，因为粘合层材料可能难以沉积在小空间中。在第二区域(例如，p型区域50P)中，栅极电介质层112的相应部分围绕每个第二纳米结构66，并且第二功函数调整层114C的相应部分填充栅极电介质层112的相应部分之间的区域。在一些实施例中，第二功函数调整层114C被形成为具有约
Figure BDA0003041907770000231
至约
Figure BDA0003041907770000232
的范围内的厚度，例如，在约
Figure BDA0003041907770000233
至约
Figure BDA0003041907770000234
的范围内。将第二功函数调整层114C形成为具有小于约
Figure BDA0003041907770000235
的厚度可能不会使第二功函数调整层114C的部分合并。将第二功函数调整层114C形成为具有大于约
Figure BDA0003041907770000236
的厚度可能对所得器件的阈值电压有负面影响。阻挡层114B可以具有比第二功函数调整层114C更小的厚度。
第一功函数调整层114A的材料不同于第二功函数调整层114C的材料。如上所述，第一功函数调整层114A可以由n型功函数金属(NWFM)形成，并且第二功函数调整层114C可以由p型功函数金属(PWFM)形成。NWFM与PWFM不同。此外，阻挡层114B的材料不同于第一功函数调整层114A的材料和第二功函数调整层114C的材料。
在图19A和图19B以及方法200的步骤212中，对第二功函数调整层114C执行处理工艺116。该处理工艺116将一种或多种功函数调整元素结合到第二功函数调整层114C中，从而修改第二功函数调整层114C的功函数。如随后更详细地描述的，在处理工艺116期间，阻挡层114B抑制该(一种或多种)功函数调整元素渗透到第一功函数调整层114A中。在一些实施例中，该处理工艺116包括氟化处理工艺(其结合氟)、氧化处理工艺(其结合氧)、它们的组合等。
在一些实施例中，处理工艺116包括氟化处理工艺，其中，第二功函数调整层114C暴露于氟。氟化处理工艺可以在诸如蚀刻室之类的室中执行。在室中提供气体源。气体源包括氟源气体和载气。氟源气体可以是氟(F2)气体、三氟化氮(NF3)、氟化钨(VI)(WF6)、或它们的组合等。载气可以是惰性气体，例如，氩(Ar)、氦(He)、氙(Xe)、氖(Ne)、氪(Kr)、氡(Rn)、或它们的组合等。气体源中的氟被结合到第二功函数调整层114C中，从而修改第二功函数调整层114C的功函数。
在一些实施例中，处理工艺116包括氧化处理工艺，其中，第二功函数调整层114C暴露于氧。例如，可以在包含氧和惰性气体的环境中执行低温退火。惰性气体可以是氩(Ar)、氦(He)、氙(Xe)、氖(Ne)、氪(Kr)、氡(Rn)、或它们的组合等。低温退火可以在约150℃至约500℃的温度下执行。环境中的氧被结合到第二功函数调整层114C中，从而修改第二功函数调整层114C的功函数。
阻挡层114B抑制处理工艺116对第一功函数调整层114A的处理。具体地，阻挡层114B在处理工艺116期间覆盖第一功函数调整层114A，以抑制(一种或多种)功函数调整元素渗透到第一功函数调整层114A中。例如，当处理工艺116包括氟化处理工艺时，阻挡层114B由对氟化具有抗性的材料形成，例如，非晶硅。因此，当第一功函数调整层114A由包括铝的材料形成时，可以抑制Al-F键的形成。类似地，当处理工艺116包括氧化处理工艺时，阻挡层114B由对氧化具有抗性的材料形成，例如，氮化钽或无氟钨。因此，当第一功函数调整层114A由包括铝的材料形成时，可以抑制Al-O键的形成。可以抑制对第一功函数调整层114A的功函数的修改。因此，可以更精确地调整所得器件的阈值电压。
在一些实施例中，阻挡层114B减少在处理工艺116期间对第一功函数调整层114A的功函数的修改。具体地，一些功函数调整元素可被结合到第一功函数调整中层114A中，但被结合的量很小，使得处理工艺116之后的第一功函数调整层114A的功函数与处理工艺116之前的第一功函数调整层114A的功函数相差很小。例如，处理工艺116可将第一功函数调整层114A的功函数修改(例如，增加或减少)小于约15％的量。
在一些实施例中，阻挡层114B基本上防止在处理工艺116期间对第一功函数调整层114A的功函数的修改。具体地，没有(一种或多种)功函数调整元素被结合到第一功函数调整层114A中，使得第一功函数调整层114A的功函数在处理工艺116之前和之后是相同的。因此，第一功函数调整层114A不含被结合到第二功函数调整层114C中的(一种或多种)功函数调整元素。
阻挡层114B是减小还是基本上防止在处理工艺116期间对第一功函数调整层114A的功函数的修改可取决于阻挡层114B的厚度。具体地，较厚的阻挡层114B对处理工艺116具有更大抗性。
在图20A和图20B以及方法200的步骤214中，填充层114E被沉积在第二功函数调整层114C上。可选地，在填充层114E和第二功函数调整层114C之间形成粘合层114D。在形成完成之后，栅极电极层114包括第一功函数调整层114A、阻挡层114B、第二功函数调整层114C、粘合层114D和填充层114E。
粘合层114D包括任何可接受的材料以促进粘附并防止扩散。例如，粘合层114D可以由金属或金属氮化物形成，例如，氮化钛、铝化钛、氮化铝钛、掺杂硅的氮化钛、氮化钽等，其可以通过ALD、CVD、PVD等来沉积。
填充层114E包括任何可接受的低电阻材料。例如，填充层114E可以由诸如钨、铝、钴、钌、其组合等之类的金属形成，其可以通过ALD、CVD、PVD等来沉积。填充层114E填充凹部110的剩余部分。
尽管阻挡层114B用于在处理期间保护第一功函数调整层114A，但它可能不会显著影响所得器件的电特性，并且可留在第一区域(例如，n型区域50N)中的栅极电极层114的部分中。在第一区域(例如，n型区域50N)中，阻挡层114B被设置在第一功函数调整层114A和第二功函数调整层114C的一些部分之间并将它们实体分开。相反地，第二区域(例如，p型区域50P)没有第一功函数调整层114A和阻挡层114B，使得第二区域(例如，p型区域50P)中的第二功函数调整层114C和栅极电介质层112未由阻挡层分开，并且可实体接触。因此，在第二区域(例如，p型区域50P)中，第二功函数调整层114C的材料可以在栅极电介质层112和粘合层114D之间连续地延伸。
在图21A和图21B中，执行去除工艺以去除栅极电介质层112和栅极电极层114的材料的多余部分，这些多余部分在第一ILD 104和栅极间隔件90的顶表面之上，从而形成栅极电介质122和栅极电极124。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。在被平坦化后，栅极电介质层112的一些部分留在凹部110中(从而形成栅极电介质122)。在平坦化后，栅极电极层114的一些部分留在凹部110中(从而形成栅极电极124)。栅极间隔件90、CESL102、第一ILD 104、栅极电介质122(例如，界面层112A和高k电介质层112B，参见图20A和图20B)、以及栅极电极124(例如，第一功函数调整层114A、阻挡层114B、第二功函数调整层114C、粘合层114D和填充层114E，参见图20A和图20B)的顶表面是共面的(在工艺变化内)。栅极电介质122和栅极电极124形成所得nano-FET的替换栅极。栅极电介质122和栅极电极124的每个相应的对可被统称为“栅极结构”。栅极结构各自沿着第二纳米结构66的沟道区域68的顶表面、侧壁和底表面延伸。
在图22A和图22B中，第二ILD 134被沉积在栅极间隔件90、CESL102、第一ILD 104、栅极电介质122和栅极电极124之上。在一些实施例中，第二ILD 134是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 134由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，其可以通过诸如CVD、PECVD等之类的任何合适的方法来沉积。
在一些实施例中，在第二ILD 134与栅极间隔件90、CESL 102、第一ILD 104、栅极电介质122和栅极电极124之间形成蚀刻停止层(ESL)132。ESL 132可以包括相对于对第二ILD 134的蚀刻具有高蚀刻选择性的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图23A和图23B中，形成栅极接触件142和源极/漏极接触件144以分别接触栅极电极124和外延源极/漏极区域98。栅极接触件142实体耦合并电耦合到栅极电极124。源极/漏极接触件144实体耦合并电耦合到外延源极/漏极区域98。
作为形成栅极接触件142和源极/漏极接触件144的示例，穿过第二ILD 134和ESL132形成用于栅极接触件142的开口，并且穿过第二ILD 134、ESL 132、第一ILD 104和CESL102形成用于源极/漏极接触件144的开口。这些开口可以使用可接受的光刻和蚀刻技术形成。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里(未单独示出)，以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 134的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件142和源极/漏极接触件144。栅极接触件142和源极/漏极接触件144可以以不同的工艺形成，或者可以以相同的工艺形成。尽管示为被形成在相同的截面中，但是应理解，栅极接触件142和源极/漏极接触件144中的每一个可被形成在不同的截面中，这可以避免接触件的短路。
可选地，在外延源极/漏极区域98和源极/漏极接触件144之间的界面处形成金属-半导体合金区域146。金属-半导体合金区域146可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、镍化锗等)形成的锗化物区域、由金属硅化物和金属锗化物形成的硅锗区域等。可以通过在源极/漏极接触件144的开口中沉积金属并然后执行热退火工艺，来在源极/漏极接触件144的(一种或多种)材料之前形成金属-半导体合金区域146。该金属可以是任何能够与外延源极/漏极区域98的半导体材料(例如，硅、硅锗、锗等)进行反应以形成低电阻金属-半导体合金的金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金。该金属可以通过诸如ALD、CVD、PVD等之类的沉积工艺来沉积。在热退火工艺之后，可以执行诸如湿法清洁之类的清洁工艺，以从源极/漏极接触件144的开口(例如，从金属-半导体合金区域146的表面)去除任何残留的金属。然后，可以在金属-半导体合金区域146上形成源极/漏极接触件144的(一种或多种)材料。
如上所述，一些实施例考虑在平面器件(例如，平面FET)或鳍式场效应晶体管(FinFET)中使用的方面。图25A至图26B是根据一些实施例的FinFET的视图。图25A和图25B示出了与图23A和图23B类似的视图，并且图26A和图26B示出了与图20A和图20B类似的视图，不同之处在于是FinFET而不是nano-FET。在该实施例中，鳍62包括沟道区域68，并且栅极结构沿着鳍62的侧壁和顶表面延伸。
实施例可以实现多个优点。用处理工艺116来处理第二功函数调整层114C允许将一种或多种功函数调整元素结合到第二功函数调整层114C中，从而允许将第二功函数调整层114C的功函数调整为期望的量。在第一功函数调整层114A和第二功函数调整层114C之间形成阻挡层114B保护了第一功函数调整层114A不受处理工艺116的影响，从而有助于抑制对第一功函数调整层114A的功函数的修改。因此，可以更精确地调整n型区域50N和p型区域50P两者中的所得器件的阈值电压。
在一个实施例中，一种器件包括：沟道区域；栅极电介质层，位于沟道区域上；第一功函数调整层，位于栅极电介质层上，第一功函数调整层包括n型功函数金属；阻挡层，位于第一功函数调整层上；第二功函数调整层，位于阻挡层上，第二功函数调整层包括p型功函数金属，该p型功函数金属与n型功函数金属不同；以及填充层，位于第二功函数调整层上。在该器件的一些实施例中，阻挡层包括非晶硅。在该器件的一些实施例中，阻挡层包括氮化钽。在该器件的一些实施例中，阻挡层包括无氟钨。在一些实施例中，该器件还包括：位于衬底上的纳米结构，该纳米结构包括沟道区域。在该器件的一些实施例中，栅极电介质层的相应部分围绕每个纳米结构，并且第一功函数调整层的相应部分填充栅极电介质层的相应部分之间的区域。在一些实施例中，该器件还包括：从衬底延伸的鳍，该鳍包括沟道区域。在该器件的一些实施例中，阻挡层的厚度在
Figure BDA0003041907770000291
到
Figure BDA0003041907770000292
的范围内。
在一个实施例中，一种器件包括：第一晶体管，该第一晶体管包括：第一沟道区域；第一栅极电介质层，位于第一沟道区域上；n型功函数调整层，位于第一栅极电介质层上；阻挡层，位于n型功函数调整层上；第一p型功函数调整层，位于阻挡层上；以及第一填充层，位于第一p型功函数调整层上；并且该器件包括第二晶体管，该第二晶体管包括：第二沟道区域；第二栅极电介质层，位于第二沟道区域上；第二p型功函数调整层，位于第二栅极电介质层上；以及第二填充层，位于第二p型功函数调整层上。在该器件的一些实施例中，第一p型功函数调整层和第二p型功函数调整层包括功函数调整元素，n型功函数调整层没有功函数调整元素。在该器件的一些实施例中，功函数调整元素是氧。在该器件的一些实施例中，功函数调整元件是氟。在该器件的一些实施例中，第一晶体管还包括与第一沟道区域相邻的第一源极/漏极区域，第一源极/漏极区域包括n型杂质，并且第二晶体管还包括与第二沟道区域相邻的第二源极/漏极区域，第二源极/漏极区域包括p型杂质。
在一个实施例中，一种方法包括：沉积栅极电介质层，该栅极电介质层具有第一部分和第二部分，第一部分被沉积在第一沟道区域上，第二部分被沉积在第二沟道区域上；在栅极电介质层的第一部分上形成第一功函数调整层；在第一功函数调整层上形成阻挡层；在阻挡层和栅极电介质层的第二部分上沉积第二功函数调整层；以及对第二功函数调整层执行处理工艺，以修改第二功函数调整层的第二功函数，阻挡层抑制在该处理工艺期间对第一功函数调整层的第一功函数的修改。在该方法的一些实施例中，沉积阻挡层包括：通过CVD工艺沉积非晶硅，该CVD工艺利用硅烷来执行，该CVD工艺在300℃至500℃的范围内的温度下执行，该CVD工艺在2托至35托的范围内的压力下执行，阻挡层被沉积为具有
Figure BDA0003041907770000301
至
Figure BDA0003041907770000302
的范围内的厚度。在该方法的一些实施例中，沉积阻挡层包括：通过ALD工艺沉积氮化钽，该ALD工艺利用五(二甲氨基)钽和氨来执行，该ALD工艺在250℃至450℃的范围内的温度下执行，该ALD工艺在2托至35托的范围内的压力下执行，阻挡层被沉积为具有
Figure BDA0003041907770000303
至
Figure BDA0003041907770000304
的范围内的厚度。在该方法的一些实施例中，沉积阻挡层包括：通过ALD工艺沉积无氟钨，该ALD工艺利用氯化钨(V)和氢来执行，该ALD工艺在350℃至500℃的范围内的温度下执行，该ALD工艺在5托至40托的范围内的压力下执行，阻挡层被沉积至
Figure BDA0003041907770000305
至
Figure BDA0003041907770000306
的范围内的厚度。在该方法的一些实施例中，处理工艺包括氟化处理工艺。在该方法的一些实施例中，处理工艺包括氧化处理工艺。在该方法的一些实施例中，形成第一功函数调整层包括：在栅极电介质层的第一部分和第二部分上沉积第一功函数调整层，并且形成阻挡层包括：在第一功函数调整层上沉积阻挡层；以及去除阻挡层和第一功函数调整层的一些部分，以暴露栅极电介质层的第二部分。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种半导体器件，包括：
沟道区域；
栅极电介质层，位于所述沟道区域上；
第一功函数调整层，位于所述栅极电介质层上，所述第一功函数调整层包括n型功函数金属；
阻挡层，位于所述第一功函数调整层上；
第二功函数调整层，位于所述阻挡层上，所述第二功函数调整层包括p型功函数金属，所述p型功函数金属与所述n型功函数金属不同；以及
填充层，位于所述第二功函数调整层上。
示例2.根据示例1所述的器件，其中，所述阻挡层包括非晶硅。
示例3.根据示例1所述的器件，其中，所述阻挡层包括氮化钽。
示例4.根据示例1所述的器件，其中，所述阻挡层包括无氟钨。
示例5.根据示例1所述的器件，还包括：
纳米结构，位于衬底上，所述纳米结构包括所述沟道区域。
示例6.根据示例5所述的器件，其中，所述栅极电介质层的相应部分围绕所述纳米结构中的每个纳米结构，并且其中，所述第一功函数调整层的相应部分填充所述栅极电介质层的所述相应部分之间的区域。
示例7.根据示例1所述的器件，还包括：
鳍，从衬底延伸，所述鳍包括所述沟道区域。
示例8.根据示例1所述的器件，其中，所述阻挡层的厚度在
Figure BDA0003041907770000311
到
Figure BDA0003041907770000312
的范围内。
示例9.一种半导体器件，包括：
第一晶体管，所述第一晶体管包括：
第一沟道区域；
第一栅极电介质层，位于所述第一沟道区域上；
n型功函数调整层，位于所述第一栅极电介质层上；
阻挡层，位于所述n型功函数调整层上；
第一p型功函数调整层，位于所述阻挡层上；以及
第一填充层，位于所述第一p型功函数调整层上；以及
第二晶体管，所述第二晶体管包括：
第二沟道区域；
第二栅极电介质层，位于所述第二沟道区域上；
第二p型功函数调整层，位于所述第二栅极电介质层上；以及
第二填充层，位于所述第二p型功函数调整层上。
示例10.根据示例9所述的器件，其中，所述第一p型功函数调整层和所述第二p型功函数调整层包括功函数调整元素，所述n型功函数调整层没有所述功函数调整元素。
示例11.根据示例10所述的器件，其中，所述功函数调整元素是氧。
示例12.根据示例10所述的器件，其中，所述功函数调整元素是氟。
示例13.根据示例10所述的器件，其中，所述第一晶体管还包括与所述第一沟道区域相邻的第一源极/漏极区域，所述第一源极/漏极区域包括n型杂质，并且其中，所述第二晶体管还包括与所述第二沟道区域相邻的第二源极/漏极区域，所述第二源极/漏极区域包括p型杂质。
示例14.一种用于制造半导体器件的方法，包括：
沉积栅极电介质层，所述栅极电介质层具有第一部分和第二部分，所述第一部分被沉积在第一沟道区域上，所述第二部分被沉积在第二沟道区域上；
在所述栅极电介质层的所述第一部分上形成第一功函数调整层；
在所述第一功函数调整层上形成阻挡层；
在所述阻挡层和所述栅极电介质层的所述第二部分上沉积第二功函数调整层；以及
对所述第二功函数调整层执行处理工艺，以修改所述第二功函数调整层的第二功函数，所述阻挡层在所述处理工艺期间抑制对所述第一功函数调整层的第一功函数的修改。
示例15.根据示例14所述的方法，其中，沉积所述阻挡层包括：通过CVD工艺沉积非晶硅，所述CVD工艺利用硅烷来执行，所述CVD工艺在300℃至500℃的范围内的温度下执行，所述CVD工艺在2托至35托的范围内的压力下执行，所述阻挡层被沉积为具有
Figure BDA0003041907770000321
至
Figure BDA0003041907770000322
的范围内的厚度。
示例16.根据示例14所述的方法，其中，沉积所述阻挡层包括：通过ALD工艺沉积氮化钽，所述ALD工艺利用五(二甲氨基)钽和氨来执行，所述ALD工艺在250℃至450℃的范围内的温度下执行，所述ALD工艺在2托至35托的范围内的压力下执行，所述阻挡层被沉积为具有
Figure BDA0003041907770000323
至
Figure BDA0003041907770000324
的范围内的厚度。
示例17.根据示例14所述的方法，其中，沉积所述阻挡层包括：通过ALD工艺沉积无氟钨，所述ALD工艺利用氯化钨(V)和氢来执行，所述ALD工艺在350℃至500℃的范围内的温度下执行，所述ALD工艺在5托至40托的范围内的压力下执行，所述阻挡层被沉积为具有
Figure BDA0003041907770000331
至
Figure BDA0003041907770000332
Figure BDA0003041907770000333
的范围内的厚度。
示例18.根据示例14所述的方法，其中，所述处理工艺包括氟化处理工艺。
示例19.根据示例14所述的方法，其中，所述处理工艺包括氧化处理工艺。
示例20.根据示例14所述的方法，其中，形成所述第一功函数调整层包括：在所述栅极电介质层的所述第一部分和所述第二部分上沉积所述第一功函数调整层，并且其中，形成所述阻挡层包括：
在所述第一功函数调整层上沉积所述阻挡层；以及
去除所述阻挡层和所述第一功函数调整层的一些部分，以暴露所述栅极电介质层的所述第二部分。

Claims (10)

1.一种半导体器件，包括：
沟道区域；
栅极电介质层，位于所述沟道区域上；
第一功函数调整层，位于所述栅极电介质层上，所述第一功函数调整层包括n型功函数金属；
阻挡层，位于所述第一功函数调整层上；
第二功函数调整层，位于所述阻挡层上，所述第二功函数调整层包括p型功函数金属，所述p型功函数金属与所述n型功函数金属不同；以及
填充层，位于所述第二功函数调整层上。
2.根据权利要求1所述的器件，其中，所述阻挡层包括非晶硅。
3.根据权利要求1所述的器件，其中，所述阻挡层包括氮化钽。
4.根据权利要求1所述的器件，其中，所述阻挡层包括无氟钨。
5.根据权利要求1所述的器件，还包括：
纳米结构，位于衬底上，所述纳米结构包括所述沟道区域。
6.根据权利要求5所述的器件，其中，所述栅极电介质层的相应部分围绕所述纳米结构中的每个纳米结构，并且其中，所述第一功函数调整层的相应部分填充所述栅极电介质层的所述相应部分之间的区域。
7.根据权利要求1所述的器件，还包括：
鳍，从衬底延伸，所述鳍包括所述沟道区域。
8.根据权利要求1所述的器件，其中，所述阻挡层的厚度在
Figure FDA0003041907760000011
到
Figure FDA0003041907760000012
的范围内。
9.一种半导体器件，包括：
第一晶体管，所述第一晶体管包括：
第一沟道区域；
第一栅极电介质层，位于所述第一沟道区域上；
n型功函数调整层，位于所述第一栅极电介质层上；
阻挡层，位于所述n型功函数调整层上；
第一p型功函数调整层，位于所述阻挡层上；以及
第一填充层，位于所述第一p型功函数调整层上；以及
第二晶体管，所述第二晶体管包括：
第二沟道区域；
第二栅极电介质层，位于所述第二沟道区域上；
第二p型功函数调整层，位于所述第二栅极电介质层上；以及
第二填充层，位于所述第二p型功函数调整层上。
10.一种用于制造半导体器件的方法，包括：
沉积栅极电介质层，所述栅极电介质层具有第一部分和第二部分，所述第一部分被沉积在第一沟道区域上，所述第二部分被沉积在第二沟道区域上；
在所述栅极电介质层的所述第一部分上形成第一功函数调整层；
在所述第一功函数调整层上形成阻挡层；
在所述阻挡层和所述栅极电介质层的所述第二部分上沉积第二功函数调整层；以及
对所述第二功函数调整层执行处理工艺，以修改所述第二功函数调整层的第二功函数，所述阻挡层在所述处理工艺期间抑制对所述第一功函数调整层的第一功函数的修改。
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