KR20220102997A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

일 실시예에 따른 디바이스는: 채널 영역; 상기 채널 영역 상의 게이트 유전체 층; 상기 게이트 유전체 층 상의 제1 일함수 조절층 - 상기 제1 일함수 조절층은 n-형 일함수 금속을 포함함 -; 상기 제1 일함수 조절층 상의 장벽층; 상기 장벽층 상의 제2 일함수 조절층 - 상기 제2 일함수 조절층은 p-형 일함수 금속을 포함하고, 상기 p-형 일함수 금속은 상기 n-형 일함수 금속과 상이함 -; 및 상기 제2 일함수 조절층 상의 충전층을 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
[우선권 주장 및 상호 참조]
본 출원은 2021년 1월 14일자 출원되었고 여기에 참조로 포함된 미국 가특허 출원 제63/137,326호의 이익을 주장한다.
[배경]
반도체 디바이스는 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용 분야에서 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연층 또는 유전체 층, 도전층 및 반도체 재료층을 순차적으로 성막하고, 그 위에 회로 부품 및 요소를 형성하기 위해 리소그래피를 이용하여 다양한 재료층을 패턴화하는 것에 의해 제조된다.
반도체 산업은 최소 특징부 크기를 지속적으로 축소하는 것에 의해 다양한 전자 부품(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 주어진 영역에 더 많은 부품을 통합할 수 있게 한다. 그러나, 최소 특징부 크기가 감소되면 해결해야 할 추가 문제가 발생한다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 나노구조 전계효과 트랜지스터(nano-FET)의 예를 3차원 도면으로 예시한다.
도 2-23b는 일부 실시예에 따른 나노-FET의 제조에서의 중간 단계의 단면도이다.
도 24는 일부 실시예에 따른 나노-FET용 대체 게이트를 형성하기 위한 예시적인 방법의 흐름도이다.
도 25a-26b는 일부 실시예에 따른 FinFET의 도면이다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
다양한 실시예에 따르면, 게이트 전극은 다수의 일함수 조절층으로 형성된다. 일함수 조절층 사이에 장벽층이 형성되고, 일함수 조절을 위해 상부 일함수 조절층이 처리된다. 장벽층은 처리 중에 하부의 일함수 조절층의 변형을 억제한다(예, 실질적으로 방지하거나 적어도 감소시킨다). 따라서, 획득되는 디바이스의 임계 전압이 더 정확하게 조절될 수 있다.
나노-FET를 포함하는 다이의 특정 맥락에서 실시예가 설명된다. 그러나, 나노-FET 대신에 또는 이와 조합하여 다른 유형의 트랜지스터(예를 들어, 핀형 전계효과 트랜지스터(FinFET), 평면 트랜지스터 등)를 포함하는 다이에 다양한 실시예가 적용될 수 있다.
도 1은 일부 실시예에 따른 나노-FET(예, 나노와이어 FET, 나노시트 FET 등)의 예를 보여준다. 도 1은 설명의 명확성을 위해 나노-FET의 일부 특징부가 생략된 3차원 도면이다. 나노-FET는 나노시트 전계효과 트랜지스터(NSFET), 나노와이어 전계효과 트랜지스터(NWFET), 게이트-올-어라운드(gate-all-around) 전계효과 트랜지스터(GAAFET) 등 일 수 있다.
나노-FET는 기판(50)(예를 들어, 반도체 기판) 상의 핀(62) 위에 나노구조체(66)(예, 나노시트, 나노와이어 등)를 포함하고, 여기서 나노구조체(66)는 나노-FET를 위한 채널 영역으로서 작용한다. 나노구조체(66)는 p-형 나노구조체, n-형 나노구조체 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 분리(STI) 영역과 같은 분리 영역(70)이 인접한 핀(62) 사이에 배치되며, 이들 핀은 인접한 분리 영역(70) 사이에서 상향 돌출될 수 있다. 분리 영역(70)은 기판(50)으로부터 분리된 것으로 설명/예시되지만, 본 명세서에서 사용되는 바와 같이 "기판"이란 용어는 반도체 기판만을 지칭하거나 반도체 기판과 분리 영역의 조합을 지칭할 수 있다. 추가로, 핀(62)의 바닥 부분은 기판(50)과 연속하는 단일 재료인 것으로 예시되어 있지만, 핀(62) 및/또는 기판(50)의 바닥 부분은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(62)은 인접한 분리 영역(70) 사이에서 상향 연장되는 부분을 지칭한다.
게이트 유전체(122)가 핀(62)의 상부 표면 위에 그리고 나노구조체(66)의 상부 표면, 측벽 및 하부 표면을 따라 배치된다. 게이트 전극(124)이 게이트 유전체(122) 위에 배치된다. 에피택셜 소스/드레인 영역(98)이 핀(62) 상에서 게이트 유전체(122)와 게이트 전극(124)의 양측면에 배치된다. 에피택셜 소스/드레인 영역(98)은 다양한 핀(62) 사이에서 공유될 수 있다. 예를 들어, 인접한 에피택셜 소스/드레인 영역(98)은 예컨대, 에피택셜 성장에 의해 에피택셜 소스/드레인 영역(98)을 합체하거나 에피택셜 소스/드레인 영역(98)을 동일한 소스/드레인 접촉부와 결합하는 것을 통해 전기적으로 연결될 수 있다.
도 1은 이후의 도면에 사용되는 기준 단면을 추가로 예시한다. A-A' 단면은 게이트 전극(124)의 종축을 따르고 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역(98) 사이의 전류 흐름 방향에 수직인 방향의 단면이다. B-B' 단면은 핀(62)의 종축을 따르고, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역(98) 사이의 전류 흐름 방향의 단면이다. C-C' 단면은 A-A' 단면과 평행하며, 나노-FET의 에피택셜 소스/드레인 영역(98)을 통해 연장된다. 후속 도면은 명확성을 위해 이들 기준 단면을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트-라스트 공정(gate-last process)을 이용하여 형성된 나노-FET의 측면에서 논의된다. 다른 실시예에서, 게이트-퍼스트 공정(gate-first process)이 적용될 수 있다. 또한, 일부 실시예는 평면 FET 또는 핀형 전계효과 트랜지스터(FinFET)와 같은 평면 디바이스에 적용되는 측면을 고려한다. 예를 들어, FinFET는 기판 상에 핀을 포함할 수 있으며, 여기서 핀은 FinFET에 대한 채널 영역으로 작용한다. 유사하게, 평면 FET는 기판을 포함할 수 있으며, 기판의 일부는 평면 FET에 대한 채널 영역으로 작용한다.
도 2-23b는 일부 실시예에 따른 나노-FET의 제조에서의 중간 단계의 도면이다. 도 2, 3, 4, 5 및 6은 도 1과 유사한 3차원 도면을 보여주는 3차원 도면이다. 도 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 18b, 19a, 19b, 20a, 20b, 21a, 22a 및 23a는 2개의 핀이 예시된 것을 제외하고는 도 1에 예시된 A-A' 기준 단면을 예시한다. 도 7b, 8b, 9b, 10b, 11b, 12b, 13b, 21b, 22b 및 23b는 도 1에 예시된 B-B' 기준 단면을 예시한다. 도 9c 및 도 9d는 2개의 핀이 예시된 것을 제외하고는 도 1에 예시된 C-C' 기준 단면을 예시한다.
도 2에서, 나노-FET를 형성하기 위해 기판(50)이 제공된다. 기판(50)은 도핑되거나(예, p-형 또는 n-형 불순물로 도핑) 도핑되지 않을 수 있는 벌크 반도체, 반도체-온-절연체(SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료층이다. 절연체 층은 예를 들어, 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소화물 인화물을 포함하는 합금 반도체; 이들의 조합; 등을 포함할 수 있다.
기판(50)은 n-형 영역(50N)과 p-형 영역(50P)을 가진다. n-형 영역(50N)은 n-형 나노-FET 등의 NMOS 트랜지스터와 같은 n-형 디바이스를 형성하기 위한 영역일 수 있고, p-형 영역(50P)은 p-형 나노-FET 등의 PMOS 트랜지스터와 같은 p-형 디바이스를 형성하기 위한 영역일 수 있다. n-형 영역(50N)은 p-형 영역(50P)으로부터 물리적으로 분리될 수 있으며(별도로 예시되지 않음), n-형 영역(50N)과 p-형 영역(50P) 사이에 임의의 수의 디바이스 특징부(예, 다른 능동 디바이스, 도핑 영역, 분리 구조체 등)가 배치될 수 있다. 하나의 n-형 영역(50N)과 하나의 p-형 영역(50P)이 예시되어 있지만, n-형 영역(50N)과 p-형 영역(50P)은 임의의 수로 제공될 수 있다.
기판(50)은 p-형 또는 n-형 불순물로 저농도로 도핑될 수 있다. 기판(50)의 상부에 펀치스루 방지(anti-punch-through: APT) 주입을 수행하여 APT 영역을 형성할 수 있다. APT 주입 중에, 기판(50)에 불순물이 주입될 수 있다. 불순물은 n-형 영역(50N) 및 p-형 영역(50P) 각각에 후속으로 형성될 소스/드레인 영역의 도전형과 반대되는 도전형을 가질 수 있다. APT 영역은 나노-FET의 소스/드레인 영역 아래로 연장될 수 있다. APT 영역은 소스/드레인 영역으로부터 기판(50)으로의 누설을 감소시키는 데 사용될 수 있다. 일부 실시예에서, APT 영역의 도핑 농도는 약 1018 cm-3 내지 약 1019 cm-3 범위일 수 있다.
다층 스택(52)이 기판(50) 위에 형성된다. 다층 스택(52)은 교대로 배치되는 제1 반도체 층(54) 및 제2 반도체 층(56)을 포함한다. 제1 반도체 층(54)은 제1 반도체 재료로 형성되고, 제2 반도체 층(56)은 제2 반도체 재료로 형성된다. 반도체 재료는 각각 기판(50)의 후보 반도체 재료로부터 선택될 수 있다. 예시된 실시예에서, 다층 스택(52)은 제1 반도체 층(54)과 제2 반도체 층(56) 각각의 3개의 층을 포함한다. 다층 스택(52)은 임의의 수의 제1 반도체 층(54) 및 제2 반도체 층(56)을 포함할 수 있다.
예시된 실시예에서, 그리고 이후에 더 상세히 설명되는 바와 같이, 제1 반도체 층(54)은 제거될 것이고, 제2 반도체 층(56)은 n-형 영역(50N) 및 p-형 영역(50P) 모두에 나노-FET를 위한 채널 영역을 형성하도록 패턴화될 것이다. 제1 반도체 층(54)은 희생층(또는 더미층)이며, 이는 후속 공정에서 제거되어 제2 반도체 층(56)의 상부 표면 및 하부 표면을 노출시키게 된다. 제1 반도체 층(54)의 제1 반도체 재료는 제2 반도체 층(56)의 에칭으로부터 높은 에칭 선택비를 가지는 실리콘 게르마늄과 같은 재료이다. 제2 반도체 층(56)의 제2 반도체 재료는 n-형 및 p-형 디바이스 모두에 적절한 실리콘과 같은 재료이다.
다른 실시예(별도로 도시되지 않음)에서, 제1 반도체 층(54)은 하나의 영역(예, p-형 영역(50P))에 나노-FET용 채널 영역을 형성하도록 패턴화될 것이고, 제2 반도체 층(56)은 다른 영역(예, n-형 영역(50N))에 나노-FET를 위한 채널 영역을 형성하도록 패턴화될 것이다. 제1 반도체 층(54)의 제1 반도체 재료는 p-형 디바이스에 적절한, 실리콘 게르마늄(예, SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음), 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등와 같은 재료일 수 있다. 제2 반도체 층(56)의 제2 반도체 재료는 n-형 디바이스에 적절한, 실리콘, 실리콘 탄화물, III-V족 화합물 반도체, II-VI족 화합물 반도체 등과 같은 재료일 수 있다. 제1 반도체 재료와 제2 반도체 재료는 서로의 에칭으로부터 높은 에칭 선택비를 가질 수 있어서, 제1 반도체 층(54)은 n-형 영역(50N)에서 제2 반도체 층(56)을 제거하지 않고 제거될 수 있고, 제2 반도체 층(56)은 p-형 영역(50P)에서 제1 반도체 층(54)을 제거하지 않고 제거될 수 있다.
다층 스택(52)의 각 층은 기상 에피택시(VPE) 또는 분자빔 에피택시(MBE)와 같은 공정에 의해 성장될 수 있으며, 화학적 기상 성막(CVD) 또는 원자층 성막(ALD) 등과 같은 공정에 의해 성막될 수 있다. 각각의 층은 예컨대, 약 5 nm 내지 약 30 nm 범위의 작은 두께를 가질 수 있다. 일부 실시예에서, 일부 층(예, 제2 반도체 층(56))은 다른 층(예, 제1 반도체 층(54))보다 얇게 형성된다. 예를 들어, 제1 반도체 층(54)이 희생층(또는 더미층)이고 제2 반도체 층(56)이 n-형 영역(50N) 및 p-형 영역(50P) 모두에서 나노-FET용 채널 영역을 형성하도록 패턴화되는 실시예에서, 제1 반도체 층(54)은 제1 두께(T1)를 가질 수 있고, 제2 반도체 층(56)은 제2 두께(T2)를 가질 수 있으며, 여기서 제2 두께(T2)는 제1 두께(T1)보다 약 30% 내지 약 60% 더 작다. 제2 반도체 층(56)을 더 얇은 두께로 형성하면 채널 영역이 더 큰 밀도로 형성될 수 있다.
도 3에서, 트렌치가 기판(50)과 다층 스택(52)에서 패턴화되어 핀(62), 제1 나노구조체(64) 및 제2 나노구조체(66)를 형성한다. 핀(62)은 기판(50)에 패턴화된 반도체 스트립이다. 제1 나노구조체(64) 및 제2 나노구조체(66)는 각각 제1 반도체 층(54) 및 제2 반도체 층(56)의 나머지 부분을 포함한다. 트렌치는 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정에 의해 패턴화될 수 있다. 에칭은 이방성일 수 있다.
핀(62) 및 나노구조체(64, 66)는 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀(62) 및 나노구조체(64, 66)는 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토리소그래피 및 자체-정렬 공정을 결합하여 예를 들어, 단일의 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치를 가지는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패턴화된다. 자체 정렬 공정을 이용하여 패턴화된 희생층과 함께 스페이서가 형성된다. 이후 희생층이 제거된 다음, 나머지 스페이서가 핀(62) 및 나노구조체(64, 66)의 패턴화에 마스크로 사용될 수 있다. 일부 실시예에서, 마스크(다른 층이 아님)는 나노구조체(64, 66) 상에 잔류할 수 있다.
핀(62) 및 나노구조체(64, 66)는 각각 약 8 nm 내지 약 40 nm 범위의 폭을 가질 수 있다. 예시된 실시예에서, 핀(62) 및 나노구조체(64, 66)는 n-형 영역(50N) 및 p-형 영역(50P)에서 실질적으로 동일한 폭을 가진다. 다른 실시예에서, 하나의 영역(예, n-형 영역(50N))의 핀(62) 및 나노구조체(64, 66)는 다른 영역(예, p-형 영역(50P))의 핀(62) 및 나노구조체(64, 66)보다 넓거나 좁다.
도 4에서, STI 영역(70)이 기판(50) 위에 그리고 인접한 핀(62) 사이에 형성된다. STI 영역(70)은 나노구조체(64, 66)의 적어도 일부가 인접한 STI 영역(70) 사이에서 돌출되도록 핀(62)의 적어도 일부 주위에 배치된다. 예시된 실시예에서, STI 영역(70)의 상부 표면은 핀(62)의 상부 표면과 동일 평면 상에 있다(공정 변화 내에서). 일부 실시예에서, STI 영역(70)의 상부 표면은 핀(62)의 상부 표면 위 또는 아래에 있다. STI 영역(70)은 인접한 디바이스의 특징부를 분리한다.
STI 영역(70)은 임의의 적절한 방법에 의해 형성될 수 있다. 예를 들어, 절연 재료는 기판(50) 및 나노구조체(64, 66) 위에 그리고 인접한 핀(62) 사이에 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등등 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 CVD(HDP-CVD), 유동성 CVD(FCVD) 등등 또는 이들의 조합과 같은 화학적 기상 성막(CVD)에 의해 형성될 수 있다. 임의의 허용되는 공정에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 절연 재료는 FCVD에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 재료는 과잉의 절연 재료가 나노구조체(64, 66)를 덮도록 형성된다. STI 영역(70)은 단일 층으로서 예시되어 있지만, 일부 실시예는 다중 층을 적용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 도시되지 않음)가 먼저 기판(50), 핀(62) 및 나노구조체(64, 66)의 표면을 따라 형성될 수 있다. 그 후, 전술한 것과 같은 충전 재료가 라이너 위에 형성될 수 있다.
그런 다음, 제거 공정이 절연 재료에 적용되어 나노구조체(64, 66) 위의 과잉의 절연 재료가 제거된다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 적용될 수 있다. 평탄화 공정은 해당 평탄화 공정이 완료된 후 절연 재료와 나노구조체(64, 66)의 상부 표면이 동평면이 되도록(공정 변화 내에서) 나노구조체(64. 66)을 노출시킨다. 마스크가 나노구조체(64, 66)에 잔류하는 실시예에서, 평탄화 공정은 해당 평탄화 공정이 완료된 후 마스크 또는 나노구조체(64, 66)의 상부 표면과 절연 재료가 동평면이 되도록(공정 변화 내에서) 마스크를 노출시키거나 마스크를 제거할 수 있다. 그런 다음, 절연 재료가 오목화되어 STI 영역(70)이 형성된다. 절연 재료는 나노구조체(64, 66)의 적어도 일부가 절연 재료의 인접한 부분 사이에서 돌출되도록 오목화된다. 또한, STI 영역(70)의 상부 표면은 예시된 바와 같은 평탄면, 볼록면, 오목면(예, 접시형) 또는 이들의 조합을 가질 수 있다. STI 영역(70)의 상부 표면은 적절한 에칭에 의해 평탄형, 볼록형 및/또는 오목형으로 형성될 수 있다. 절연 재료는 절연 재료의 재료에 선택적인(예를 들어, 핀(62) 및 나노구조체(64, 66)의 재료보다 더 빠른 속도로 STI 영역(70)의 절연 재료를 선택적으로 에칭) 공정과 같은 임의의 허용 가능한 에칭 공정을 이용하여 오목화될 수 있다. 예를 들어, 희석된 불화수소(dHF) 산을 사용한 산화물 제거가 수행될 수 있다.
전술한 공정은 핀(62) 및 나노구조체(64, 66)이 형성될 수 있는 방식의 단지 하나의 예이다. 일부 실시예에서, 핀(62) 및/또는 나노구조체(64, 66)는 마스크 및 에피택셜 성장 공정을 이용하여 형성될 수 있다. 예를 들어, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 유전체 층을 통해 에칭되어 하부의 기판(50)을 노출시킬 수 있다. 에피택셜 구조체가 트렌치에서 에피택셜 성장될 수 있고, 유전체 층은 에피택셜 구조체가 해당 유전체 층으로부터 돌출되도록 오목화되어 핀(62) 및/또는 나노구조체(64, 66)를 형성할 수 있다. 에피택셜 구조체는 제1 반도체 재료와 제2 반도체 재료와 같이 위에서 논의된 교번하는 반도체 재료들을 포함할 수 있다. 에피택셜 구조체가 에피택셜 성장되는 일부 실시예에서, 에피택셜 성장된 재료는 성장 중에 인-시튜(in-situ) 도핑될 수 있으며, 인-시튜는 이전 및/또는 이후 주입을 제거할 수 있지만, 인-시튜 및 주입 도핑은 함께 적용될 수 있다.
또한, 기판(50), 핀(62) 및/또는 나노구조체(64, 66)에 적절한 우물(별도로 도시되지 않음)이 형성될 수 있다. 우물은 n-형 영역(50N) 및 p-형 영역(50P) 각각에 후속으로 형성될 소스/드레인 영역의 도전형과 반대인 도전형을 가질 수 있다. 일부 실시예에서, p-형 우물이 n-형 영역(50N)에 형성되고, n-형 우물이 p-형 영역(50P)에 형성된다. 일부 실시예에서, p-형 우물 또는 n-형 우물은 n-형 영역(50N) 및 p-형 영역(50P) 모두에 형성된다.
다른 우물 유형을 가지는 실시예에서, n-형 영역(50N) 및 p-형 영역(50P)에 대한 상이한 주입 단계가 포토레지스트와 같은 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n-형 영역(50N)에서 핀(62), 나노구조체(64, 66) 및 STI 영역(70) 위에 형성될 수 있다. 포토레지스트는 p-형 영역(50P)을 노출하도록 패턴화된다. 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있으며, 허용 가능한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 포토레지스트가 패턴화되면, p-형 영역(50P)에 n-형 불순물 주입이 수행되고, 포토레지스트는 n-형 불순물이 n-형 영역(50N) 내로 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. n-형 불순물은 약 1013 cm-3 내지 약 1014 cm-3 범위의 농도로 상기 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토레지스트는 예컨대, 허용 가능한 애싱 공정(ashing process)에 의해 제거된다.
p-형 영역(50P)의 주입 이후 또는 이전에, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 p-형 영역(50P)에서 핀(62), 나노구조체(64, 66) 및 STI 영역(70) 위에 형성된다. 포토레지스트는 n-형 영역(50N)을 노출하도록 패턴화된다. 포토레지스트는 스핀-온 기술을 이용하여 형성될 수 있으며, 허용 가능한 포토리소그래피 기술을 이용하여 패턴화될 수 있다. 포토레지스트가 패턴화되면, n-형 영역(50N)에 p-형 불순물 주입이 수행되고, 포토레지스트는 p-형 불순물이 p-형 영역(50P) 내로 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. p-형 불순물은 약 1013 cm-3 내지 약 1014 cm3 범위의 농도로 상기 영역에 주입되는 붕소, 불화 붕소, 인듐 등일 수 있다. 주입 후, 포토레지스트는 예컨대, 허용 가능한 애싱 공정에 의해 제거된다.
n-형 영역(50N)과 p-형 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p-형 및/또는 n-형 불순물을 활성화하도록 어닐링이 수행될 수 있다. 에피택셜 구조체가 핀(62) 및/또는 나노구조체(64, 66)에 대해 에피택셜 성장되는 일부 실시예에서, 성장 재료는 성장 중에 인-시튜 도핑될 수 있으며, 이는 주입을 제거할 수 있지만, 인-시튜 및 주입 도핑은 함께 적용될 수 있다.
도 5에서, 핀(62) 및/또는 나노구조체(64, 66) 상에 더미 유전체 층(72)이 형성된다. 더미 유전체 층(72)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 재료로 형성될 수 있으며, 이들은 허용 가능한 기술에 따라 성막되거나 열 성장될 수 있다. 더미 게이트 층(74)이 더미 유전체 층(72) 위에 형성되고, 마스크 층(76)이 더미 게이트 층(74) 위에 형성된다. 더미 게이트 층(74)은 더미 유전체 층(72) 위에 성막된 다음, 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크 층(76)은 더미 게이트 층(74) 위에 성막될 수 있다. 더미 게이트 층(74)은 물리적 기상 성막(PVD), CVD 등에 의해 성막될 수 있는, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 금속, 금속 질화물, 금속 실리사이드, 금속 산화물 등과 같은 전도성 또는 비전도성 재료로 형성될 수 있다. 더미 게이트 층(74)은 STI 영역(70) 및/또는 더미 유전체 층(72)과 같은, 분리 영역의 에칭으로부터 높은 에칭 선택비를 가지는 재료(들)로 형성될 수 있다. 마스크 층(76)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료로 형성될 수 있다. 이 예에서, 단일 더미 게이트 층(74) 및 단일 마스크 층(76)이 n-형 영역(50N) 및 p-형 영역(50P)에 걸쳐 형성된다. 예시된 실시예에서, 더미 유전체 층(72)은 핀(62), 나노구조체(64, 66) 및 STI 영역(70)을 덮음으로써, 더미 유전체 층(72)은 STI 영역(70) 위로 그리고 더미 게이트 층(74)과 STI 영역(70) 사이에서 연장된다. 다른 실시예에서, 더미 유전체 층(72)은 핀(62) 및 나노구조체(64, 66)만을 덮는다.
도 6에서, 마스크 층(76)은 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 패턴화되어 마스크(86)를 형성한다. 이후, 마스크(86)의 패턴은 임의의 허용 가능한 에칭 기술에 의해 더미 게이트 층(74)으로 전사되어 더미 게이트(84)를 형성한다. 마스크(86)의 패턴은 임의의 허용 가능한 에칭 기술에 의해 선택적으로 더미 유전체 층(72)에 추가로 전사되어 더미 유전체(82)를 형성할 수 있다. 더미 게이트(84)는 후속 처리에서 노출될 나노구조체(64, 66)의 부분을 덮어서 채널 영역을 형성한다. 구체적으로, 더미 게이트(84)는 채널 영역(68)을 형성하도록 패턴화될 나노구조체(66)의 부분을 따라 연장된다. 마스크(86)의 패턴은 인접한 더미 게이트(84)를 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(84)는 또한 핀(62)의 길이 방향에 실질적으로 수직한(공정 변화 내에서) 길이 방향을 가질 수 있다. 마스크(86)는 임의의 허용 가능한 에칭 기술에 의해 패턴화된 후에 선택적으로 제거될 수 있다.
도 7a-22b는 실시예의 디바이스의 제조에서의 다양한 추가 단계를 예시한다. 도 7a-13b 및 도 21a-22b는 n-형 영역(50N) 및 p-형 영역(50P) 중 하나의 특징부를 예시한다. 예를 들어, 예시된 구조체는 n-형 영역(50N) 및 p-형 영역(50P) 모두에 적용될 수 있다. n-형 영역(50N)과 p-형 영역(50P)의 구조체의 차이(있는 경우)는 각 도면과 수반되는 문맥에 설명되어 있다. 도 14a, 15a, 16a, 17a, 18a, 19a 및 20a는 n-형 영역(50N)의 특징부를 예시한다. 도 14b, 15b, 16b, 17b, 18b, 19b 및 20b는 p-형 영역(50P)의 특징부를 예시한다.
도 7a 및 도 7b에서, 게이트 스페이서(90)가 마스크(86)(존재하는 경우), 더미 게이트(84) 및 더미 유전체(82)의 노출된 측벽 상의 나노구조체(64, 66) 위에 형성된다. 게이트 스페이서(90)는 일종 이상의 유전체 재료(들)를 동형으로(cformally) 성막한 후, 유전체 재료(들)를 에칭하는 것에 의해 형성될 수 있다. 허용되는 유전체 재료는 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 등등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 실리콘 산탄질화물 등과 같은 이들의 조합; 이들의 다층; 등을 포함한다. 유전체 재료는 화학적 기상 성막(CVD), 플라즈마 강화 화학적 기상 성막(PECVD), 원자층 성막(ALD) 등과 같은 동형 성막 공정에 의해 형성될 수 있다. 예시된 실시예에서, 게이트 스페이서(90)는 각각, 예를 들어, 제1 스페이서 층(90A)과 제2 스페이서 층(90B)과 같은 다층을 포함한다. 일부 실시예에서, 제1 스페이서 층(90A) 및 제2 스페이서 층(90B)은 실리콘 산탄질화물(예, SiOxNyC1-x-y, 여기서 x 및 y는 0 내지 1의 범위에 있음)로 형성된다. 예를 들어, 제1 스페이서 층(90A)은 제2 스페이서 층(90B)과 유사하거나 상이한 조성의 실리콘 산탄질화물로 형성될 수 있다. 유전체 재료(들)를 패턴화하기 위해 건식 에칭, 습식 에칭 등등 또는 이들의 조합과 같은 허용 가능한 에칭 공정이 수행될 수 있다. 에칭은 이방성일 수 있다. 에칭될 때, 유전체 재료(들)는 더미 게이트(84)의 측벽에 남겨지는 부분을 가진다(따라서 게이트 스페이서(90)를 형성함). 에칭 후, 게이트 스페이서(90)는 직선형 측벽(예시된 바와 같음)을 가질 수 있거나 곡선형 측벽(미도시)을 가질 수 있다. 이후에 더 상세히 설명되는 바와 같이, 에칭될 때, 유전체 재료(들)는 핀(62) 및/또는 나노구조체(64, 66)의 측벽에 남겨지는 부분을 가질 수 있다(따라서 핀 스페이서를 형성함).
또한, 저농도 소스/드레인(LDD) 영역(별도로 도시하지 않음)을 형성하기 위해 주입을 수행할 수 있다. 전술한 우물에 대한 주입과 유사하게 상이한 디바이스 유형의 실시예에서, 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 p-형 영역(50P)을 노출시키면서 n-형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예, p-형)의 불순물이 p-형 영역(50P)에서 노출된 핀(62) 및/또는 나노구조체(64, 66) 내에 주입될 수 있다. 마스크는 이후 제거될 수 있다. 이어서, 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 n-형 영역(50N)을 노출시키면서 p-형 영역(50P) 위에 형성될 수 있고, 적절한 유형(예, n-형)의 불순물이 n-형 영역(50N)에서 노출된 핀(62) 및/또는 나노구조체(64, 66) 내에 주입될 수 있다. 마스크는 이후 제거될 수 있다. n-형 불순물은 전술한 n-형 불순물 중 임의의 것일 수 있고, p-형 불순물은 전술한 p-형 불순물 중 임의의 것일 수 있다. 주입 중에, 채널 영역(68)은 더미 게이트(84)에 의해 피복된 채로 유지되므로, 채널 영역(68)은 LDD 영역을 형성하기 위해 주입된 불순물이 실질적으로 없는 상태로 유지된다. LDD 영역은 약 1015 cm-3 내지 약 1019 cm-3 범위의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화하는 데 어닐링이 적용될 수 있다.
상기 개시 내용은 개괄적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 것을 알아야 한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 활용될 수 있고, 상이한 순서의 단계가 활용될 수 있고, 추가의 스페이서가 형성 및 제거될 수 있고 및/또는 다른 과정이 제공될 수 있다. 더욱이, n-형 디바이스 및 p-형 디바이스는 상이한 구조체 및 단계를 이용하여 형성될 수 있다.
도 8a 및 도 8b에서, 소스/드레인 리세스(94)가 나노구조체(64, 66)에 형성된다. 예시된 실시예에서, 소스/드레인 리세스(94)는 나노구조체(64, 66)를 통해 핀(62) 내로 연장된다. 소스/드레인 리세스(94)는 또한 기판(50) 내로 연장될 수 있다. 다양한 실시예에서, 소스/드레인 리세스(94)는 기판(50)을 에칭하지 않고 기판(50)의 상부 표면까지 연장될 수 있고; 핀(62)은 소스/드레인 리세스(94)의 바닥 표면이 STI 영역(70)의 상부 표면 아래에 배치되도록 에칭될 수 있는 등등의 구성을 가질 수 있다. 소스/드레인 리세스(94)는 RIE, NBE 등과 같은 이방성 에칭 공정을 이용하여 나노구조체(64, 66)를 에칭하는 것에 의해 형성될 수 있다. 게이트 스페이서(90) 및 더미 게이트(84)는 소스/드레인 리세스(94)를 형성하기 위해 사용되는 에칭 공정 중에 핀(62) 및/또는 나노구조체(64, 66)의 부분을 전체적으로 마스킹한다. 단일 에칭 공정이 나노구조체(64, 66) 각각의 에칭에 사용되거나 다중 에칭 공정이 나노구조(64, 66)의 에칭에 사용될 수 있다. 소스/드레인 리세스(94)가 원하는 깊이에 도달한 후 소스/드레인 리세스(94)의 에칭을 중지하기 위해 시간 제한 에칭 공정을 적용할 수 있다.
선택적으로, 내부 스페이서(96)가 제1 나노구조체(64)의 나머지 부분의 측벽, 예를 들어 소스/드레인 리세스(94)에 의해 노출된 측벽에 형성된다. 이후에 더 상세히 설명되는 바와 같이, 소스/드레인 영역이 소스/드레인 리세스(94)에 후속으로 형성될 것이고, 제1 나노구조체(64)가 대응하는 게이트 구조체로 후속으로 대체될 것이다. 내부 스페이서(96)는 후속으로 형성되는 소스/드레인 영역과 후속으로 형성되는 게이트 구조체 사이의 분리 특징부로서 작용한다. 또한, 내부 스페이서(96)는 제1 나노구조체(64)를 후속으로 제거하는 데 사용되는 에칭 공정과 같은 후속 에칭 공정에 의해 후속으로 형성되는 소스/드레인 영역에 대한 손상을 실질적으로 방지하는 데 사용될 수 있다.
내부 스페이서(96)를 형성하기 위한 예로서, 소스/드레인 리세스(94)는 측방향으로 연장될 수 있다. 구체적으로, 소스/드레인 리세스(94)에 의해 노출된 제1 나노구조체(64)의 측벽의 일부는 오목화될 수 있다. 제1 나노구조체(64)의 측벽은 직선형인 것으로 예시되어 있지만, 측벽은 오목형 또는 볼록형일 수 있다. 측벽은 제1 나노구조체(64)의 재료에 선택적인 에칭(예, 제2 나노구조체(66)의 재료보다 빠른 속도로 제1 나노구조체(64)의 재료를 선택적으로 에칭)과 같은 임의의 허용 가능한 에칭 공정에 의해 오목화될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 제2 나노구조체(66)가 실리콘으로 형성되고 제1 나노구조체(64)가 실리콘 게르마늄으로 형성되는 경우, 에칭 공정은 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 사용한 습식 에칭일 수 있다. 다른 실시예에서, 에칭 공정은 불화 수소(HF) 가스와 같은 불소계 가스를 사용하는 건식 에칭일 수 있다. 일부 실시예에서, 소스/드레인 리세스(94)를 형성하고 제1 나노구조체(64)의 측벽을 오목화하기 위해 동일한 에칭 공정이 계속적으로 수행될 수 있다. 이후, 내부 스페이서(96)는 절연 재료를 동형으로 형성한 다음, 절연 재료를 에칭하는 것에 의해 형성될 수 있다. 절연 재료는 실리콘 질화물 또는 실리콘 산질화물일 수 있지만, 약 3.5 미만의 k-값을 갖는 낮은 유전율(로우-k) 재료와 같은 임의의 적절한 재료가 사용될 수 있다. 절연 재료는 ALD, CVD 등과 같은 동형 성막 공정에 의해 성막될 수 있다. 절연 재료의 에칭은 이방성일 수 있다. 예를 들어, 에칭 공정은 RIE, NBE 등과 같은 건식 에칭일 수 있다. 내부 스페이서(96)의 외부 측벽은 게이트 스페이서(90)의 측벽에 대해 동일한 높이인 것으로 예시되어 있지만, 내부 스페이서(96)의 외부 측벽은 게이트 스페이서(90)의 측벽 너머로 연장되거나 그로부터 오목화될 수 있다. 즉, 내부 스페이서(96)는 측벽 리세스를 부분적으로 채우거나, 완전히 채우거나, 과잉으로 채울 수 있다. 더욱이, 내부 스페이서(96)의 측벽은 직선형인 것으로 예시되지만, 내부 스페이서(96)의 측벽은 오목형 또는 볼록형일 수 있다.
도 9a 및 도 9b에서, 에피택셜 소스/드레인 영역(98)이 소스/드레인 리세스(94)에 형성된다. 에피택셜 소스/드레인 영역(98)은 각각의 더미 게이트(84)(및 대응하는 채널 영역(68))가 각각의 인접한 쌍의 소스/드레인 영역(98) 사이에 배치되도록 소스/드레인 리세스(94)에 형성된다. 일부 실시예에서, 게이트 스페이서(90) 및 내부 스페이서(96)는 에피택셜 소스/드레인 영역(98)이 최종 나노-FET의 후속 형성되는 게이트와 단락되지 않도록 적절한 측면 거리만큼 각각 더미 게이트(84)와 제1 나노구조체(64)로부터 에피택셜 소스/드레인 영역(98)을 분리하는 데 사용된다. 에피택셜 소스/드레인 영역(98)의 재료는 각각의 채널 영역(68)에 응력을 가하여 성능을 향상시키도록 선택될 수 있다.
n-형 영역(50N)의 에피택셜 소스/드레인 영역(98)은 p-형 영역(50P)을 마스킹하여 형성될 수 있다. 그런 다음, n-형 영역(50N)의 에피택셜 소스/드레인 영역(98)이 n-형 영역(50N)의 소스/드레인 리세스(94)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(98)은 n-형 디바이스에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, n-형 영역(50N)의 에피택셜 소스/드레인 영역(98)은 실리콘, 실리콘 탄화물, 인-도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 채널 영역(68)에 인장 변형을 가하는 재료를 포함할 수 있다. n-형 영역(50N)의 에피택셜 소스/드레인 영역(98)은 핀(62) 및 나노구조체(64, 66)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facets)을 가질 수 있다.
p-형 영역(50P)의 에피택셜 소스/드레인 영역(98)은 n-형 영역(50N)을 마스킹하는 것으로 형성될 수 있다. 그 후, p-형 영역(50P)의 에피택셜 소스/드레인 영역(98)은 p-형 영역(50P) 내의 소스/드레인 리세스(94)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(98)은 p-형 디바이스에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, p-형 영역(50P)의 에피택셜 소스/드레인 영역(98)은 실리콘-게르마늄, 붕소-도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이, 채널 영역(68)에 압축 변형을 가하는 재료를 포함할 수 있다. p-형 영역(50P)의 에피택셜 소스/드레인 영역(98)은 핀(62) 및 나노구조체(64, 66)의 의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(98), 나노구조체(64, 66) 및/또는 핀(62)은 LDD 영역을 형성하기 위해 전술한 공정과 유사하게 소스/드레인 영역을 형성하도록 불순물이 주입된 다음 어닐링이 수행될 수 있다. 소스/드레인 영역은 1019 cm-3 내지 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-형 및/또는 p-형 불순물은 이전에 논의된 불순물 중 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(98)은 성장 중에 인-시튜 도핑될 수 있다.
에피택셜 소스/드레인 영역(98)을 형성하기 위해 사용된 에피택시 공정의 결과, 에피택셜 소스/드레인 영역의 상부 표면은 핀(62)과 나노구조체(64, 66)의 측벽 너머로 측방향 외측으로 연장되는 패싯을 가진다. 일부 실시예에서, 이들 패싯은 도 9c에 예시된 바와 같이 인접한 에피택셜 소스/드레인 영역(98)이 병합되도록 한다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역(98)은 도 9d에 예시된 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 예시된 실시예에서, 게이트 스페이서(90)를 형성하는 데 사용되는 스페이서 에칭은 핀(62) 및/또는 나노구조체(64, 66)의 측벽 상에 핀 스페이서(92)를 형성하도록 조정된다. 핀 스페이서(92)는 STI 영역(70) 위로 연장되는 핀(62) 및/또는 나노구조체(64, 66)의 측벽의 일부를 덮어서 에피택셜 성장을 차단하도록 형성될 수 있다. 다른 실시 예에서, 게이트 스페이서(90)를 형성하는 데 사용되는 스페이서 에칭은 핀 스페이서를 형성하지 않도록 조정되어 에피택셜 소스/드레인 영역(98)이 STI 영역(70)의 표면으로 연장될 수 있도록 한다.
에피택셜 소스/드레인 영역(98)은 하나 이상의 반도체 재료층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(98)은 각각 라이너 층(98A), 주요층(98B) 및 마감층(98C)(또는 보다 일반적으로 제1 반도체 재료층, 제2 반도체 재료층 및 제3 반도체 재료층)을 포함할 수 있다. 에피택셜 소스/드레인 영역(98)에는 임의의 수의 반도체 재료층이 사용될 수 있다. 라이너 층(98A), 주요층(98B) 및 마감층(98C)은 각각 서로 다른 반도체 재료로 형성될 수 있으며, 서로 다른 불순물 농도로 도핑될 수 있다. 일부 실시예에서, 라이너 층(98A)은 주요층(98B)보다 불순물 농도가 작을 수 있고, 마감층(98C)은 라이너 층(98A)보다 불순물 농도가 더 높고 주요층(98B)보다 불순물 농도가 낮을 수 있다. 에피택셜 소스/드레인 영역(98)이 3개의 반도체 재료층을 포함하는 실시예에서, 라이너 층(98A)은 소스/드레인 리세스(94)에서 성장될 수 있고, 주요층(98B)은 라이너 층(98A) 상에 성장될 수 있으며, 마감층(98C)은 주요층(98B) 상에 성장될 수 있다.
도 10a 및 도 10b에서, 제1 층간 유전체(ILD)(104)가 에피택셜 소스/드레인 영역(98), 게이트 스페이서(90), 마스크(86)(존재하는 경우) 또는 더미 게이트(84) 위에 성막된다. ILD(104)는 CVD, 플라즈마 강화 CVD(PECVD), FCVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있는 유전체 재료로 형성될 수 있다. 허용되는 유전 재료는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 임의의 허용되는 공정에 의해 형성되는 다른 절연 재료가 사용될 수 있다.
일부 실시예에서, 제1 ILD(104)와 에피택셜 소스/드레인 영역(98), 게이트 스페이서(90), 마스크(86)(존재하는 경우) 또는 더미 게이트(84) 사이에 접촉 에칭 정지층(CESL)(102)이 형성된다. CESL(102)은 제1 ILD(104)의 에칭으로부터 높은 에칭 선택도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료로 형성될 수 있다. CESL(102)은 CVD, ALD 등과 같은 임의의 적절한 방법에 의해 형성될 수 있다.
도 11a 및 도 11b에서, 마스크(86)(존재하는 경우) 또는 더미 게이트(84)의 상부 표면과 제1 ILD(104)의 상부 표면을 평탄화하도록 제거 공정이 수행된다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 적용될 수 있다. 평탄화 공정은 또한 더미 게이트(84) 상의 마스크(86) 및 마스크(86)의 측벽을 따른 게이트 스페이서(90)의 부분을 제거할 수 있다. 평탄화 공정 후, 게이트 스페이서(90), 제1 ILD(104), CESL(102) 및 마스크(86)(존재하는 경우) 또는 더미 게이트(84)의 상부 표면들은 동일 평면(공정 변동 내)이다. 따라서, 마스크(86)(존재하는 경우) 또는 더미 게이트(84)의 상부 표면은 제1 ILD(104)를 통해 노출된다. 예시된 실시예에서, 마스크(86)는 남아 있고 평탄화 공정은 제1 ILD(104)의 상부 표면을 마스크(86)의 상부 표면과 동일하게 한다.
도 12a 및 도 12b에서, 마스크(86)(존재하는 경우) 및 더미 게이트(84)가 에칭 공정에서 제거되어 리세스(110)가 형성된다. 리세스(110) 내의 더미 유전체(82)의 부분도 제거된다. 일부 실시예에서, 더미 게이트(84)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(104) 또는 게이트 스페이서(90)보다 더 빠른 속도로 더미 게이트(84)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 제거 도중에, 더미 유전체(82)는 더미 게이트(84)가 에칭될 때 에칭 정지층으로서 사용된다. 그런 다음, 더미 유전체(82)가 제거된다. 각 리세스(110)는 채널 영역(68)의 일부를 노출시키고 및/또는 그 위에 배치된다. 채널 영역(68)으로 작용하는 제2 나노구조체(66)의 부분은 인접한 쌍의 에피택셜 소스/드레인 영역(98) 사이에 배치된다.
그런 다음, 제1 나노구조체(64)의 나머지 부분이 제거되어 리세스(110)를 확장한다. 제1 나노구조체(64)의 나머지 부분은 제2 나노구조체(66)의 재료보다 더 빠른 속도로 제1 나노구조체(64)의 재료를 선택적으로 에칭하는 임의의 허용 가능한 에칭 공정에 의해 제거될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 제1 나노구조체(64)가 실리콘 게르마늄으로 형성되고 제2 나노구조체(66)가 실리콘으로 형성되는 경우, 에칭 공정은 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 사용한 습식 에칭일 수 있다. 일부 실시예에서, 제2 나노구조체(66)의 노출된 부분의 두께를 감소시키기 위해 트림 공정(별도로 도시되지 않음)이 수행된다. 도 14a-20b에 더 명확하게 예시된 바와 같이(이후에 더 상세히 설명됨), 제2 나노구조체(66)의 나머지 부분은 둥근 모서리를 가질 수 있다.
도 13a 및 도 13b에서, 게이트 유전체 층(112)이 리세스(110)에 형성된다. 게이트 유전체 층(112) 상에 게이트 전극층(114)이 형성된다. 게이트 유전체 층(112) 및 게이트 전극층(114)은 대체 게이트를 위한 층이고, 그 각각은 제2 나노구조체(66)의 모든(예, 4개) 측면을 둘러싼다.
게이트 유전체 층(112)은 핀(62)의 측벽 및/또는 상부 표면; 제2 나노구조체(66)의 상부 표면, 측벽 및 하부 표면; 및 게이트 스페이서(90)의 측벽 상에 배치된다. 게이트 유전체 층(112)은 또한 제1 ILD(104) 및 게이트 스페이서(90)의 상부 표면 상에 형성될 수 있다. 게이트 유전체 층(112)은 실리콘 산화물 또는 금속 산화물과 같은 산화물, 금속 실리케이트와 같은 실리케이트, 이들의 조합, 이들의 다층 등을 포함할 수 있다. 게이트 유전체 층(112)은 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트와 같은, 약 7.0보다 큰 k-값을 갖는 유전체 재료를 포함할 수 있다. 단층 게이트 유전체 층(112)이 도 13a 및 도 13b에 도시되어 있지만, 이후에 더 상세히 설명되는 바와 같이, 게이트 유전체 층(112)은 계면층 및 주요층을 포함할 수 있다.
게이트 전극층(114)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 이들의 다층 등과 같은 금속 함유 재료를 포함할 수 있다. 단층 게이트 전극층(114)이 도 13a 및 도 13b에 예시되어 있지만, 이후에 더 상세히 설명되는 바와 같이, 게이트 전극층(114)은 임의의 수의 일함수 조절층, 임의의 수의 장벽층, 임의의 수의 접착층 및 충전 재료를 포함할 수 있다.
도 14a-20b는 대체 게이트를 위한 층이 리세스(110)에 형성되는 공정을 예시한다. 도 13a의 영역(50R)과 유사한 영역의 특징부가 예시된다. 도 24는 일부 실시예에 따른 대체 게이트 층을 형성하기 위한 예시적인 방법(200)의 흐름도이다. 도 14a-20b는 도 24와 관련하여 설명된다. 대체 게이트 층을 형성할 때, 제1 일함수 조절층(114A)(도 17a 참조) 및 장벽층(114B)(도 18a 참조)이 제1 영역(예, n-형 영역(50N))에 형성된다. 그런 다음, 제2 일함수 조절층(114C)(도 18a 및 도 18b 참조)이 제1 영역(예, n-형 영역(50N)) 및 제2 영역(예, p-형 영역(50P)) 모두에 형성된다. 제1 영역(예, n-형 영역(50N)) 및 제2 영역(예, p-형 영역(50P))은 서로 다른 수량 및 유형의 일함수 조절층을 포함하기 때문에, 상기 영역에 형성된 디바이스는 서로 다른 임계 전압을 가진다. 또한, 장벽층(114B)은 제1 영역(예, n-형 영역(50N))에서 제1 일함수 조절층(114A)과 제2 일함수 조절층(114C) 사이에 배치된다. 처리 중에, 제2 일함수 조절층(114C)이 처리된다. 장벽층(114B)은 제2 일함수 조절층(114C)의 처리 중에 그 일함수가 수정되지 않도록 하부의 제1 일함수 조절층(114A)을 보호한다. 따라서, 최종 디바이스의 임계 전압이 더 정확하게 조절될 수 있다.
도 14a-14b 및 방법(200)의 단계(202)에서, 게이트 유전체 층(112)이 제1 영역(예, n-형 영역(50N)) 및 제2 영역(예, p-형 영역(50P)) 모두의 리세스(110)에 성막된다. 게이트 유전체 층(112)은 또한 제1 ILD(104) 및 게이트 스페이서(90)(도 13b 참조)의 상부 표면 상에 성막될 수 있다. 예시된 실시예에서, 게이트 유전체 층(112)은 계면층(112A)(또는 더 일반적으로, 제1 게이트 유전체 층) 및 상부의 하이-k 유전체 층(112B)(또는 더 일반적으로, 제2 게이트 유전체 층)을 포함하는 다층이다. 계면층(112A)은 실리콘 산화물로 형성될 수 있고, 하이-k 유전체 층(112B)은 하프늄 산화물로 형성될 수 있다. 게이트 유전체 층(112)의 형성 방법은 분자빔 성막(MBD), ALD, PECVD 등을 포함할 수 있다. 게이트 유전체 층(112)은 제2 나노 구조체(66)의 모든(예, 4개) 측면의 주위를 감싼다.
도 15a-15b 및 방법(200)의 단계(204)에서, 제1 일함수 조절층(114A)이 제1 영역(예, n-형 영역(50N)) 및 제2 영역(예, p-형 영역(50P)) 모두에서 게이트 유전체 층(112) 상에 성막된다. 이후에 더 상세히 설명되는 바와 같이, 제1 일함수 조절층(114A)은 제2 영역(예, p-형 영역(50P)의 제1 일함수 조절층(114A)의 의 일부를 제거하면서 제1 영역(예, n-형 영역(50N))의 일함수 조절층(114A)을 남기도록 패턴화될 것이다. 제1 일함수 조절층(114A)은 제2 영역(예, p-형 영역(50P))에서 제거될 때 "n-형 일함수 조절층"으로 지칭될 수 있다. 제1 일함수 조절층(114A)은 형성될 디바이스의 적용이 주어진 원하는 양으로 디바이스의 일함수를 조절하기 위해 임의의 허용 가능한 재료를 포함하고, 임의의 허용 가능한 성막 공정을 이용하여 성막될 수 있다. 예를 들어, 제1 일함수 조절층(114A)이 n-형 일함수 조절층인 경우, ALD, CVD, PVD 등에 의해 성막될 수 있는, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 질화물(TiAlN), 이들의 조합 등과 같은 n-형 일함수 금속(NWFM)으로 형성될 수 있다. 제1 일함수 조절층(114A)은 단일 층으로 예시되어 있지만, 제1 일함수 조절층(114A)은 다층으로 이루어질 수 있다. 예를 들어, 제1 일함수 조절층(114A)은 티타늄 알루미늄 질화물(TiAlN) 층 및 티타늄 질화물(TiN) 층을 포함할 수 있다.
제1 일함수 조절층(114A)은 제1 영역(예, n-형 영역(50N))과 제2 영역(예, p-형 영역(50P)) 모두의 제2 나노구조체(66) 사이의 제1 일함수 조절층(114A)의 부분들을 병합하기에 충분한 두께로 형성된다. 결국, 제2 나노구조체(66) 사이의 리세스(110)의 부분(110MN, 110MP)은 제1 일함수 조절층(114A)에 의해 완전히 채워져서 제2 나노구조체(66) 사이의 리세스(110)의 부분(110MN, 110MP)에는 장벽층(더 상세히 후술됨)이 형성되지 않을 수 있다. 제2 나노구조체(66) 사이에 장벽층을 성막하지 않는 것에 의해, 특히 작은 특징부 크기의 진보된 반도체 노드에서 제조 용이성이 향상될 수 있는 데, 이는 장벽층 재료가 작은 공간에 퇴적되기 어려울 수 있기 때문이다. 게이트 유전체 층(112)의 각 부분은 각각의 제2 나노구조체(66) 주위를 감싸고, 제1 일함수 조절층(114A)의 각각의 부분은 제1 영역(예, n-형 영역(50N)) 및 제2 영역(예, p-형 영역(50P)) 모두에서 게이트 유전체 층(112)의 각각의 부분들 사이의 영역을 충전한다. 일부 실시예에서, 제1 일함수 조절층(114A)은 약 5Å 내지 약 40Å 범위, 예컨대, 약 20Å 내지 약 25Å 범위의 두께로 형성된다. 제1 일함수 조절층(114A)을 약 20Å 미만의 두께로 형성하면, 제1 일함수 조절층(114A)의 부분들의 병합이 이루어지지 않을 수 있다. 제1 일함수 조절층(114A)을 약 25Å보다 큰 두께로 형성하면, 최종 디바이스의 임계 전압에 부정적인 영향을 미칠 수 있다.
도 16a-16b 및 방법(200)의 단계(206)에서, 장벽층(114B)이 제1 일함수 조절층(114A) 상에 성막된다. 이후에 더 상세히 설명되는 바와 같이, 제2 일함수 조절층이 장벽층(114B) 위에 형성될 것이고, 제2 일함수 조절층의 일함수를 수정하기 위해 처리 공정이 수행될 것이다. 장벽층(114B)은 처리 공정에 저항하는 장벽 재료로 형성되어, 제1 일함수 조절층(114A)의 일함수의 수정을 억제(예, 실질적으로 방지 또는 적어도 감소)시킨다. 일부 실시예에서, 처리 공정은 불화 공정 및/또는 산화 공정을 포함하고, 장벽층(114B)은 불화 및/또는 산화에 저항하는 장벽 재료로 형성되어 제1 일함수 조절층(114A)의 불화 및/또는 산화를 억제한다. 이후에 더 상세히 설명되는 바와 같이, 적절한 장벽 재료는 CVD, ALD 등에 의해 퇴적될 수 있는 비정질 실리콘, 탄탈 질화물, 무-불소 텅스텐 등을 포함한다.
장벽층(114B)은 후속 처리 중에 제1 일함수 조절층(114A)의 일함수의 수정을 억제하기에 충분한 두께로 형성된다. 일부 실시예에서, 장벽층(114B)은 약 15Å 내지 약 80Å 범위의 두께로 형성된다. 장벽층(114B)을 약 15Å 미만의 두께로 형성하면, 제1 일함수 조절층(114A)을 충분히 보호하지 못할 수 있다. 장벽층(114B)을 약 80Å보다 큰 두께로 형성하면, 최종 디바이스의 임계 전압에 부정적인 영향을 미칠 수 있다. 장벽층(114B)은 제1 일함수 조절층(114A)보다 더 얇은 두께를 가질 수 있다.
일부 실시예에서, 장벽층(114B)은 CVD 공정에 의해 성막되는 비정질 실리콘으로 형성된다. 구체적으로, 장벽층(114B)은 기판(50)을 성막 챔버에 배치하고 실리콘 소스 전구체를 성막 챔버에 분배함으로써 형성될 수 있다. 허용 가능한 실리콘 소스 전구체는 실란(SiH4), 디실란(Si2H6) 등과 같은 2원 실리콘-수소 화합물 실란을 포함한다. CVD 공정은 예를 들어, 성막 챔버를 약 300 ℃ 내지 약 500 ℃ 범위의 온도 및 약 2 torr 내지 약 35 torr 범위의 압력으로 유지하는 것에 의해 상기 온도 및 압력에서 수행될 수 있다. CVD 공정은 예를 들어, 실리콘 소스 전구체를 성막 챔버 내에 약 5 초 내지 약 750 초 범위의 지속 시간 동안 유지하는 것에 의해 상기 지속 시간 동안 수행될 수 있다. 이러한 범위의 파라미터로 CVD 공정을 수행하면, 장벽층(114B)은 원하는 두께(이전에 설명됨) 및 품질로 형성될 수 있다. 이러한 범위 밖의 파라미터로 CVD 공정을 수행하면, 장벽층(114B)은 원하는 두께 또는 품질로 형성되지 않을 수 있다.
일부 실시예에서, 장벽층(114B)은 ALD 공정에 의해 성막되는 탄탈 질화물로 형성된다. 구체적으로, 장벽층(114B)은 성막 챔버에 기판(50)을 배치하고 성막 챔버 내에 여러 종의 소스 전구체를 주기적으로 분배함으로써 형성될 수 있다. 성막 챔버 내에 탄탈 소스 전구체를 분배함으로써 ALD 사이클의 제1 펄스가 수행된다. 허용 가능한 탄탈 소스 전구체는 펜타키스(디메틸아미도)탄탈(PDMAT) (C10H30N5Ta), 탄탈 클로라이드(TaCl5) 등을 포함한다. 제1 펄스는 예를 들어, 성막 챔버를 약 250 ℃ 내지 약 450 ℃ 범위의 온도 및 약 2 torr 내지 약 35 torr 범위의 압력으로 유지하는 것에 의해 상기 온도 및 압력에서 수행될 수 있다. 제1 펄스는 예를 들어, 탄탈 소스 전구체를 성막 챔버 내에 약 0.1 초 내지 약 60 초 범위의 지속 시간 동안 유지하는 것에 의해 상기 지속 시간 동안 수행될 수 있다. 그런 다음, 탄탈 소스 전구체는 허용 가능한 진공 공정에 의해 및/또는 성막 챔버 내로 불활성 가스를 흘려 보냄으로써 성막 챔버로부터 퍼지된다. 성막 챔버 내에 질소 소스 전구체를 분배함으로써 ALD 사이클의 제2 펄스가 수행된다. 허용 가능한 질소 소스 전구체는 암모니아(NH3) 등을 포함한다. 제2 펄스는 예를 들어, 성막 챔버를 약 250 ℃ 내지 약 450 ℃ 범위의 온도 및 약 2 torr 내지 약 35 torr 범위의 압력으로 유지하는 것에 의해 상기 온도 및 압력에서 수행될 수 있다. 제2 펄스는 예를 들어, 질소 소스 전구체를 성막 챔버 내에 약 0.1 초 내지 약 60 초 범위의 지속 시간 동안 유지하는 것에 의해 상기 지속 시간 동안 수행될 수 있다. 그런 다음, 질소 소스 전구체는 허용 가능한 진공 공정에 의해 및/또는 성막 챔버 내로 불활성 가스를 흘려 보냄으로써 성막 챔버로부터 퍼지된다. 각 ALD 사이클로부터 탄탈 질화물의 원자층(단일 층으로도 지칭됨)이 성막된다. ALD 사이클은 장벽층(114B)이 원하는 두께(전술됨)를 가질 때까지 반복된다. ALD 사이클은 약 5회 내지 약 180회 반복될 수 있다. 이러한 범위의 파라미터로 ALD 공정을 수행하면, 장벽층(114B)은 원하는 두께(전술됨) 및 품질로 형성될 수 있다. 이러한 범위 밖의 파라미터로 ALD 공정을 수행하면, 장벽층(114B)은 원하는 두께 또는 품질로 형성되지 않을 수 있다.
일부 실시예에서, 장벽층(114B)은 ALD 공정에 의해 성막되는 무-불소(fluorine-free) 텅스텐으로 형성된다. 구체적으로, 장벽층(114B)은 성막 챔버에 기판(50)을 배치하고 성막 챔버 내에 여러 종의 소스 전구체를 주기적으로 분배함으로써 형성될 수 있다. 무-불소 텅스텐은 불소가 없는 텅스텐이며, 무-불소 텅스텐 소스 전구체, 예컨대, 불소가 없는 텅스텐 소스 전구체로 성막된다. 무-불소 텅스텐 소스 전구체로 텅스텐을 성막하면, 성막 중에 부식성 불소 부산물의 원치 않는 생성을 방지할 수 있다. 성막 챔버 내에 무-불소 텅스텐 소스 전구체를 분배함으로써 ALD 사이클의 제1 펄스가 수행된다. 허용 가능한 무-불소 텅스텐 소스 전구체는 텅스텐(V) 클로라이드(WCl5) 등을 포함한다. 제1 펄스는 예를 들어, 성막 챔버를 약 350 ℃ 내지 약 500 ℃ 범위의 온도 및 약 5 torr 내지 약 40 torr 범위의 압력으로 유지하는 것에 의해 상기 온도 및 압력에서 수행될 수 있다. 제1 펄스는 예를 들어, 무-불소 텅스텐 소스 전구체를 성막 챔버 내에 약 0.1 초 내지 약 60 초 범위의 지속 시간 동안 유지하는 것에 의해 상기 지속 시간 동안 수행될 수 있다. 그런 다음, 무-불소 텅스텐 소스 전구체는 허용 가능한 진공 공정에 의해 및/또는 성막 챔버 내로 불활성 가스를 흘려 보냄으로써 성막 챔버로부터 퍼지된다. 성막 챔버 내에 수소 소스 전구체를 분배함으로써 ALD 사이클의 제2 펄스가 수행된다. 허용 가능한 수소 소스 전구체는 수소 가스(H2) 등을 포함한다. 제2 펄스는 예를 들어, 성막 챔버를 약 350 ℃ 내지 약 500 ℃ 범위의 온도 및 약 5 torr 내지 약 40 torr 범위의 압력으로 유지하는 것에 의해 상기 온도 및 압력에서 수행될 수 있다. 제2 펄스는 예를 들어, 수소 소스 전구체를 성막 챔버 내에 약 0.1 초 내지 약 60 초 범위의 지속 시간 동안 유지하는 것에 의해 상기 지속 시간 동안 수행될 수 있다. 그런 다음, 수소 소스 전구체는 허용 가능한 진공 공정에 의해 및/또는 성막 챔버 내로 불활성 가스를 흘려 보냄으로써 성막 챔버로부터 퍼지된다. 각 ALD 사이클로부터 텅스텐의 원자층(단일 층으로도 지칭됨)이 성막된다. ALD 사이클은 장벽층(114B)이 원하는 두께(전술됨)를 가질 때까지 반복된다. ALD 사이클은 약 5회 내지 약 180회 반복될 수 있다. 이러한 범위의 파라미터로 ALD 공정을 수행하면, 장벽층(114B)은 원하는 두께(전술됨) 및 품질로 형성될 수 있다. 이러한 범위 밖의 파라미터로 ALD 공정을 수행하면, 장벽층(114B)은 원하는 두께 또는 품질로 형성되지 않을 수 있다.
도 17a-17b 및 방법(200)의 단계(208)에서, 장벽층(114B) 및 제1 일함수 조절층(114A)의 일부가 제2 영역(예, p-형 영역(50P))으로부터 제거된다. 제2 영역(예, p-형 영역(50P))으로부터 장벽층(114B) 및 제1 일함수 조절층(114A)의 일부를 제거하면, 제2 영역의 리세스(110)가 확장되어 제2 영역(예, p-형 영역(50P))의 게이트 유전체 층(112)이 다시 노출된다. 상기 제거는 허용 가능한 포토리소그래피 및 에칭 기술에 의해 이루어질 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정을 포함할 수 있다. 에칭은 이방성일 수 있다.
일부 실시예에서, 장벽층(114B) 및 제1 일함수 조절층(114A)의 일부를 제거하기 위해 단일 에칭이 수행된다. 단일 에칭은 장벽층(114B) 및 제1 일함수 조절층(114A)의 재료에 대해 선택적일 수 있다(예, 게이트 유전체 층(112)의 재료(들)보다 더 빠른 속도로 장벽층(114B) 및 제1 일함수 조절층(114A)의 재료를 선택적으로 에칭). 예를 들어, 장벽층(114B)이 탄탈 질화물로 형성되고 제1 일함수 조절층(114A)이 티타늄 알루미늄으로 형성되는 경우, 이들 모두는 암모늄 하이드록사이드(NH4OH)을 사용하는 습식 에칭에 의해 제거될 수 있다.
일부 실시예에서, 장벽층(114B)의 일부를 제거하기 위해 제1 에칭이 수행되고, 제1 일함수 조절층(114A)의 일부를 제거하기 위해 제2 에칭이 수행된다. 제1 에칭은 장벽층(114B)에 대해 선택적일 수 있다(예, 장벽층(114B)의 재료를 제1 일함수 조절층(114A)의 재료보다 더 빠른 속도로 선택적으로 에칭). 예를 들어, 장벽층(114B)이 비정질 실리콘으로 형성되는 경우, 희석된 불화수소(dHF) 산을 사용하는 습식 에칭에 의해 제거될 수 있다. 제2 에칭은 제1 일함수 조절층(114A)에 대해 선택적일 수 있다(예, 게이트 유전체 층(112)의 재료보다 빠른 속도로 제1 일함수 조절층(114A)의 재료를 선택적으로 에칭). 예를 들어, 제1 일함수 조절층(114A)이 티타늄 알루미늄으로 형성되는 경우, 암모늄 하이드록사이드(NH4OH)를 사용하는 습식 에칭에 의해 제거될 수 있다.
도 18a-18b 및 방법(200)의 단계(210)에서, 제2 일함수 조절층(114C)이 제1 영역(예, n-형 영역(50N))의 장벽층(114B) 및 제2 영역(예, p-형 영역(50P))의 게이트 유전체 층(114B) 상에 성막된다. 이후에 더 상세히 설명되는 바와 같이, 제2 영역(예, p-형 영역(50P))에 제2 일함수 조절층(114C)을 갖는 p-형 디바이스가 형성될 것이고, 제1 영역(예, n-형 영역(50N))에 제1 일함수 조절층(114A) 및 제2 일함수 조절층(114C)을 갖는 n-형 디바이스가 형성될 것이다. 제2 일함수 조절층(114C)은 제2 영역(예, p-형 영역(50P))에서 유일한 일함수 조절층인 경우 "p-형 일함수 조절층"으로 지칭될 수 있다. 제2 일함수 조절층(114C)은 형성될 디바이스의 적용이 주어진 원하는 양으로 디바이스의 일함수를 조정하기 위해 임의의 허용 가능한 재료를 포함하고, 임의의 허용 가능한 성막 공정을 이용하여 성막될 수 있다. 예를 들어, 제2 일함수 조절층(114C)이 p-형 일함수 조절층인 경우, ALD, CVD, PVD 등에 의해 성막될 수 있는, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 이들의 조합 등과 같은 p-형 일함수 금속(PWFM)으로 형성될 수 있다. 제2 일함수 조절층(114C)은 단일 층인 것으로 예시되지만, 제2 일함수 조절층(114C)은 다층으로 이루어질 수 있다. 예를 들어, 제2 일함수 조절층(114C)은 티타늄 질화물(TiN) 층 및 탄탈 질화물(TaN) 층을 포함할 수 있다.
제2 일함수 조절층(114C)은 제2 영역(예, p-형 영역(50P))의 제2 나노구조체(66) 사이의 제2 일함수 조절층(114C)의 부분들을 병합하기에 충분한 두께로 형성된다. 결국, 제2 나노구조체(66) 사이의 리세스(110)의 부분(110MP)은 제2 일함수 조절층(114C)에 의해 완전히 채워져서 제2 나노구조체(66) 사이의 리세스(110)의 부분(110MP)에는 접착층(더 상세히 후술됨)이 형성되지 않을 수 있다. 제2 나노구조체(66) 사이에 접착층을 성막하지 않는 것에 의해, 특히 작은 특징부 크기의 진보된 반도체 노드에서 제조 용이성이 향상될 수 있는 데, 이는 접착층 재료가 작은 공간에 퇴적되기 어려울 수 있기 때문이다. 게이트 유전체 층(112)의 각 부분은 각각의 제2 나노구조체(66) 주위를 감싸고, 제2 일함수 조절층(114C)의 각각의 부분은 제2 영역(예, p-형 영역(50P))에서 게이트 유전체 층(112)의 각각의 부분들 사이의 영역을 충전한다. 일부 실시예에서, 제2 일함수 조절층(114C)은 약 10Å 내지 약 200Å 범위, 예컨대, 약 20Å 내지 약 25Å 범위의 두께로 형성된다. 제2 일함수 조절층(114C)을 약 20Å 미만의 두께로 형성하면, 제2 일함수 조절층(114C)의 부분들의 병합이 이루어지지 않을 수 있다. 제2 일함수 조절층(114C)을 약 25Å보다 큰 두께로 형성하면, 최종 디바이스의 임계 전압에 부정적인 영향을 미칠 수 있다. 장벽층(114B)은 제2 일함수 조절층(114C)보다 작은 두께를 가질 수 있다.
제1 일함수 조절층(114A)의 재료는 제2 일함수 조절층(114C)의 재료와 상이하다. 전술한 바와 같이, 제1 일함수 조절층(114A)은 n-형 일함수 금속(NWFM)으로 형성될 수 있고, 제2 일함수 조절층(114C)은 p-형 일함수 금속(PWFM)으로 형성될 수 있다. NWFM은 PWFM과 상이하다. 또한, 장벽층(114B)의 재료는 제1 일함수 조절층(114A)의 재료 및 제2 일함수 조절층(114C)의 재료와 상이하다.
도 19a-19b 및 방법(200)의 단계(212)에서, 제2 일함수 조절층(114C)에 대해 처리 공정(116)이 수행된다. 처리 공정(116)은 하나 이상의 일함수 조절 요소(들)를 제2 일함수 조절층(114C)에 결합함으로써, 제2 일함수 조절층(114C)의 일함수가 수정된다. 이후에 더 상세히 설명되는 바와 같이, 장벽층(114B)은 처리 공정(116) 중에 일함수 조절 요소(들)의 제1 일함수 조절층(114A)으로의 침투를 억제한다. 일부 실시예에서, 처리 공정(116)은 불화 처리 공정(불소를 결합), 산화 처리 공정(산소를 결합), 이들의 조합 등을 포함한다.
일부 실시예에서, 처리 공정(116)은 제2 일함수 조절층(114C)이 불소에 노출되는 불화 처리 공정을 포함한다. 불화 처리 공정은 에칭 챔버와 같은 챔버에서 수행될 수 있다. 가스 소스가 챔버에 분배된다. 가스 소스는 불소 소스 가스와 캐리어 가스를 포함한다. 불소 소스 가스는 불소(F2) 가스, 삼불화 질소(NF3), 불화 텅스텐(VI)(WF6), 이들의 조합 등일 수 있다. 캐리어 가스는 아르곤(Ar), 헬륨(He), 크세논(Xe), 네온(Ne), 크립톤(Kr), 라돈(Rn), 이들의 조합 등과 같은 불활성 가스일 수 있다. 가스 소스 내의 불소는 제2 일함수 조절층(114C)에 결합되어 제2 일함수 조절층(114C)의 일함수가 수정된다.
일부 실시예에서, 처리 공정(116)은 제2 일함수 조절층(114C)이 산소에 노출되는 산화 처리 공정을 포함한다. 예를 들어, 불활성 가스와 산소를 포함하는 대기에서 저온 어닐링이 수행될 수 있다. 불활성 가스는 아르곤(Ar), 헬륨(He), 크세논(Xe), 네온(Ne), 크립톤(Kr), 라돈(Rn), 이들의 조합 등일 수 있다. 저온 어닐링은 약 150 ℃ 내지 약 500 ℃의 온도에서 수행될 수 있다. 대기 중의 산소는 제2 일함수 조절층(114C)에 결합되어 제2 일함수 조절층(114C)의 일함수가 수정된다.
장벽층(114B)은 처리 공정(116)에 의한 제1 일함수 조절층(114A)의 처리를 억제한다. 구체적으로, 장벽층(114B)은 처리 공정(116) 중에 제1 일함수 조절층(114A)을 덮어 제1 일함수 조절층(114A)으로의 일함수 조절 요소(들)의 침투를 억제한다. 예를 들어, 처리 공정(116)이 불화 처리 공정을 포함하는 경우, 장벽층(114B)은 비정질 실리콘과 같이 불화에 저항하는 재료로 형성된다. 따라서, 제1 일함수 조절층(114A)이 알루미늄을 포함하는 재료로 형성되는 경우, Al-F 결합의 형성이 억제될 수 있다. 유사하게, 처리 공정(116)이 산화 처리 공정을 포함하는 경우, 장벽층(114B)은 탄탈 질화물 또는 무-불소 텅스텐과 같은, 산화에 저항하는 재료로 형성된다. 따라서, 제1 일함수 조절층(114A)이 알루미늄을 포함하는 재료로 형성되는 경우, Al-O 결합의 형성이 억제될 수 있다. 제1 일함수 조절층(114A)의 일함수의 수정이 억제될 수 있다. 따라서, 최종 디바이스의 임계 전압이 더 정확하게 조절될 수 있다.
일부 실시예에서, 장벽층(114B)은 처리 공정(116) 중에 제1 일함수 조절층(114A)의 일함수의 수정을 감소시킨다. 특히, 일부 일함수 조절 요소(들)가 제1 일함수 조절층(114A)에 포함될 수 있지만, 포함되는 양이 적기 때문에 처리 공정(116) 후의 제1 일함수 조절층(114A)의 일함수는 처리 전의 제1 일함수 조절층(114A)의 일함수와 약간 차이가 난다. 예를 들어, 처리 공정(116)은 제1 일함수 조절층(114A)의 일함수를 약 15% 미만으로 수정(예, 증가 또는 감소)할 수 있다.
일부 실시예에서, 장벽층(114B)은 처리 공정(116) 중에 제1 일함수 조절층(114A)의 일함수의 수정을 실질적으로 방지한다. 특히, 어떤 일함수 조절 요소(들)도 제1 일함수 조절층(114B) 내에 포함되지 않으므로, 제1 일함수 조절층(114A)의 일함수는 처리 공정(116) 전후에 동일하다. 따라서, 제1 일함수 조절층(114A)은 제2 일함수 조절층(114C) 내로 포함되는 제2 일함수 조절 요소(들)가 없다.
처리 공정(116) 중에 장벽층(114B)이 제1 일함수 조절층(114A)의 일함수의 수정을 감소시키거나 실질적으로 방지하는 지 여부는 장벽층(114B)의 두께에 따라 달라질 수 있다. 특히, 더 두꺼운 장벽층(114B)은 처리 공정(116)에 대해 더 저항적이다.
도 20a-20b 및 방법(200)의 단계(214)에서, 충전층(114E)이 제2 일함수 조절층(114C) 상에 성막된다. 선택적으로, 충전층(114E)과 제2 일함수 조절층(114C) 사이에 접착층(114D)이 형성된다. 형성이 완료된 후, 게이트 전극층(114)은 제1 일함수 조절층(114A), 장벽층(114B), 제2 일함수 조절층(114C), 접착층(114D) 및 충전층(114E)을 포함한다.
접착층(114D)은 부착을 촉진하고 확산을 방지하는 임의의 허용 가능한 재료를 포함한다. 예를 들어, 접착층(114D)은 ALD, CVD, PVD 등에 의해 성막될 수 있는, 티타늄 질화물, 티타늄 알루미나이드, 티타늄 알루미늄 질화물, 실리콘-도핑된 티타늄 질화물, 탄탈 질화물 등과 같은 금속 또는 금속 질화물로 형성될 수 있다.
충전층(114E)은 허용 가능한 낮은 저항의 임의의 재료를 포함한다. 예를 들어, 충전층(114E)은 ALD, CVD, PVD 등에 의해 성막될 수 있는, 텅스텐, 알루미늄, 코발트, 루테늄, 이들의 조합 등과 같은 금속으로 형성될 수 있다. 충전층(114E)은 리세스(110)의 나머지 부분을 채운다.
장벽층(114B)은 처리 중에 제1 일함수 조절층(114A)을 보호하기 위해 사용되지만, 최종 디바이스의 전기적 특성에 큰 영향을 미치지 않을 수 있으며, 제1 영역(예, n-형 영역(50N))의 게이트 전극층(114)의 부분에 남겨질 수 있다. 장벽층(114B)은 제1 영역(예, n-형 영역(50N))의 제1 일함수 조절층(114A) 및 제2 일함수 조절층(114C)의 부분들 사이에 배치되어 이들을 물리적으로 분리한다. 반대로, 제2 영역(예, p-형 영역(50P))에는 제1 일함수 조절층(114A) 및 장벽층(114B)이 없으므로, 제2 영역(예, p-형 영역(50P))의 제2 일함수 조절층(114C) 및 게이트 유전체 층(112)은 장벽층에 의해 분리되지 않고 물리적으로 접촉할 수 있다. 따라서, 제2 영역(예, p-형 영역(50P))에서, 제2 일함수 조절층(114C)의 재료는 게이트 유전체 층(112)과 접착층(114D) 사이에서 연속으로 연장될 수 있다.
도 21a 및 도 21b에서, 게이트 유전체 층(112) 및 게이트 전극층(114)의 재료의 과잉의 부분을 제거하기 위해 제거 공정이 수행되며, 상기 과잉의 부분은 제1 ILD(104) 및 게이트 스페이서(90)의 상부 표면 위에 제공됨으로써 게이트 유전체(122) 및 게이트 전극(124)을 형성한다. 일부 실시예에서, 화학적 기계적 연마(CMP), 에치백 공정, 이들의 조합 등과 같은 평탄화 공정이 활용될 수 있다. 평탄화될 때, 게이트 유전체 층(112)은 리세스(110)에 남아있는 부분을 가진다(따라서, 게이트 유전체(122)를 형성함). 게이트 전극층(114)은 평탄화될 때 리세스(110)에 남아있는 부분을 가진다(따라서, 게이트 전극(124)을 형성함). 게이트 스페이서(90); CESL(102); 제1 ILD(104); 게이트 유전체(122)(예, 계면층(112A) 및 하이-k 유전체 층(112B), 도 20a 및 도 20b 참조); 및 게이트 전극(124)(예, 제1 일함수 조절층(114A), 장벽층(114B), 제2 일함수 조절층(114C), 접착층(114D) 및 충전층(114E), 도 20a 및 도 20b 참조)의 상부 표면은 동일 평면이다(공정 변화 내에서). 게이트 유전체(122) 및 게이트 전극(124)은 최종 나노-FET의 대체 게이트를 형성한다. 게이트 유전체(122) 및 게이트 전극(124)의 각각의 쌍은 "게이트 구조체"로 통칭될 수 있다. 게이트 구조체는 각각 제2 나노구조체(66)의 채널 영역(68)의 상부 표면, 측벽 및 하부 표면을 따라 연장된다.
도 22a 및 도 22b에서, 제2 ILD(134)가 게이트 스페이서(90), CESL(102), 제1 ILD(104), 게이트 유전체(122) 및 게이트 전극(124) 위에 성막된다. 일부 실시예에서, 제2 ILD(134)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD(134)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, 이는 CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다.
일부 실시예에서, 제2 ILD(134)와 게이트 스페이서(90), CESL(102), 제1 ILD(104), 게이트 유전체(122) 및 게이트 전극(124) 사이에 에칭 정지층(ESL)(132)이 형성된다. ESL(132)은 제2 ILD(134)의 에칭으로부터 높은 에칭 선택비를 가지는 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 23a 및 도 23b에서, 게이트 접촉부(142) 및 소스/드레인 접촉부(144)가 각각 게이트 전극(124) 및 에피택셜 소스/드레인 영역(98)과 접촉하도록 형성된다. 게이트 접촉부(142)는 게이트 전극(124)에 물리적 및 전기적으로 결합된다. 소스/드레인 접촉부(144)는 에피택셜 소스/드레인 영역(98)에 물리적 및 전기적으로 결합된다.
게이트 접촉부(142)와 소스/드레인 접촉부(144)를 형성하는 예로서, 게이트 접촉부(142)를 위한 개구가 제2 ILD(134)와 ESL(132)을 통해 형성되고, 소스/드레인 접촉부(144)를 위한 개구가 제2 ILD(134), ESL(132), 제1 ILD(104) 및 CESL(102)을 통해 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 확산 방지층, 접착층 등과 같은 라이너(별도로 도시되지 않음) 및 도전 재료가 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 도전 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(134)의 표면으로부터 과잉의 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 도전 재료는 개구에서 게이트 접촉부(142) 및 소스/드레인 접촉부(144)를 형성한다. 게이트 접촉부(142) 및 소스/드레인 접촉부(144)는 별개의 공정으로 형성될 수 있거나 동일한 공정으로 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되었지만, 게이트 접촉부(142) 및 소스/드레인 접촉부(144) 각각은 해당 접촉부의 단락을 방지할 수 있는 상이한 단면으로 형성될 수 있음을 이해해야 한다.
선택적으로, 금속-반도체 합금 영역(146)이 에피택셜 소스/드레인 영역(98)과 소스/드레인 접촉부(144) 사이의 계면에 형성된다. 금속-반도체 합금 영역(146)은 금속 실리사이드(예, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등), 금속 게르마늄화물(예, 티타늄 게르마늄화물, 코발트 게르마늄화물, 니켈 게르마늄화물 등)로 형성된 게르마늄화물 영역, 금속 실리사이드와 금속 게르마늄화물로 형성된 실리콘-게르마늄화물 영역 등일 수 있다. 금속-반도체 합금 영역(146)은 소스/드레인 접촉부(144)를 위한 개구에 금속을 성막한 다음, 열 어닐링 공정을 수행함으로써 소스/드레인 접촉부(144)의 재료(들)에 앞서 형성될 수 있다. 금속은 에피택셜 소스/드레인 영역(98)의 반도체 재료(예, 실리콘, 실리콘-게르마늄, 게르마늄 등)와 반응하여 저 저항 금속-반도체 합금을 형성할 수 있는, 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 그 합금과 같은 임의의 금속일 수 있다. 금속은 ALD, CVD, PVD 등과 같은 성막 공정에 의해 성막될 수 있다. 열 어닐링 공정 후, 습식 세정과 같은 세정 공정이 수행되어 금속-반도체 합금 영역(146)의 표면과 같은 소스/드레인 접촉부(144)를 위한 개구로부터 임의의 잔류 금속을 제거할 수 있다. 그런 다음, 소스/드레인 접촉부(144)의 재료(들)가 금속-반도체 합금 영역(146) 상에 형성될 수 있다.
위에서 언급한 바와 같이, 일부 실시예는 평면 FET 또는 핀형 전계효과 트랜지스터(FinFET)와 같은 평면 디바이스에 사용되는 측면을 고려한다. 도 25a 및 도 26b는 일부 실시예에 따른 FinFET의 도면이다. 도 25a 및 도 25b는 도 23a 및 도 23b와 유사한 도면을 나타내고, 도 26a 및 도 26b는 나노-FET 대신 FinFET에 대한 것임을 제외하고는 도 20a 및 도 20b와 유사한 도면을 나타낸다. 이 실시예에서, 핀(62)은 채널 영역(68)을 포함하고, 게이트 구조체는 핀(62)의 측벽 및 상부 표면을 따라 연장된다.
실시예는 여러 장점을 얻을 수 있다. 처리 공정(116)으로 제2 일함수 조절층(114C)을 처리하는 것은 하나 이상의 일함수 조절 요소(들)를 제2 일함수 조절층(114C)에 결합하는 것을 허용하여, 제2 일함수 조절층(114C)의 일함수를 원하는 양으로 조절할 수 있게 한다. 제1 일함수 조절층(114A)과 제2 일함수 조절층(114C) 사이에 장벽층(114B)을 형성하는 것은 처리 공정(116)으로부터 제1 일함수 조절층(114A)을 보호하여, 제1 일함수 조절층(114A)의 일함수가 수정되지 않도록 하는 것을 돕는다. 따라서, n-형 영역(50N)과 p-형 영역(50P) 모두에서 최종 디바이스의 임계 전압이 더 정확하게 조절될 수 있다.
일 실시예에 따른 디바이스는: 채널 영역; 상기 채널 영역 상의 게이트 유전체 층; 상기 게이트 유전체 층 상의 제1 일함수 조절층 - 상기 제1 일함수 조절층은 n-형 일함수 금속을 포함함 -; 상기 제1 일함수 조절층 상의 장벽층; 상기 장벽층 상의 제2 일함수 조절층 - 상기 제2 일함수 조절층은 p-형 일함수 금속을 포함하고, 상기 p-형 일함수 금속은 상기 n-형 일함수 금속과 상이함 -; 및 상기 제2 일함수 조절층 상의 충전층을 포함한다. 디바이스의 일부 실시예에서, 상기 장벽층은 비정질 실리콘을 포함한다. 디바이스의 일부 실시예에서, 상기 장벽층은 탄탈 질화물을 포함한다. 디바이스의 일부 실시예에서, 상기 장벽층은 불소가 없는 텅스텐을 포함한다. 일부 실시예에서, 디바이스는: 기판 상의 나노구조체를 더 포함하고, 상기 나노구조체는 상기 채널 영역을 포함한다. 디바이스의 일부 실시예에서, 상기 게이트 유전체 층의 각각의 부분은 각각의 상기 나노구조체를 둘러싸고, 상기 제1 일함수 조절층의 각각의 부분은 상기 게이트 유전체 층의 각각의 부분들 사이의 영역을 충전한다. 일부 실시예에서, 디바이스는 상기 기판으로부터 연장되는 핀을 더 포함하고, 상기 핀은 상기 채널 영역을 포함한다. 디바이스의 일부 실시예에서, 상기 장벽층은 15Å 내지 80Å 범위의 두께를 가진다.
일 실시예에 따른 디바이스는: 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는: 제1 채널 영역; 상기 제1 채널 영역 상의 제1 게이트 유전체 층; 상기 제1 게이트 유전체 층 상의 n-형 일함수 조절층; 상기 n-형 일함수 조절층 상의 장벽층; 상기 장벽층 상의 제1 p-형 일함수 조절층; 및 상기 제1 p-형 일함수 조절층 상의 제1 충전층을 포함하고, 상기 제2 트랜지스터는: 제2 채널 영역; 상기 제2 채널 영역 상의 제2 게이트 유전체 층; 상기 제2 게이트 유전체 층 상의 제2 p-형 일함수 조절층; 및 상기 제2 p-형 일함수 조절층 상의 제2 충전층을 포함한다. 디바이스의 일부 실시예에서, 상기 제1 p-형 일함수 조절층 및 상기 제2 p-형 일함수 조절층은 일함수 조절 요소를 포함하고, 상기 n-형 일함수 조절층에는 상기 일함수 조절 요소가 없다. 디바이스의 일부 실시예에서, 상기 일함수 조절 요소는 산소이다. 디바이스의 일부 실시예에서, 상기 일함수 조절 요소는 불소이다. 디바이스의 일부 실시예에서, 상기 제1 트랜지스터는 상기 제1 채널 영역에 인접한 제1 소스/드레인 영역 - 상기 제1 소스/드레인 영역은 n-형 불순물을 포함함 - 을 더 포함하고, 상기 제2 트랜지스터는 상기 제2 채널 영역에 인접한 제2 소스/드레인 영역 - 상기 제2 소스/드레인 영역은 p-형 불순물을 포함함 - 을 더 포함한다.
일 실시예에 따른 방법은: 제1 채널 영역 상에 성막되는 제1 부분 및 제2 채널 영역 상에 성막되는 제2 부분을 가지는 게이트 유전체 층을 성막하는 단계; 상기 게이트 유전체 층의 상기 제1 부분 상에 제1 일함수 조절층을 형성하는 단계; 상기 제1 일함수 조절층 상에 장벽층을 형성하는 단계; 상기 장벽층 및 상기 게이트 유전체 층의 상기 제2 부분 상에 제2 일함수 조절층을 성막하는 단계; 및 상기 제2 일함수 조절층의 제2 일함수를 수정하도록 상기 제2 일함수 조절층에 대해 처리 공정을 수행하는 단계 - 상기 장벽층은 상기 처리 공정 중에 상기 제1 일함수 조절층의 제1 일함수의 수정을 억제함 - 를 포함한다. 방법의 일부 실시예에서, 상기 장벽층을 성막하는 단계는 CVD 공정에 의해 비정질 실리콘을 성막하는 단계를 포함하고, 상기 CVD 공정은 실란으로 수행되고, 상기 CVD 공정은 300 ℃ 내지 500 ℃ 범위의 온도에서 수행되고, 상기 CVD 공정은 2 torr 내지 35 torr 범위의 압력에서 수행되고, 상기 장벽층은 15Å 내지 80Å 범위의 두께로 성막된다. 방법의 일부 실시예에서, 상기 장벽층을 성막하는 단계는 ALD 공정에 의해 탄탈 질화물을 성막하는 단계를 포함하고, 상기 ALD 공정은 펜타키스(디메틸아미도)탄탈 및 암모니아로 수행되고, 상기 ALD 공정은 250 ℃ 내지 450 ℃ 범위의 온도에서 수행되고, 상기 ALD 공정은 2 torr 내지 35 torr 범위의 압력에서 수행되고, 상기 장벽층은 15Å 내지 80Å 범위의 두께로 성막된다. 방법의 일부 실시예에서, 상기 장벽층을 성막하는 단계는 ALD 공정에 의해 무-불소 텅스텐을 성막하는 단계를 포함하고, 상기 ALD 공정은 텅스텐(V) 클로라이드 및 수소로 수행되고, 상기 ALD 공정은 350 ℃ 내지 500 ℃ 범위의 온도에서 수행되고, 상기 ALD 공정은 5 torr 내지 40 torr 범위의 압력에서 수행되고, 상기 장벽층은 15Å 내지 80Å 범위의 두께로 성막된다. 방법의 일부 실시예에서, 상기 처리 공정은 불화 처리 공정을 포함한다. 방법의 일부 실시예에서, 상기 처리 공정은 산화 처리 공정을 포함한다. 방법의 일부 실시예에서, 상기 제1 일함수 조절층을 형성하는 단계는 상기 게이트 유전체 층의 상기 제1 부분 및 상기 제2 부분 상에 상기 제1 일함수 조절층을 성막하는 단계를 포함하고, 상기 장벽층을 형성하는 단계는: 상기 제1 일함수 조절층 상에 상기 장벽층을 성막하는 단계; 및 상기 게이트 유전체 층의 상기 제2 부분을 노출시키도록 상기 장벽층 및 상기 제1 일함수 조절층의 부분들을 제거하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
디바이스로서,
채널 영역;
상기 채널 영역 상의 게이트 유전체 층;
상기 게이트 유전체 층 상의 제1 일함수 조절층(work function tuning layer) - 상기 제1 일함수 조절층은 n-형 일함수 금속을 포함함 -;
상기 제1 일함수 조절층 상의 장벽층;
상기 장벽층 상의 제2 일함수 조절층 - 상기 제2 일함수 조절층은 p-형 일함수 금속을 포함하고, 상기 p-형 일함수 금속은 상기 n-형 일함수 금속과 상이함 -; 및
상기 제2 일함수 조절층 상의 충전층
을 포함하는, 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 장벽층은 비정질 실리콘을 포함하는 것인, 디바이스.
[실시예 3]
실시예 1에 있어서,
상기 장벽층은 탄탈 질화물을 포함하는 것인, 디바이스.
[실시예 4]
실시예 1에 있어서,
상기 장벽층은 불소가 없는 텅스텐을 포함하는 것인, 디바이스.
[실시예 5]
실시예 1에 있어서,
기판 상의 나노구조체를 더 포함하고, 상기 나노구조체는 상기 채널 영역을 포함하는 것인, 디바이스.
[실시예 6]
실시예 5에 있어서,
상기 게이트 유전체 층의 각각의 부분은 각각의 상기 나노구조체를 둘러싸고, 상기 제1 일함수 조절층의 각각의 부분은 상기 게이트 유전체 층의 각각의 부분들 사이의 영역을 충전하는 것인, 디바이스.
[실시예 7]
실시예 1에 있어서,
기판으로부터 연장되는 핀을 더 포함하고, 상기 핀은 상기 채널 영역을 포함하는 것인, 디바이스.
[실시예 8]
실시예 1에 있어서,
상기 장벽층은 15Å 내지 80Å 범위의 두께를 가지는 것인, 디바이스.
[실시예 9]
디바이스로서,
제1 트랜지스터; 및
제2 트랜지스터
를 포함하고,
상기 제1 트랜지스터는,
제1 채널 영역;
상기 제1 채널 영역 상의 제1 게이트 유전체 층;
상기 제1 게이트 유전체 층 상의 n-형 일함수 조절층;
상기 n-형 일함수 조절층 상의 장벽층;
상기 장벽층 상의 제1 p-형 일함수 조절층; 및
상기 제1 p-형 일함수 조절층 상의 제1 충전층
을 포함하고,
상기 제2 트랜지스터는,
제2 채널 영역;
상기 제2 채널 영역 상의 제2 게이트 유전체 층;
상기 제2 게이트 유전체 층 상의 제2 p-형 일함수 조절층; 및
상기 제2 p-형 일함수 조절층 상의 제2 충전층
을 포함하는 것인, 디바이스.
[실시예 10]
실시예 9에 있어서,
상기 제1 p-형 일함수 조절층 및 상기 제2 p-형 일함수 조절층은 일함수 조절 요소를 포함하고, 상기 n-형 일함수 조절층에는 상기 일함수 조절 요소가 없는 것인, 디바이스.
[실시예 11]
실시예 10에 있어서,
상기 일함수 조절 요소는 산소인 것인, 디바이스.
[실시예 12]
실시예 10에 있어서,
상기 일함수 조절 요소는 불소인 것인, 디바이스.
[실시예 13]
실시예 10에 있어서,
상기 제1 트랜지스터는 상기 제1 채널 영역에 인접한 제1 소스/드레인 영역 - 상기 제1 소스/드레인 영역은 n-형 불순물을 포함함 - 을 더 포함하고, 상기 제2 트랜지스터는 상기 제2 채널 영역에 인접한 제2 소스/드레인 영역 - 상기 제2 소스/드레인 영역은 p-형 불순물을 포함함 - 을 더 포함하는 것인, 디바이스.
[실시예 14]
방법으로서,
제1 채널 영역 상에 성막되는 제1 부분 및 제2 채널 영역 상에 성막되는 제2 부분을 가지는 게이트 유전체 층을 성막하는 단계;
상기 게이트 유전체 층의 상기 제1 부분 상에 제1 일함수 조절층을 형성하는 단계;
상기 제1 일함수 조절층 상에 장벽층을 형성하는 단계;
상기 장벽층 및 상기 게이트 유전체 층의 상기 제2 부분 상에 제2 일함수 조절층을 성막하는 단계; 및
상기 제2 일함수 조절층의 제2 일함수를 수정하도록 상기 제2 일함수 조절층에 대해 처리 공정(treatment process)을 수행하는 단계 - 상기 장벽층은 상기 처리 공정 중에 상기 제1 일함수 조절층의 제1 일함수의 수정을 억제함 -
를 포함하는, 방법.
[실시예 15]
실시예 14에 있어서,
상기 장벽층을 성막하는 단계는 CVD 공정에 의해 비정질 실리콘을 성막하는 단계를 포함하고, 상기 CVD 공정은 실란으로 수행되고, 상기 CVD 공정은 300 ℃ 내지 500 ℃ 범위의 온도에서 수행되고, 상기 CVD 공정은 2 torr 내지 35 torr 범위의 압력에서 수행되고, 상기 장벽층은 15Å 내지 80Å 범위의 두께로 성막되는 것인, 방법.
[실시예 16]
실시예 14에 있어서,
상기 장벽층을 성막하는 단계는 ALD 공정에 의해 탄탈 질화물을 성막하는 단계를 포함하고, 상기 ALD 공정은 펜타키스(디메틸아미도)탄탈 및 암모니아로 수행되고, 상기 ALD 공정은 250 ℃ 내지 450 ℃ 범위의 온도에서 수행되고, 상기 ALD 공정은 2 torr 내지 35 torr 범위의 압력에서 수행되고, 상기 장벽층은 15Å 내지 80Å 범위의 두께로 성막되는 것인, 방법.
[실시예 17]
실시예 14에 있어서,
상기 장벽층을 성막하는 단계는 ALD 공정에 의해 무-불소 텅스텐을 성막하는 단계를 포함하고, 상기 ALD 공정은 텅스텐(V) 클로라이드 및 수소로 수행되고, 상기 ALD 공정은 350 ℃ 내지 500 ℃ 범위의 온도에서 수행되고, 상기 ALD 공정은 5 torr 내지 40 torr 범위의 압력에서 수행되고, 상기 장벽층은 15Å 내지 80Å 범위의 두께로 성막되는 것인, 방법.
[실시예 18]
실시예 14에 있어서,
상기 처리 공정은 불화 처리 공정을 포함하는 것인, 방법.
[실시예 19]
실시예 14에 있어서,
상기 처리 공정은 산화 처리 공정을 포함하는 것인, 방법.
[실시예 20]
실시예 14에 있어서,
상기 제1 일함수 조절층을 형성하는 단계는 상기 게이트 유전체 층의 상기 제1 부분 및 상기 제2 부분 상에 상기 제1 일함수 조절층을 성막하는 단계를 포함하고,
상기 장벽층을 형성하는 단계는,
상기 제1 일함수 조절층 상에 상기 장벽층을 성막하는 단계; 및
상기 게이트 유전체 층의 상기 제2 부분을 노출시키도록 상기 장벽층 및 상기 제1 일함수 조절층의 부분들을 제거하는 단계
를 포함하는 것인, 방법.

Claims (10)

  1. 디바이스로서,
    채널 영역;
    상기 채널 영역 상의 게이트 유전체 층;
    상기 게이트 유전체 층 상의 제1 일함수 조절층(work function tuning layer) - 상기 제1 일함수 조절층은 n-형 일함수 금속을 포함함 -;
    상기 제1 일함수 조절층 상의 장벽층;
    상기 장벽층 상의 제2 일함수 조절층 - 상기 제2 일함수 조절층은 p-형 일함수 금속을 포함하고, 상기 p-형 일함수 금속은 상기 n-형 일함수 금속과 상이함 -; 및
    상기 제2 일함수 조절층 상의 충전층
    을 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 장벽층은 비정질 실리콘을 포함하는 것인, 디바이스.
  3. 제1항에 있어서,
    상기 장벽층은 탄탈 질화물을 포함하는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 장벽층은 불소가 없는 텅스텐을 포함하는 것인, 디바이스.
  5. 제1항에 있어서,
    기판 상의 나노구조체를 더 포함하고, 상기 나노구조체는 상기 채널 영역을 포함하는 것인, 디바이스.
  6. 제5항에 있어서,
    상기 게이트 유전체 층의 각각의 부분은 각각의 상기 나노구조체를 둘러싸고, 상기 제1 일함수 조절층의 각각의 부분은 상기 게이트 유전체 층의 각각의 부분들 사이의 영역을 충전하는 것인, 디바이스.
  7. 제1항에 있어서,
    기판으로부터 연장되는 핀을 더 포함하고, 상기 핀은 상기 채널 영역을 포함하는 것인, 디바이스.
  8. 제1항에 있어서,
    상기 장벽층은 15Å 내지 80Å 범위의 두께를 가지는 것인, 디바이스.
  9. 디바이스로서,
    제1 트랜지스터; 및
    제2 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터는,
    제1 채널 영역;
    상기 제1 채널 영역 상의 제1 게이트 유전체 층;
    상기 제1 게이트 유전체 층 상의 n-형 일함수 조절층;
    상기 n-형 일함수 조절층 상의 장벽층;
    상기 장벽층 상의 제1 p-형 일함수 조절층; 및
    상기 제1 p-형 일함수 조절층 상의 제1 충전층
    을 포함하고,
    상기 제2 트랜지스터는,
    제2 채널 영역;
    상기 제2 채널 영역 상의 제2 게이트 유전체 층;
    상기 제2 게이트 유전체 층 상의 제2 p-형 일함수 조절층; 및
    상기 제2 p-형 일함수 조절층 상의 제2 충전층
    을 포함하는 것인, 디바이스.
  10. 방법으로서,
    제1 채널 영역 상에 성막되는 제1 부분 및 제2 채널 영역 상에 성막되는 제2 부분을 가지는 게이트 유전체 층을 성막하는 단계;
    상기 게이트 유전체 층의 상기 제1 부분 상에 제1 일함수 조절층을 형성하는 단계;
    상기 제1 일함수 조절층 상에 장벽층을 형성하는 단계;
    상기 장벽층 및 상기 게이트 유전체 층의 상기 제2 부분 상에 제2 일함수 조절층을 성막하는 단계; 및
    상기 제2 일함수 조절층의 제2 일함수를 수정하도록 상기 제2 일함수 조절층에 대해 처리 공정(treatment process)을 수행하는 단계 - 상기 장벽층은 상기 처리 공정 중에 상기 제1 일함수 조절층의 제1 일함수의 수정을 억제함 -
    를 포함하는, 방법.
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