KR20160039524A - 설계된 프로파일을 갖는 게이트 구조체 및 이를 형성하는 방법 - Google Patents

설계된 프로파일을 갖는 게이트 구조체 및 이를 형성하는 방법 Download PDF

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Abstract

반도체 구조체 및 그 형성 방법이 제공된다. 반도체 구조체는 기판 위에 형성된 곡면 측벽을 갖는 금속 게이트 구조체를 갖는다. 반도체 구조체는 금속 게이트 구조체의 곡면 측벽 위에 형성된 곡면 스페이서를 추가로 포함한다. 또한, 금속 게이트 구조체의 각 곡면 측벽은 상부, 중간부, 및 하부를 갖고, 금속 게이트 구조체의 곡면 측벽의 중간부와 하부 사이의 각도는 180˚보다 작다.

Description

설계된 프로파일을 갖는 게이트 구조체 및 이를 형성하는 방법 {GATE STRUCTURE HAVING DESIGNED PROFILE AND METHOD FOR FORMING THE SAME}
반도체 소자는 퍼스널 컴퓨터, 휴대 전화, 디지털 카메라, 기타 전자 기기 등의 다양한 전자 응용에 사용된다. 반도체 소자는 일반적으로, 반도체 기판 위에 절연 또는 유전체 층, 도전 층, 및 반도체 물질 층을 순차적으로 퇴적하고 그 위에 회로 성분 및 요소를 형성하기 위해 리소그래피를 사용하여 다양한 물질 층을 패턴 형성(패터닝)함으로써 제조된다.
컴퓨터의 성능 향상을 위한 중요한 동력 중 하나는, 회로의 집적도를 높이는 것인데, 이는, 주어진 칩 위에 있는 소자를 소형화 또는 축소함으로써 이루어진다. 칩 상에서의 크기를 축소할 수 있는 데에 허용오차가 중요한 역할을 한다.
기술 노드(technology node)들이 축소됨에 따라, 일부 집적 회로(IC) 설계에서는, 일반적으로 사용되는 폴리실리콘 게이트를, 특징부의 크기를 감소하고 소자의 성능을 향상시키기 위해 금속 게이트로 교체하고자 하는 요구가 있다. 금속 게이트를 형성하는 한 공정을 "게이트 라스트(gate last)" 공정이라고 한다. "게이트 라스트"공정에서는 금속 게이트가 나중에 형성되는데, 이로써 이후의 공정 수가 감소될 수 있다.
기존의 "게이트 라스트" 공정은 그 의도한 목적상으로는 일반적으로 적절하였지만, 소자의 스케일 다운(scale-down)이 계속됨에 따라, 모든 면에서 만족스럽지는 못하다.
반도체 구조체 및 그 형성 방법이 제공된다. 반도체 구조체는 기판 위에 형성된 곡면 측벽을 갖는 금속 게이트 구조체를 갖는다. 반도체 구조체는 금속 게이트 구조체의 곡면 측벽 위에 형성된 곡면 스페이서를 추가로 포함한다. 또한, 금속 게이트 구조체의 각 곡면 측벽은 상부, 중간부, 및 하부를 갖고, 금속 게이트 구조체의 곡면 측벽의 중간부와 하부 사이의 각도는 180˚보다 작다.
다음의 상세한 설명과 첨부 도면으로부터, 본 발명의 특징들은 최상으로 이해될 것이다. 업계의 표준 관행에 따라 여러 특징부들을 그 축척에 맞게 도시하지 않았음을 주의해야 한다. 실제로, 설명의 명확성을 위해 각종 특징부들의 치수를 임의로 늘이거나 줄일 수 있다.
도 1a 내지 1m은 일부 실시예에 따른 반도체 구조체를 형성하는 여러 단계를 단면도로 나타내고 있다.
이하의 설명에서는 제시된 기술 주제의 다양한 특징을 구현하기 위한 많은 다양한 실시예 또는 예시를 제시한다. 본 발명을 간략화하기 위해 이하에서는 특정의 구성요소 및 구조체의 예를 설명한다. 이들은 물론, 단지 예시일 뿐이며 제한의 목적으로 의도된 것은 아니다. 예를 들어, 이하의 설명에서 제2 특징부(feature) 위에 제1 특징부를 형성한다고 하면, 여기에는, 제1 및 제2 특징부들이 직접 접촉되도록 형성하는 실시예들이 포함될 수도 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 추가적인 특징부들을 제1 및 제2 특징부 사이에 형성할 수 있는 실시예들이 포함될 수도 있다. 또한, 본 설명에서는 각 예에서 참조 번호 및/또는 문자를 반복 사용할 수 있다. 이러한 반복 사용은 단순성 및 명료성을 위한 것이며, 그 자체가, 다양한 실시예 및/또는 구성들 간의 관계성을 나타내는 것은 아니다.
또한, 도면에 도시한 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들) 간의 관계를 설명하는 데 있어서의 편의를 위해 본원에서는 예컨대, "아래(underlying, below)", "하부(lower)", "위(overlying)", "상부(upper)" 등과 같은 상대적 공간상 용어가 사용될 수 있다. 이러한 상대적 공간상 용어들은 도면에 묘사된 방향뿐만 아니라, 사용하거나 운용하는 소자의 다른 방향도 포함하는 것으로 의도된 것이다. 소자는 다른 방향을 향할 수도 있고(90도 또는 다른 방향으로 회전), 본원에 사용한 상대적 공간상 표현을 그에 상응하도록 해석할 수도 있다.
반도체 구조체의 실시예들을 본 발명의 일부 실시예들에 따라 제시한다. 반도체 구조체는 금속 게이트 구조체를 포함한다. 금속 게이트는 게이트 라스트 공정에 의해 형성되는데, 여기서는 더미 게이트 구조체 형성된 다음에 후속적으로 금속 게이트 구조체에 의해 교체된다. 더미 게이트 구조체의 프로파일은 최종 금속 게이트 구조체의 전기적 성능을 향상시키도록 설계된다.
도 1a 내지 1m은 일부 실시예에 따른 반도체 구조체를 형성하는 여러 단계를 단면도로 나타낸 것이다. 일부 실시예에 따르면, 도 1a에 도시된 것과 같이 기판(102)이 제공된다. 기판(102)은 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수 있다. 또는 대안적으로 또는 추가적으로, 기판(102)은 원소 반도체 물질, 화합물 반도체 물질, 및/또는 합금 반도체 물질을 포함할 수 있다. 원소 반도체 물질의 예로는 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 게르마늄, 및/또는 다이아몬드일 수 있지만, 이들에만 한정되지는 않는다. 화합물 반도체 물질의 예로는 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 아세나이드, 및/또는 인듐 안티모나이드일 수 있지만, 이들에만 한정되지 않는다. 합금 반도체 물질의 예로는 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함할 수 있지만, 이들에만 한정되지 않는다.
또한, 기판(102)은 도핑된 영역, 층간 유전체(ILD) 층, 및/또는 도체 형태 등의 구조체를 포함할 수 있다. 또한, 기판(102)은 패터닝(패턴형성)해야 할 단일 물질 또는 다수 물질의 여러 층을 포함할 수 있다. 예를 들어, 물질 층은 실리콘 층, 유전체층, 및/또는 도핑된 폴리실리콘 층을 포함할 수 있다.
일부 실시예에서, 기판(102)은 얕은 트렌치 절연(STI) 특징부(feature) 또는 국부 산화 실리콘(LOCOS) 특징부와 같은 다수의 분리 특징부(104)를 포함한다. 분리 특징부(104)는 기판(102) 내에 및/또는 위에 형성되는 다양한 요소들을 분리하도록 구성된다.
일부 실시예에 따르면 도 1b에 도시된 것과 같이, 더미 게이트 유전체층(106), 더미 게이트 전극층(108), 하드 마스크 층(110)이 기판(102) 위에 형성된다.
일부 실시예에서, 더미 게이트 유전체층(106)은, 금속 산화물, 금속 질화물, 금속 실리케이트(규산염), 전이 금속 산화물, 전이 금속 질화물, 전이 금속 규산염, 또는 금속 옥시나이트라이드와 같은 높은 k값의 유전체 물질로 만들어진다. 높은 k값 유전체 물질에는 산화 하프늄(HfO2), 산화 하프늄 실리콘(HfSiO), 하프늄 실리콘 옥시나이트라이드(HfSiON), 산화 하프늄 탄탈륨(HfTaO), 산화 하프늄 티타늄(HfTiO), 산화 하프늄 지르코늄(HfZrO), 실리콘 질화물, 실리콘 옥시나이트라이드, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 다이옥사이드-알루미나(HfO2-Al2O3) 합금, 또는 다른 적정한 유전체 물질이 포함되지만, 이들에만 한정되지는 않는다. 더미 게이트 유전체층(106)은 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 원자층 퇴적(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 또는 플라즈마 CVD(PECVD)에 의해 형성할 수 있다.
일부 실시예에서, 더미 게이트 전극층(108)은 폴리실리콘 층이다. 일부 실시예에서, 하드 마스크 층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 또는 실리콘 탄화물(카바이드)로 형성된다. 하드 마스크 층(110)은 CVD, PVD, ALD, HDPCVD, MOCVD, 또는 PECVD에 의해 형성될 수 있다.
일부 실시예에 따르면 도 1c에 도시된 것과 같이, 하드 마스크 층(110)에 패터닝을 해서 하드 마스크 구조체(112)를 형성한다. 하드 마스크 층(110)은 포토 리소그래피 패터닝 공정에 의해 패터닝될 수 있다. 포토 리소그래피 패터닝 공정은, 포토 레지스트 코팅(예를 들면, 스핀온(spin-on) 코팅), 소프트 베이킹(baking), 마스크 정렬, 노광, 노광 후 베이킹, 포토 레지스트 현상, 세정, 건조(예컨대, 하드 베이킹), 및/또는 기타 적정한 공정을 포함할 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 및/또는 기타 에칭 방법(예를 들면, 반응성 이온 에칭)을 포함할 수 있다.
하드 마스크 구조체(112)를 더미 게이트 전극층(108) 위에 형성한 후, 더미 게이트 전극층(108) 및 더미 게이트 유전체층(106)을 에칭하여서 하드 마스크 구조체(112) 아래에 더미 게이트 구조체(114)를 형성한다. 일부 실시예에서, 도 1d 및 도 1e에 도시한 것과 같이 제1 에칭 공정(116)은 더미 게이트 구조체(114)의 상부(118)를 형성하기 위하여 시행하고, 제2 에칭 공정(120)은 더미 게이트 구조체(114)의 하부(122)를 형성하기 위하여 시행한다. 도 1e에 도시된 것과 같이, 더미 게이트 구조체(114)는 일부 실시예에 따르면, 더미 게이트 전극층(108) 및 더미 게이트 유전체층(106)을 포함한다.
보다 구체적으로, 일부 실시예에 따르면 도 1d에 도시된 것과 같이, 더미 게이트 전극층(108)의 상부는 제1 에칭 공정(116) 동안에 에칭된다. 일부 실시예에서, 제1 에칭 공정(116)은 건식 에칭 공정이다. 일부 실시예에서, 제1 에칭 공정(116)은 제1 에칭 가스 및 제2 에칭 가스를 사용하는 것을 포함한다. 일부 실시예에서, 제1 에칭 가스는 CF4, CH2F2, CHF3이다. 일부 실시예에서, 제2 에칭 가스는 Cl2, HBr, 또는 SF6이다. 일부 실시예에서, 제1 에칭 가스는 CF이고, 제2 에칭 가스는 Cl2이다.
일부 실시예에서, 제1 에칭 공정(116)에서 사용되는 제1 에칭 가스의 유량(flow rate)은 약 5 sccm 내지 약 500 sccm의 범위에 있다. 일부 실시예에서, 제1 에칭 공정(116)에서 사용되는 제2 에칭 가스의 유량은 약 5 sccm 내지 약 150 sccm의 범위에 있다. 일부 실시예에서, 제1 에칭 공정(116)에서 사용되는 제2 에칭 가스에 대한 제1 에칭 가스의 체적비는 약 1.3 내지 약 8.3의 범위에 있다.
일부 실시예에 따르면, 도 1e에 도시된 것과 같이, 더미 게이트 구조체(114)의 상부(118)가 형성된 이후에, 더미 게이트 전극층(108) 및 더미 게이트 유전체층(106)의 하부는, 제2 에칭 공정(120) 동안에 에칭된다. 일부 실시예에서, 제2 에칭 공정(120)은 건식 에칭 공정이다. 일부 실시예에서, 제2 에칭 공정(120)은 제1 에칭 공정(116)에서 사용되는 것과 동일한 제1 에칭 가스 및 제2 에칭 가스를 사용하는 것을 포함한다. 일부 실시예에서, 제2 에칭 공정(120)에서 사용되는 제1 에칭 가스의 유량(flow rate)은 약 50 sccm 내지 약 500 sccm의 범위에 있다. 일부 실시예에서, 제2 에칭 공정(120)에서 사용되는 제2 에칭 가스의 유량은 약 10 sccm 내지 약 50 sccm의 범위에 있다. 일부 실시예에서, 제2 에칭 공정(120)에서 사용되는 제2 에칭 가스에 대한 제1 에칭 가스의 체적비는 약 1.5 내지 약 8.5의 범위에 있다.
일부 실시예에서, 제1 에칭 공정(116)에서 사용되는 제2 에칭 가스에 대한 제1 에칭 가스의 체적비는 제2 에칭 공정(120)에서 사용되는 제2 에칭 가스에 대한 제1 에칭 가스의 체적비보다 작다. 제1 에칭 공정(116) 및 제2 에칭 공정(120)에서 사용되는 제2 에칭 가스에 대한 제1 에칭 가스의 체적비를 조절함으로써, 최종 더미 게이트 구조체(114)의 프로파일을 제어할 수 있다.
예를 들어, 사용되는 제2 에칭 가스에 대한 제1 에칭 가스의 체적비가 상대적으로 작은 경우에는(예컨대 제1 에칭 공정(116)에서 사용되는 것과 같이), 기판(102)의 상부 표면에 대한 측벽(예를 들면 상부(118)의 측벽)의 기울기는 상대적으로 작을 것이다. 반면에, 사용되는 제2 에칭 가스에 대한 제1 에칭 가스의 체적비가 상대적으로 큰 경우에는(예컨대 제2 에칭 공정(120)에서 사용되는 것과 같이), 기판(102)의 상부 표면에 대한 측벽(예를 들면 하부(122)의 측벽)의 기울기는 상대적으로 클 것이다.
또한 일부 실시예에 따르면 도 1e에 나타낸 것과 같이, 더미 게이트 구조체(114)는 상부 폭 Wt, 목부분(neck) 폭 Wn, 및 하부 폭 Wb를 갖는다. 상부 폭 Wt는 더미 게이트 구조체(114)의 상부 표면의 폭으로 정의할 수 있다. 하부 폭 Wb는 더미 게이트 구조체(114)의 하부 표면의 폭으로 정의할 수 있다. 목부분 폭 Wn은 더미 게이트 구조체(114)의 상부 표면과 하부 표면 사이의 위치에서 측정된 최대 폭으로 정의할 수 있다.
일부 실시예에서, 목부분 폭 Wn은 상부 폭 Wt 및 하부 폭 Wb보다 모두 크다. 상대적으로 큰 목부분 폭 Wn을 갖는 더미 게이트 구조체(114)는 후속 공정에서 형성되는 금속 게이트 구조체의 전기적 성능을 개선하는 것이 가능하다. 이의 상세 내용에 대해서는 후술한다.
일부 실시예에서, 상부 폭 Wt에 대한 목부분 폭 Wn의 비율은 약 1.01 내지 약 1.51의 범위에 있다. 상부 폭 Wt에 대해서 목부분 폭 Wn의 비율이 너무 크면, 금속 게이트와 측벽 사이의 상대적으로 강한 접착력으로 인해 저항이 작아짐에 따라 양의 소자 편위(positive device shift)가 될 것이다. 상부 폭 Wt에 대해서 목부분 폭 Wn의 비율이 너무 작으면, 금속 게이트와 측벽 사이의 상대적으로 약한 접착력으로 인해 저항이 커짐에 따라 음의 소자 편위(negative device shift)가 될 것이다. 일부 실시예에서, 하부 폭 Wb에 대한 목부분 폭 Wn의 비율은 약 1.01 내지 약 1.44의 범위에 있다. 마찬가지로, 하부 폭 Wb에 대한 목부분 폭 Wn의 비율이 너무 크면, 이 소자는 설계대로 동작하지 않게 될 것이다. 하부 폭 Wb에 대해서 목부분 폭 Wn이 너무 작으면, 금속 게이트 접착력이 약해짐으로 인해 소자는 느려지게 된다.
도 1e에 도시된 더미 게이트 구조체(114)는 상부(118) 및 하부(122)로 분리되어 있지만, 상부(118)와 하부(122) 사이에 실제로는 계면이 없음을 주의해야 한다. 즉, 도 1e에 도시된 점선은 단지 발명의 개념을 보다 잘 이해하도록 하기 위한 것으로 본 발명의 범위가 이에 한정되는 것은 아니다.
또한, 제1 거리 D1은 더미 게이트 구조체(114)의 상부 표면에서 하부 표면까지 측정되고, 제1 거리 D1은 더미 게이트 구조체(114)의 높이로 볼 수 있다. 제2 거리 D2는 더미 게이트 구조체(114)의 하부 표면으로부터 목부분 폭 Wn이 측정되는 위치까지 측정된다. 일부 실시예에서, 제1 거리 D1에 대한 제2 거리 D2의 비는 약 0.26 내지 약 0.39의 범위에 있다.
더미 게이트 구조체(114)가 기판(102) 상에 형성된 후, 일부 실시예에 따르면 도 1f에 도시된 것과 같이, 유전체층(116)이 기판(102) 위의 더미 게이트 구조체(114)를 덮도록 형성된다. 유전체층(116)은 실리콘 질화물, 실리콘 산화물, 실리콘 카바이드, 실리콘 옥시나이트라이드, 또는 다른 적정한 물질로 제조될 수 있다. 유전체층(116)은 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 원자층 퇴적(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 또는 플라즈마 CVD(PECVD)에 의해 형성될 수 있다.
다음, 일부 실시예에 따르면 도 1g에 도시된 것과 같이, 건식 에칭 공정을 시행하여 스페이서(119)를 형성한다. 일부 실시예에서, 건식 에칭 공정은 에칭 가스를 사용하는 것을 포함하는데, 이 에칭 가스에는, 헬륨(He), 아르곤(Ar), 수소 브롬화물(HBr), 질소(N2), 메탄(CH4), 테트라 플루오로 메탄(CF4), 모노 플루오로 메탄(CH3F), 디 플루오로 메탄(CH2F2), 트라이 플루오로 메탄(CHF3), 산소(O2), 또는 이들의 조합이 포함된다.
스페이서(119)가 형성된 후에, 소스 및 드레인 영역이 일부 실시예에 따라 기판(102)에 형성된다. 보다 구체적으로, 일부 실시예에 따르면 도 1h에 도시된 것과 같이, 기판(102)에 리세스(121)를 형성한다. 일부 실시예에서, 리세스(121)는 스페이서(119)와 정렬된다. 리세스(121)는 건식 에칭 공정에 의해 형성될 수 있다.
그 후, 일부 실시예에 따르면 도 1i에 도시된 것과 같이, 리세스(121)를 추가 에칭하여서 확장 리세스(122)를 형성한다. 일부 실시예에서, 확장 리세스(122)는 스페이서(119)와 정렬된다. 확장 리세스(122)는 습식 에칭 공정에 의해 형성될 수 있다.
다음으로, 일부 실시예에 따르면 도 1j에 도시된 것과 같이, 반도체 물질을 확장 리세스(122) 내에 채워 넣어서 변형 소스 및 드레인(SSD: strained source and drain) 구조체(124)를 형성한다. 일부 실시예에서, 실리콘 게르마늄(SiGe)은 SiGe 소스 및 드레인 구조체를 형성하도록 기판(102)의 확장 리세스(122) 내에 형성된다. 변형 소스 및 드레인 구조체(124)는 다른 말로 융기형 소스 및 드레인 영역이라고 부를 수도 있다.
일부 실시예에서, 변형 소스 및 드레인 구조체(124)는 에피택시(epitaxy) 공정(에피 공정)에 의해 형성된다. 에피 공정에는 선택적 에피택시 성장(SEG: selective epitaxy growth) 공정, CVD 퇴적 기술(예를 들어, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자빔 에피택시, 또는 다른 적정한 에피 공정이 포함될 수 있다. 에피 공정은 기판(102)의 조성물과 상호 작용할 수 있는 기체 및/또는 액체 전구체(precursor)를 사용할 수 있다. 퇴적되는 반도체 물질은 기판(102)과 다른 것일 수도 있다. 따라서, 채널 영역은 소자의 캐리어 이동도를 개선하고 소자 성능을 향상시키기 위해 긴장되거나 응력을 받을 수 있다.
또한, 변형 소스 및 드레인 구조체(124)는 에피 공정 중에 인시튜 도핑(in-situ dope)되거나 도핑되지 않는다(undope). 만일 에피 공정 중에 변형 소스 및 드레인 구조체(124)가 도핑되지 않는다면, 후속 공정에서 도핑될 수 있다. 예를 들어, 변형 소스 및 드레인 구조체(124)는 이온 주입 공정, 플라즈마 침지 이온 주입(PIII) 공정, 가스 및/또는 고체원 확산 공정, 또는 다른 적정한 방법에 의해 도핑될 수 있다. 또한, 어닐링 공정, 가령, 급속 열처리 공정을 변형 소스 및 드레인 구조체(124)에 대해서 추가로 시행할 수 있다. 그러나, 변형 소스 및 드레인 구조체(124)가 도 1h 내지 1m에 도시되어 있지만, 이들은 단지 예시이며, 본 발명의 소스 및 드레인 영역이 변형 소스 및 드레인 구조체에 한정되는 것은 아님을 유의해야 한다.
변형 소스 및 드레인 구조체(124)가 형성된 후, 일부 실시예에 따르면 도 1k에 도시된 것과 같이, 접촉 에칭 정지 층(CESL: contact etch stop layer)(126)이 기판(102) 위의 더미 게이트 구조체(114)를 덮도록 형성된다. 일부 실시예에서, 접촉 에칭 정지 층(126)은 실리콘 질화물, 실리콘 옥시나이트라이드, 및/또는 다른 적정한 물질로 만들어진다. 접촉 에칭 정지 층(126)은 플라즈마 CVD, 저압 CVD, ALD, 또는 다른 적정한 방법에 의해 형성될 수 있다.
접촉 에칭 정지 층(126)이 형성된 후, 층간 유전체(ILD) 층(128)이 일부 실시예에 따라 기판(102) 위의 접촉 에칭 정지 층(126) 상에 형성된다. 층간 유전체층(128)은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 테트라 톡시 실란(TEOS), 포스포 실리케이트 글라스(PSG), 보로 포스포 실리케이트 글라스(BPSG), 낮은 k의 유전체 물질, 및/또는 다른 적정한 유전체 물질과 같은 다수의 유전체 물질로 된 다수 층을 포함할 수 있다. 낮은 k의 유전체 물질의 예에는 실리카 글라스(FSG), 탄소 도핑된 실리콘 산화물, 비정질 불화 탄소, 파릴렌(parylene), 비스 벤조사이클로부텐(BCB), 또는 폴리이미드 불소화가 포함될 수 있으나 이들에만 한정되는 것은 아니다. 층간 유전체층(128)는 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 원자층 퇴적(ALD), 스핀온 코팅, 또는 다른 적정한 방법에 의해 형성될 수 있다.
그 후에, 일부 실시예에 따르면 도 1k에 도시된 것과 같이, 층간 유전체 층(128)에 대해서 연마를 시행한다. 일부 실시예에서, 층간 유전체층(128)은 더미 게이트 구조체(114)의 상부 표면이 노출될 때까지 화학 기계 연마(CMP) 공정에 의해 평탄화된다.
연마 공정이 수행된 후, 더미 게이트 구조체(114)는 금속 게이트 구조체물(130)로써 교체된다. 보다 구체적으로는, 일부 실시예에 따르면 도 1l에 도시된 것과 같이 더미 게이트 구조체(114)를 제거하여 트렌치(132)를 형성한다. 전술한 것과 같이, 더미 게이트 구조체(114)는 상부 폭 Wt 및 하부 폭 Wb에 비해 상대적으로 큰 목부분 폭 Wn을 갖기 때문에, 더미 게이트 구조체(114)를 제거하여 형성된 트렌치(132)도 또한 이 트렌치(132)의 상부 폭 및 하부 폭보다 상대적으로 큰 목부분 폭을 갖게 된다.
하드 마스크 구조체(112), 더미 게이트 전극층(108), 및 더미 게이트 유전체층(106)은 다양한 에칭 공정에 의해 제거할 수 있다. 하드 마스크 구조체(112), 더미 게이트 전극층(108), 및 더미 게이트 유전체층(106)을 제거한 후, 일부 실시예에 따르면 도 1m에 도시된 것과 같이, 금속 게이트 구조체(130)를 트렌치(132) 내에 형성한다.
일부 실시예에서, 금속 게이트 구조체(130)는 높은 k의 유전체 층(134), 일함수(work function) 금속층(136), 및 금속 게이트 전극층(138)을 포함한다. 일부 실시예에서, 높은 k 유전체 층(134)은, 예컨대 산화 하프늄(HfO2), 산화 하프늄 실리콘(HfSiO), 하프늄 실리콘 옥시나이트라이드(HfSiON), 산화 하프늄 탄탈륨(HfTaO), 산화 하프늄 티타늄(HfTiO), 산화 하프늄 지르코늄(HfZrO), 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속의 옥시나이트라이트, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 또는 하프늄 다이옥사이드-알루미나(HfO2-Al2O3) 합금과 같은 높은 k값의 유전체 물질로 형성된다.
일함수 금속층(136)은, 일부 실시예에 따르면, 높은 k의 유전체 층(134) 위에 형성된다. 일함수 금속층(136)은 적절한 일함수를 갖도록 조정된다. 예를 들어 PMOS 소자에 대해서 P형의 일함수 금속(P금속)이 필요한 경우에는, P형 일함수 물질이 사용될 수 있다. P형 일함수 물질의 예로는 티타늄 질화물(TiN), 텅스텐 질화물(WN), 텅스텐(W), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 도전성 금속 산화물, 및/또는 기타 적정한 물질을 들 수 있지만, 이들에만 한정되는 것은 아니다.
반면, NMOS 소자용으로 N형의 일함수 금속(N금속)이 필요하다면, N형 금속 물질을 사용할 수 있다. N형 일함수 물질의 예로는 티타늄 알루미나이드(TiAl), 티타늄 알루미늄 질화물(TiAlN), 카보-나이트라이드 탄탈륨(TACN), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 금속 탄화물(예를 들면, 하프늄 카바이드(HfC), 지르코늄 카바이드(Zrc), 티타늄 카바이드(TiC), 알루미늄 카바이드(ALC)), 알루미나이드, 및/또는 기타 적용가능 물질을 들 수 있지만, 이들에만 한정되는 것은 아니다.
도 1m에는 한 층만이 도시되어 있지만, 일함수 금속층(136)은 한 층일 수도 있고 다양한 일함수 물질로 이루어지는 다수 층을 포함할 수도 있다. 본 발명의 범위가 이에 의해 제한되는 것은 아니다.
금속 게이트 전극층(138)은 일부 실시예에 따르면, 일함수 금속층(136) 위에 형성된다. 일부 실시예에서, 금속 게이트 전극층(138)은 알루미늄, 구리, 텅스텐, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TaC, TaSiN, TACN, TiAl, TiAlN, 또는 기타 적정한 물질 등과 같은 도전체 물질로 형성된다. 게이트 유전체 층(134), 일함수 금속층(136), 및 금속 게이트 전극층(138)은 적절한 방법에 의해 적절한 막 두께로 형성될 수 있다.
게이트 유전체 층(134), 일함수 금속층(136), 및 금속 게이트 전극층(138) 위에, 마감(liner) 층, 계면(interface) 층, 씨드(seed) 층, 접착층, 장벽 층 등의 부가층을 형성할 수 있음을 주목해야 한다. 또한, 게이트 유전체 층(134), 일함수 금속층(136), 및 금속 게이트 전극층(138)은 하나 이상의 물질 및/또는 하나 이상의 층을 포함할 수 있다.
상술한 것과 같이, 더미 게이트 구조체(114)는 상대적으로 큰 목부분 폭 Wn을 갖기 때문에, 트렌치(132)도 또한 상대적으로 큰 목부분 폭을 갖는다. 트렌치(132)의 상대적으로 큰 목부분 폭은 금속 게이트 구조체(130)와 스페이서(119) 간의 접착성의 향상을 가능하게 한다. 또한, 금속 게이트 구조체(130)는 일부 실시예에 따르면 상대적으로 큰 목부분 폭을 갖는다.
도 1m에 도시된 것과 같이, 금속 게이트 구조체(130)는 상부 표면, 하부 표면, 그리고 곡면의 측벽을 갖는다. 일부 실시예에서, 하부 표면과 곡면 측벽 사이의 각도 θ1은 90˚보다 크다. 일부 실시예에서, 하부 표면과 곡면 측벽 사이의 각도 θ1은 약 91˚ 내지 약 91.8˚의 범위에 있다. 하부 표면과 곡면 측벽 사이의 각도 θ1이 너무 크면, 열반송자 효과(hot carrier effect)가 발생할 수 있고, 하부 표면과 곡면 측벽 사이의 각도 θ1이 너무 작으면, 금속 공극(metal void)이 생길 수 있다.
또한 일부 실시예에 따르면 도 1m에 도시된 것과 같이, 금속 게이트 구조체(130)는 상부(130a), 중간부(130b), 및 하부(130c)를 갖는다. 금속 게이트 구조체(130)의 상부(130a)의 높이는 Ht일 수 있다. 금속 게이트 구조체(130)의 중간부(130b)의 높이는 Hm일 수 있다. 금속 게이트 구조체(130)의 하부(130c)의 높이는 Hb일 수 있다.
일부 실시예에서, 높이 Ht는 하드 마스크 구조체(112)의 두께와 실질적으로 동일하다. 일부 실시예에서, 높이 Hm은 더미 게이트 구조체(114)의 상부(118)의 두께와 실질적으로 동일하다. 일부 실시예에서, 높이 Hb는 더미 게이트 구조체(114)의 하부(122)의 두께와 실질적으로 동일하다. 일부 실시예에서, 금속 게이트 구조체(130)의 하부(130c)의 높이 Hb에 대한 중간부(130b)의 높이 Hm의 비는 약 1.5 내지 약 3의 범위에 있다. 높이 Hb에 대한 높이 Hm의 비가 너무 크면 금속 공극이 형성될 수 있고, 높이 Hb에 대한 높이 Hm의 비가 너무 작으면 열반송자 효과가 일어날 수 있다.
또한 금속 게이트 구조체(130)가 상부(130a), 중간 부(130b) 및 하부(130c)를 갖기 때문에, 금속 게이트 구조체(130)의 각 곡면 측벽도 또한 상부(140a), 중간부(140b), 및 하부(140c)를 갖는다. 일부 실시예에서, 금속 게이트 구조체(130)의 곡면 측벽의 중간부(140b)와 하부(140c) 사이의 각도 θ2는 180˚보다 작다. 일부 실시예에서, 금속 게이트 구조체(130)의 곡면 측벽의 중간부(140b)와 하부(140c) 사이의 각도 θ2는 약 120˚ 내지 약 170˚의 범위에 있다.
도 1m에서, 금속 게이트 구조체(130)의 상부(130a)에서의 곡면 측벽으로 볼 수 있는 곡면 측벽 상부(140a)는 제1기울기를 갖는다. 또한, 금속 게이트 구조체(130)의 중간부(130b)에서의 곡면 측벽으로 볼 수 있는 곡면 측벽 중간부(140b)는 제2기울기를 갖고, 금속 게이트 구조체(130)의 하부(130c)에서의 곡면 측벽으로 볼 수 있는 곡면 측벽 하부(140c)는 제3기울기를 갖는다. 일부 실시예에서, 곡면 측벽의 제1기울기, 제2기울기, 제3기울기는 서로 다르다.
또한, 금속 게이트 구조체(130)는 제1폭 W1, 제2폭 W2, 제3폭 W3을 갖는다. 보다 구체적으로, 금속 게이트 구조체(130)의 상부(130a) 및 중간부(130b) 간의 계면은 제1폭 W1을 갖는다. 즉, 제1폭 W1은 금속 게이트 구조체(130)의 곡면 측벽의 상부(140a)와 중간부(140b)의 교차점으로부터 측정된 폭이다.
또한, 금속 게이트 구조체(130)의 중간부(130b) 및 하부(130c) 간의 계면은 제2폭 W2를 갖는다. 즉, 제2폭 W2는 금속 게이트 구조체(130)의 곡면 측벽의 중간부(140b)와 하부(140c)의 교차점으로부터 측정된 폭이다. 또한, 제3폭 W3은 금속 게이트 구조체(130)의 하부 표면으로부터 측정된 폭이다.
일부 실시예에서, 제2폭 W2는 제1폭 W1 및 제3폭 W3보다 모두 크다. 일부 실시예에서, 제1폭 W1에 대한 제2폭 W2의 비는 약 1.01 내지 약 1.51의 범위에 있다. 제1폭 W1에 대한 제2폭 W2의 비가 너무 큰 경우, 양의 소자 편위가 발생할 수 있고, 소자가 설계대로 작동하지 않을 것이다. 제1폭 W1에 대한 제2 폭 W2의 비가 너무 작으면, 음의 소자 편위가 발생할 수 있고, 소자가 느려질 것이다. 일부 실시예에서, 제3폭 W3에 대한 제2폭 W2의 비는 약 1.01 내지 약 1.44의 범위에 있다. 제3폭 W3에 대한 제2폭 W2의 비가 너무 큰 경우에는, 열반송자 효과가 일어날 수 있고, 제3폭 W3에 대한 제2폭 W2의 비가 너무 작으면 금속 공극이 형성될 수 있다.
도 1m에 도시된 금속 게이트 구조체(130)가 상부(130a), 중간부(130b), 및 하부(130c)로 나눠져 있지만, 실제로 이들 사이의 경계는 없다는 것에 주의해야 한다. 즉, 도 1m에 표시한 점선은 본 발명의 개념 이해를 위해 표시한 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
상술한 것과 같이, 더미 게이트 구조체(114)는 상대적으로 큰 목부분 폭 Wn을 갖기 때문에, 트렌치(132)도 또한 상대적으로 큰 목부분 폭을 갖는다. 트렌치(132)의 상대적으로 큰 목부분 폭은 금속 게이트 구조체(130)와 스페이서(119) 간의 접착성의 향상을 가능하게 한다. 따라서, 금속 게이트 구조체(130)의 전기적 성능을 향상시킬 수 있다.
또한 상대적으로 큰 목부분 폭을 갖는 트렌치(132) 내에 금속 게이트 구조체(130)가 형성되므로, 금속 게이트 구조체(130)는 또한 보다 양호한 균일성을 갖게 될 수 있다. 따라서, 금속 게이트 구조체(130)를 포함하는 반도체 구조체를 형성하는 수율도 향상된다.
또한, 일부 실시예에 따르면, 제1 에칭 공정(116) 및 제2 에칭 공정(120)에서 사용되는 제1 에칭 가스 및 제2 에칭 가스의 양을 조정함으로써 더미 게이트 구조체(114)의 프로파일이 제어된다. 즉, 설계된 프로파일을 갖는 더미 게이트 구조체(114)를, 복잡한 및/또는 추가적인 공정을 사용하지 않고도 에칭 공정 조건을 인시튜 조정(in-situ adjusting)함으로써 형성할 수 있다.
반도체 구조체를 형성하기 위한 실시예들이 제공된다. 반도체 구조체는 금속 게이트 구조체를 포함한다. 금속 게이트 구조체는, 더미 게이트 구조체를 형성한 다음에 이 더미 게이트 구조체를 금속 게이트 구조체로 교체함으로써 형성된다. 더미 게이트 구조체의 프로파일은 금속 게이트 구조체의 전기적 성능이 향상될 수 있도록 설계된다. 또한, 복잡한 공정이 필요하지 않다.
일부 실시예에서, 기판 위에 형성된 곡면 측벽을 갖는 금속 게이트 구조체를 포함하는 반도체 구조체가 제공된다. 이 반도체 구조체는 또한, 금속 게이트 구조체의 곡면 측벽 상에 형성된 스페이서를 포함한다. 또한, 금속 게이트 구조체의 각 곡면 측벽은 상부, 중간부, 및 하부를 갖고, 금속 게이트 구조체의 곡면 측벽의 중간부와 하부 사이의 각도는 180˚보다 작다.
일부 실시예에서, 기판 위에 형성된 금속 게이트 구조체를 포함하는 반도체 구조체가 제공된다. 이 반도체 구조체는 금속 게이트 구조체의 측벽 상에 형성된 스페이서를 포함한다. 또한, 금속 게이트 구조체는 하부 표면과 곡면 측벽을 갖는데, 이 하부 표면과 곡면 측벽 사이의 각도는 90˚보다 크다.
일부 실시예에서, 반도체 구조체를 형성하는 방법이 제공된다. 이 반도체 구조체 형성 방법은 기판 위에 폴리실리콘 층을 형성하고, 이 폴리실리콘 층 위에 하드 마스크 구조체를 형성하는 단계를 포함한다. 이 반도체 구조체 형성 방법은 하드 마스크 구조체 아래 더미 게이트 구조체를 형성하기 위해 폴리실리콘 층을 에칭하는 단계를 추가로 포함한다. 이 반도체 구조체 형성 방법은 더미 게이트 구조체의 측벽 위에 스페이서를 형성하는 단계를 추가로 포함한다. 이 반도체 구조체 형성 방법은 더미 게이트 구조체를 금속 게이트 구조체로 교체하는 단계를 추가로 포함한다. 또한, 더미 게이트 구조체는 상부 폭, 목부분 폭, 하부 폭을 갖는데, 목부분 폭이 상부 폭 및 하부 폭보다 모두 크다.
전술한 여러 실시예들은, 당업자가 본 발명의 양태를 보다 잘 이해할 수 있도록 특징들을 조관하고 있다. 당업자는 동일한 목적을 수행하기 위한 다른 방법과 구조체를 설계하거나 수정하기 위한 기초로서 그리고/또는 여기서 소개한 실시예들의 동일한 장점을 달성하기 위한 기초로서, 본 발명의 개시 내용을 용이하게 이용할 수 있음을 이해할 것이다. 당업자는 또한, 이러한 등가(균등)의 구조체가 본 발명의 사상 및 범위를 벗어나지 않음을, 그리고 본 발명의 사상 및 범위를 벗어나지 않은 상태에서 다양한 변경, 교체, 및 변형을 할 수 있음을 이해할 것이다.

Claims (10)

  1. 반도체 구조체에 있어서,
    기판 위에 형성된 곡면 측벽을 갖는 금속 게이트 구조체; 및
    금속 게이트 구조체의 곡면 측벽 상에 형성된 스페이서를
    포함하며,
    상기 금속 게이트 구조체의 각 곡면 측벽은 상부, 중간부, 및 하부를 갖고, 상기 금속 게이트 구조체의 곡면 측벽의 중간부와 하부 사이의 각도는 180˚보다 작은 것인, 반도체 구조체.
  2. 제1항에 있어서, 상기 금속 게이트 구조체는 제1폭, 제2폭 및 제3폭을 갖고, 상기 제1폭은 상기 금속 게이트 구조체의 곡면 측벽의 상부와 중간부의 교차점에서 측정한 폭이고, 상기 제2폭은 상기 금속 게이트 구조체의 곡면 측벽의 중간부와 하부의 교차점에서 측정한 폭이고, 상기 제3폭은 상기 금속 게이트 구조체의 하부 표면에서 측정한 폭이며, 상기 제2폭은 제1폭보다 큰 것인, 반도체 구조체.
  3. 제2항에 있어서, 상기 제1폭에 대한 상기 제2폭의 비는 1.01 내지 1.51의 범위 내에 있는 것인, 반도체 구조체.
  4. 제2항에 있어서, 상기 제3폭에 대한 상기 제2폭의 비는 1.01 내지 1.44의 범위 내에 있는 것인, 반도체 구조체.
  5. 제1항에 있어서, 상기 곡면 측벽의 상부는 제1기울기를 갖고, 상기 곡면 측벽의 하부는 제2기울기를 갖고, 상기 곡면 측벽의 하부는 제3기울기를 가지며, 상기 제1기울기, 상기 제2기울기, 상기 제3기울기는 서로 다른 것인, 반도체 구조체.
  6. 반도체 구조체에 있어서,
    기판 위에 형성된 금속 게이트 구조체; 및
    상기 금속 게이트 구조체의 측벽 상에 형성된 스페이서를
    포함하며,
    상기 금속 게이트 구조체는 하부 표면과 곡면 측벽을 갖고, 상기 하부 표면과 상기 곡면 측벽 사이의 각도는 90˚보다 큰 것인, 반도체 구조체.
  7. 반도체 구조체를 형성하기 위한 방법에 있어서,
    기판 위에 폴리실리콘 층을 형성하는 단계;
    상기 폴리실리콘 층 위에 하드 마스크 구조체를 형성하는 단계;
    상기 하드 마스크 구조체 아래에 더미 게이트 구조체를 형성하기 위해 상기 폴리실리콘 층을 에칭하는 단계;
    상기 더미 게이트 구조체의 측벽 위에 스페이서를 형성하는 단계; 및
    상기 더미 게이트 구조체를 금속 게이트 구조체로 교체하는 단계를
    포함하며,
    상기 더미 게이트 구조체는 상부 폭, 목부분 폭, 및 하부 폭을 갖고, 상기 목부분 폭이 상기 상부 폭 및 상기 하부 폭보다 모두 큰 것인, 반도체 구조체 형성 방법.
  8. 제7항에 있어서, 상기 더미 게이트 구조체를 형성하기 위해 상기 폴리실리콘 층을 에칭하는 단계는,
    제1 에칭 공정에 의해 상기 폴리실리콘 층을 에칭하여 상기 더미 게이트 구조체의 상부를 형성하는 단계; 및
    제2 에칭 공정에 의해 상기 폴리실리콘 층을 에칭하여 상기 더미 게이트 구조체의 하부를 형성하는 단계를
    더 포함하며,
    상기 제1 에칭 공정과 상기 제2 에칭 공정 모두에는 제1 에칭 가스 및 제2 에칭 가스가 사용되고, 상기 제1 에칭 공정에 사용되는 상기 제2 에칭 가스에 대한 상기 제1 에칭 가스의 체적비는 상기 제2 에칭 공정에서 사용되는 상기 제2 에칭 가스에 대한 상기 제1 에칭 가스의 체적비보다 작은 것인, 반도체 구조체 형성 방법.
  9. 제7항에 있어서, 상기 상부 폭은 상기 더미 게이트 구조체의 상부 표면의 폭이고, 상기 하부 폭은 상기 더미 게이트 구조체의 하부 표면의 폭이며, 상기 목부분 폭은 더미 게이트 구조체의 상부 표면과 하부 표면 사이의 위치로부터 측정된 상기 더미 게이트 구조체의 가장 넓은 폭인 것인, 반도체 구조체 형성 방법.
  10. 제9항에 있어서, 제1거리는 상기 더미 게이트 구조체의 상부 표면으로부터 하부 표면까지 측정되고, 제2거리는 상기 더미 게이트 구조체의 하부 표면으로부터 상기 목부분 폭이 측정되는 위치까지 측정되며, 상기 제1거리에 대한 제2거리의 비는 0.26 내지 0.39의 범위 내에 있는 것인, 반도체 구조체 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220102997A (ko) * 2021-01-14 2022-07-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
US9882013B2 (en) * 2016-03-31 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10446662B2 (en) * 2016-10-07 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing metal gate overhang by forming a top-wide bottom-narrow dummy gate electrode
US10068980B1 (en) 2017-04-26 2018-09-04 International Business Machines Corporation Vertical fin with a gate structure having a modified gate geometry
US10490649B2 (en) 2017-05-30 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating semiconductor device with adhesion layer
US10153353B1 (en) 2017-06-05 2018-12-11 United Microelectronics Corp. Semiconductor structure
KR102303300B1 (ko) * 2017-08-04 2021-09-16 삼성전자주식회사 반도체 장치
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US10749007B2 (en) * 2018-03-14 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with desired profile for semiconductor devices
US11056392B2 (en) * 2018-03-29 2021-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices having gate stacks with protruding parts and method of forming the same
US10529823B2 (en) * 2018-05-29 2020-01-07 International Business Machines Corporation Method of manufacturing a semiconductor device having a metal gate with different lateral widths between spacers
CN113224157B (zh) * 2020-01-21 2022-10-25 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法
US11862638B2 (en) * 2020-08-14 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133849A1 (en) * 2003-12-17 2005-06-23 Hee-Seog Jeon Semiconductor memory device having self-aligned charge trapping layer and method of manufacturing the same
US20110241118A1 (en) * 2010-03-30 2011-10-06 Globalfoundries Inc Metal gate fill by optimizing etch in sacrificial gate profile
US20110316096A1 (en) * 2010-06-28 2011-12-29 Macronix International Co., Ltd. Semiconductor device and method of manufacturing a semiconductor device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329861A (ja) * 2001-05-01 2002-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6433871B1 (en) * 2001-05-25 2002-08-13 Advanced Micron Devices, Inc. Method of using scatterometry measurements to determine and control gate electrode profiles
US6780694B2 (en) * 2003-01-08 2004-08-24 International Business Machines Corporation MOS transistor
US7425491B2 (en) * 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
JP4446202B2 (ja) * 2006-09-22 2010-04-07 エルピーダメモリ株式会社 半導体装置及び半導体装置の製造方法
US8048790B2 (en) * 2009-09-17 2011-11-01 Globalfoundries Inc. Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration
US8076735B2 (en) * 2009-10-02 2011-12-13 United Microelectronics Corp. Semiconductor device with trench of various widths
US8912610B2 (en) 2011-11-11 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for MOSFETS with high-K and metal gate structure
US8574989B2 (en) 2011-12-08 2013-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having a polysilicon structure and method of forming same
US8901665B2 (en) 2011-12-22 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US9991375B2 (en) 2012-05-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a semiconductor device
CN103531475A (zh) * 2012-07-03 2014-01-22 中国科学院微电子研究所 半导体器件及其制造方法
US9331072B2 (en) * 2014-01-28 2016-05-03 Samsung Electronics Co., Ltd. Integrated circuit devices having air-gap spacers defined by conductive patterns and methods of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133849A1 (en) * 2003-12-17 2005-06-23 Hee-Seog Jeon Semiconductor memory device having self-aligned charge trapping layer and method of manufacturing the same
US20110241118A1 (en) * 2010-03-30 2011-10-06 Globalfoundries Inc Metal gate fill by optimizing etch in sacrificial gate profile
US20110316096A1 (en) * 2010-06-28 2011-12-29 Macronix International Co., Ltd. Semiconductor device and method of manufacturing a semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220102997A (ko) * 2021-01-14 2022-07-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
US11502081B2 (en) 2021-01-14 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11901362B2 (en) 2021-01-14 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

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Publication number Publication date
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