TWI587510B - 半導體結構及其形成方法 - Google Patents

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鄭楷黎
張哲誠
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Description

半導體結構及其形成方法
本發明係有關於一種半導體結構及其形成方法，且特別是有關於一種金屬閘極結構及其形成方法。
半導體裝置應用於各種電子裝置，例如個人電腦、手機、數位相機等各式電子儀器。半導體裝置的形成通常包括在半導體基板上依序沉積絕緣層或介電層、導電層及半導體層材料，並利用微影圖案化各種材料層，以在基板上形成電路元件。
提升裝置表現的方法之一為藉由縮小在給定晶片上的裝置尺寸，以提高電路的積體程度。此係藉由在給定晶片上微型化或縮小裝置尺寸。在進行晶片尺寸的縮小上，容忍度扮演了重要的角色。
隨著技術節點縮小，在一些積體電路(IC)設計中，希望以金屬閘極來取代典型的多晶矽閘極，藉此提升體積縮小的裝置的效能。「後閘極」製程為一種形成金屬閘極的製程。在「後閘極」製程中，金屬閘極在最後才被形成，以減少其後的製程步驟。
然而，雖然現有的「後閘極」製程已可達到部分應用上的需求，但隨著元件尺寸的縮小，其表現仍未在所有層 面上令人滿意。
本發明一實施例提供一種半導體結構，包括一金屬閘極結構，形成在一基板上方並且具有彎曲側壁；以及間隙物，形成在該金屬閘極結構的該彎曲側壁上，其中，該金屬閘極結構的該彎曲側壁具有頂部分、中間部分和底部分，並且該金屬閘極結構的該彎曲側壁的該中間部分和該底部分之間的角度小於180度。
本發明另一實施例提供一種半導體裝置，包括：一金屬閘極結構，形成在一基板上；以及間隙物，形成在該金屬閘極結構的側壁上，其中，該金屬閘極結構具有一底表面和一彎曲側壁，並且該底表面和該彎曲側壁之間的角度大於90度。
本發明又一實施例提供一種半導體結構的形成方法，包括：在一基板上形成多晶矽層；在該多晶矽層上形成硬罩幕結構；蝕刻該多晶矽層以在該硬罩幕結構下方形成一虛設閘極結構；在該虛設閘極結構的側壁上形成間隙物；以及以一金屬閘極結構取代該虛設閘極結構，其中，該虛設閘極結構具有一頂部分寬度、一頸部分寬度和一底部分寬度，並且該頸部分寬度大於該頂部分寬度和該底部分寬度。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
102‧‧‧基板
104‧‧‧隔離元件
106‧‧‧閘極介電層
108‧‧‧虛設閘極介電層
110‧‧‧硬罩幕層
112‧‧‧硬罩幕結構
114‧‧‧虛設閘極結構
116‧‧‧第一蝕刻製程
118‧‧‧上部部分
120‧‧‧第二蝕刻製程
122‧‧‧底部分
Wt‧‧‧頂部分寬度
Wn‧‧‧頸部份寬度
Wb‧‧‧底部分寬度
D1‧‧‧第一距離
D2‧‧‧第二距離
117‧‧‧介電層
119‧‧‧間隙物
121‧‧‧凹槽
124‧‧‧源極及汲極結構
126‧‧‧接觸插塞蝕刻停止層
128‧‧‧層間介電層
132‧‧‧溝槽
130‧‧‧金屬閘極結構
134‧‧‧高介電常數介電層
136‧‧‧功函數金屬層
138‧‧‧金屬閘極介電層
130a‧‧‧(金屬閘極結構的)頂部分
130b‧‧‧(金屬閘極結構的)中間部分
130c‧‧‧(金屬閘極結構的)底部分
Ht、Hm、Hb‧‧‧高度
140a‧‧‧(彎曲側壁的)頂部分
140b‧‧‧(彎曲側壁的)中間部分
140c‧‧‧(彎曲側壁的)底部分
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
θ1、θ2‧‧‧角度
第1A圖至第1M圖是在一些實施例中，形成半導體結構的各個階段的剖面圖。
以下公開內容提供了許多用於實現本發明的不同特徵的不同實施例或例子。下面描述了元件和佈置的具體例子以簡化本發明。當然，這些僅僅是實施例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，並且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明可在各個例子中重複參考標號和/或字母。該重複是為了簡單和清楚的目的，並且其本身不指示所討論的各個實施例和/或配置之間的關係。
而且，為了便於描述，本文中可以使用例如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空間相對術語以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關係。除了圖中所示的方位外，空間相對術語旨在包括裝置在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，並且本文中使用的空間相對描述符可以同樣地作出相應的解釋。
本發明的一些實施例提供了半導體結構。半導體結構包括金屬閘極結構。藉由後閘極(gate-last)製程形成金屬閘極。在後閘極製程中，形成虛設閘極結構，並由金屬閘極結 構取代虛設閘極結構。設計虛設閘極結構的輪廓以改進之後所形成的金屬閘極結構的電性效能。
第1A圖至第1M圖是在一些實施例中，形成半導體結構的各個階段的剖面圖。如第1A圖所示，在一些實施例中，得到基板102。基板102可為半導體晶圓，例如為矽晶圓。基板102或者或額外可包括元素半導體材料(elementary semiconductor materials)、化合物半導體材料(compound semiconductor materials)、及/或合金半導體材料(alloy semiconductor materials)。元素半導體材料例如為結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺、及/或鑽石，但並非以此為限。化合物半導體材料例如為碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium arnimonide)，但並非以此為限。合金半導體材料例如為矽鍺(SiGe)、鎵砷磷(GaAsP)、鋁銦砷(AlInAs)、鋁鎵砷(AlGaAs)、鎵銦砷(GaInAs)、鎵銦磷(GaInP)、及/或鎵銦砷磷(GaInAsP)，但並非以此為限。
此外，基板102可包括其他結構如摻雜區、層間介電層、導體元件及/或隔離結構。此外，基板102可更包括單一或多種材料層以進行圖案化。例如，材料層可包括矽層、介電層及/或摻雜多晶矽層。
在一些實施例中，基板102包括多個隔離元件104，例如淺溝槽隔離(STI)元件或矽的局部氧化(LOCOS) 元件。隔離元件104係用以隔離在基板102中及/或上形成的各種元件。
如第1B圖所示，在一些實施例中，在基板102上形成虛設閘極介電層106、虛設閘極電極層108和硬罩幕層110。
在一些實施例中，虛設閘極介電層106由例如金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽或金屬的氮氧化物的高介電常數介電材料製成。高介電常數介電材料的例子包括氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氮化矽、氮氧化矽、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金或其他適用的介電材料，但並非以此為限。可以藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、金屬有機CVD(MOCVD)或等離子體增強CVD(PECVD)形成虛設閘極介電層106。
在一些實施例中，虛設閘極電極層108是多晶矽層。在一些實施例中，硬罩幕層110由氧化矽、氮化矽、氮氧化矽或碳化矽製成。可以藉由CVD、PVD、ALD、HDPCVD、MOCVD或PECVD形成硬罩幕層110。
接下來，如第1C圖所示，在一些實施例中，圖案化硬罩幕層110以形成硬罩幕結構112。可以藉由光微影圖案化製程圖案化硬罩幕層110。光微影圖案化製程可以包括光阻塗佈(例如，旋塗)、軟烘烤、罩幕對準、曝光、曝光後烘烤、顯影光阻、沖洗、乾燥(例如，硬烘烤)和/或其他適用的製 程。蝕刻製程可以包括乾蝕刻、濕蝕刻和/或其他蝕刻方法(例如，反應離子蝕刻)。
在虛設閘極電極層108上形成硬罩幕結構112之後，蝕刻虛設閘極電極層108和虛設閘極介電層106以形成位於硬罩幕結構112下的虛設閘極結構114。如第1D圖和第1E圖所示，在一些實施例中，進行第一蝕刻製程116以形成虛設閘極結構114的上部部分118，並且實施第二蝕刻製程120以形成虛設閘極結構114的底部分122。如第1E圖所示，在一些實施例中，虛設閘極結構114包括虛設閘極電極層108和虛設閘極介電層106。
更具體地，如第1D圖所示，在一些實施例中，在第一蝕刻製程116期間蝕刻虛設閘極電極層108的上部部分。在一些實施例中，第一蝕刻製程116是乾蝕刻製程。在一些實施例中，第一蝕刻製程116包括使用第一蝕刻氣體和第二蝕刻氣體。在一些實施例中，第一蝕刻氣體是CF4、CH2F2或CHF3。在一些實施例中，第二蝕刻氣體是Cl2、HBr或SF6。在一些實施例中，第一蝕刻氣體是CF4，並且第二蝕刻氣體是Cl2。
在一些實施例中，在第一蝕刻製程116中使用的第一蝕刻氣體的流量介於約5sccm至約500sccm。在一些實施例中，在第一蝕刻製程116中使用的第二蝕刻氣體的流量介於約5sccm至約150sccm。在一些實施例中，在第一蝕刻製程116中使用的第一蝕刻氣體對第二蝕刻氣體的體積比介於約1.3至約8.3。
如第1E圖所示，在一些實施例中，在形成虛設閘 極結構114的上部部分118之後，在第二蝕刻製程120期間蝕刻虛設閘極電極層108的底部部分和虛設閘極介電層106。在一些實施例中，第二蝕刻製程120是乾蝕刻製程。在一些實施例中，第二蝕刻製程120包括使用與第一蝕刻製程116相同的第一蝕刻氣體和第二蝕刻氣體。在一些實施例中，在第二蝕刻製程120中使用的第一蝕刻氣體的流量介於約50sccm至約500sccm。在一些實施例中，在第二蝕刻製程120中使用的第二蝕刻氣體的流量介於約10sccm至約50sccm。在一些實施例中，在第二蝕刻製程120中使用的第一蝕刻氣體對第二蝕刻氣體的體積比介於約1.5至約8.5。
在一些實施例中，在第一蝕刻製程116中使用的第一蝕刻氣體對第二蝕刻氣體的體積比小於在第二蝕刻製程120中使用的第一蝕刻氣體對第二蝕刻氣體的體積比。藉由調整在第一蝕刻製程116和第二蝕刻製程120中使用的第一蝕刻氣體與第二蝕刻氣體的體積比，可以控制產生的虛設閘極結構114的輪廓。
例如，當使用的第一蝕刻氣體對第二蝕刻氣體的體積比相對較小時(例如在第一蝕刻製程116中使用的那些蝕刻氣體比率)，側壁(例如，上部部分118的側壁)相對於基板102的頂表面的斜率將相對較小。另一方面，當使用的第一蝕刻氣體對第二蝕刻氣體的體積比相對較大時(例如在第二蝕刻製程120中使用的那些蝕刻氣體比率)，側壁(例如，底部分122的側壁)相對於基板102的頂表面的斜率將相對較大。
此外，如第1E圖所示，在一些實施例中，虛設閘 極結構114具有頂部分寬度Wt、頸部分寬度Wn和底部分寬度Wb。頂部分寬度Wt可以定義為虛設閘極結構114的頂表面的寬度。底部分寬度Wb可以定義為虛設閘極結構114的底表面的寬度。頸部分寬度Wn可以定義為從位於虛設閘極結構114的頂表面和底表面之間的位置測量的虛設閘極結構114的最大寬度。
在一些實施例中，頸部分寬度Wn大於頂部分寬度Wt和底部分寬度Wb。具有相對較大的頸部分寬度Wn的虛設閘極結構114能夠改進在後續製程中形成的金屬閘極結構的電性效能，該細節將在後文中描述。
在一些實施例中，頸部分寬度Wn對頂部分寬度Wt的比率介於約1.01至約1.51。當頸部分寬度Wn對頂部分寬度Wt的比率太大時，金屬閘極和側壁之間的相對較強的吸附力將導致裝置因較低電阻而正偏移。當頸部分寬度Wn對頂部分寬度Wt的比率太小時，金屬閘極和側壁之間的相對較弱的吸附力將導致裝置因較高電阻而負偏移。在一些實施例中，頸部分寬度Wn對底部分寬度Wb的比率介於約1.01至約1.44。類似地，當頸部分寬度Wn對底部分寬度Wb的比率太大時，所形成的裝置表現可能不符預期。當頸部分寬度Wn對底部分寬度Wb的比率太小時，可能由於較鬆的金屬閘極吸附力導致裝置變得更慢。
應該注意，雖然第1E圖中顯示出的虛設閘極結構114分為上部部分118和底部分122，但是在上部部分118和底部分122之間不存在實際的界面。也就是說，第1E圖中示出的虛線僅用於更好地理解本發明的概念，但並非用以限定本發明的範圍。
此外，第一距離D1可測量自虛設閘極結構114的頂表面到底表面之間的距離，並且第一距離D1也可以視為虛設閘極結構114的高度。第二距離D2可測量自虛設閘極結構114的底表面到測量頸部分寬度Wn的位置之間的距離。在一些實施例中，第二距離D2對第一距離D1的比率介於約0.26至約0.39。
如第1F圖所示，在一些實施例中，在基板102上形成虛設閘極結構114之後，形成介電層117以覆蓋位於基板102上方的虛設閘極結構114。介電層117可以由氮化矽、氧化矽、碳化矽、氮氧化矽或其他適用的材料製成。可以藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、金屬有機CVD(MOCVD)或等離子體增強CVD(PECVD)形成介電層116。
接下來，如第1G圖所示，在一些實施例中，進行乾蝕刻製程以形成間隙物119。在一些實施例中，乾蝕刻製程包括使用蝕刻氣體，並且蝕刻氣體包括氦氣(He)、氬氣(Ar)、溴化氫(HBr)、氮氣(N2)、甲烷(CH4)、四氟甲烷(CF4)、單氟甲烷(CH3F)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、氧氣(O2)或前述之組合。
在一些實施例中，在形成間隙物119之後，在基板102中形成源極及汲極區。更具體地，如第1H圖所示，在一些實施例中，使基板102凹陷以形成凹槽121。在一些實施例中，凹槽121與間隙物119對準。可以藉由乾蝕刻製程形成凹槽121。
然後，如第1I圖所示，在一些實施例中，進一步蝕刻凹槽121以形成擴展的凹槽121。在一些實施例中，擴展的凹 槽121與間隙物119對準。可以藉由濕蝕刻製程形成擴展的凹槽121。
接下來，如第1J圖所示，在一些實施例中，在擴展的凹槽121中填充半導體材料以形成應變的源極及汲極(SSD)結構124。在一些實施例中，在基板102的擴展的凹槽121中形成矽鍺(SiGe)以形成SiGe源極及汲極結構。應變的源極及汲極結構124或者可稱為凸起的源極及汲極區。
在一些實施例中，藉由磊晶(epi)製程形成應變的源極及汲極結構124。磊晶製程可以包括選擇性磊晶生長(SEG)製程、CVD沉積技術(例如，氣相磊晶(VPE)和/或超高真空CVD(UHV-CVD))、分子束磊晶或其他適用的磊晶製程。磊晶製程可以使用氣體和/或液體前趨物，前趨物可以與基板102的組成相互作用。沉積的半導體材料可以與基板102不同。因此，通道區可以被應變或施加應力以提高裝置的載子遷移率並且增強裝置效能。
此外，在磊晶製程期間可以臨場(in-situ)摻雜或不摻雜應變的源極及汲極結構124。如果在磊晶製程期間不摻雜應變的源極及汲極結構124，則可以在後續製程中摻雜。例如，可以藉由離子植入製程、電漿浸沒離子植入(PIII)製程、氣體和/或固體源擴散製程或者其他適用的製程摻雜應變的源極及汲極結構124。此外，例如快速熱回火製程的回火製程可以對應變的源極及汲極結構124進一步處理。然而，應該注意，雖然在第1H圖至第1M圖中示出了應變的源極及汲極結構124，但是它們僅是例子，並且本發明的源極及汲極區不限於 應變的源極及汲極結構。
如第1K圖所示，在一些實施例中，在形成應變的源極及汲極結構124之後，形成接觸插塞蝕刻停止層(CESL)126並覆蓋位於基板102上方的虛設閘極結構114。在一些實施例中，接觸插塞蝕刻停止層126由氮化矽、氮氧化矽和/或其他適用的材料製成。可以藉由等離子體增強CVD、低壓CVD、ALD或其他適用的製程形成接觸插塞蝕刻停止層126。
在一些實施例中，在形成接觸插塞蝕刻停止層126之後，在基板102上方的接觸插塞蝕刻停止層126上形成層間介電(ILD)層128。層間介電層128可以包括由多種介電材料製成的多層結構，多種介電材料例如氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低k介電材料和/或其他適用的介電材料。低介電常數介電材料的例子包括氟摻雜的矽酸鹽玻璃(FSG)、碳摻雜的氧化矽、氟化非晶碳、聚對二甲苯、雙苯並環丁烯(BCB)或聚醯亞胺，但並非以此為限。可以藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗或其他適用的製程形成層間介電層128。
然後，如第1K圖所示，在一些實施例中，對層間介電層128進行研磨製程。在一些實施例中，藉由化學機械研磨(CMP)製程平坦化層間介電層128，直到暴露出虛設閘極結構114的頂表面。
在實施研磨製程之後，虛設閘極結構114被金屬閘極結構130取代。更具體地，如第1L圖所示，在一些實施例中， 移除虛設閘極結構114以形成溝槽132。如先前描述的，虛設閘極結構114具有與頂部分寬度Wt和底部分寬度Wb相比相對較大的頸部分寬度Wn。因此，由去除虛設閘極結構114所形成的溝槽132也具有相對較大的頸部分寬度，溝槽132的頸部分寬度大於溝槽132的頂部分寬度和底部分寬度。
可以藉由各種蝕刻製程去除硬罩幕結構112、虛設閘極電極層108和虛設閘極介電層106。如第1M圖所示，在一些實施例中，在去除硬罩幕結構112、虛設閘極電極層108和虛設閘極介電層106之後，在溝槽132中形成金屬閘極結構130。
在一些實施例中，金屬閘極結構130包括高介電常數介電層134、功函數金屬層136和金屬閘極電極層138。在一些實施例中，高介電常數介電層134由例如氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化矽、氮化矽、氮氧化矽、氧化鋯、氧化鈦、氧化鋁或二氧化鉿-氧化鋁(HfO2-Al2O3)合金的高介電常數介電材料製成。
在一些實施例中，在高介電常數介電層134上形成功函數金屬層136。可調整功函數金屬層136使其具有適當的功函數。例如，如欲得到用於PMOS裝置的P型功函金屬(P金屬)，則可使用P型功函數材料。P型功函數材料的例子包括氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鈀(Pd)、 鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物和/或其他適用的材料，但並非以此為限。
另一方面，如欲得到用於NMOS裝置的N型功函金屬(N金屬)，則可以使用N型功函數材料。N型功函數材料的例子包括鋁化鈦(TiAl)、氮化鈦鋁(TiAlN)、碳氮化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(例如，碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC))、鋁化物和/或其他適用的材料，但並非以此為限。
應該注意，功函數金屬層136可以是單層或可以包括由多種功函數材料製成的多層，雖然第1M圖中僅示出了一層，但是本發明的範圍並非以此為限。
在一些實施例中，在功函數金屬層136上形成金屬閘極電極層138。在一些實施例中，金屬閘極電極層138由例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN或其他適用的材料的導電材料製成。可以藉由任何適用的製程將閘極介電層134、功函數金屬層136和金屬閘極電極層138形成為任何適用的厚度。
應該注意，可以在閘極介電層134、功函數金屬層136和金屬閘極電極層138之上和/或之下形成額外的層狀物，例如襯層、介面層、晶種層、黏合層、阻擋層等。此外，閘極介電層134、功函數金屬層136和金屬閘極電極層138可以包括一種或多種材料和/或一個或多個層。
如上所述，虛設閘極結構114具有相對較大的頸部 分寬度Wn，因此溝槽132也具有相對較大的頸部分寬度。溝槽132的相對較大的頸部分寬度能夠改進金屬閘極結構130和間隙物119之間的吸附力(adhesion)。在一些實施例中，金屬閘極結構130也具有相對較大的頸部分寬度。
如第1M圖所示，金屬閘極結構130具有頂表面、底表面和彎曲側壁。在一些實施例中，底表面和彎曲側壁之間的角度θ1大於90°。在一些實施例中，底表面和彎曲側壁之間的角度θ1介於約91°至約91.8°。當底表面和彎曲側壁之間的角度θ1太大時，可能發生熱載子效應。當底表面和彎曲側壁之間的角度θ1太小時，可能形成金屬空隙。
此外，如第1M圖所示，在一些實施例中，金屬閘極結構130具有頂部分130a、中間部分130b和底部分130c。金屬閘極結構130的頂部分130a可以具有高度Ht。金屬閘極結構130的中間部分130b可以具有高度Hm。金屬閘極結構130的底部分130c可以具有高度Hb。
在一些實施例中，高度Ht大體等於硬罩幕結構112的厚度。在一些實施例中，高度Hm大體等於虛設閘極結構114的上部部分118的厚度。在一些實施例中，高度Hb大體等於虛設閘極結構114的底部分122的厚度。在一些實施例中，金屬閘極結構130的中間部分130b的高度Hm對底部分130c的高度Hb的比率介於約1.5至約3。當高度Hm對高度Hb的比率太大時，可能形成金屬空隙。當高度Hm與高度Hb的比率太小時，可能發生熱載流子效應。
此外，由於金屬閘極結構130具有頂部分130a、中 間部分130b和底部分130c，所以金屬閘極結構130的每個彎曲側壁也具有頂部分140a、中間部分140b和底部分140c。在一些實施例中，金屬閘極結構130的彎曲側壁的中間部分140b和底部分140c之間的角度θ2小於180°。在一些實施例中，金屬閘極結構130的彎曲側壁的中間部分140b和底部分140c之間的角度θ2介於約120°至約170°。
如第1M圖所示，彎曲側壁的頂部分140a可以視為位於頂部分130a處的金屬閘極結構130的彎曲側壁，彎曲側壁的頂部分140a具有第一斜率。此外，彎曲側壁的中間部分140b可以視為位於中間部分130b處的金屬閘極結構130的彎曲側壁，彎曲側壁的中間部分140b具有第二斜率，而彎曲側壁的底部分140c可以視為位於底部分130c處的金屬閘極結構130的彎曲側壁，彎曲側壁的底部分140c具有第三斜率。在一些實施例中，彎曲側壁的第一斜率、第二斜率和第三斜率彼此不同。
此外，金屬閘極結構130具有第一寬度W1、第二寬度W2和第三寬度W3。更具體地，金屬閘極結構130的頂部分130a和中間部分130b之間的介面具有第一寬度W1。也就是說，第一寬度W1是從金屬閘極結構130的彎曲側壁的頂部分140a和中間部分140b的相交處測量的寬度。
此外，金屬閘極結構130的中間部分130b和底部分130c之間的介面具有第二寬度W2。也就是說，第二寬度W2是從金屬閘極結構130的彎曲側壁的中間部分140b和底部分140c的相交處測量的寬度。此外，第三寬度W3是從金屬閘極結構130的底表面測量的寬度。
在一些實施例中，第二寬度W2大於第一寬度W1和第三寬度W3。在一些實施例中，第二寬度W2對第一寬度W1的比率介於約1.01至約1.51。當第二寬度W2對第一寬度W1的比率太大時，可能發生裝置正偏移並且裝置將不按設計執行。當第二寬度W2對第一寬度W1的比率太小時，可能發生裝置負偏移並且裝置將變得更慢。在一些實施例中，第二寬度W2對第三寬度W3的比率介於約1.01至約1.44。當第二寬度W2對第三寬度W3的比率太大時，可能發生熱載子效應。當第二寬度W2對第三寬度W3的比率太小時，可能形成金屬空隙。
應該注意，雖然第1M圖中示出的金屬閘極結構130分為頂部分130a、中間部分130b和底部分130c，但是在這些部分之間不存在實際的介面。也就是說，第1M圖中示出的虛線僅用於更好地理解本發明的概念，並不旨在限制本發明的範圍。
如先前所述的，虛設閘極結構114具有相對較大的頸部分寬度Wn，因此溝槽132也具有相對較大的頸部分寬度。溝槽132的相對較大的頸部分寬度使形成在其中的金屬閘極結構130能夠具有與間隙物119的更好的吸附力。因此，可以提高金屬閘極結構130的電性效能。
此外，當在具有相對較大的頸部分寬度的溝槽132中形成金屬閘極結構130時，產生的金屬閘極結構130也可以具有更好的均勻性。因此，也提高了在形成包括金屬閘極結構130的半導體結構中的良率。
此外，在一些實施例中，藉由調整在第一蝕刻製 程116和第二蝕刻製程120中使用的第一蝕刻氣體和第二蝕刻氣體的量來控制虛設閘極結構114的輪廓。也就是說，可以在不使用複雜的和/或額外的製程的情況下藉由臨場調整蝕刻製程的條件來形成具有設計的輪廓的虛設閘極結構114。
本揭露提供了用於形成半導體結構的實施例。該半導體結構包括金屬閘極結構。藉由形成虛設閘極結構，而後由金屬閘極結構代替虛設閘極結構。設計虛設閘極結構的輪廓，從而使其可以提高金屬閘極結構的電性效能。此外，不需要複雜的製程。
在一些實施例中，提供了一種半導體結構。該半導體結構包括形成在基板上方的具有彎曲側壁的金屬閘極結構。該半導體結構還包括形成在金屬閘極結構的彎曲側壁上的間隙物。此外，金屬閘極結構的每個彎曲側壁均具有頂部、中間部分和底部，並且金屬閘極結構的彎曲側壁的中間部分和底部之間的角度小於180°。
在一些實施例中，提供了一種半導體結構。該半導體結構包括形成在基板上方的金屬閘極結構。該半導體結構還包括形成在金屬閘極結構的側壁上的間隙物。此外，金屬閘極結構具有底表面和彎曲側壁，並且底表面和彎曲側壁之間的角度大於90°。
在一些實施例中，提供了一種形成半導體結構的方法。形成半導體結構的方法包括在基板上方形成多晶矽層以及在多晶矽層上方形成硬罩幕結構。形成半導體結構的方法還包括蝕刻多晶矽層以在硬罩幕結構下方形成虛設閘極結構。形 成半導體結構的方法還包括在虛設閘極結構的側壁上方形成間隙物。形成半導體結構的方法還包括由金屬閘極結構代替虛設閘極結構。此外，虛設閘極結構具有頂部分寬度、頸部分寬度和底部分寬度，並且頸部分寬度大於頂部分寬度和底部分寬度。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧基板
104‧‧‧隔離元件
124‧‧‧源極及汲極結構
126‧‧‧接觸插塞蝕刻停止層
130a‧‧‧(金屬閘極結構的)頂部分
130b‧‧‧(金屬閘極結構的)中間部分
130c‧‧‧(金屬閘極結構的)底部分
140a‧‧‧(彎曲側壁的)頂部分
140b‧‧‧(彎曲側壁的)中間部分
140c‧‧‧(彎曲側壁的)底部分
128‧‧‧層間介電層
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
130‧‧‧金屬閘極結構
138‧‧‧金屬閘極介電層
119‧‧‧間隙物
134‧‧‧高介電常數介電層
136‧‧‧功函數金屬層
Ht、Hm、Hb‧‧‧高度
θ1、θ2‧‧‧角度

Claims (10)

  1. 一種半導體結構，包括：一金屬閘極結構，形成在一基板上方並且具有彎曲側壁，以及間隙物，形成在該金屬閘極結構的該彎曲側壁上；其中，該金屬閘極結構的該彎曲側壁具有頂部分、中間部分和底部分，且該金屬閘極結構具有一頂部分寬度、一頸部分寬度和一底部分寬度，其中該頸部分寬度大於該頂部分寬度和該底部分寬度。
  2. 如申請專利範圍第1項所述之半導體結構，其中該彎曲側壁的該頂部分具有第一斜率，該彎曲側壁的該中間部分具有第二斜率，該彎曲側壁的該底部分具有第三斜率，並且該第一斜率、該第二斜率和該第三斜率彼此不同。
  3. 一種半導體結構，包括：一金屬閘極結構，形成在一基板上；以及間隙物，形成在該金屬閘極結構的側壁上；其中，該金屬閘極結構具有一底表面和一彎曲側壁，並且該底表面和該彎曲側壁之間的角度大於90度。
  4. 如申請專利範圍第3項所述之半導體結構，其中該金屬閘極結構具有一頂部分、一中間部分和一底部分，該金屬閘極結構的該彎曲側壁在該頂部分處具有一第一斜率、在該中間部分處具有一第二斜率和在該底部分處具有一第三斜率，並且該第一斜率、該第二斜率和該第三斜率不同。
  5. 如申請專利範圍第4項所述之半導體結構，其中該金屬閘極 結構的該頂部分和該中間部分之間的界面具有一第一寬度，並且該金屬閘極結構的該中間部分和該底部分之間的界面具有一第二寬度，該第二寬度大於該第一寬度的。
  6. 如申請專利範圍第4項所述之半導體結構，其中該金屬閘極結構的該中間部分和該底部分之間的界面具有一第二寬度，並且該金屬閘極結構的該底部分的一底表面具有一第三寬度，該第三寬度小於該第二寬度。
  7. 一種形成半導體結構的方法，包括：在一基板上形成多晶矽層；在該多晶矽層上形成硬罩幕結構；蝕刻該多晶矽層以在該硬罩幕結構下方形成一虛設閘極結構；在該虛設閘極結構的側壁上形成間隙物；以及以一金屬閘極結構取代該虛設閘極結構；其中，該虛設閘極結構具有一頂部分寬度、一頸部分寬度和一底部分寬度，並且該頸部分寬度大於該頂部分寬度和該底部分寬度。
  8. 如申請專利範圍第7項所述之半導體結構的形成方法，其中，蝕刻該多晶矽層以形成該虛設閘極結構的步驟更包括：利用一第一蝕刻製程蝕刻該多晶矽層以形成該虛設閘極結構的一上部部分；以及利用一第二蝕刻製程蝕刻該多晶矽層以形成該虛設閘極結構的一底部分；其中該第一蝕刻製程及該第二蝕刻製程皆使用一第一蝕刻 氣體及一第二蝕刻氣體，且在該第一蝕刻製程中所使用的該第一蝕刻氣體對該第二蝕刻氣體的體積比小於在該第二蝕刻製程中所使用的該第一蝕刻氣體對該第二蝕刻氣體的體積比。
  9. 如申請專利範圍第8項所述之半導體結構的形成方法，其中，該第一蝕刻氣體為四氟化碳(CF4)，該第二蝕刻氣體為氯氣(Cl2)。
  10. 如申請專利範圍第7項所述之半導體結構的形成方法，其中，該金屬閘極結構具有一頂表面、一底表面及一彎曲側壁，且該頂表面及該彎曲側壁之間的角度以及該頂表面及該彎曲側壁之間的角度皆大於90度。
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