TW201916156A - 半導體裝置及其形成方法 - Google Patents

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楊凱傑
林志昌
蔡騰群
吳偉豪
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Abstract

一種方法，其包含形成閘極堆疊，其中閘極堆疊包含一閘極介電層及一金屬閘極電極，且金屬閘極電極設置於閘極介電層上。一層間介電層係形成於閘極堆疊的相對側。閘極堆疊及層間介電層係被平坦化。此方法更包含形成抑制劑膜於閘極堆疊上，並暴露出層間介電層之至少一部分，選擇性地沉積介電硬罩幕於層間介電層上，且抑制劑膜防止介電硬罩幕形成於其上，以及蝕刻除去部分之閘極堆疊，並以介電硬罩幕做為相對應的蝕刻遮罩之一部分。

Description

切割金屬閘極的方法及其所形成之結構
金屬氧化半導體(Metal-Oxide-Semiconductor；MOS)裝置在積體電路中是基本建構元件。現存的金屬氧化半導體裝置一般具有閘極電極，且此閘極電極具有摻雜有p型或n型雜質之多晶矽，其中p型或n型雜質之摻雜係使用如離子佈植或熱擴散的摻雜操作。閘極電極的功函數係被調整至矽的能帶邊緣。對於N型金屬氧化半導體(N-type Metal-Oxide-Semiconductor；NMOS)裝置而言，功函數可被調整至接近矽的導帶。對於P型金屬氧化半導體(P-type Metal-Oxide-Semiconductor；PMOS)裝置而言，功函數可被調整至接近矽的價帶。可藉由選擇適當的雜質來達成多晶矽閘極電極的功函數之調整。
具有多晶矽閘極電極的金屬氧化半導體顯示出載子空乏效應(carrier depletion effect)，亦稱為多晶矽閘極空乏效應(poly depletion effect)。當所施加之電場將靠近閘極介電層的閘極區域的載子掃除時，便產生多晶矽閘極空乏效應，而形成空乏層。在n型摻雜的多晶矽層中，空乏層包括離子化不可移動的施體位置(donor site)；而在p型雜質的多晶矽層中，空乏層包括離子化不可移動的受體位 置(acceptor site)。空乏效應導致有效的閘極介電層厚度增加，使得在半導體表面產生反轉層(inversion layer)更加困難。
多晶矽閘極空乏的問題可藉由形成金屬閘極電極或金屬矽化物閘極電極解決，其中使用在N型金屬氧化半導體裝置及P型金屬氧化半導體裝置的金屬閘極亦具有能帶邊緣功函數。因為N型金屬氧化半導體裝置及P型金屬氧化半導體對於功函數值有不同的要求，雙閘極互補式金屬氧化物半導體係被使用。
於金屬閘極電極的形成中，先形成再蝕刻一個長虛設閘極，而使長虛設閘極之複數個部分被相互分開。接著，以介電材料填充由長虛設閘極之蝕刻部分所留下的開口。然後，研磨介電材料，而留下一部分之介電材料於虛設閘極的殘留部分之間。之後，以金屬閘極替代虛設閘極之分開的部分。由於虛設閘極可由多晶矽所形成，故此製程可稱為切割多晶矽製程(cut-poly process)。
10‧‧‧晶片
20‧‧‧基材
22/82A‧‧‧隔離區域
22A‧‧‧頂表面
38/138/238‧‧‧閘極間隙壁
40/140/240/248‧‧‧磊晶區域
42/142/242‧‧‧源極/汲極區域
44/144/244‧‧‧矽化物區
46‧‧‧接觸蝕刻停止層
48‧‧‧層間介電層
54‧‧‧內界面層
56‧‧‧介電層
58/60‧‧‧堆疊層
62‧‧‧金屬材料
68/168/268‧‧‧閘極堆疊
70‧‧‧凹陷
72‧‧‧抑制劑膜
73/85/89‧‧‧虛線
74‧‧‧介電硬罩幕
75/78/A-A/B-B‧‧‧區域
76/86/86A/86B‧‧‧接觸插塞
77‧‧‧底部抗反射層
79/80/81/150/250‧‧‧開口
82‧‧‧隔離層
82B‧‧‧閘極硬罩幕
83‧‧‧光阻
84‧‧‧金屬間介電層
88‧‧‧金屬層
100/200‧‧‧裝置區
108‧‧‧n型井區
124/224‧‧‧半導體條
24’/124’/224’‧‧‧突伸鰭
130/230‧‧‧虛設閘極堆疊
132‧‧‧虛設閘極介電層
134/234‧‧‧虛設閘極電極
136/236‧‧‧硬罩幕層
166/266‧‧‧替代金屬閘極電極
208‧‧‧p型井區
232‧‧‧虛設閘極介電層
300‧‧‧流程
302/304/306/308/310/312/314/316/318/319/320/322/324/326/328/330/332‧‧‧步驟
C1-C1/C2-C2‧‧‧線
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭露之態樣。應注意，根據工業中之標準實務，圖式中之各特徵並非按比例繪製。實際上，可出於論述清晰之目的任意增減所說明的特徵之尺寸。
〔圖1〕至〔圖18A〕與〔圖18B〕係繪示根據本揭露之一些實施例於形成鰭式場效電晶體(Fin Field-Effect Transistors；FinFETs)中各中間階段之FinFETs的剖視示意圖與透視示意圖。
〔圖19〕至〔圖27A〕與〔圖27B〕係繪示根據本揭露之一些實施例FinFETs形成之各中間階段的剖視示意圖與透視示意圖。
〔圖28〕至〔圖35〕係繪示根據本揭露之一些實施例FinFETs形成之各中間階段的剖視示意圖與透視示意圖。
〔圖36〕至〔圖43A〕與〔圖43B〕係繪示根據本揭露之一些實施例FinFETs形成之各中間階段的剖視示意圖與透視示意圖。
〔圖44〕係繪示根據本揭露之一些實施例具有隔離區之FinFETs的俯視示意圖，其中隔離區係由切割金屬閘極製程所形成。
〔圖45〕係繪示根據本揭露之一些實施例形成FinFETs之製程的流程圖。
須理解的是，以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。再者，本 揭露可重複使用元件標號/文字符號於不同的實施例中。該重複使用之目的在於簡化與明確敘述內容，而不具決定不同實施例中特定元件或組合的關係。
此外，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
藉由各種例示實施例，以下揭露內容說明本揭露之電晶體及形成電晶體之製造方法。在一些實施利中將闡述電晶體的製程階段。同時亦討論部分實施例的變化態樣。在不同的圖式及實施例中，使用相似的元件標號/文字符號於相似的構件。在例示實施例中，鰭式場效電晶體(fin-like field-effect transistor；FinFET)裝置僅為舉例說明，做為解釋本揭露內容之概念。本揭露實施例亦可應用於平面電晶體的形成。
圖1至圖27A及圖27B係繪示根據本揭露之一些實施例於形成FinFETs中，各中間階段之FinFETs的透視示意圖和剖視示意圖。顯示於圖1至圖27A及圖27B的步驟亦以圖式表現地反映於圖45所示的製作流程300中。在一些例示實施例中，所形成之電晶體包括p型電晶體(如p型 FinFET)及n型電晶體(如n型FinFET)。於圖45中，以虛線框標示之步驟係指此些步驟在一些實施例中可被進行或省略。
圖1係繪示初始結構之透視示意圖，此初始結構包含晶圓10，其中此晶圓10更包括基材20。基材20可以是半導體基材，如矽基材、矽鍺基材，或其他半導體材料所形成之基材。依據本揭露之一些實施例，基材20包括主體矽基材及在主體矽基材上的磊晶矽鍺(SiGe)層或鍺層(其中不含矽)。基材20可被摻雜P型雜質或N型雜質。可形成如淺溝槽隔離區之隔離區22，以延伸至基材20中。於裝置區100及200中，在相鄰之STI區22間的基材20之部分分別代表為半導體條124及224。裝置區100為p型電晶體區，其中如p型FinFET之p型電晶體係被形成。裝置區200為n型電晶體區，其中如n型FinFET之n型電晶體係被形成。
淺溝槽隔離區22可包括襯墊氧化層(未顯示)。襯墊氧化層係由熱氧化層所形成，且此熱氧化層係透過基材20之表面層的熱氧化來形成。襯墊氧化層襯墊氧化層可以是沉積之氧化矽層。舉例而言，此氧化矽層係利用例如原子層沉積(Atomic Layer Deposition；ALD)、高密度電漿化學氣相沈積(High-Density Plasma Chemical Vapor Deposition；HDPCVD)或化學氣相沉積(Chemical Vapor Deposition；CVD)形成。淺溝槽隔離區22可包括在襯墊氧化層上的介電材料，且此介電材料可利用流動式化學氣相 沉積(Flowable Chemical Vapor Deposition；FCVD)、旋轉塗佈或其他相似的方式形成。
請參照圖2，淺溝槽隔離區22係被凹陷，以使半導體條124及224的頂部分突伸高於相鄰淺溝槽隔離區22的頂表面22A，以形成鰭124’及224’。各自之步驟係繪示為如圖45所示之製作流程中的步驟302。蝕刻可利用乾式蝕刻製程進行，且NH3及NF3做為蝕刻氣體。在蝕刻製程中，可產生電漿。氬氣亦可包含於蝕刻氣體中。在本揭露之替代實施例中，淺溝槽隔離區22之凹陷係以濕式蝕刻製程進行。舉例而言，濕式蝕刻的蝕刻化學物質可包含稀釋氟化氫(HF)。
於上述之例示實施例中，此些鰭的圖案之定義可藉由任何適宜的手段達成。舉例而言，此些鰭可透過一次或多次的微影製程圖案化，且此些微影製程可包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)。一般來說，雙重圖案化或多重圖案化結合光微影及自對準(self-aligned)製程，而使所產生之圖案相較於其他使用單一或直接光微影製程所獲得之圖案，可例如具有較小之間距。舉例而言，在一實施例中，犧牲層係形成於基材上，且利用光微影製程圖案化。透過自對準製程使間隙壁沿著圖案化的犧牲層形成。接著，去除犧牲層，而餘留的間隙壁或心軸(mandrel)可用以圖案化鰭。
突伸鰭124’及224’的材料可以用不同於基材20的材料替代。舉例而言，突伸鰭124’可為(Si)、磷化矽 (SiP)、碳化矽(SiC)、SiPC，或III-V族化合物半導體所形成，其中III-V族化合物半導體可例如為磷化銦(InP)、砷化鎵(GaAs)、砷化鋁(AlAs)、砷化銦(InAs)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)或其他相似的材料。而突伸鰭224’可為矽(Si)、矽鍺(SiGe)、SiGeB、鍺(Ge)，或III-V族化合物半導體所形成，其中此III-V族化合物半導體可例如為銻化銦(InSb)、銻化鎵(GaSb)、銻化銦鎵(InGaSb)或其他相似的材料。
請參照圖3A，虛設閘極堆疊130及230分別形成於突伸鰭124’及224’的頂表面及側壁。各自之步驟係繪示為如圖45所示之製作流程中的步驟304。虛設閘極堆疊130包括虛設閘極介電層132及設於虛設閘極介電層132上的虛設閘極電極134。虛設閘極堆疊230可包括虛設閘極介電層232及設於虛設閘極介電層232上的虛設閘極電極234。虛設閘極電極134及234可利用如多晶矽與其他可被使用之材料所形成。虛設閘極堆疊130及230之每一者可包括硬罩幕層136及236。硬罩幕層136及236可由氮化矽(SiN)、一氧化矽(SiO)、碳化矽(SiC)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氮化鈦(TiN)、氮氧化鋁(AlON)或氧化鋁(Al2O3)等所形成。硬罩幕層136及236的厚度範圍實質介於10nm至60nm之間。虛設閘極堆疊130及230之每一者分別橫跨單一個或複數個突伸鰭124’及224’。虛設閘極堆 疊130及230分別具有長邊方向，且此些長邊方向分別垂直於各自之突伸鰭124’及224’的長邊方向。
圖3B係繪示根據一些實施例之裝置區100及200的剖視示意圖。此剖視示意圖結合從圖3A中包含線C1-C1之垂直平面所獲得之剖視圖，以及從圖3A中包含線C2-C2之垂直平面所獲得之剖視圖，且於圖3B中，淺溝槽隔離區22分隔裝置區100及200。突伸鰭124’及224’如圖式所繪示。此外，n型井區108及p型井區208係被形成，且可分別延伸至突伸鰭124’及224’中。n型井區108及p型井區208亦可延伸至低於淺溝槽隔離區22的半導體基材20的主體部分中。除有特別說明外，本揭露後續圖式的剖視示意圖(除圖9與圖15外)亦可從相同於圖3A的垂直平面之平面獲得，且此平面分別包含線C1-C1及線C2-C2。
然後，亦如圖3A及圖3B所示，閘極間隙壁138及238分別形成於虛設閘極堆疊130及230的側壁。同時，鰭式間隙壁(未顯示)亦可形成於突伸鰭124’及224’的側壁。根據本揭露的一些實施例，閘極間隙壁138及238係由如氮氧化矽(SiON)、SiOCN、二氧化矽(SiO2)、SiOC或其他相似的材料之含氧介電材料所形成。依據後續形成的抑制劑膜之形成方法，亦可使用如氮化矽(SiN)或/及碳化矽(SiC)之無氧材料。閘極間隙壁138及238可包括空氣間隙(air-gaps)，或者可形成為包含孔洞，且閘極間隙壁138及238可具有單層結構或多層結構，其中此多層結構可包含複數個介電層。
圖4A及圖4B係分別繪示裝置區100及200中源極/汲極區142及242的形成。根據本揭露之一些實施例，磊晶區140及240分別成長在突伸鰭124’及224’上，並形成包覆的源極/汲極區142及242。各別之步驟係繪示為如圖45所示之製作流程中的步驟306。磊晶區140及240可分別摻雜p型雜質或n型雜質，且p型雜質或n型雜質可與磊晶製程原位(In-situ)摻雜。在本揭露一些實施例中，磊晶區140包括矽(Si)、矽鍺(SiGe)、SiGeB、鍺(Ge)，或III-V族化合物半導體，其中III-V族化合物半導體可例如銻化銦(InSb)、銻化鎵(GaSb)、銻化銦鎵(InGaSb)或其他相似的材料。磊晶區240可包括矽(Si)、磷化矽(SiP)、碳化矽(SiC)、SiPC，或III-V族化合物半導體，其中III-V族化合物半導體可例如磷化銦(InP)、砷化鎵(GaAs)、砷化鋁(AlAs)、砷化銦(InAs)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)或其他相似的材料。磊晶區140及240的厚度範圍實質介於3nm至30nm之間。
於磊晶製程後，磊晶區140及突伸鰭124’可進一步佈植p型雜質，以形成源極/汲極區142。磊晶區240及突伸鰭224’可進一步佈植n型雜質，以形成源極/汲極區242。根據本揭露之替代實施例，舉例而言，當磊晶區140及240已分別原位摻雜p型雜質及n型雜質，佈植步驟可被省略。
根據本揭露之一些實施例，替代形成包覆的源極/汲極區，蝕刻步驟(如後述之源極/汲極凹陷)係被進行， 以蝕刻部分之突伸鰭124’及224’，其中此些部分不被虛設閘極堆疊130及230與閘極間隙壁138及238所覆蓋。此蝕刻可為非等向性蝕刻，故直接位於虛設閘極堆疊130及230與閘極間隙壁138及238下方的突伸鰭124’及224’之此些部分可被保護，且不被蝕刻。據此，凹陷(未顯示)係形成在淺溝槽隔離區22間。接著，磊晶源極/汲極區自凹陷成長。
圖4B亦分別繪示源極/汲極矽化物區144及244，其可藉由沉積毯覆式金屬層，進行退火，以使毯覆式金屬層與源極/汲極區142及242進行反應，並移除金屬層之未反應部分來製作。形成源極/汲極區142及242的金屬包括鈦(Ti)、鈷(Co)、鎳(Ni)、NiCo、鉑(Pt)、NiPt、銥(Ir)、PtIr、鉺(Er)、鐿(Yb)、鈀(Pd)、銠(Rh)、鈮(Nb)或其他相似的材料。根據本揭露之替代實施例，源極/汲極矽化物區係在形成替代金屬閘極之後形成，且透過接觸開口形成，其中如圖5A及圖5B所示，接觸開口穿過層間介電層(Inter-Layer Dielectric；ILD)48及接觸蝕刻停止層(Contact Etch Stop Layer；CESL)46。據此，於圖4B中，源極/汲極矽化物區144及244係以虛線繪示，以表示源極/汲極矽化物區144及244於此時可被形成或不被形成。在往後的圖式中，源極/汲極矽化物區144及244將不繪示。
如圖5A的透視示意圖及圖5B的剖視示意圖所示，接著形成接觸蝕刻停止層46及層間介電層48。各自之步驟係繪示為如圖45所示之製作流程中的步驟308。接觸蝕刻停止層46可由氮化矽(SiN)、SiCN、SiOC、氮氧化矽 (SiON)、SiOCN或其他相似的材料所製得。根據本揭露之一些實施例，接觸蝕刻停止層46可包含或不包含氧原子於其中。接觸蝕刻停止層46可藉由如原子層沉積或化學氣相沉積之共形沉積方法來形成。例如：層間介電層48可包括介電材料，介電材料的形成係使用如流動式化學氣相沉積(Flowable CVD；FCVD)、旋塗式塗覆、化學氣相沉積或其他沉積方法。層間介電層48亦可由含氧介電材料所形成，含氧介電材料可為如四乙氧基矽甲烷(Tetra Ethyl Ortho Silicate；TEOS)氧化物、電漿輔助化學氣相沉積(Plasma-Enhanced CVD；PECVD)氧化物之二氧化矽(SiO2)、磷矽酸鹽玻璃(Phospho-Silicate Glass；PSG)、硼矽酸玻璃(Boro-Silicate Glass；BSG)、硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)或者其他相似材料之一氧化矽(SiO)基或碳氧化矽(SiOC)基的材料。可進行如化學機械研磨(Chemical Mechanical Polish；CMP)或機械研磨之平坦化步驟，以使層間介電層48、虛設閘極堆疊130及230與閘極間隙壁138及238之頂表面可彼此相互齊平。
接著，如圖6所示，去除虛設閘極堆疊130及230，以分別形成開口150及250，其中虛設閘極堆疊130及230包括硬罩幕層136及236、虛設閘極電極134及234與虛設閘極介電層132及232。各自之步驟係繪示為如圖45所示之製作流程中的步驟310。突伸鰭124’及224’的表面係被暴露出。圖6繪示突伸鰭124’及224’之頂表面的暴露部分。 突伸鰭124’及224’的側壁表面亦被開口150及250所暴露。接著，進行清洗步驟，以清洗突伸鰭124’及224’之表面，並去除原始氧化層。舉例來說，可進行使用稀釋氫氟酸(HF)溶液之清洗。
圖7係繪示用以形成替代閘極之複數層。各自之步驟係繪示為如圖45所示之製作流程中的步驟312。形成界面層54，此界面層包括如二氧化矽(SiO2)之氧化矽。根據本揭露之一些實施例，界面層54係化學氧化層，且此化學氧化層係藉由以氫氧化銨(NH4OH)與過氧化氫(H2O2；及/或水)之混合物、氯化氫(HCl)與過氧化氫(H2O2；及/或水)之混合物、硫酸(H2SO4)與過氧化氫(H2O2)之混合物或其他相似的混合物處理晶圓10所形成。藉由化學處理，由於突伸鰭124’及224’之表面材料與化學溶液的反應，氧化矽形成在突伸鰭124’及224’的表面上。界面層54之厚度範圍實質介於0.2nm至2nm之間。根據本揭露之一些實施例，使用化學溶液之處理與後續之高介電常數閘極介電層的形成係在非原位地(Ex-situ)進行。
接著，形成高介電常數閘極介電層56。根據本揭露之一些實施例中，高介電常數閘極介電層56包括高介電常數閘極介電材料，如二氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化鋯鉿(HfZrOx)、矽酸鉿氧化鉿矽(HfSiOx)、鉿金屬矽化物(HfSiON)、矽酸鋯(ZrSiOx)、HfZrSiOx、氧化鋁(Al2O3)、氧化鉿鋁(HfAlOx)、HfAlN、ZrAlOx、三氧化二鑭(La2O3)、二氧化鈦(TiO2)、三氧化二鐿 (Yb2O3)或其他相似的材料。高介電常數閘極介電層56可以是單層或包含一層以上的複合層。根據一些例示實施例，此形成可使用包括HfCl4及臭氧(O3)之處理氣體。
沉積堆疊層58及60。每一個堆疊層58及60可包括複數個子層。堆疊層58及60中之子層並未分開顯示，但此些子層係彼此可區分的。沉積製程可使用如原子層沉積或化學氣相沉積之共形沉積方法來進行，以使堆疊層58及60(及每一個子層)的垂直部分之厚度及水平部分之厚度實質上相等。堆疊層58及60包含位於層間介電層48上的一些部分。
每一個堆疊層58及60可包括擴散阻障層及在擴散阻障層上的一個(或多個)功函數層。擴散阻障層可由氮化鈦(Titanium Nitride；TiN)所形成，且其可摻雜(或不摻雜)矽。功函數層決定各自閘極的功函數，且功函數層包含由不同材料形成的至少一層或複數層。功函數層材料的選擇是依據相各自的FinFET是否為n型FinFET或p型FinFET。舉例而言，對於形成在裝置100中的p型FinFET而言，堆疊層58中的功函數層包括鈦(Ti)、鋁(Al)、鈦鋁合金(TiAl)、氮化鋁鈦(TiAlN)、鉭(Ta)、氮化鉭(TaN)、TiAlC、TaAlCSi、TaAlC、氮化鈦矽(TiSiN)或其他相似的材料。堆疊層58中的一例示性功函數層包括氮化鉭(TaN)層、於氮化鉭(TaN)層上的氮化鈦(TiN)層，和於氮化鈦(TiN)層上的鈦鋁合金(TiAl)層。對於形成在裝置200中的n型FinFET的，堆疊層60中的功函數層包括氮化鈦(TiN)、氮化鉭 (TaN)、鈦鋁合金(TiAl)、鎢(W)、鉭(Ta)、鎳(Ni)、鉑(Pt)或其他相似的材料。堆疊層60中的一例示性功函數層包括氮化鉭(TaN)層，和於氮化鉭(TaN)層上的鈦鋁合金(TiAl)。在沉積功函數層後，形成阻障層，其中阻障層可為另一氮化鈦(TiN)層，在一例示實施例中，阻障層係包括於堆疊層60中。
如圖7所示之例示實施例，形成堆疊層的製程包括毯覆式沉積堆疊層58(其包含p型電晶體之功函數金屬)，圖案化堆疊層58以去除裝置區200中的部分，接著並毯覆式沉積堆疊層60，以使堆疊層60具有與堆疊層58重疊之部分。裝置區100中之電晶體的功函數主要由堆疊層58決定，而裝置區200中之電晶體的功函數主要由堆疊層60決定。
接著，如圖7所示，金屬材料62係被沉積，且金屬材料包括鎢、鈷、銅、釕、鋁或其他相似的材料。金屬材料62完全填充餘留的開口150及250(圖6)。
在如圖8所示之後續的製程中，進行如化學機械研磨或機械研磨的平坦化步驟，以去除在層間介電層48上的層58、60及62的部分。如此一來，形成替代金屬閘極電極166及266，其包括層58、60及62的剩餘部分。各自之步驟係繪示為如圖45所示之製作流程中的步驟314中。結合下方的界面層54及高介電常數閘極介電層56的替代金屬閘極電極166及266分別視為替代閘極堆疊168及268。
圖9繪示閘極堆疊168及268的凹陷，此凹陷為透過蝕刻金屬閘極電極166及266及高介電常數閘極介電層56來進行。各自之步驟係繪示為如圖45所示之製作流程中的步驟316。凹陷70因而形成。根據本揭露之一些實施例，凹陷70的深度範圍實質介於0.5μm至10μm之間。
圖10係繪示選擇性形成抑制劑膜72。各自之步驟係繪示為如圖45所示之製作流程中的步驟318。根據本揭露之一些實施例，藉由選擇性沉積形成抑制劑膜72。沉積方法可包括電漿輔助化學氣相沉積、化學氣相沉積或其他相似的方式。抑制劑膜72可包括電漿聚合碳氟化合物。電漿聚合碳氟化合物包括碳及氟。根據一些實施例，形成抑制劑膜72的前驅物可為四氟化碳(CF4)及C4H8的混合物，且所得之抑制劑膜72係使用電漿，並由高分子所形成。抑制劑膜72之碳原子百分比實質介於30%至80%。由於閘極間隙壁138及238、接觸蝕刻停止層46及層間介電層48的材料不同於閘極堆疊168及268之材料，沉積係選擇性的，且抑制劑膜72係自閘極堆疊168及268成長，而非從層間介電層48成長。抑制劑膜72可具有或不具有延伸部分，且此些延伸部分係成長於高介電常數介電層56、閘極間隙壁138及238與接觸蝕刻停止層46上。舉例來說，當閘極間隙壁138及238係由氧化矽所形成，且接觸蝕刻停止層46係由氧化矽及/或氮化矽所形成，抑制劑膜72亦可成長在閘極間隙壁138及238及接觸蝕刻停止層46上。圖式繪示的虛線73係抑制劑膜72相對應的延伸部分。抑制劑膜72的厚度範圍實質可大 於10nm，且可約介於10nm至100nm之間。抑制劑膜72的頂表面可低於、齊平或高於層間介電層48的頂表面。
圖11係繪示介電硬罩幕74的形成，其選擇性地成長在未被抑制劑膜72保護的暴露表面上。各自之步驟係繪示為如圖45所示之製作流程中的步驟320。根據本揭露之一些實施例，介電硬罩幕74係由金屬氧化物所形成。例如：介電硬罩幕74可由二氧化鋯(ZrO2)、二氧化鉿(HfO2)、三氧化二釔(Y2O3)、氧化鋯鉿(HfZrOx)、HfSiOx、ZrSiOx、YSiOx、HfZrSiOx、氧化鋁(Al2O3)、HfAlOx、ZrAlOx、三氧化二鑭(La2O3)、LaSiOx、氧化鋅(ZnO)、二氧化鈦(TiO2)或上述材料之任意組合所形成。沉積方式可包括原子層沉積、電漿輔助化學氣相沉積、化學氣相沉積或其他相似的方式。抑制劑膜72防止介電硬罩幕74在未保護的表面上成長。然而，由於介電硬罩幕74為側向成長，介電硬罩幕74具有稍與抑制劑膜72的邊緣重疊的一些小邊緣部分，其中此部分亦以虛線表示。舉例來說，介電硬罩幕74的厚度範圍實質介於3nm至30nm之間。
如圖12所示，根據本揭露之一些實施例，接著去除抑制劑膜72。各自之步驟係繪示為如圖45所示之製作流程中的步驟322。根據一些替代實施例，此階段並未去除抑制劑膜72。更確切地，於如圖16所示之隔離層82沉積之前，抑制劑膜72係被去除。根據其他實施例，抑制劑膜72並未被去除，且將保留於具有閘極接觸插塞86(圖18A)之最終結構中，其中閘極接觸插塞86穿過抑制劑膜72。根據本 揭露之一些實施例，抑制劑膜72係透過電漿灰化移除，且電漿灰化係使用氧氣，或氫氣與氮氣之混合氣體做為處理氣體。
在後續之步驟中，進行切割金屬閘極製程，以使長的金屬閘極電極166及266被切割成複數個電性不連接的部分，每一部分可做為一個或多個FinFET的金屬閘極。例如，圖13A係繪示兩個閘極堆疊68，且每一個閘極堆疊68代表圖12中之閘極堆疊168或閘極堆疊268。抑制劑膜72係被形成並與閘極堆疊68重疊。除形成抑制劑膜72的區外，介電硬罩幕74可覆蓋圖13A中所繪示的所有區域。兩個突伸鰭24’(每一個突伸鰭24’不是代表圖12中之突伸鰭124’就是突伸鰭224’)係被閘極堆疊68越過。圖13A亦繪示磊晶區40(其可為圖12中之磊晶區140或248)、閘極間隙壁38(其可為圖12中之閘極間隙壁138或238)及源極/汲極區42(其可為圖12中之源極/汲極區142或242)。根據本揭露之一些實施例中，在虛線區域75內的部份之閘極堆疊68被去除，且以介電材料替代此部分之閘極堆疊68。在區域75左側及右側的部分之閘極堆疊68不被去除，且將形成在區域75的左側之FinFET(s)的閘極堆疊與在區域75的右側之FinFET(s)的閘極堆疊。圖13B係繪示圖13A所示結構的透視示意圖，其中虛線區域75被繪示，且虛線區域75中之部分的閘極電極(即前述之閘極堆疊68)將在後續的切割金屬閘極製程中被去除。
圖14係繪示在前述步驟所形成的結構上之底部抗反射層(Bottom Anti-Reflective Coating；BARC)77及光阻83的形成。各自之步驟係繪示為如圖45所示之製作流程中的步驟324。須注意的是，圖14的剖視示意圖並非由圖13A中的單一平面所獲得。更準確地，圖14的剖視示意圖是結合來自於圖13A中的多個區域之視圖。舉例來說，圖14中標示為A-A的區域可由圖13A中包含線A-A的平面獲得；且圖14中標示為B-B的區域可由圖13A中包含線B-B的平面獲得。再者，雖然n型井區108及p型井區208係被繪示在區域B-B中，惟淺溝槽隔離區域22(虛線表示)可在區域A-A中，且區域A-A不具有井區域。相同地，在本揭露一些實施例中，如圖式所繪示，磊晶區40及矽化物區44(表示為區域144及/或244)可存在於區域78中。在替代實施例中，區域78中並無磊晶區及矽化物區，且接觸蝕刻停止層46可向下延伸至接觸淺溝槽隔離區22。需注意的是，如圖14中所顯示，有關虛線區78及虛線淺溝槽隔離區22的討論亦可適用於後續結合區域A-A及區域B-B的圖式，且相關討論在此不再重複。
如圖14所示，光阻83係被圖案化，以形成開口79。參照圖13A及13B，當被區域75所圍繞的區域係被光阻83覆蓋時，開口79可在相同於區域75之位置，且開口79可具有相同於區域75之尺寸。
接著，開口79所暴露的閘極堆疊68的部分被蝕刻，並形成開口80，其中開口80延伸於閘極間隙壁38之間。 產生的結構如圖15所示。各自之步驟係繪示為如圖45所示之製作流程中的步驟326，且此對應的步驟即為切割金屬閘極步驟。根據本揭露之一些實施例，蝕刻包括使用含氯氣體或含氟氣體之乾式蝕刻，其中含氯氣體或含氟氣體可包含氯氣(Cl2)、NF3、四氯化矽(SiCl4)、三氯化硼(BCl3)、氧氣(O2)、氮氣(N2)、氫氣(H2)、氬(Ar)或此些氣體之一部分的混合物。
在接下來的步驟中，光阻83及底部抗反射層77被去除。如果此時抑制劑膜72仍在閘極堆疊68上，抑制劑膜72可被去除或被保留而不去除。在切割金屬閘極步驟中，介電硬罩幕74保護下方的層間介電層48，如此開口不會延伸到層間介電層48內。相反的，若介電硬罩幕74並未形成，開口81係不利地延伸到層間介電層48內。
請參照圖16，隔離層82被沉積，以填充如圖15所繪示之開口80。各自之步驟係繪示為如圖45所示之製作流程中的步驟328。根據本揭露之一些實施例中，隔離層82係以一氧化矽(SiO)、氮化矽(SiN)、碳化矽(SiC)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)或其他相似的材料所形成。沉積方法可包括電漿輔助化學氣相沉積、原子層沉積、化學氣相沉積或其他相似的沉積方法。隔離層82係被沉積至高於介電硬罩幕74的頂表面之一高度。
請參照圖17A，進行如化學機械研磨之平坦化製程。各自之步驟係繪示為如圖45所示之製作流程中的步 驟330。化學機械研磨所使用的研磨漿可包括矽及氧化鈰，或可為鋁研磨料研磨漿。介電硬罩幕74是做為化學機械研磨停止層。產生的構造包括隔離區82A及閘極硬罩幕82B。圖44係繪示隔離區82A如何將閘極堆疊劃分為數個較小部分之俯視示意圖。
請回頭參照圖17A，介電硬罩幕74可覆蓋替代閘極堆疊68的部分，且替代閘極堆疊68之此部分係位於隔離區82A的相對側。介電硬罩幕74可延伸或不延伸於閘極間隙壁38之上，且可進一步延伸或不延伸於接觸蝕刻停止層46(未於圖44中顯示)之上。閘極硬罩幕82B延伸於閘極間隙壁38之間，且閘極硬罩幕82B具有範圍實質介於20nm至200nm之間的厚度。
根據一些實施例，圖18A係繪示金屬間介電層(Inter-Metal Dielectric，IMD)84及接觸插塞86的形成。各自之步驟係繪示為如圖45所示之製作流程中的步驟332。金屬間介電層84可具有範圍實質介於10nm到50nm之間的厚度，且金屬間介電層84可由一氧化矽(SiO)、氮化矽(SiN)、碳化矽(SiC)、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮氧化矽(SiON)或氮碳氧化矽(SiOCN)所形成。接觸插塞86包括閘極接觸插塞86A及源極/汲極接觸插塞86B。接觸插塞86可由鎢(W)、鈷(Co)、釕(Ru)或銅(Cu)所形成，且接觸插塞86可包括或不包括導體阻障層，其中此導體阻障層由一氮化鈦、氮化鉭或其他相似的材料所形 成。若抑制劑膜72在此階段仍保留，閘極接觸插塞76則將穿透抑制劑膜72。
由於介電硬罩幕74可直接延伸或不延伸於接觸蝕刻停止層46及/或閘極間隙壁38之上，故根據多個實施例，圖18A繪示虛線85，以顯示介電硬罩幕74的邊緣之可能的部分。須理解的是，若介電硬罩幕74未延伸於接觸蝕刻停止層46及/或閘極間隙壁38之上，閘極硬罩幕82B將延伸於接觸蝕刻停止層46及/或閘極間隙壁38之上。再者，根據一些其他的實施例，虛線85亦顯示於圖27A、圖35及圖43A中，以指示出介電硬罩幕74的邊緣之可能的部分。
根據替代實施例，圖17B係繪示平坦化製程。如圖16所示之介電硬罩幕74在平坦化製程中完全被去除，且層間介電層48係被暴露。因此，沒有介電硬罩幕74餘留。圖18B係分別繪示金屬間介電層84及接觸插塞86。所繪示之區域可包含閘極硬罩幕82B、抑制劑膜72、或由抑制劑膜72及在抑制劑膜72上的閘極硬罩幕82B所組成的複合層，其中所繪示之區域係直接位於於閘極68的上方。
根據本揭露之一些實施例，圖19至圖27A及圖27B係繪示中間階段之剖視示意圖，且中間階段包括切割金屬閘極製程。除金屬層係在抑制劑膜的形成之前形成，且金屬閘極不被凹陷外，這些實施例係相似於前述所討論的實施例。除有特別提出，在這些實施例中的組件的材料及其形成方法實質相同於相似之組件，且此些相似之組件係以顯示於圖1至圖18A及18B中之實施例的相似參考符號來表示。有 關顯示於圖19至圖27A及圖27B(及圖29至圖35及圖36至圖43A及43B)中的組件之形成製程及材料的細節，可在圖1至圖18A及18B所示的實施例之討論中被找到。
這些實施例的初始步驟實質上與圖1至圖8所示之步驟相同。接著，請參照圖19，金屬層88選擇性的沉積在閘極電極166及266與高介電常數介電層(即前述之介電層56)。各自之步驟係繪示為如圖45所示之製作流程中的步驟319。金屬層88可橫向延伸或不橫向延伸於閘極間隙壁138及238與接觸蝕刻停止層46上。虛線89表示金屬層88之延伸部分。金屬層88可使用如為無電鍍法(electro-less plating)之選擇性沉積方法形成。金屬層88之形成亦可透過原子層沉積來達成，且原子層沉積可藉由調配沉積配方達成選擇性沉積。藉由選擇性沉積，金屬層88形成在閘極電極166及266上，且金屬層88有可能在高介電常數介電層(即前述之介電層56)、閘極間隙壁138及238及接觸蝕刻停止層46上形成，但不在層間介電層48上。根據其他實施例中，金屬層88係透過沉積製程形成，且此沉積製程係接著進行蝕刻製程。金屬層88具有定義後續所形成的抑制劑膜72的位置及尺寸的功能，且抑制劑膜72的沉積較為容易。相同地，藉由形成金屬層88，後續形成的抑制劑膜72之尺寸係側向延展。
請參照圖20，抑制劑膜72形成在金屬層88的頂表面及側壁上。抑制劑膜72的可用材料及其形成方法可相似於圖10所討論之內容，且在此不再贅述。
圖21係繪示介電硬罩幕74的形成，其細節已於圖11的實施例中討論。抑制劑膜72再次防止介電硬罩幕74在抑制劑膜72上成長。如此，介電硬罩幕74在層間介電層48上形成，且介電硬罩幕74可形成或不形成在接觸蝕刻停止層46及閘極間隙壁138與238上。
圖22係繪示根據本揭露之一些實施例之抑制劑膜72的去除。在一些替代實施例中，抑制劑膜72未被去除。接著，如圖23所示，形成底部抗反射層77及圖案化光阻83。有關區域78及標示為A-A及B-B之區域的細節係相似於圖14所討論之內容，在此不再贅述。閘極堆疊68的欲被切割部分暴露於在光阻83內的開口79。
接著，如圖24所示，蝕刻閘極堆疊68之暴露部分，以形成開口80。底部抗反射層77及圖案化光阻83接著被去除。圖25係繪示以隔離層82填充開口。依據本揭露之一些實施例，隔離層82與金屬層88相接觸。在一些實施例中，抑制劑膜72並未去除，如虛線所示，隔離層82與抑制劑膜72的頂表面相接觸。
圖26A係繪示隔離層82的平坦化，且平坦化停止於介電硬罩幕74。因此形成隔離區82A及閘極硬罩幕82B。視金屬層88的厚度係較介電硬罩幕74厚或薄，及抑制劑膜72是否被去除，抑制劑膜72(如果存在)或金屬層88可被暴露。圖27A係繪示金屬間介電層84及接觸插塞86的形成。
圖26B係繪示根據替代實施例之平坦化製程。圖25所示的介電硬罩幕74在平坦化製程中完全被去除，且層間介電層48係被暴露。因此，無介電硬罩幕74餘留。圖27B係繪示金屬間介電層84及接觸插塞86的形成。
根據本揭露一些實施例，圖28至圖35係繪示中間階段之剖視示意圖，中間階段包括切割金屬閘極製程。除金屬閘極不被凹陷，且抑制劑膜係直接被沉積於金屬閘極上外，這些實施例係相似於前述所討論的實施例。這些實施例的起始步驟實質上相同於圖1至圖8所顯示的步驟。再者，請參照圖28，抑制劑膜72選擇性的沉積在閘極電極166及266上。抑制劑膜72可橫向延伸或不橫向延伸於高介電常數介電層(即前述之介電層56)、閘極間隙壁138及238及接觸蝕刻停止層46上。虛線73代表抑制劑膜72之延伸部分。藉由選擇性沉積，抑制劑膜72形成在閘極電極166及266與高介電常數介電層(即前述之介電層56)上，且可形成在閘極間隙壁138及238及接觸蝕刻停止層46上，但不形成在層間介電層48上。抑制劑膜72的可用材料及其形成方法可相似於圖10所討論之內容，且在此不再贅述。
圖29係繪示介電硬罩幕74的形成，其細節已於圖11的實施例中討論。抑制劑膜72防止介電硬罩幕74在抑制劑膜72上成長。如此，介電硬罩幕74成長在層間介電層48上，且介電硬罩幕74可形成或不形成在高介電常數介電層(即前述之介電層56)、接觸蝕刻停止層46及閘極間隙壁138與238上。
依據本揭露之一些實施例中，抑制劑膜72被去除，且所產生的結構如圖30所示。在一些替代實施例中，抑制劑膜72並未去除，且省略圖30的步驟。接著，如圖31所示，形成底部抗反射層77及圖案化光阻83。有關區域78及標示為A-A及B-B之區域的細節係相似於圖14所討論之內容，在此不再贅述。閘極堆疊68的欲被切割部分係被光阻83內的開口79所暴露出。
接著，如圖32所示，蝕刻閘極堆疊68之暴露部分，以形成開口80。底部抗反射層77及圖案化光阻83接著被去除。圖33係繪示以隔離層82填充開口。依據本揭露之一些實施例，隔離層82與閘極堆疊68相接觸。根據替代實施例，抑制劑膜72(如虛線所示)未被去除，因隔離層82與抑制劑膜72相接觸。
圖34係繪示隔離層82的平坦化，且平坦化停止於介電硬罩幕74。因此形成隔離區82A及閘極硬罩幕82B。視抑制劑膜72是否被去除，及抑制劑膜72係較介電硬罩幕74厚或薄，抑制劑膜72可被暴露。圖35係繪示金屬間介電層84及接觸插塞86的形成。
根據替代實施例，平坦化製程停止於閘極堆疊68及層間介電層48。如圖33所示，介電硬罩幕74在平坦化製程中完全被去除，且層間介電層48係被暴露出。所產生的結構實質相同於圖26B所示之結構。依據這些實施例，圖27B繪示金屬間介電層84及接觸插塞86的形成。
依據本揭露一些實施例，圖36至圖43A及圖43B係繪示中間階段之剖視示意圖，且中間階段包括切割金屬閘極製程。除閘極堆疊不被凹陷、金屬層形成於凹陷中，且無抑制劑膜形成外，這些實施例係相似於前述所討論的實施例。
這些實施例的起始步驟實質相同於圖1至圖8所示之步驟。接著，請參照圖36，藉由蝕刻閘極堆疊168及268形成凹陷70。請參照圖37，金屬層88及抑制劑膜72係從凹陷70選擇性沉積。金屬層88可橫向延伸或不橫向延伸於閘極間隙壁138及238與接觸蝕刻停止層46上。藉由選擇性沉積，金屬層88形成在閘極電極166及266上，且金屬層88有可形成在高介電常數介電層(即前述之介電層56)、閘極間隙壁138及238及接觸蝕刻停止層46上，但不形成在層間介電層48上。金屬層88及抑制劑膜72的可用材料及其形成方法可相似於圖19至圖20所討論之內容，且在此不再贅述。金屬層88之厚度可大於、等於或小於凹陷70(圖36)的深度。
圖38係繪示介電硬罩幕74的形成，且其細節已於圖11的實施例中討論。抑制劑膜72防止介電硬罩幕74成長在抑制劑膜72上。據此，介電硬罩幕74形成在層間介電層48上，且介電硬罩幕74可延伸或不延伸至接觸蝕刻停止層46及閘極間隙壁138及238上。在形成介電硬罩幕74後，可去除抑制劑膜72，或留下而不去除抑制劑膜72。
圖39係繪示底部抗反射層77及圖形化光阻83的形成。有關區域78及標示為A-A及B-B之區域的細節係相似於圖14所討論之內容，在此不再贅述。閘極堆疊68的欲被切割部分係被光阻83內的開口79所暴露。
接著，如圖40所示，蝕刻閘極堆疊68的暴露部分，以形成開口80。底部抗反射層77及圖案化光阻83接著被去除。圖41係繪示隔離層82的填充。依據本揭露一些實施例，視抑制劑膜72是否被去除而定，隔離層82係與金屬層88或與抑制劑膜72相接觸。
圖42A係繪示隔離層82的平坦化，且平坦化停止於介電硬罩幕74。因此形成隔離區82A及閘極硬罩幕82B。閘極硬罩幕82B可與抑制劑膜72(倘尚未被去除)或與金屬層88相接觸。圖43A係繪示金屬間介電層84及接觸插塞86的形成。接觸插塞86穿過閘極硬罩幕82B，以達金屬層88。
根據替代實施例，圖42B係繪示平坦化製程。在平坦化製程中，如圖41所示，介電硬罩幕74完全被去除，且暴露出層間介電層48。據此，無介電硬罩幕74被餘留。再者，金屬層88或抑制劑膜72可被暴露出。圖43B係繪示金屬間介電層84及接觸插塞86的形成。
本揭露之實施例具有一些有利的特徵。藉由形成保護層間介電層的介電硬罩幕，來保護其他暴露於切割金屬閘極製程之層間介電層地部分被，且無有害的開口形成於層間介電層中。藉由形成用以避免金屬閘極被介電硬罩幕所 覆蓋的金屬膜和/或抑制劑膜，來選擇性地形成介電硬罩幕。因此製作成本可降低。
依據本揭露之一些實施例，一種方法包括形成虛設閘極堆疊，其中虛設閘極堆疊延伸於複數個半導體鰭上；形成複數個閘極間隙壁，其中虛設閘極堆疊設於閘極間隙壁之間；形成接觸蝕刻停止層及層間介電層，其中虛設閘極堆疊和閘極間隙壁係於接觸蝕刻停止層和層間介電層中；以替代閘極堆疊置換虛設閘極堆疊，其中替代閘極堆疊包括第一部分、第二部分和第三部分，且第三部分接合第一部分與第二部分；選擇性形成介電硬罩幕，其中介電硬罩幕係於層間介電層上，並接觸層間介電層，替代閘極堆疊係直接位於第一開口之下方，且第一開口係於介電硬罩幕中；蝕刻替代閘極堆疊的第三部分，以形成第二開口於閘極間隙壁之間，其中第二開口分隔替代閘極堆疊的第一部分與替代閘極堆疊的第二部分；填充介電材料至第二開口中。在一實施例中，此方法更包括：形成抑制劑膜於替代閘極堆疊上，其中介電硬罩幕係避免被形成於抑制劑膜上。在一實施例中，選擇性地進行抑制劑膜之形成，以形成抑制劑膜來與替代閘極堆疊重疊，且不從層間介電層開始形成抑制劑膜。在一實施例中，形成抑制劑膜之操作包括形成電漿聚合碳氟化合物。依據一些實施例，此方法更包括：在形成介電硬罩幕前，使替代閘極堆疊的第三部分凹陷。依據一些實施例，此方法更包括：利用選擇性沉積方法形成金屬層，其中金屬層係於替代閘極堆疊上，並接觸替代閘極堆疊，因此金屬層係沉積 於替代閘極堆疊上，且金屬層非從層間介電層沉積。層間介電層。依據實施例，此方法更包括：形成圖案化光阻，其中替代閘極堆疊的第三部分係直接設置於圖案化光阻內的開口之下方，且蝕刻替代閘極堆疊的第三部分之操作係藉由圖案化光阻的開口進行。
依據本揭露之一些實施例，一種方法包括：形成閘極堆疊，其中閘極堆疊包括閘極介電層及金屬閘極電極，且金屬閘極電極係於閘極介電層上；形成層間介電層於閘極堆疊的相對側；平坦化閘極堆疊及層間介電層；形成抑制劑膜於閘極堆疊上，且層間介電層之至少一部分係被暴露出；選擇性沉積介電硬罩幕於層間介電層上，其中抑制劑膜防止介電硬罩幕於其上形成；以及蝕刻去除閘極堆疊之一部分，其中介電硬罩幕做為相對應的蝕刻遮罩的一部分。在一實施例中，此方法更包括：於去除閘極堆疊之部分前，且選擇性沉積介電硬罩幕後，去除抑制劑膜。在一實施例中，此方法更包含：填充隔離層至開口中，且開口係閘極堆疊所去除之部分所餘留，其中隔離層包含與抑制劑膜相重疊並接觸之一部分。在一實施例中，形成抑制劑膜之操作包括形成電漿聚合碳氟化合物。在一實施例中，形成電漿聚合碳氟化合物之操作包括氟及碳兩者，且形成電漿聚合碳氟化合物之操作實質上係來自於氟及碳以外的其他附加元素。在一實施例中，其中電漿聚合碳氟化合物具有實質介於30%至80%之碳原子百分比。在一實施例中，選擇性沉積介電硬罩幕之操作包括：沉積材料，其中材料係選自於二氧化鋯(ZrO2)、二 氧化鉿(HfO2)、三氧化二釔(Y2O3)、氧化鋯鉿(HfZrOx)、HfSiOx、ZrSiOx、YSiOx、HfZrSiOx、三氧化二鋁(Al2O3)、HfAlOx、ZrAlOx、三氧化二鑭(La2O3)、LaSiOx、氧化鋅(ZnO)、二氧化鈦(TiO2)，以及上述之任意組合所組成之一族群。
依據本揭露之一些實施例，一裝置包括：層間介電層；第一閘極堆疊及第二閘極堆疊；隔離區，接合第一閘極堆疊及第二閘極堆疊，其中第一閘極堆疊、第二閘極堆疊及隔離區係結合成一結合區域；閘極間隙壁包括複數個第一部分，其中該些第一部分係位於結合區域之複數個相對側，並接觸結合區域的複數個邊緣；介電硬罩幕包括與層間介電層重疊的複數個第二部分，其中介電硬罩幕係位於直接位於第一閘極堆疊及第二閘極堆疊的上方之一區域以外的位置，；以及具有底表面之介電層，其中底表面接觸介電硬罩幕之頂表面、第一閘極堆疊之頂表面及第二閘極堆疊之頂表面。在一實施例中，介電硬罩幕更包括：與閘極間隙壁重疊之第三部分。在一實施例中，介電硬罩幕不延伸至直接位於閘極間隙壁之上方的位置。在一實施例中，此裝置更包括：閘極硬罩幕，閘極硬罩幕於閘極間隙壁的些第一部分之間，並與第一閘極堆疊重疊，其中閘極硬罩幕及隔離區域係由相同之介電材料所形成。在一實施例中，此裝置更包括：與第一閘極堆疊重疊並位於閘極硬罩幕之下方的抑制劑膜，其中抑制劑膜包括碳氟化合物。在一實施例中，其中抑制劑膜的碳原子百分比例的範圍實質介於30%至80%之間。
前述內容概述若干實施例之特徵以使得熟習此項技術者可較佳地理解本揭露內容之態樣。熟習此項技術者應理解，其可容易地使用本揭露內容做為設計或修改其他製程及結構之基礎用於進行本文中所介紹之實施例之相同的目的及/或達成相同的優點。熟習此項技術者應同時意識到，此等等效建構不偏離本揭露內容之精神及範疇，且其可在本文中進行各種變化、替代及修飾而不偏離本揭露內容之精神及範疇。

Claims (20)

  1. 一種方法，包括：形成延伸於複數個半導體鰭上之一虛設閘極堆疊；形成複數個閘極間隙壁，其中該虛設閘極堆疊位於該些閘極間隙壁之間；形成一接觸蝕刻停止層及一層間介電層，其中該虛設閘極堆疊和該些閘極間隙壁係位於該接觸蝕刻停止層和該層間介電層中；以一替代閘極堆疊置換該虛設閘極堆疊，其中該替代閘極堆疊包括一第一部分、一第二部分和一第三部分，且該第三部分接合該第一部分與該第二部分；選擇性地形成一介電硬罩幕，其中該介電硬罩幕係於該層間介電層上，並接觸該層間介電層，該替代閘極堆疊係直接位於一第一開口之下方，且該第一開口係於該介電硬罩幕中；蝕刻該替代閘極堆疊的該第三部分，以形成一第二開口於該些閘極間隙壁之間，其中該第二開口分隔該替代閘極堆疊的該第一部分與該替代閘極堆疊的該第二部分；以及填充一介電材料至該第二開口中。
  2. 如申請專利範圍第1項所述之方法，其中更包括：形成一抑制劑膜於該替代閘極堆疊上，其中該介電硬罩幕係避免被形成於該抑制劑膜上。
  3. 如申請專利範圍第2項所述之方法，其中該形成該抑制劑膜之操作係被選擇性地進行，以形成該抑制劑膜，來與該替代閘極堆疊重疊，且不從該層間介電層開始形成該抑制劑膜。
  4. 如申請專利範圍第2項所述之方法，其中該形成該抑制劑膜之操作包括形成一電漿聚合碳氟化合物。
  5. 如申請專利範圍第1項所述之方法，其中更包括：在該形成該介電硬罩幕之操作前，凹陷該替代閘極堆疊的該第三部分。
  6. 如申請專利範圍第1項所述之方法，其中更包括：利用一選擇性沉積方法形成一金屬層，其中該金屬層係於該替代閘極堆疊上，並接觸該替代閘極堆疊，因此該金屬層係沉積於該替代閘極堆疊上，且該金屬層非從該層間介電層沉積。
  7. 如申請專利範圍第1項所述之方法，其中更包括：形成一圖案化光阻，其中該替代閘極堆疊的該第三部分係直接設置於該圖案化光阻內的一開口之下方，且該蝕刻該替代閘極堆疊的該第三部分之操作係藉由該圖案化光阻的 該開口進行。
  8. 一種方法，包括：形成一閘極堆疊，其中該閘極堆疊包括一閘極介電層及一金屬閘極電極，且該金屬閘極電極係於該閘極介電層上；形成一層間介電層於該閘極堆疊的相對側；平坦化該閘極堆疊及該層間介電層；形成一抑制劑膜於該閘極堆疊上，且該層間介電層之至少一部分係被暴露出；選擇性沉積一介電硬罩幕於該層間介電層上，其中該抑制劑膜防止該介電硬罩幕於其上形成；以及蝕刻除去該閘極堆疊之一部分，其中該介電硬罩幕做為相對應的蝕刻遮罩的一部分。
  9. 如申請專利範圍第8項所述之方法，其更包括：於進行該閘極堆疊之該部分除去的操作前，且於進行該介電硬罩幕選擇性沉積之操作後，除去該抑制劑膜。
  10. 如申請專利範圍第8項所述之方法，其中更包括：填充一隔離層至該閘極堆疊之被除去的部分所餘留之一開口中，其中該隔離層包含與該抑制劑膜相重疊且接觸之一部分。
  11. 如申請專利範圍第8項所述之方法，其中該形成該抑制劑膜之操作包括形成一電漿聚合碳氟化合物。
  12. 如申請專利範圍第11項所述之方法，其中該形成該電漿聚合碳氟化合物之操作包括氟及碳兩者，且該形成該電漿聚合碳氟化合物之操作實質上係來自於氟及碳以外的其他附加元素。
  13. 如申請專利範圍第11項所述之方法，其中該電漿聚合碳氟化合物具有實質介於30%至80%之碳原子百分比。
  14. 如申請專利範圍第8項所述之方法，其中該選擇性沉積該介電硬罩幕之操作包括：沉積一材料，其中該材料係選自於二氧化鋯(ZrO 2)、二氧化鉿(HfO 2)、三氧化二釔(Y 2O 3)、氧化鋯鉿(HfZrO x)、HfSiO x、ZrSiO x、YSiO x、HfZrSiO x、三氧化二鋁(Al 2O 3)、HfAlO x、ZrAlO x、三氧化二鑭(La 2O 3)、LaSiO x、氧化鋅(ZnO)、二氧化鈦(TiO 2)，以及上述之任意組合所組成之一族群。
  15. 一種裝置，包括：一層間介電層；一第一閘極堆疊及一第二閘極堆疊；一隔離區域，接合該第一閘極堆疊及該第二閘極堆疊， 其中該第一閘極堆疊、該第二閘極堆疊及該隔離區係結合形成為一結合區域；一閘極間隙壁，包括複數個第一部分，其中該些第一部分係於該結合區域之複數個相對側，並接觸該結合區域的複數個邊緣；一介電硬罩幕，包括與該層間介電層重疊的複數個第二部分，其中該介電硬罩幕係位於一區域以外之位置，且該區域係直接位於該第一閘極堆疊及該第二閘極堆疊的上方；以及一介電層，具有一底表面，其中該底表面接觸該介電硬罩幕之一頂表面、該第一閘極堆疊之一頂表面及該第二閘極堆疊之一頂表面。
  16. 如申請專利範圍第15項所述之裝置，其中該介電硬罩幕更包括：與該閘極間隙壁重疊之一第三部分。
  17. 如申請專利範圍第15項所述之裝置，其中該介電硬罩幕不延伸至直接位於該閘極間隙壁之上方的位置。
  18. 如申請專利範圍第15項所述之裝置，更包括：一閘極硬罩幕，位於該閘極間隙壁的該些第一部分之間，並與該第一閘極堆疊重疊，其中該閘極硬罩幕及該隔離區域 係由同一介電材料所形成。
  19. 如申請專利範圍第18項所述之裝置，更包括：一抑制劑膜，與該第一閘極堆疊重疊，並位於該閘極硬罩幕之下方，其中該抑制劑膜包括碳氟化合物。
  20. 如申請專利範圍第19項所述之裝置，其中該抑制劑膜的碳原子百分比例的範圍實質介於30%至80%之間。
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