TWI807325B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI807325B
TWI807325B TW110118208A TW110118208A TWI807325B TW I807325 B TWI807325 B TW I807325B TW 110118208 A TW110118208 A TW 110118208A TW 110118208 A TW110118208 A TW 110118208A TW I807325 B TWI807325 B TW I807325B
Authority
TW
Taiwan
Prior art keywords
dielectric dummy
fin
dielectric
semiconductor
dummy fin
Prior art date
Application number
TW110118208A
Other languages
English (en)
Other versions
TW202147436A (zh
Inventor
林士堯
吳沛修
王志平
林志翰
林志忠
周昀亭
吳振宇
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/069,460 external-priority patent/US11600717B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202147436A publication Critical patent/TW202147436A/zh
Application granted granted Critical
Publication of TWI807325B publication Critical patent/TWI807325B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

方法包含形成延伸進入半導體基底的隔離區，其中半導體條狀物位於隔離區之間，以及在隔離區之間形成介電虛設條狀物，將隔離區凹陷。半導體條狀物的一些部分突出且高於凹陷的隔離區的頂面以形成突出的半導體鰭片，且介電虛設條狀物的一部分突出且高於凹陷的隔離區的頂面以形成介電虛設鰭片。方法更包含蝕刻介電虛設鰭片使得介電虛設鰭片的頂寬小於介電虛設鰭片的底寬。在突出的半導體鰭片和介電虛設鰭片的頂面和側壁上形成閘極堆疊物。

Description

半導體裝置及其形成方法
本發明係有關於一種半導體裝置及其形成方法，特別是有關於具有介電虛設鰭片的半導體裝置及其形成方法。
金屬─氧化物─半導體(metal-oxide-semiconductor，MOS)裝置為積體電路中基礎的構成元件。現存的金屬氧化物半導體裝置通常具有摻雜P型或N型雜質之多晶矽的閘極電極，使用例如離子植入或熱擴散的摻雜操作。調整閘極電極之功函數至矽的能帶邊緣(band-edge)。對於N型的金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)裝置，可將其功函數調整至接近矽的傳導帶(conduction band)。對於P型的金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)裝置，可將其功函數調整至接近矽的價帶(valence band)。藉由選擇合適的雜質以達成多晶矽閘極電極之功函數的調整。
具有多晶矽閘極電極之金屬氧化物半導體裝置展現出載子空乏效應(carrier depletion effect)，也稱為多晶矽空乏效應(poly depletion effect)。當施加的電場自靠近閘極介電質之閘極區清除載子形成空乏層時，即產生多晶矽空乏效應。在N型摻雜的多晶矽層中，空乏層包含離子化不可移動的施體(donor) 位置，而在P型摻雜的多晶矽層中，空乏層包含離子化不可移動的受體(acceptor)位置。空乏效應使得閘極介電質之有效厚度增加，進而使半導體的表面更難產生反轉(inversion)層。
可藉由形成金屬閘極電極或金屬矽化物閘極電極以解決多晶矽空乏問題，且N型金屬氧化物半導體(NMOS)裝置和P型金屬氧化物半導體(PMOS)裝置中使用的金屬閘極也可具有能帶邊緣的功函數。由於N型金屬氧化物半導體裝置和P型金屬氧化物半導體裝置在功函數方面具有不同的需求，故使用雙閘極(dual-gate)的互補式金屬氧化物半導體(CMOS)裝置。
根據本揭露的一些實施例，方法包括形成延伸進入半導體基底的隔離區，其中半導體條狀物位於隔離區之間；在隔離區之間形成介電虛設條狀物；將隔離區凹陷，使得半導體條狀物的一些部分突出且高於凹陷的隔離區的頂面以形成突出的半導體鰭片，且介電虛設條狀物的一部分突出且高於凹陷的隔離區的頂面以形成介電虛設鰭片；蝕刻介電虛設鰭片使得介電虛設鰭片的頂寬小於介電虛設鰭片的底寬；以及在突出的半導體鰭片和介電虛設鰭片的頂面和側壁上形成閘極堆疊物。
根據本揭露的一些實施例，裝置包括半導體基底；在半導體基底的塊材部分上的隔離區；突出且高於隔離區的頂面的半導體鰭片，其中半導體鰭片具有第一長度方向；以及突出且高於隔離區的頂面的介電虛設鰭片，其中介電虛設鰭片具有平行於第一長度方向的第二長度方向，其中介電虛設鰭片具有頂寬和大於頂寬的底寬，頂寬和底寬係在垂直於第一長度方向的寬度方向上 進行測量。
根據本揭露的一些實施例，裝置包括介電虛設鰭片；在介電虛設鰭片的相對兩側的第一突出的半導體鰭片和第二突出的半導體鰭片，其中介電虛設鰭片的第一頂面低於第一突出的半導體鰭片和第二突出的半導體鰭片的第二頂面；在第一突出的半導體鰭片上的第一閘極堆疊物；在第二突出的半導體鰭片上的第二閘極堆疊物；以及在第一閘極堆疊物與第二閘極堆疊物之間並接觸第一閘極堆疊物和第二閘極堆疊物的閘極隔離區，其中閘極隔離區在介電虛設鰭片上且接觸介電虛設鰭片。在一實施例中，介電虛設鰭片具有漸細輪廓，且介電虛設鰭片的上部分的上寬度逐漸小於介電虛設鰭片相應之下部分的下寬度。
10:晶圓
20:基底
22:隔離區
22A:頂面
23:溝槽
24:半導體條狀物
24’:突出的半導體鰭片
25:虛設條狀物
25A’:鰭片
25B’:鰭片
25C’:鰭片
25SW1:側壁
25SW2:側壁
25’:介電虛設鰭片
25-1:子層
25-2:子層
25-3:子層
27:蝕刻遮罩
28:蝕刻製程
29:溝槽
30:閘極堆疊物
30A:部分
30B:部分
32:虛設閘極介電質
34:虛設閘極電極
36:硬遮罩層
38:閘極間隙物
38A:閘極間隙物
38B:閘極間隙物
40:凹部
42:磊晶區
46:接觸蝕刻停止層
48:層間介電質
50:開口
50SW:側壁
50SW’:側壁
52:閘極隔離區
52A:閘極隔離區
52B:閘極隔離區
52SW:側壁
52SW’:側壁
54A:開口
54B:開口
56:界面層
58:高介電常數的介電層
59:閘極介電質
60:閘極電極
62:替代閘極堆疊物
62A:替代閘極堆疊物
62B:替代閘極堆疊物
64A:鰭式場效電晶體
64B:鰭式場效電晶體
65:硬遮罩
66:源極/汲極接觸插塞
68:源極/汲極矽化物區
70:閘極接觸插塞
74:區域
200:製造流程
202:製程
204:製程
206:製程
208:製程
210:製程
212:製程
214:製程
216:製程
218:製程
220:製程
222:製程
224:製程
226:製程
228:製程
HC1:高度
HD0:高度
HD1:高度
HD2:高度
HD3:高度
HD4:高度
Wtop1:頂寬
Wtop1’:頂寬
Wbot1:底寬
Wbot2:底寬
Wbot2’:底寬
α1:傾斜角
α2:傾斜角
θ:傾斜角
△H:高度差
藉由以下的詳述配合所附圖式可更加理解本發明實施例的內容。要注意的是，根據工業上的標準做法，各個部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，可能任意地放大或縮小各個部件的尺寸。
第1、2、3、4、5、6、7、8、9、10A、10B、11A、11B、12、13A、13B、14和15圖是根據一些實施例，顯示藉由切割虛設閘極堆疊物以形成介電虛設鰭片、鰭式場效電晶體(fin field-effect transistor，FinFET)和閘極隔離區之中間階段的剖面示意圖和透視圖。
第3A、3B、3C、3D、3E、3F和3G圖是根據一些實施例，顯示虛設條狀物的剖面示意圖。
第16、17、18A和18B圖是根據一些實施例，顯示藉由切割替代閘極堆疊物 以形成閘極隔離區的剖面示意圖和透視圖。
第19A、19B和20、21、22、23、24、25、26、27、28、29、30、31圖是根據一些實施例，顯示介電虛設鰭片的剖面示意圖。
第32圖是根據一些實施例，顯示形成介電虛設鰭片、閘極隔離區和鰭式場效電晶體(FinFET)的製造流程。
以下揭露提供了許多不同的實施例或範例，用於實施本發明實施例中的不同部件。組件和配置的具體範例描述如下，以簡化本揭露的說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，以下敘述中提及第一部件形成於第二部件上或上方，可能包含第一與第二部件直接接觸的實施例，也可能包含額外的部件形成於第一與第二部件之間，使得第一與第二部件不直接接觸的實施例。此外，本揭露在各種範例中可能重複參考數字及/或字母，此重複是為了簡化和清楚，並非在討論的各種實施例及/或組態之間指定其關係。
再者，在此可使用空間相對用詞，例如「在......下方」、「在......下」、「下方的」、「在......上方」、「上方的」及類似的用詞以助於描述圖中所示之其中一個元件或部件相對於另一(些)元件或部件之間的關係。這些空間相對用詞係用以涵蓋圖式所描繪的方位以外，使用中或操作中之裝置的不同方位。裝置可能被轉向其他方位(旋轉90度或其他方位)，可與其相應地解釋在此使用之空間相對描述。
根據各種實施例，提供具有用以分隔鰭式場效電晶體(FinFET)之 閘極堆疊物的虛設(dummy)鰭片和閘極隔離區的鰭式場效電晶體及其形成方法。根據一些實施例，說明形成虛設鰭片、閘極隔離區和相應之鰭式場效電晶體的中間階段。在此討論一些實施例的一些變化。在此討論的實施例提供範例以實施或使用本揭露的主要內容，且本技術領域中具有通常知識者將容易理解在維持不同實施例之預期範圍的情況下可進行修改。在以下各個示意圖及說明的實施例中，使用相似的參考符號以指定相似的元件。儘管在此討論以特定順序實施的方法實施例，然而也可以任何邏輯順序實施其他的方法實施例。
根據本發明的一些實施例，虛設鰭片的形成包含蝕刻虛設鰭片使得虛設鰭片的頂寬縮小，虛設鰭片的頂寬可小於相應的底寬。虛設鰭片之頂寬的縮小降低形成虛設閘極堆疊物之圖案化製程的困難度，以及降低形成替代閘極堆疊物的困難度。因此提高相應的製程容許範圍(process window)。
第1-9、10A、10B、11A、11B、12、13A、13B、14-17、18A和18B圖是根據一些實施例，顯示形成虛設鰭片、鰭式場效電晶體(FinFET)和閘極隔離區之中間階段的剖面示意圖和透視圖。相應的製程也示意性地反映在第32圖顯示的製造流程中。
第1圖顯示初始結構的透視圖。初始結構包含晶圓10，晶圓10更包含基底20。基底20可為半導體基底，半導體基底可為矽基底、矽鍺基底或由其他半導體材料形成的基底。基底20可摻雜P型或N型雜質。形成自基底20的頂面延伸進入基底20的隔離區22，例如淺溝槽隔離(shallow trench isolation，STI)區。相應的製程顯示在第32圖所示之製造流程200的製程202。基底20在相鄰的淺溝槽隔離區22之間的部分稱為半導體條狀物24。根據本發明的一些實施例，半導體條狀物24為部分的原始基底20，因此半導體條狀物24的材料與基底20的 材料相同。根據本揭露的替代實施例，半導體條狀物24為替代條狀物，替代條狀物的形成係藉由蝕刻基底20在淺溝槽隔離區22之間的部分以形成凹陷，以及實施磊晶製程以在凹陷內再成長另一個半導體材料。因此半導體條狀物24係由與基底20之材料不同的半導體材料形成。根據一些實施例，半導體條狀物24是由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge，或者由像是InP、GaAs、AlAs、InAs、InAlAs、InGaAs之III-V族化合物半導體或類似的材料形成。
淺溝槽隔離區22可包含襯墊氧化物(未繪示)，襯墊氧化物可為經由對基底20的表面層進行熱氧化以形成的熱氧化物。襯墊氧化物也可為例如使用原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)、化學氣相沉積(chemical vapor deposition，CVD)或類似的方法以形成的沉積氧化矽層。淺溝槽隔離區22也可包含在襯墊氧化物上的介電材料，其中介電材料可使用流動式化學氣相沉積(flowable chemical vapor deposition，FCVD)、旋轉塗布(spin-on)或類似的方法來形成。
第2和3圖是根據一些示範的實施例，顯示介電虛設條狀物25的形成。可理解的是，介電虛設條狀物25可使用不同的方法來形成。參見第2圖，在蝕刻製程中將半導體條狀物24凹陷，形成溝槽23。溝槽23的形成包含形成像是光阻的蝕刻遮罩(未繪示)以覆蓋晶圓10的一些部分，並將預計要蝕刻的半導體條狀物24暴露於蝕刻遮罩的開口中。然後蝕刻暴露出的半導體條狀物24以形成溝槽23。溝槽23的底部可高於或水平於淺溝槽隔離區22的底面。
第3圖顯示介電虛設條狀物25的形成，包含以介電材料填充凹陷，以及實施像是化學機械研磨(chemical mechanical polish，CMP)製程或機械研 磨製程(mechanical grinding)的平坦化製程。相應的製程顯示在第32圖所示之製造流程200的製程204。根據本揭露的一些實施例，虛設條狀物25的材料包含以矽為基底的材料，例如SiN、SiON、SiOCN、SiC、SiOC、SiO2、SiGe或類似的材料。根據本揭露的替代實施例，虛設條狀物25的材料包含以金屬為基底的材料，可為金屬的氧化物或氮化物，其中金屬可包含Ta、Hf、Cr、Al、Ni、Fe、Y、Cu、Sn、Co或前述之組合。形成介電虛設條狀物25的沉積製程可包含原子層沉積、電漿輔助原子層沉積(plasma-enhanced atomic layer deposition，PEALD)、物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)或類似的方法。介電虛設條狀物25可包含單一或複數個子層(sub-layer)。介電虛設條狀物25的每一個子層可具有在約3Å與約500Å之間的範圍內的厚度。
介電虛設條狀物25可為包含單層的單層條狀物，或者可為包含複數個子層的多層條狀物，例如可達約20層。每一個子層可具有在約5Å與約500Å之間的範圍內的厚度。第3A、3B、3C、3D、3E、3F和3G圖是根據一些實施例，顯示多層的介電虛設條狀物25。子層以25-1、25-2、25-3等來顯示。第3A圖顯示包含子層25-1和25-2的介電虛設條狀物25，且子層25-1的頂面為平坦的。第3B圖顯示包含子層25-1和25-2的介電虛設條狀物25，且子層25-1的頂面具有倒金字塔的形狀，並具有傾斜且筆直(slant-and-straight)的側壁(或底部)。傾斜且筆直的側壁在包含第1B、24、25和27圖，以及第30圖的整體敘述中係由蝕刻具傾斜晶格面的材料而產生。子層25-1的形成可包含沉積和平坦化子層25-1，使得子層25-1的頂面與淺溝槽隔離區22的頂面共平面，然後回蝕刻(etch-back)子層25-1。第3C圖顯示包含子層25-1和25-2的介電虛設條狀物25，且子層25-1為共形的 (conformal)。第3D、3E、3F和3G圖是根據一些實施例，顯示三層的介電虛設條狀物25，包含子層25-1、25-2和25-3。在隨後的圖式中，介電虛設條狀物25的細節可採用這些實施例的任何部分，且未將其繪示出來。
參見第4圖，將淺溝槽隔離區22凹陷。半導體條狀物24和介電虛設條狀物25的頂部突出且高於淺溝槽隔離區22剩餘部分的頂面22A以分別形成突出的半導體鰭片24’和介電虛設鰭片25’。相應的製程顯示在第32圖所示之製造流程200的製程206。蝕刻的實施可使用乾式蝕刻製程，其中使用NF3(或HF)和NH3的混合作為蝕刻氣體。根據本揭露的替代實施例，經由濕式蝕刻製程以實施淺溝槽隔離區22的凹陷。蝕刻化學品可例如包含HF溶液。根據一些實施例，介電虛設條狀物25具有頂寬Wtop1和底寬Wbot1。依形成的製程而定，介電虛設條狀物25的頂寬Wtop1可大於、等於或小於介電虛設條狀物25的底寬Wbot1。介電虛設鰭片25’也具有底寬Wbot2，且底寬Wbot2可大於、等於或小於寬度Wtop1和Wbot1中的每一個。
在上述的實施例中，可藉由任何合適的方法對鰭片圖案化。舉例而言，可使用一或多個光學微影製程(包含雙重圖案化或多重圖案化)對鰭片進行圖案化。一般而言，雙重圖案化或多重圖案化製程結合光學微影和自對準製程，可形成間距小於使用單一、直接地光學微影製程可獲得的間距的圖案。舉例而言，在一實施例中，在基板上形成犧牲層，並使用光學微影製程以將犧牲層圖案化。使用自對準製程在圖案化的犧牲層旁形成間隙物。然後移除犧牲層，並使用剩餘的間隙物或心軸將鰭片圖案化。
第5圖顯示用以蝕刻並縮小介電虛設鰭片25’之頂寬的蝕刻製程28。相應的製程顯示在第32圖所示之製造流程200的製程208。根據一些實施例， 蝕刻製程為不使用蝕刻遮罩的毯覆式蝕刻製程。因此，晶圓10的整個頂面暴露於蝕刻化學品中。根據一些替代實施例，形成蝕刻遮罩27並將蝕刻遮罩27圖案化以保護晶圓10沒有預計要被蝕刻的部分。舉例而言，如第5圖所示，蝕刻遮罩27覆蓋突出的半導體鰭片24’。蝕刻遮罩27可包含光阻，且可包含或不包含例如由TiN、TaN、BN或類似的材料形成的硬遮罩。用虛線顯示蝕刻遮罩27以表示可以形成或可以不形成蝕刻遮罩27。採用蝕刻遮罩27會產生較高的成本，但可保護突出的半導體鰭片24’。未採用蝕刻遮罩27的方法具有較低的成本，但此方法的挑戰在於如何選擇合適的蝕刻化學品以避免突出的半導體鰭片24’受到損害。
蝕刻製程28可包含乾式蝕刻製程或濕式蝕刻製程。根據一些實施例，使用直接電漿蝕刻、遠程電漿蝕刻、自由基蝕刻或類似的蝕刻方式以實施乾式蝕刻製程。蝕刻氣體可包含主要蝕刻氣體和保護(passivation)氣體以調整蝕刻選擇性，以在蝕刻介電虛設鰭片25’的同時未蝕刻其他暴露的部件(例如突出的半導體鰭片24’和淺溝槽隔離區22)。主要蝕刻氣體可包含Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2、NF3或類似的氣體，或者前述之組合。保護氣體可包含N2、O2、CO2、SO2、CO、SiCl4或類似的氣體，或者前述之組合。而且也可加入稀釋(載流)氣體，例如Ar、He、Ne或前述之組合。蝕刻氣體的壓力可在約1mTorr與約800mTorr之間的範圍內。蝕刻氣體的流速可在約1sccm與約5000sccm之間的範圍內。蝕刻製程的實施可使用在約10瓦特與約3000瓦特之間的範圍內的電漿源功率。可施加或不施加偏壓功率，且偏壓功率小於約3000瓦特。偏壓功率可用於控制電漿蝕刻方向，使用較高的偏壓功率以達到更多的非等向性蝕刻並更降低介電虛設鰭片25’的高度，而施加較低的(或無偏壓功率)以達到更多的等向性蝕刻，進一步縮小介電虛設鰭片25’的寬度(特別是頂寬)。
當實施濕式蝕刻時，用於蝕刻之相應的化學溶液包含用於蝕刻介電虛設鰭片25’的主要蝕刻化學品，以及用於調整蝕刻選擇性的輔助蝕刻化學品。主要蝕刻化學品可包含HF、F2或類似的化學品，或者前述之組合。輔助蝕刻化學品可包含H3PO4、H2SO4、HCl、HBr、NH3或前述之組合。化學溶液的溶劑包含去離子(de-ionized，DI)水、乙醇、丙酮或類似的溶劑，或者前述之組合。在蝕刻製程之後，若有形成蝕刻遮罩27，可將蝕刻遮罩27移除。
蝕刻製程28的結果縮小了介電虛設鰭片25’的頂寬。由於突出的半導體鰭片24’與介電虛設鰭片25’之間的溝槽具有高深寬比(aspect ratio)，介電虛設鰭片25’之上部分的寬度預期與相應之下部分的寬度相比會減少得較多。在蝕刻製程28之後，介電虛設鰭片25’可具有頂寬Wtop1’和底寬Wbot2’。頂寬Wtop1’小於底寬Wbot2’。再者，底寬Wbot2’可等於或小於底寬Wbot2(第4圖)，且頂寬Wtop1’小於頂寬Wtop1(第4圖)。介電虛設鰭片25’的頂面也可降低。舉例而言，在蝕刻製程28之前，介電虛設鰭片25’的頂面可與突出的半導體鰭片24’的頂面共平面，而在蝕刻製程28之後，介電虛設鰭片25’的頂面低於突出的半導體鰭片24’的頂面。介電虛設鰭片25’的高度可降低高度差△H(第19B圖)，高度差可大於約介電虛設鰭片25’之高度的10%。參見第19A、19B圖和第20至31圖討論介電虛設鰭片25’的更多輪廓。
參見第6圖，在突出的半導體鰭片24’和介電虛設鰭片25’的頂面和側壁上形成虛設閘極堆疊物30。相應的製程顯示在第32圖所示之製造流程200的製程210。虛設閘極堆疊物30可包含虛設閘極介電質32(顯示於第10B圖中)和虛設閘極介電質32上的虛設閘極電極34。虛設閘極介電質32可例如由氧化矽形成。虛設閘極電極34可例如由多晶矽或非晶矽形成，或者包括多晶矽或非晶矽，也 可使用其他的材料。每一個虛設閘極堆疊物30也可包含在虛設閘極電極34上的一個(或複數個)硬遮罩層36。硬遮罩層36可由氮化矽、氧化矽、碳氮化矽或類似的材料形成。虛設閘極堆疊物30也可具有長度方向，垂直於突出的半導體鰭片24’之長度方向，且虛設閘極堆疊物30的長度方向可橫跨單一或複數個突出的半導體鰭片24’和介電虛設鰭片25’以及淺溝槽隔離區22。
閘極堆疊物30的形成包含形成一或多個閘極介電層，形成毯覆性的虛設閘極電極層，將毯覆性的虛設閘極電極層圖案化，沉積硬遮罩層，然後將沉積的層圖案化以形成虛設閘極堆疊物30。在圖案化的製程中，由於突出的半導體鰭片24’與介電虛設鰭片25’之間溝槽29的深寬比越來越高，越來越難將沉積的層在溝槽29內的部分圖案化。因此，藉由縮小介電虛設鰭片25’的頂寬(且可能降低介電虛設鰭片25’的高度)，較容易將沉積的層在溝槽29內的部分圖案化。
接著，在虛設閘極堆疊物30的側壁上形成閘極間隙物38。相應的製程顯示在第32圖所示之製造流程200的製程210。根據本揭露的一些實施例，閘極間隙物38係由介電材料形成，例如氮化矽、氧化矽、碳氮化矽、氮氧化矽、碳氮氧化矽或類似的材料，且可具有單層結構或包含複數個介電層的多層結構。
在隨後的製程中，在蝕刻製程中將突出的半導體鰭片24’未受虛設閘極堆疊物30和閘極間隙物38覆蓋的部分凹陷，結果形成第7圖顯示的結構。相應的製程顯示在第32圖所示之製造流程200的製程212。前述的凹陷步驟可為非等向性，因此保護突出的半導體鰭片24’在虛設閘極堆疊物30和閘極間隙物38正下方的部分，使其未被蝕刻。根據一些實施例，凹陷的半導體條狀物24的頂面可低於淺溝槽隔離區22的頂面22A。突出的半導體鰭片24’受到蝕刻的部分留下的空位稱為凹部40。在蝕刻製程中，介電虛設鰭片25’未受到蝕刻。舉例而言， 可使用C2F6、CF4、SO2，由HBr、Cl2和O2組成的混合物，或者由HBr、Cl2、O2和CF2組成的混合物等以蝕刻突出的半導體鰭片24’。當採用乾式蝕刻時，可使用KOH、四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)、HF或類似物。
接著，藉由選擇性地自凹部40成長半導體材料以形成磊晶區(源極/汲極區)42，以形成第8圖中的結構。相應的製程顯示在第32圖所示之製造流程200的製程214。根據一些實施例，磊晶區42包含矽鍺、矽、碳化矽或類似的材料。依據形成的鰭式場效電晶體為P型鰭式場效電晶體或N型鰭式場效電晶體，可與磊晶步驟一起進行P型或N型雜質的原位(in-situ)摻雜。舉例而言，當形成的鰭式場效電晶體為P型鰭式場效電晶體時，可成長矽鍺硼(SiGeB)、GeB或類似的材料。相反地，當形成的鰭式場效電晶體為N型鰭式場效電晶體時，可成長磷化矽(SiP)、矽碳磷(SiCP)或類似的材料。根據本揭露的替代實施例，由III-V族化合物半導體形成磊晶區42，像是GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述之組合或前述之多層。在磊晶區42填滿凹部40之後，磊晶區42開始水平地擴展，並形成刻面(facet)。
第9圖說明在形成接觸蝕刻停止層(contact etch stop layer，CESL)46和層間介電質(inter-layer dielectric，ILD)48之後的結構透視圖。相應的製程顯示在第32圖所示之製造流程200的製程216。接觸蝕刻停止層46可由氮化矽、碳氮化矽或類似的材料形成。舉例而言，可使用共形的沉積方法，像是原子層沉積或化學氣相沉積，來形成接觸蝕刻停止層46。層間介電質48可包含使用例如流動式化學氣相沉積、旋轉塗布、化學氣相沉積或其他沉積方法形成的介電材料。層間介電質48也可由含氧的介電材料形成，或包括含氧的介電材料，含氧的介電材料可為以氧化矽為基底的材料，例如氧化矽、磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻硼磷矽酸鹽玻璃(boron-doped phosphor-silicate glass，BPSG)或類似的材料。實施平坦化製程，像是化學機械研磨製程或機械研磨製程，以使層間介電質48、虛設閘極堆疊物30和閘極間隙物38的頂面彼此齊平。根據本揭露的一些實施例，平坦化製程停在硬遮罩層36的頂部。根據一些替代的實施例，在平坦化製程期間也移除硬遮罩層36，且平坦化製程停在虛設閘極電極34的頂面。因此，在一些後續的圖式中，用虛線顯示硬遮罩層36以表示其可以存在或可以不存在。
根據本揭露的一些實施例，第10A、10B、11A和11B圖顯示經由虛設閘極切割製程和再填充製程以形成閘極隔離區。根據替代的實施例，切割替代(金屬)閘極堆疊物而非切割虛設閘極堆疊物，且相應的製程顯示在第16、17、18A和18B圖中。
參見第10A圖，藉由蝕刻虛設閘極堆疊物30形成開口50以實施虛設閘極切割製程。相應的製程顯示在第32圖所示之製造流程200的製程218。因此將虛設閘極堆疊物30分為分離的部分。為了實施虛設閘極切割製程，可形成蝕刻遮罩(未繪示，可包含光阻)，並將蝕刻遮罩圖案化，以經由蝕刻遮罩暴露出虛設閘極堆疊物30預計要切割的部分，而其他部分則受到保護。然後在非等向性製程中蝕刻虛設閘極堆疊物30，直到暴露出下方的介電虛設鰭片25’。因此將長的虛設閘極堆疊物30切割為兩個彼此不連接的分離部分30A和30B。虛設閘極堆疊物30的每一個分離部分可橫跨一個、兩個或更多個突出的半導體鰭片24’以形成單一鰭片或多個鰭片的鰭式場效電晶體。在蝕刻虛設閘極堆疊物30之後，移除蝕刻遮罩，例如在灰化製程中將其移除。
第10B圖顯示從第10A圖中參考剖面10B-10B獲得的剖面示意 圖。開口50延伸至介電虛設鰭片25’，使得虛設閘極堆疊物30的部分30A與虛設閘極堆疊物30的部分30B完全分離。開口50可限於在介電虛設鰭片25’正上方的區域，且閘極堆疊物30面向開口50之對應的側壁以50SW標示。開口50也可側向延伸超過介電虛設鰭片25’的側壁，且對應的開口50可延伸至介電虛設鰭片25’的頂面下，如代表側壁50SW’的虛線所示。
接著，形成閘極隔離區52以填充開口50。相應的製程顯示在第32圖所示之製造流程200的製程220。形成的結構顯示在第11A和11B圖中。每一個閘極隔離區52可為單層結構，包含形成在均質材料上的一層介電層，或者可為多層結構，包含複數個介電層。形成閘極隔離區52的材料可選自於SiN、SiON、SiOCN、SiC、SiOC、SiO2或類似的材料。形成的製程可包含沉積一或複數層的介電層，然後實施像是化學機械研磨製程或機械研磨製程的平坦化製程以移除介電材料的過量部分。閘極隔離區52和下方對應的介電虛設鰭片25’將對應的虛設閘極堆疊物30分隔為分離部分，也就是虛設閘極堆疊物30A和30B。閘極隔離區52和虛設閘極堆疊物30A和30B的組合在俯視圖中形成細長的條狀物，且每一個細長的條狀物可在一對相對的閘極間隙物38之間。
然後經由蝕刻移除虛設閘極堆疊物30A和30B，形成的結構顯示於第12圖中。相應的製程顯示在第32圖所示之製造流程200的製程222。在移除的虛設閘極堆疊物30A和30B分別留下的空位中形成開口54A和54B。如第12圖所示，每一個開口54A和54B皆由閘極隔離區52和閘極間隙物38所定義，且開口54A和54B進一步藉由閘極隔離區52彼此分離。
第13A和13B圖分別顯示形成替代閘極堆疊物62A和62B的透視圖和剖面示意圖。相應的製程顯示在第32圖所示之製造流程200的製程224。因此 形成鰭式場效電晶體64A和64B，且閘極堆疊物62A和62B分別為鰭式場效電晶體64A和64B的替代閘極堆疊物。替代閘極堆疊物62A和62B可共用閘極間隙物38A和38B。再者，替代閘極堆疊物62A和62B均鄰接閘極隔離區52。
替代閘極堆疊物62A和62B包含閘極介電質59(包含界面層56和高介電常數的介電層58，第13B圖)和閘極電極60。界面層58可由氧化矽形成或包括氧化矽，且可經由熱氧化或化學氧化形成。高介電常數的介電層58由高介電常數的一或多個介電材料形成，例如氧化鉿、氧化鋯、氧化鑭或類似的材料。根據本揭露的一些實施例，由金屬、金屬合金、金屬氮化物或類似的材料，前述之組合，及/或前述之複合層形成閘極電極60。舉例而言，閘極電極60可具有複合結構，包含由TiN、TiAl、TiAlC、TaN、Co、W、Al及/或類似的材料形成的複數層。選擇相應的金屬和結構使得形成的替代閘極電極60具有合適的功函數。第13B圖顯示從第13A圖中參考剖面13B-13B獲得的剖面示意圖。閘極隔離區52的側壁以52SW或52SW’表示。
如第13B圖所示，介電虛設鰭片25’具有側壁25SW1，且介電虛設條狀物25具有側壁25SW2。側壁25SW1和25SW2可為筆直的或包含筆直的部分，分別具有傾斜角α1和α2。傾斜角α1小於90度，且可在約75度與約85度之間的範圍內。傾斜角α2可大於、等於或小於90度。根據一些實施例，傾斜角α1小於90度，且傾斜角α2大於90度。因此，介電虛設鰭片25’的底寬Wbot2’可大於頂寬Wtop1’和虛設介電條狀物25的底寬Wbot1兩者。再者，根據一些示範的實施例，從介電虛設鰭片25’的頂部至底部，寬度可以連續地逐步增加，而從虛設介電條狀物25的頂部至底部，寬度可以逐漸且連續地縮小。
參見第14圖，在隨後的製程中，回蝕刻替代閘極堆疊物62A和 62B，結果在相對的閘極間隙物38之間形成凹陷。接著，在替代閘極堆疊物62A和62B上形成硬遮罩65。相應的製程顯示在第32圖所示之製造流程200的製程226。根據本揭露的一些實施例，硬遮罩65的形成包含形成毯覆性介電材料的沉積製程，以及移除閘極間隙物38和層間介電質48上之過量介電材料的平坦化製程。硬遮罩65可例如由氮化矽形成，或由其他類似的介電材料形成。
第15圖顯示在隨後的製程中形成的一些部件，包含源極/汲極接觸插塞66、源極/汲極矽化物區68和閘極接觸插塞70。相應的製程顯示在第32圖所示之製造流程200的製程228。製程的詳細內容在此並未討論。
第16、17、18A和18B圖是根據本揭露的替代實施例，顯示切割替代閘極堆疊物和形成閘極隔離區之中間階段的透視圖和剖面示意圖。除非另有說明，否則這些實施例中組件的材料和形成製程與前方圖式顯示的前述實施例中以相似參考編號表示之相似的組件實質上相同。因此可在前述實施例的討論中找到關於第16、17、18A和18B圖中顯示之組件的材料和形成製程的詳細內容。
這些實施例的初始步驟與第1至9圖所示的實質上相同。接著，在未切割虛設閘極堆疊物30的情況下，製程接續進行至形成替代閘極堆疊物62的第16圖。製程與第12和13A圖所示的實質上相同(除了未形成閘極隔離區以外)。接著，參見第17圖，在蝕刻製程中切割替代閘極堆疊物62，此蝕刻製程係經由非等向性蝕刻製程以實施。因此形成將替代閘極堆疊物62分為替代閘極堆疊物62A和62B的開口50。介電虛設鰭片25’由上方的開口50所暴露出。
接著，如第18A和18B圖所示，形成閘極隔離區52。形成製程與參照第10A、10B、11A和11B圖討論的實質上相同，在此不重複。隨後，實施第14和15圖所示的製程。結果形成的結構也顯示於第14和15圖中。
第19A、19B和20-31圖是根據一些實施例，顯示示範的介電虛設鰭片25’和閘極隔離區52的一些輪廓。可理解介電虛設鰭片25’和閘極隔離區52鄰近的部件(例如替代閘極堆疊物62和突出的半導體鰭片24’)係示意性地顯示。可參考第13B和18B圖來理解鄰近的部件──替代閘極堆疊物62和突出的半導體鰭片24’的細部。可藉由調整蝕刻製程28(第5圖)中的製程條件來改變介電虛設鰭片25’的頂面輪廓，及/或調整形成開口50(第10A和17圖)之蝕刻製程的配方，以獲得第19A、19B和20-31圖顯示的輪廓。
第19A和19B圖是根據一些實施例，顯示介電虛設鰭片25’。從沒有形成閘極隔離區之剖面獲得第19A圖，且從形成閘極隔離區之剖面獲得第19B圖。舉例而言，假設在第14圖中形成閘極隔離區52A但未形成閘極隔離區52B，則從第14圖中參考剖面D-D獲得第19A圖顯示的剖面，並從第14圖中參考剖面C-C獲得第19B圖顯示的剖面。在第19A和19B圖中，介電虛設鰭片25’具有圓弧形頂面，以及連接圓弧形頂面的筆直側壁。可在筆直側壁的頂端測量頂寬Wtop1’，或測量第20圖所示之平坦頂面的寬度。在淺溝槽隔離區22(未顯示於第19A和19B圖中，參見第5圖)的頂面22A的水平來測量底寬Wbot2’。頂寬Wtop1’小於底寬Wbot2’。根據一些實施例，頂寬Wtop1’和底寬Wbot2’兩者皆在約5Å與約5000Å之間的範圍內。再者，差值(Wbot2’-Wtop1’)可大於約20Å，且可在約20Å與約1000Å之間的範圍內。比值Wtop1’/Wbot2’可在約0.5與約0.95之間的範圍內。
在第19A和19B圖中，突出的半導體鰭片24’的高度為HC1，介電虛設鰭片25’在第19A圖中的高度為HD1，且介電虛設鰭片25’在第19B圖中的高度為HD2。高度HC1可大於或等於高度HD1，且可大於或等於高度HD2。根據一 些實施例，高度HC1、HD1和HD2在約100Å與約3000Å之間的範圍內。根據一些實施例，高度差△H(即HC1-HD2)大於約3Å，且可在約3Å與約2500Å之間的範圍內。比值△H/HC1可在約0.03與約0.8之間的範圍內。
第20圖顯示具有平坦頂面、垂直側壁和將平坦頂面連接至垂直側壁之彎曲頂面的介電虛設鰭片25’。根據一些實施例，頂寬Wtop1’和底寬Wbot2’兩者皆在約20Å與約5000Å之間的範圍內。差值(Wbot2’-Wtop1’)可大於約20Å，且可在約20Å與約1000Å之間的範圍內。形成在平坦頂面與彎曲頂面之切線之間的傾斜角θ可在約30度與約88度之間的範圍內。
再者，可能會有一些窄的介電虛設鰭片25’(以25A’表示)和寬的介電虛設鰭片25’(以25B’表示)。根據一些實施例，寬虛設鰭片25B’之寬度可為窄虛設鰭片25A’之寬度的1.5倍或更多。由於蝕刻的自然特性，寬虛設鰭片25B’與窄虛設鰭片25A’相比蝕刻較快。因此寬虛設鰭片25B’的高度HD3小於窄虛設鰭片25A’的高度HD1。
第21和22圖是根據一些實施例，顯示窄虛設鰭片25A’和25C’以及寬虛設鰭片25B’的形成。參見第21圖，形成蝕刻遮罩27並將蝕刻遮罩27圖案化，以暴露出窄虛設鰭片25A’，並保護窄虛設鰭片25C’和寬虛設鰭片25B’。實施蝕刻製程28(參見第5圖)以蝕刻窄虛設鰭片25A’，而窄虛設鰭片25C’和寬虛設鰭片25B’並未受到蝕刻。結果形成如第22圖所示的虛設鰭片，即形成完電晶體後的鰭片。在第22圖中，窄虛設鰭片25C’的高度HD0可等於突出的半導體鰭片24’的高度HC1，且大於窄虛設鰭片25A’的高度HD1。要注意的是，當寬虛設鰭片25B’未受到蝕刻時，寬虛設鰭片25B’的高度HD4大於窄虛設鰭片25A’的高度HD1。另外也要注意的是，第20和22圖顯示的結構可存在於同一個晶片中。由於窄虛 設鰭片25C’和寬虛設鰭片25B’在蝕刻製程28中未受到蝕刻，不同於蝕刻的虛設鰭片25A’，窄虛設鰭片25C’和寬虛設鰭片25B’的頂寬可等於或大於相應的底寬。
第23至31圖是根據一些實施例，顯示第11B或13B圖中區域74的放大示意圖。第23圖相似於第19A和19B圖，左側部分顯示從沒有形成閘極隔離區之剖面獲得的部件(因此沒有切割閘極)，而右側部分顯示從形成閘極隔離區52之剖面獲得的部件。介電虛設鰭片25’的頂面為圓弧狀。第24圖顯示與第23圖相似的結構，除了介電虛設鰭片25’具有平坦頂面以及筆直且傾斜的側壁以外。閘極隔離區52延伸以接觸介電虛設鰭片25’的筆直側壁。閘極隔離區52可包含垂直的側壁，以及與傾斜的側壁連接的傾斜底面。根據一些實施例，傾斜底面低於介電虛設鰭片25’的頂面。第25圖顯示與第24圖相似的結構，除了閘極隔離區52的傾斜側壁從高於介電虛設鰭片25’頂面的水平延伸至低於介電虛設鰭片25’頂面的水平以外。
第26至32圖顯示各種多層介電虛設鰭片25’，其中全部的頂寬皆小於相應之底寬。第26圖顯示子層25-2具有傾斜側壁和圓弧形頂面，而子層25-1具有平坦頂面，以及筆直且垂直的側壁。第27圖顯示子層25-1具有凹的(倒置金字塔形的)頂面。第28圖顯示子層25-1為共形層。第29、30和31圖顯示分別與第26、27和28圖相似的輪廓，除了第29、30和31圖有三個子層25-1、25-2和25-3以外。
本揭露的實施例具有一些有利的部件。藉由實施蝕刻製程縮小虛設鰭片的頂寬至小於相應的底寬，較容易蝕刻和填充突出的半導體鰭片與介電虛設鰭片之間的高深寬比溝槽。結果能擴大形成虛設閘極堆疊物的圖案化製程和形成替代閘極堆疊物兩者的製程容許範圍。
根據本揭露的一些實施例，方法包括形成延伸進入半導體基底的 隔離區，其中半導體條狀物位於隔離區之間；在隔離區之間形成介電虛設條狀物；將隔離區凹陷，使得半導體條狀物的一些部分突出且高於凹陷的隔離區的頂面以形成突出的半導體鰭片，且介電虛設條狀物的一部分突出且高於凹陷的隔離區的頂面以形成介電虛設鰭片；蝕刻介電虛設鰭片使得介電虛設鰭片的頂寬小於介電虛設鰭片的底寬；以及在突出的半導體鰭片和介電虛設鰭片的頂面和側壁上形成閘極堆疊物。在一實施例中，在蝕刻介電虛設鰭片的期間，突出的半導體鰭片暴露在用於蝕刻介電虛設鰭片的蝕刻化學品中。在一實施例中，在蝕刻介電虛設鰭片的期間，突出的半導體鰭片受到蝕刻遮罩的保護。在一實施例中，方法更包括蝕刻閘極堆疊物以形成開口，其中開口將閘極堆疊物分為兩個部分，且介電虛設條狀物位於開口下並由開口所暴露出；以及在開口內填入介電材料以形成閘極隔離區。在一實施例中，方法更包括移除閘極堆疊物的兩個部分以形成溝槽；以及在溝槽內形成替代閘極堆疊物。在一實施例中，方法更包括以替代閘極堆疊物取代閘極堆疊物；蝕刻替代閘極堆疊物以形成開口，開口將替代閘極堆疊物分為兩個部分，且介電虛設鰭片位於開口下並由開口所暴露出；以及在開口內填入介電材料以形成閘極隔離區。在一實施例中，在蝕刻介電虛設鰭片之前，介電虛設鰭片的頂寬大於介電虛設鰭片的底寬，且藉由蝕刻介電虛設鰭片使得頂寬縮小得比底寬多。在一實施例中，在蝕刻介電虛設鰭片之前，介電虛設鰭片的頂寬等於介電虛設鰭片的底寬，且藉由蝕刻介電虛設鰭片使得頂寬縮小得比底寬多。在一實施例中，蝕刻介電虛設鰭片的實施係使用乾式蝕刻製程。在一實施例中，蝕刻介電虛設鰭片的實施係使用濕式蝕刻製程。在一實施例中，在蝕刻介電虛設鰭片之後，介電虛設鰭片具有上部分窄於相應之下部分的漸細輪廓。
根據本揭露的一些實施例，裝置包括半導體基底；在半導體基底的塊材部分上的隔離區；突出且高於隔離區的頂面的半導體鰭片，其中半導體鰭片具有第一長度方向；以及突出且高於隔離區的頂面的介電虛設鰭片，其中介電虛設鰭片具有平行於第一長度方向的第二長度方向，其中介電虛設鰭片具有頂寬和大於頂寬的底寬，頂寬和底寬係在垂直於第一長度方向的寬度方向上進行測量。在一實施例中，介電虛設鰭片為漸細的，且介電虛設鰭片的寬度自介電虛設鰭片的底端連續地縮小至介電虛設鰭片的頂端。在一實施例中，介電虛設鰭片具有第一頂面，第一頂面低於半導體鰭片的第二頂面。在一實施例中，裝置更包括在半導體鰭片的頂面和側壁上延伸的閘極堆疊物；以及在介電虛設鰭片上且接觸介電虛設鰭片的閘極隔離區，其中閘極隔離區的第一側壁接觸閘極堆疊物的第二側壁。在一實施例中，閘極隔離區包括垂直且筆直的側壁，以及傾斜且筆直的底面，傾斜且筆直的底面連接垂直且筆直的側壁的底端，其中傾斜且筆直的底面具有至少一部分低於介電虛設鰭片的頂部，且閘極隔離區接觸介電虛設鰭片的額外側壁。在一實施例中，介電虛設鰭片包括複數個子層，複數個子層的外子層在複數個子層中相應的內子層的相對兩側具有相對的部分，且其中外子層的頂面低於相應的內子層的頂面。
根據本揭露的一些實施例，裝置包括介電虛設鰭片；在介電虛設鰭片的相對兩側的第一突出的半導體鰭片和第二突出的半導體鰭片，其中介電虛設鰭片的第一頂面低於第一突出的半導體鰭片和第二突出的半導體鰭片的第二頂面；在第一突出的半導體鰭片上的第一閘極堆疊物；在第二突出的半導體鰭片上的第二閘極堆疊物；以及在第一閘極堆疊物與第二閘極堆疊物之間並接觸第一閘極堆疊物和第二閘極堆疊物的閘極隔離區，其中閘極隔離區在介電虛 設鰭片上且接觸介電虛設鰭片。在一實施例中，介電虛設鰭片具有漸細輪廓，且介電虛設鰭片的上部分的上寬度逐漸小於介電虛設鰭片相應之下部分的下寬度。在一實施例中，裝置更包括隔離區；以及在隔離區之間的半導體條狀物，其中半導體條狀物與第一突出的半導體鰭片重疊，且其中半導體條狀物具有額外的漸細輪廓，且半導體條狀物之額外的上部分的上寬度大於半導體條狀物相應之下部分的下寬度。
前述內文概述了許多實施例或範例的部件，以使本技術領域中具有通常知識者可以從各方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解他們可使用本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的精神與範圍。在不背離本發明的精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10:晶圓
20:基底
22:隔離區
24’:突出的半導體鰭片
25:虛設條狀物
25SW1:側壁
25SW2:側壁
25’:鰭片
52:閘極隔離區
52SW:側壁
52SW’:側壁
56:界面層
58:高介電常數的介電層
59:閘極介電質
60:閘極電極
62A:替代閘極堆疊物
62B:替代閘極堆疊物
64A:鰭式場效電晶體
64B:鰭式場效電晶體
74:區域
Wtop1’:頂寬
Wbot1:底寬
Wbot2’:底寬
α1:傾斜角
α2:傾斜角

Claims (15)

  1. 一種半導體裝置的形成方法，包括：形成延伸進入一半導體基底的複數個隔離區，其中複數個半導體條狀物位於該些隔離區之間；在該些隔離區之間形成一介電虛設條狀物；將該些隔離區凹陷，使得該些半導體條狀物的一些部分突出且高於凹陷的該些隔離區的複數個頂面以形成複數個突出的半導體鰭片，且該介電虛設條狀物的一部分突出且高於凹陷的該些隔離區的該些頂面以形成一介電虛設鰭片；蝕刻該介電虛設鰭片使得該介電虛設鰭片的一頂寬小於該介電虛設鰭片的一底寬；以及在該些突出的半導體鰭片和該介電虛設鰭片的頂面和側壁上形成一閘極堆疊物；其中在蝕刻該介電虛設鰭片的期間，該些突出的半導體鰭片暴露在用於蝕刻該介電虛設鰭片的蝕刻化學品中；以一乾式蝕刻製程蝕刻該介電虛設鰭片時，該蝕刻化學品包含主要蝕刻氣體和保護氣體，該主要蝕刻氣體包含Cl2、HBr、CF4、CHF3、CH2F2、CH3F、C4F6、BCl3、SF6、H2、NF3或前述之組合，該保護氣體包含N2、O2、CO2、SO2、CO、SiCl4或前述之組合；以一濕式蝕刻製程蝕刻該介電虛設鰭片時，該蝕刻化學品包含主要蝕刻化學品以及輔助蝕刻化學品，該主要蝕刻化學品包含HF、F2或前述之組合，該輔助蝕刻化學品包含H3PO4、H2SO4、HCl、HBr、NH3或前述之組合。
  2. 一種半導體裝置的形成方法，包括： 形成延伸進入一半導體基底的複數個隔離區，其中複數個半導體條狀物位於該些隔離區之間；在該些隔離區之間形成一介電虛設條狀物；將該些隔離區凹陷，使得該些半導體條狀物的一些部分突出且高於凹陷的該些隔離區的複數個頂面以形成複數個突出的半導體鰭片，且該介電虛設條狀物的一部分突出且高於凹陷的該些隔離區的該些頂面以形成一介電虛設鰭片；蝕刻該介電虛設鰭片使得該介電虛設鰭片的一頂寬小於該介電虛設鰭片的一底寬；以及在該些突出的半導體鰭片和該介電虛設鰭片的頂面和側壁上形成一閘極堆疊物；其中在蝕刻該介電虛設鰭片的期間，該些突出的半導體鰭片受到一蝕刻遮罩的保護。
  3. 如請求項1之半導體裝置的形成方法，更包括：蝕刻該閘極堆疊物以形成一開口，其中該開口將該閘極堆疊物分為兩個部分，且該介電虛設條狀物位於該開口下並由該開口所暴露出；以及在該開口內填入一介電材料以形成一閘極隔離區。
  4. 如請求項3之半導體裝置的形成方法，更包括：移除該閘極堆疊物的該兩個部分以形成複數個溝槽；以及在該些溝槽內形成複數個替代閘極堆疊物。
  5. 如請求項1至4任一項之半導體裝置的形成方法，其中在蝕刻該介電虛設鰭片之前，該介電虛設鰭片的該頂寬大於或等於該介電虛設鰭片的該底寬，且藉由蝕刻該介電虛設鰭片使得該頂寬縮小得比該底寬多。
  6. 如請求項1至4任一項之半導體裝置的形成方法，其中在蝕刻該介電虛設鰭片之後，該介電虛設鰭片具有複數個上部分窄於相應之下部分的漸細輪廓。
  7. 一種半導體裝置，包括：一半導體基底；複數個隔離區，在該半導體基底的一塊材部分上；一半導體鰭片，突出且高於該些隔離區的複數個頂面，其中該半導體鰭片具有一第一長度方向；以及一介電虛設鰭片，突出且高於該些隔離區的該些頂面，其中該介電虛設鰭片具有平行於該第一長度方向的一第二長度方向，其中該介電虛設鰭片具有一頂寬和大於該頂寬的一底寬，該頂寬和該底寬係在垂直於該第一長度方向的一寬度方向上進行測量。
  8. 如請求項7之半導體裝置，其中該介電虛設鰭片為漸細的，且該介電虛設鰭片的寬度自該介電虛設鰭片的底端連續地縮小至該介電虛設鰭片的頂端。
  9. 如請求項7或8之半導體裝置，其中該介電虛設鰭片具有一第一頂面，該第一頂面低於該半導體鰭片的一第二頂面。
  10. 如請求項7或8之半導體裝置，更包括：一閘極堆疊物，在該半導體鰭片的頂面和側壁上延伸；以及一閘極隔離區，在該介電虛設鰭片上且接觸該介電虛設鰭片，其中該閘極隔離區的一第一側壁接觸該閘極堆疊物的一第二側壁。
  11. 如請求項10之半導體裝置，其中該閘極隔離區包括： 一垂直且筆直的側壁，以及一傾斜且筆直的底面，該傾斜且筆直的底面連接該垂直且筆直的側壁的一底端，其中該傾斜且筆直的底面具有至少一部分低於該介電虛設鰭片的一頂部，且該閘極隔離區接觸該介電虛設鰭片的一額外側壁。
  12. 如請求項7或8之半導體裝置，其中該介電虛設鰭片包括複數個子層，該複數個子層的複數個外子層在該複數個子層中相應的複數個內子層的相對兩側具有相對的部分，且其中該些外子層的頂面低於相應的該些內子層的頂面。
  13. 一種半導體裝置，包括：一介電虛設鰭片；一第一突出的半導體鰭片和一第二突出的半導體鰭片在該介電虛設鰭片的相對兩側，其中該介電虛設鰭片的一第一頂面低於該第一突出的半導體鰭片和該第二突出的半導體鰭片的複數個第二頂面；一第一閘極堆疊物，在該第一突出的半導體鰭片上；一第二閘極堆疊物，在該第二突出的半導體鰭片上；以及一閘極隔離區，在該第一閘極堆疊物與該第二閘極堆疊物之間並接觸該第一閘極堆疊物和該第二閘極堆疊物，其中該閘極隔離區在該介電虛設鰭片上且接觸該介電虛設鰭片。
  14. 如請求項13之半導體裝置，其中該介電虛設鰭片具有一漸細輪廓，且該介電虛設鰭片的複數個上部分的上寬度逐漸小於該介電虛設鰭片相應之下部分的下寬度。
  15. 如請求項14之半導體裝置，更包括：複數個隔離區；以及 一半導體條狀物，在該些隔離區之間，其中該半導體條狀物與該第一突出的半導體鰭片重疊，且其中該半導體條狀物具有一額外的漸細輪廓，且該半導體條狀物之額外的複數個上部分的上寬度大於該半導體條狀物相應之下部分的下寬度。
TW110118208A 2020-05-20 2021-05-20 半導體裝置及其形成方法 TWI807325B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063027599P 2020-05-20 2020-05-20
US63/027,599 2020-05-20
US17/069,460 2020-10-13
US17/069,460 US11600717B2 (en) 2020-05-20 2020-10-13 Dummy FIN profile control to enlarge gate process window

Publications (2)

Publication Number Publication Date
TW202147436A TW202147436A (zh) 2021-12-16
TWI807325B true TWI807325B (zh) 2023-07-01

Family

ID=77084326

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110118208A TWI807325B (zh) 2020-05-20 2021-05-20 半導體裝置及其形成方法

Country Status (4)

Country Link
US (1) US12113122B2 (zh)
CN (1) CN113224007A (zh)
DE (1) DE102020128271A1 (zh)
TW (1) TWI807325B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220416036A1 (en) * 2021-06-24 2022-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with wrap around silicide and hybrid fin
US20230187517A1 (en) * 2021-12-14 2023-06-15 Intel Corporation Integrated circuit structures having dielectric anchor void

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180204932A1 (en) * 2015-06-17 2018-07-19 Intel Corporation Vertical integration scheme and circuit elements architecture for area scaling of semiconductor devices
TW201837995A (zh) * 2016-12-30 2018-10-16 台灣積體電路製造股份有限公司 半導體元件及其製造方法
US20200091142A1 (en) * 2018-09-18 2020-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140052734A (ko) * 2012-10-25 2014-05-07 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102115552B1 (ko) * 2014-01-28 2020-05-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9515172B2 (en) 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
CN105097701B (zh) * 2014-04-25 2017-11-03 中芯国际集成电路制造(上海)有限公司 静态存储单元的形成方法
US9331074B1 (en) 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10269802B2 (en) 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10403714B2 (en) * 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
US10347751B2 (en) 2017-08-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned epitaxy layer
US10290549B2 (en) * 2017-09-05 2019-05-14 Globalfoundries Inc. Integrated circuit structure, gate all-around integrated circuit structure and methods of forming same
KR102419894B1 (ko) 2018-03-14 2022-07-12 삼성전자주식회사 비-활성 핀을 갖는 반도체 소자
US10916477B2 (en) * 2018-09-28 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor devices and methods of forming the same
US11594533B2 (en) * 2019-06-27 2023-02-28 Intel Corporation Stacked trigate transistors with dielectric isolation between first and second semiconductor fins
US11600717B2 (en) * 2020-05-20 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd Dummy FIN profile control to enlarge gate process window

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180204932A1 (en) * 2015-06-17 2018-07-19 Intel Corporation Vertical integration scheme and circuit elements architecture for area scaling of semiconductor devices
TW201837995A (zh) * 2016-12-30 2018-10-16 台灣積體電路製造股份有限公司 半導體元件及其製造方法
US20200091142A1 (en) * 2018-09-18 2020-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
TW202147436A (zh) 2021-12-16
DE102020128271A1 (de) 2021-11-25
CN113224007A (zh) 2021-08-06
US12113122B2 (en) 2024-10-08
US20230207670A1 (en) 2023-06-29

Similar Documents

Publication Publication Date Title
US11502187B2 (en) Semiconductor device structure and method for forming the same
TWI696220B (zh) 半導體裝置的形成方法
TWI755106B (zh) 半導體結構及其形成方法
US11848326B2 (en) Integrated circuits with gate cut features
US11830936B2 (en) Gate formation with varying work function layers
US10867842B2 (en) Method for shrinking openings in forming integrated circuits
KR20160094244A (ko) 반도체 디바이스 및 반도체 디바이스 제조 방법
KR102334898B1 (ko) 금속 게이트 커팅 공정에서의 잔류물 제거
KR102469902B1 (ko) 게이트 공정 윈도우를 확대하기 위한 더미 핀 프로파일 제어
US12113122B2 (en) Dummy fin profile control to enlarge gate process window
CN109585293B (zh) 切割金属工艺中的基脚去除
US12087633B2 (en) Multi-gate field-effect transistors and methods of forming the same
US20230223253A1 (en) Method of manufacturing semiconductor devices and semiconductor devices
US20220328482A1 (en) Semiconductor device structure and methods of forming the same
US11830948B2 (en) Semiconductor device and manufacturing method thereof
TWI778507B (zh) 半導體元件及其形成方法
US11476347B2 (en) Processes for removing spikes from gates
US20220359709A1 (en) Processes for Removing Spikes from Gates
US20220254929A1 (en) Semiconductor device structure and method for forming the same