KR102419894B1 - 비-활성 핀을 갖는 반도체 소자 - Google Patents

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    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners

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Abstract

반도체 소자는 기판 내에 배치된 다수의 핀(fin)을 포함한다. 상기 다수의 핀과 교차하는 다수의 게이트 전극이 배치된다. 상기 다수의 게이트 전극에 인접한 다수의 소스/드레인 영역이 배치된다. 상기 다수의 핀은 다수의 활성 핀 및 상기 다수의 활성 핀 사이에 배치된 비-활성 핀을 포함한다. 상기 다수의 소스/드레인 영역은 상기 다수의 활성 핀 내에 형성된 다수의 리세스 영역 상에 배치된다. 상기 비-활성 핀은 상기 다수의 소스/드레인 영역 사이에 배치된다.

Description

비-활성 핀을 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING NON-ACTIVE FIN}
활성 핀들(active fins) 사이에 비-활성 핀(non-active fin)을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
핀펫(FinFET)을 사용하여 시모스(CMOS)소자를 구현하기 위한 다양한 연구가 시도되고 있다. 기판 내에 다양한 간격을 갖는 다수의 활성 핀이 배치될 수 있다. 상기 다수의 활성 핀을 가로지르는 다수의 게이트 전극이 배치된다. 상기 다수의 게이트 전극에 인접한 다수의 소스/드레인 영역이 배치된다. 상기 다수의 소스/드레인 영역을 형성하는 공정 및 상기 다수의 게이트 전극을 분리하는 공정은 누설 전류의 증가와 같은 다양한 난관에 봉착하고 있다.
본 개시의 실시예들에 따른 과제는 누설 전류를 최소화하고 우수한 동작 특성을 갖는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 과제는 누설 전류를 최소화하고 우수한 동작 특성을 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 내에 배치된 다수의 핀(fin)을 포함한다. 상기 다수의 핀과 교차하는 다수의 게이트 전극이 배치된다. 상기 다수의 게이트 전극에 인접한 다수의 소스/드레인 영역이 배치된다. 상기 다수의 핀은 다수의 활성 핀 및 상기 다수의 활성 핀 사이에 배치된 비-활성 핀을 포함한다. 상기 다수의 소스/드레인 영역은 상기 다수의 활성 핀 내에 형성된 다수의 리세스 영역 상에 배치된다. 상기 비-활성 핀은 상기 다수의 소스/드레인 영역 사이에 배치된다.
본 개시의 실시예들에 따른 반도체 소자는 P웰 및 N웰을 갖는 기판을 포함한다. 상기 P웰 내에 P형 활성 핀이 배치된다. 상기 N웰 내에 N형 활성 핀이 배치된다. 상기 P형 활성 핀 및 상기 N형 활성 핀 사이에 제1 비-활성 핀이 배치된다. 상기 N형 활성 핀과 교차하는 제1 게이트 전극이 배치된다. 상기 P형 활성 핀과 교차하는 제2 게이트 전극이 배치된다. 상기 N형 활성 핀 내에 형성된 제1 리세스 영역 상에 제1 소스/드레인 영역이 배치된다. 상기 P형 활성 핀 내에 형성된 제2 리세스 영역 상에 제2 소스/드레인 영역이 배치된다. 상기 제1 비-활성 핀은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 사이에 배치된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 내에 배치된 제1 활성 핀을 포함한다. 상기 기판 내에 상기 제1 활성 핀과 떨어진 제2 활성 핀이 배치된다. 상기 제1 활성 핀 및 상기 제2 활성 핀 사이에 비-활성 핀이 배치된다. 상기 제1 활성 핀과 교차하는 제1 게이트 전극이 배치된다. 상기 제2 활성 핀과 교차하는 제2 게이트 전극이 배치된다. 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되고 상기 비-활성 핀 상에 정렬된 게이트 분리 패턴이 제공된다.
본 개시의 실시예들에 따르면, 다수의 활성 핀 사이의 비-활성 핀, 다수의 소스/드레인 영역, 및 상기 비-활성 핀 상에 정렬된 게이트 분리 패턴이 제공된다. 상기 비-활성 핀은 상기 다수의 활성 핀의 불 균일한 간격에 기인하는 스트레스를 완화하고 공정 산포를 최소화하는 역할을 할 수 있다. 상기 비-활성 핀은 상기 다수의 소스/드레인 영역의 과도한 측면 성장을 억제하는 역할을 할 수 있다. 상기 비-활성 핀 및 상기 게이트 분리 패턴은 게이트 전극들 간의 누설 전류를 차단하는 역할을 할 수 있다. 누설 전류를 최소화하고 우수한 동작 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이다.
도 2는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 3 내지 도 6은 도 1의 일 부분을 상세히 보여주는 확대도들이다.
도 7 내지 도 9는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 10 내지 도 30은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도이고, 도 2는 반도체 소자를 설명하기 위한 레이아웃(layout)이다. 도 3 내지 도 6은 도 1의 일 부분을 상세히 보여주는 확대도들이다. 도 1은 도 2의 절단선 I-I', II-II', 및 III-III'에 따라 취해진 단면도일 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), P웰(22P), N웰(22N), 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N), 소자 분리 층(27), 스페이서 층(37), 다수의 리세스 영역(2R, 3R, 5R, 6R, 9R, 10R, 12R, 13R), 다수의 소스/드레인 영역(41, 43), 층간 절연층(45), 게이트 유전층들(51, 52), 다수의 게이트 전극(61, 62, 64), 게이트 캐핑층들(71, 72), 및 다수의 게이트 분리 패턴(75)을 포함할 수 있다.
상기 기판(21) 내에 배치된 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)은 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N) 및 다수의 활성 핀(2, 3, 5, 6, 9, 10, 12, 13)으로 분류될 수 있다. 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)은 제1 비-활성 핀(1N), 제2 활성 핀(2), 제3 활성 핀(3), 제4 비-활성 핀(4N), 제5 활성 핀(5), 제6 활성 핀(6), 제7 비-활성 핀(7N), 제8 비-활성 핀(8N), 제9 활성 핀(9), 제10 활성 핀(10), 제11 비-활성 핀(11N), 제12 활성 핀(12), 제13 활성 핀(13), 및 제14 비-활성 핀(14N)을 포함할 수 있다. 상기 다수의 리세스 영역(2R, 3R, 5R, 6R, 9R, 10R, 12R, 13R)은 다수의 제1 리세스 영역(5R, 6R, 9R, 10R) 및 다수의 제2 리세스 영역(2R, 3R, 12R, 13R)을 포함할 수 있다. 상기 다수의 소스/드레인 영역(41, 43)은 다수의 제1 소스/드레인 영역(41) 및 다수의 제2 소스/드레인 영역(43)을 포함할 수 있다.
도 2를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), P웰(22P), N웰(22N), 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N), 다수의 게이트 전극(61, 62, 63, 64, 65), 및 다수의 게이트 분리 패턴(75)을 포함할 수 있다. 상기 다수의 게이트 전극(61, 62, 63, 64, 65)은 제1 게이트 전극(61), 제2 게이트 전극(62), 제3 게이트 전극(63), 제4 게이트 전극(64), 및 제5 게이트 전극(65)을 포함할 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 상기 제1 게이트 전극(61) 및 상기 제4 게이트 전극(64)의 각각은 제1 워크펑션 도전층(53) 및 제1 도전층(54)을 포함할 수 있다. 상기 제2 게이트 전극(62)은 제2 워크펑션 도전층(56) 및 제2 도전층(57)을 포함할 수 있다. 상기 제1 워크펑션 도전층(53)은 피모스 워크펑션 금속(PMOS work function metal)을 포함할 수 있으며, 상기 제2 워크펑션 도전층(56)은 엔모스 워크펑션 금속(NMOS work function metal)을 포함할 수 있다. 상기 제1 워크펑션 도전층(53) 및 상기 제2 워크펑션 도전층(56)의 각각은 멀티-레이어(multi-layer)일 수 있다.
상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)은 서로 평행하게 순차적으로 2차원 배열될 수 있다. 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)의 각각은 실질적으로 동일한 수평 폭을 보일 수 있다. 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N) 사이의 간격들은 실질적으로 동일할 수 있다. 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)은 실질적으로 동일한 피치(P1)를 가질 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)의 각각은 상기 다수의 활성 핀(2, 3, 5, 6, 9, 10, 12, 13)의 각각과 실질적으로 동일한 수평 폭을 보일 수 있다.
일 실시예에서, 상기 제2 활성 핀(2) 및 상기 제3 활성 핀(3)은 상기 제1 비-활성 핀(1N) 및 상기 제4 비-활성 핀(4N) 사이에 배치될 수 있고, 상기 제5 활성 핀(5) 및 상기 제6 활성 핀(6)은 상기 제4 비-활성 핀(4N) 및 상기 제7 비-활성 핀(7N) 사이에 배치될 수 있으며, 상기 제9 활성 핀(9) 및 상기 제10 활성 핀(10)은 상기 제8 비-활성 핀(8N) 및 상기 제11 비-활성 핀(11N) 사이에 배치될 수 있고, 상기 제12 활성 핀(12) 및 상기 제13 활성 핀(13)은 상기 제11 비-활성 핀(11N) 및 상기 제14 비-활성 핀(14N) 사이에 배치될 수 있다. 상기 제4 비-활성 핀(4N)은 상기 제3 활성 핀(3) 및 상기 제5 활성 핀(5) 사이에 배치될 수 있으며, 상기 제7 비-활성 핀(7N) 및 상기 제8 비-활성 핀(8N)은 상기 제6 활성 핀(6) 및 상기 제9 활성 핀(9) 사이에 배치될 수 있고, 상기 제11 비-활성 핀(11N)은 상기 제10 활성 핀(10) 및 상기 제12 활성 핀(12) 사이에 배치될 수 있다.
상기 제1 비-활성 핀(1N), 상기 제2 활성 핀(2), 상기 제3 활성 핀(3), 상기 제4 비-활성 핀(4N), 상기 제11 비-활성 핀(11N), 상기 제12 활성 핀(12), 상기 제13 활성 핀(13), 및 상기 제14 비-활성 핀(14N)은 상기 P웰(22P) 내에 배치될 수 있다. 상기 제2 활성 핀(2), 상기 제3 활성 핀(3), 상기 제12 활성 핀(12), 및 상기 제13 활성 핀(13)의 각각은 P형 활성 핀에 해당될 수 있다. 상기 제5 활성 핀(5), 상기 제6 활성 핀(6), 상기 제7 비-활성 핀(7N), 상기 제8 비-활성 핀(8N), 상기 제9 활성 핀(9), 및 상기 제10 활성 핀(10)은 상기 N웰(22N) 내에 배치될 수 있다. 상기 제5 활성 핀(5), 상기 제6 활성 핀(6), 상기 제9 활성 핀(9), 및 상기 제10 활성 핀(10)의 각각은 N형 활성 핀에 해당될 수 있다. 상기 제4 비-활성 핀(4N) 및 상기 제11 비-활성 핀(11N)의 각각은 상기 P웰(22P) 및 상기 N웰(22N) 사이의 경계에 인접하게 배치될 수 있다.
상기 소자 분리 층(27)은 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N) 사이에 배치될 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)은 상기 소자 분리 층(27) 및 상기 다수의 활성 핀(2, 3, 5, 6, 9, 10, 12, 13)과 다른 물질을 포함할 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)의 하단들은 상기 소자 분리 층(27)의 하면보다 낮은 레벨에 배치될 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N) 각각의 최상단은 상기 다수의 활성 핀(2, 3, 5, 6, 9, 10, 12, 13) 중 인접한 하나의 최상단보다 낮은 레벨에 배치될 수 있다.
상기 다수의 게이트 전극(61, 62, 63, 64, 65)의 각각은 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N) 중 적어도 하나와 교차할 수 있다. 상기 제1 게이트 전극(61), 상기 제2 게이트 전극(62), 및 상기 제3 게이트 전극(63)은 동일 직선 상에 배치될 수 있다. 상기 제1 게이트 전극(61)은 상기 제5 활성 핀(5), 상기 제6 활성 핀(6), 상기 제7 비-활성 핀(7N), 상기 제8 비-활성 핀(8N), 상기 제9 활성 핀(9), 및 상기 제10 활성 핀(10) 상을 가로지를 수 있다. 상기 제1 게이트 전극(61)은 상기 제5 활성 핀(5), 상기 제6 활성 핀(6), 상기 제7 비-활성 핀(7N), 상기 제8 비-활성 핀(8N), 상기 제9 활성 핀(9), 및 상기 제10 활성 핀(10)의 사이들에 신장될 수 있다. 상기 제1 게이트 전극(61)의 최하단은 상기 제5 활성 핀(5), 상기 제6 활성 핀(6), 상기 제7 비-활성 핀(7N), 상기 제8 비-활성 핀(8N), 상기 제9 활성 핀(9), 및 상기 제10 활성 핀(10)의 상단들보다 낮은 레벨에 배치될 수 있다.
상기 제2 게이트 전극(62)은 상기 제1 비-활성 핀(1N), 상기 제2 활성 핀(2), 및 상기 제3 활성 핀(3)을 가로지를 수 있다. 상기 제2 게이트 전극(62)은 상기 제1 비-활성 핀(1N), 상기 제2 활성 핀(2), 및 상기 제3 활성 핀(3)의 사이들에 신장될 수 있다. 상기 제2 게이트 전극(62)의 최하단은 상기 제1 비-활성 핀(1N), 상기 제2 활성 핀(2), 및 상기 제3 활성 핀(3)의 상단들보다 낮은 레벨에 배치될 수 있다.
상기 다수의 리세스 영역(2R, 3R, 5R, 6R, 9R, 10R, 12R, 13R)은 상기 다수의 게이트 전극(61, 62, 63, 64, 65)에 인접한 상기 다수의 활성 핀(2, 3, 5, 6, 9, 10, 12, 13) 내에 형성될 수 있다. 상기 다수의 리세스 영역(2R, 3R, 5R, 6R, 9R, 10R, 12R, 13R) 상에 상기 다수의 소스/드레인 영역(41, 43)이 배치될 수 있다. 상기 제5 활성 핀(5), 상기 제6 활성 핀(6), 상기 제9 활성 핀(9), 및 상기 제10 활성 핀(10) 내에 다수의 제1 리세스 영역(5R, 6R, 9R, 10R)이 형성될 수 있다. 상기 제2 활성 핀(2), 상기 제3 활성 핀(3), 상기 제12 활성 핀(12), 및 상기 제13 활성 핀(13) 내에 다수의 제2 리세스 영역(2R, 3R, 12R, 13R)이 형성될 수 있다. 상기 다수의 제1 리세스 영역(5R, 6R, 9R, 10R) 상에 다수의 제1 소스/드레인 영역(41)이 배치될 수 있으며, 상기 다수의 제2 리세스 영역(2R, 3R, 12R, 13R)상에 다수의 제2 소스/드레인 영역(43)이 배치될 수 있다.
상기 다수의 소스/드레인 영역(41, 43) 각각의 최하단은 상기 소자 분리 층(27)의 인접한 부분의 상면보다 낮은 레벨에 배치될 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N) 각각의 상단은 상기 소자 분리 층(27)의 인접한 부분의 상면보다 높은 레벨에 돌출될 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N) 각각의 최상단은 상기 다수의 소스/드레인 영역(41, 43) 중 인접한 하나의 최하단보다 높은 레벨에 돌출될 수 있다. 상기 다수의 소스/드레인 영역(41, 43)의 각각은 중간영역의 수평 폭이 상부 영역 및 하부 영역의 수평 폭보다 넓은 모양을 보일 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N) 중 적어도 일부는 상기 다수의 소스/드레인 영역(41, 43) 사이에 개재될 수 있다. 상기 다수의 소스/드레인 영역(41, 43)의 측면은 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)의 측면에 직접적으로 접촉될 수 있다. 상기 다수의 소스/드레인 영역(41, 43) 각각의 최상단은 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N) 중 인접한 하나의 최상단보다 높은 레벨에 돌출될 수 있다.
상기 다수의 게이트 전극(61, 62, 63, 64, 65) 사이에 상기 다수의 게이트 분리 패턴(75)이 배치될 수 있다. 상기 다수의 게이트 분리 패턴(75)의 각각은 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N) 중 대응하는 적어도 하나 상에 정렬될 수 있다. 상기 다수의 게이트 분리 패턴(75)의 각각은 상기 다수의 게이트 전극(61, 62, 63, 64, 65)의 측면에 직접적으로 접촉될 수 있다. 상기 다수의 게이트 분리 패턴(75) 각각의 하단은 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N) 중 대응하는 적어도 하나의 상단보다 낮은 레벨에 배치될 수 있다. 상기 다수의 게이트 분리 패턴(75)의 각각은 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N) 중 대응하는 적어도 하나의 상면 및 측면에 직접적으로 접촉될 수 있다. 상기 다수의 게이트 분리 패턴(75)의 하면들은 상기 소자 분리 층(27), 상기 다수의 소스/드레인 영역(41, 43), 또는 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)에 직접적으로 접촉될 수 있다. 상기 다수의 게이트 분리 패턴(75)의 상단들은 상기 다수의 게이트 전극(61, 62, 63, 64, 65)의 상면들보다 높은 레벨에 돌출될 수 있다.
일 실시예에서, 상기 제1 게이트 전극(61) 및 상기 제2 게이트 전극(62) 사이에 상기 다수의 게이트 분리 패턴(75) 중 선택된 하나가 배치될 수 있다. 상기 다수의 게이트 분리 패턴(75) 중 선택된 하나는 상기 제1 게이트 전극(61) 및 상기 제2 게이트 전극(62) 사이를 완전히 가로지를 수 있다. 상기 제1 게이트 전극(61) 및 상기 제2 게이트 전극(62)의 측면들은 상기 다수의 게이트 분리 패턴(75) 중 선택된 하나의 양쪽 측면들에 하나씩 접촉될 수 있다. 상기 다수의 게이트 분리 패턴(75) 중 선택된 하나는 상기 제4 비-활성 핀(4N) 상에 정렬될 수 있다. 상기 제4 비-활성 핀(4N)의 상단은 상기 제1 게이트 전극(61) 및 상기 제2 게이트 전극(62)의 하단들보다 높은 레벨에 돌출될 수 있다. 상기 다수의 게이트 분리 패턴(75) 중 선택된 하나의 최하단은 상기 제4 비-활성 핀(4N)의 상단보다 낮은 레벨에 배치될 수 있다. 상기 다수의 게이트 분리 패턴(75) 중 선택된 하나는 상기 제4 비-활성 핀(4N)의 상면 및 측면에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 제4 비-활성 핀(4N)은 비-활성 핀에 해당될 수 있다. 상기 다수의 게이트 분리 패턴(75) 중 선택된 하나 및 상기 제4 비-활성 핀(4N)은 상기 제1 게이트 전극(61) 및 상기 제2 게이트 전극(62) 사이의 누설 전류를 차단하는 역할을 할 수 있다.
일 실시예에서, 상기 제3 활성 핀(3)은 상기 P웰(22P) 내에 배치될 수 있다. 상기 제3 활성 핀(3)은 P형 활성 핀에 해당될 수 있다. 상기 제5 활성 핀(5)은 상기 N웰(22N) 내에 배치될 수 있다. 상기 제5 활성 핀(5)은 N형 활성 핀에 해당될 수 있다. 상기 제4 비-활성 핀(4N)은 상기 제3 활성 핀(3) 및 상기 제5 활성 핀(5) 사이에 배치될 수 있다. 상기 제4 비-활성 핀(4N)은 상기 P웰(22P) 및 상기 N웰(22N) 사이의 경계에 인접하게 배치될 수 있다. 상기 제4 비-활성 핀(4N)은 제1 비-활성 핀으로 지칭될 수 있다. 상기 제1 게이트 전극(61)은 상기 제5 활성 핀(5)과 교차할 수 있다. 상기 제2 게이트 전극(62)은 상기 제3 활성 핀(3)과 교차할 수 있다. 상기 다수의 제1 소스/드레인 영역(41) 중 선택된 하나는 상기 제5 활성 핀(5) 내에 형성된 상기 다수의 제1 리세스 영역(5R, 6R, 9R, 10R) 중 대응하는 하나 상에 배치될 수 있다. 상기 다수의 제2 소스/드레인 영역(43) 중 선택된 하나는 상기 제3 활성 핀(3) 내에 형성된 상기 다수의 제2 리세스 영역(2R, 3R, 12R, 13R) 중 대응하는 하나 상에 배치될 수 있다. 상기 제4 비-활성 핀(4N)은 상기 다수의 제1 소스/드레인 영역(41) 중 선택된 하나와 상기 다수의 제2 소스/드레인 영역(43) 중 선택된 하나의 사이에 배치될 수 있다. 상기 제7 비-활성 핀(7N)은 상기 N웰(22N) 내에 배치될 수 있다. 상기 제5 활성 핀(5)은 상기 제4 비-활성 핀(4N) 및 상기 제7 비-활성 핀(7N) 사이에 배치될 수 있다. 일 실시예에서, 상기 제7 비-활성 핀(7N)은 제2 비-활성 핀으로 지칭될 수 있다. 상기 제7 비-활성 핀(7N)의 상단은 상기 소자 분리 층(27)의 인접한 영역의 상면보다 높은 레벨에 배치될 수 있다.
일 실시예에서, 상기 제5 활성 핀(5)은 제1 활성 핀으로 지칭될 수 있으며, 상기 제3 활성 핀(3)은 제2 활성 핀으로 지칭될 수 있다. 상기 제4 비-활성 핀(4N)은 비-활성 핀으로 지칭될 수 있다.
도 3을 참조하면, 다수의 비-활성 핀(1N, 4N, 7N)의 하단들은 인접한 소자 분리 층(27)의 하단들과 실질적으로 동일한 레벨에 배치될 수 있다.
도 4를 참조하면, 다수의 비-활성 핀(1N, 4N, 7N)의 하단들은 인접한 소자 분리 층(27)의 하단들보다 높은 레벨에 배치될 수 있다.
도 5를 참조하면, 분리 트렌치(75T)의 바닥에 식각부산물(81)이 보존될 수 있다. 상기 식각부산물(81)은 게이트 분리 패턴(75)의 하면에 접촉될 수 있다. 상기 게이트 분리 패턴(75)은 제4 비-활성 핀(4N)의 상면 및 측면들에 직접적으로 접촉될 수 있다. 상기 게이트 분리 패턴(75) 및 상기 제4 비-활성 핀(4N)은 상기 제2 게이트 전극(62)을 상기 제1 게이트 전극(61)으로부터 전기적으로 격리하는 역할을 할 수 있다. 상기 식각부산물(81)이 존재한다 할지라도 상기 게이트 분리 패턴(75) 및 상기 제4 비-활성 핀(4N)의 구성에 기인하여 상기 제1 게이트 전극(61) 및 상기 제2 게이트 전극(62) 사이의 누설전류는 완전히 차단될 수 있다.
도 6을 참조하면, 분리 트렌치(75T)의 최하단은 다수의 게이트 전극(61, 62)의 최하단보다 높은 레벨에 배치될 수 있다. 상기 분리 트렌치(75T)의 바닥에 다수의 게이트 전극(61, 62)이 부분적으로 보존될 수 있다. 게이트 분리 패턴(75)의 하면은 상기 다수의 게이트 전극(61, 62)에 접촉될 수 있다. 상기 다수의 게이트 전극(61, 62)은 상기 게이트 분리 패턴(75)의 하부에 부분적으로 연장될 수 있다.
도 7 내지 도 9는 본 개시에 따른 실시예로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 7을 참조하면, 제7 비-활성 핀(7N) 및 제8 비-활성 핀(8N)의 상면들은 인접한 제4 비-활성 핀(4N) 및 인접한 제11 비-활성 핀(11N)의 상면들보다 낮은 레벨에 배치될 수 있다. 상기 제7 비-활성 핀(7N) 및 상기 제8 비-활성 핀(8N)의 상면들은 상기 소자 분리 층(27)의 인접한 영역의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 일 실시예에서, 상기 제4 비-활성 핀(4N)은 제1 비-활성 핀으로 지칭될 수 있으며, 상기 제7 비-활성 핀(7N)은 제2 비-활성 핀으로 지칭될 수 있다. 다수의 제1 소스/드레인 영역(41)의 일 측면들은 상기 제7 비-활성 핀(7N) 또는 상기 제8 비-활성 핀(8N)의 상부에 부분적으로 중첩될 수 있다.
도 8을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), P웰(22P), N웰(22N), 다수의 핀(1N, 2, 3, 4N, 5N, 6, 7, 8N, 9N, 10, 11, 12N, 13N, 14, 15, 16N), 소자 분리 층(27), 다수의 소스/드레인 영역(41, 43), 층간 절연층(45), 게이트 유전층들(51, 52), 다수의 게이트 전극(61, 62), 게이트 캐핑층들(71, 72), 및 다수의 게이트 분리 패턴(75)을 포함할 수 있다.
상기 다수의 핀(1N, 2, 3, 4N, 5N, 6, 7, 8N, 9N, 10, 11, 12N, 13N, 14, 15, 16N)은 다수의 비-활성 핀(1N, 4N, 5N, 8N, 9N, 12N, 13N, 16N) 및 다수의 활성 핀(2, 3, 6, 7, 10, 11, 14, 15)으로 분류될 수 있다. 상기 다수의 핀(1N, 2, 3, 4N, 5N, 6, 7, 8N, 9N, 10, 11, 12N, 13N, 14, 15, 16N)은 제1 비-활성 핀(1N), 제2 활성 핀(2), 제3 활성 핀(3), 제4 비-활성 핀(4N), 제5 비-활성 핀(5N), 제6 활성 핀(6), 제7 활성 핀(7), 제8 비-활성 핀(8N), 제9 비-활성 핀(9N), 제10 활성 핀(10), 제11 활성 핀(11), 제12 비-활성 핀(12N), 제13 비-활성 핀(13N), 제14 활성 핀(14), 제15 활성 핀(15), 및 제16 비-활성 핀(16N)을 포함할 수 있다. 상기 제3 활성 핀(3) 및 상기 제6 활성 핀(6) 사이에 상기 제4 비-활성 핀(4N) 및 상기 제5 비-활성 핀(5N)이 배치될 수 있으며, 상기 제11 활성 핀(11) 및 상기 제14 활성 핀(14) 사이에 상기 제12 비-활성 핀(12N) 및 상기 제13 비-활성 핀(13N)이 배치될 수 있다.
상기 다수의 게이트 분리 패턴(75) 중 하나는 상기 제4 비-활성 핀(4N) 및 상기 제5 비-활성 핀(5N) 상에 중첩될 수 있으며, 상기 다수의 게이트 분리 패턴(75) 중 다른 하나는 상기 제12 비-활성 핀(12N) 및 상기 제13 비-활성 핀(13N) 상에 중첩될 수 있다. 상기 다수의 게이트 분리 패턴(75) 중 하나는 상기 제4 비-활성 핀(4N) 및 상기 제5 비-활성 핀(5N) 사이에 신장될 수 있으며, 상기 다수의 게이트 분리 패턴(75) 중 다른 하나는 상기 제12 비-활성 핀(12N) 및 상기 제13 비-활성 핀(13N) 사이에 신장될 수 있다. 상기 다수의 게이트 분리 패턴(75)의 하면들은 상기 제4 비-활성 핀(4N), 상기 제5 비-활성 핀(5N), 상기 제12 비-활성 핀(12N), 및 상기 제13 비-활성 핀(13N)의 상면들보다 낮은 레벨에 배치될 수 있다. 상기 다수의 게이트 분리 패턴(75)은 상기 제4 비-활성 핀(4N), 상기 제5 비-활성 핀(5N), 상기 제12 비-활성 핀(12N), 및 상기 제13 비-활성 핀(13N)의 상면들 및 측면들에 직접적으로 접촉될 수 있다.
도 9를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), P웰(22P), N웰(22N), 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8, 9, 10N, 11, 12, 13N), 소자 분리 층(27), 다수의 소스/드레인 영역(41, 43), 층간 절연층(45), 게이트 유전층들(51, 52), 다수의 게이트 전극(61, 62), 게이트 캐핑층들(71, 72), 및 다수의 게이트 분리 패턴(75)을 포함할 수 있다.
상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8, 9, 10N, 11, 12, 13N)은 다수의 비-활성 핀(1N, 4N, 7N, 10N, 13N) 및 다수의 활성 핀(2, 3, 5, 6, 8, 9, 11, 12)으로 분류될 수 있다. 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8, 9, 10N, 11, 12, 13N)은 제1 비-활성 핀(1N), 제2 활성 핀(2), 제3 활성 핀(3), 제4 비-활성 핀(4N), 제5 활성 핀(5), 제6 활성 핀(6), 제7 비-활성 핀(7N), 제8 활성 핀(8), 제9 활성 핀(9), 제10 비-활성 핀(10N), 제11 활성 핀(11), 제12 활성 핀(12), 및 제13 비-활성 핀(13N)을 포함할 수 있다. 상기 제7 비-활성 핀(7N)은 상기 제6 활성 핀(6) 및 상기 제8 활성 핀(8) 사이에 배치될 수 있다.
도 10 내지 도 24는 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다. 도 10 내지 도 24는 도 2의 절단선 I-I', II-II', 및 III-III'에 따라 취해진 단면도일 수 있다.
도 2 및 도 10을 참조하면, 기판(21) 상에 제1 마스크 패턴(25)이 형성될 수 있다. 상기 제1 마스크 패턴(25)은 상기 기판(21) 상의 제1 버퍼 층(23) 및 상기 제1 버퍼 층(23) 상의 제1 마스크 층(24)을 포함할 수 있다. 상기 제1 마스크 패턴(25)을 식각마스크로 사용하여 상기 기판(21) 내에 다수의 활성 핀(active fin; 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14)을 한정하는 다수의 제1 트렌치(25T)가 형성될 수 있다. 상기 다수의 활성 핀(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14)은 제1 활성 핀(1), 제2 활성 핀(2), 제3 활성 핀(3), 제4 활성 핀(4), 제5 활성 핀(5), 제6 활성 핀(6), 제7 활성 핀(7), 제8 활성 핀(8), 제9 활성 핀(9), 제10 활성 핀(10), 제11 활성 핀(11), 제12 활성 핀(12), 제13 활성 핀(13), 및 제14 활성 핀(14)을 포함할 수 있다. 상기 기판(21)은 P웰(22P) 및 N웰(22N)을 포함할 수 있다. 상기 제1 활성 핀(1), 상기 제2 활성 핀(2), 상기 제3 활성 핀(3), 상기 제4 활성 핀(4), 상기 제11 활성 핀(11), 상기 제12 활성 핀(12), 상기 제13 활성 핀(13), 및 상기 제14 활성 핀(14)은 상기 P웰(22P) 내에 한정될 수 있다. 상기 제5 활성 핀(5), 상기 제6 활성 핀(6), 상기 제7 활성 핀(7), 상기 제8 활성 핀(8), 상기 제9 활성 핀(9), 및 상기 제10 활성 핀(10)은 상기 N웰(22N) 내에 한정될 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판일 수 있다. 예를들면, 상기 기판(21)은 P-형 불순물들을 갖는 단결정 실리콘 웨이퍼일 수 있다. 상기 P웰(22P)은 상기 기판(21) 내에 P-형 불순물들을 주입하여 형성될 수 있으며 상기 N웰(22N)은 상기 기판(21) 내에 N-형 불순물들을 주입하여 형성될 수 있다. 상기 P-형 불순물들은 붕소(B)를 포함할 수 있으며, 상기 N-형 불순물들은 인(P), 비소(As), 또는 이들의 조합을 포함할 수 있다. 상기 P웰(22P) 및 상기 N웰(22N)은 서로 다른 깊이를 보일 수 있으나, 간략한 설명을 위하여 이하에서는 상기 P웰(22P) 및 상기 N웰(22N)의 하면이 실질적으로 동일한 레벨에 형성된 경우를 상정하여 설명하기로 한다. 일 실시예에서, 상기 기판(21)이 P-형 불순물들을 갖는 단결정 실리콘 웨이퍼인 경우, 상기 P웰(22P)은 생략될 수 있다. 상기 P웰(22P) 및 상기 N웰(22N)은 상기 기판(21) 내에 번갈아 가며 반복적으로 여러 개 2차원 배열될 수 있다.
상기 제1 버퍼 층(23)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 마스크 층(24)은 상기 기판(21)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 제1 마스크 층(24)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 다수의 제1 트렌치(25T)의 각각은 수평 폭보다 수직 높이가 클 수 있다. 상기 다수의 제1 트렌치(25T)의 각각은 실질적으로 동일한 수평 폭을 보일 수 있다.
상기 다수의 활성 핀(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14)의 각각은 수평 폭보다 수직 높이가 클 수 있다. 상기 다수의 활성 핀(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14)의 각각은 실질적으로 동일한 수평 폭을 보일 수 있다. 상기 다수의 활성 핀(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14) 사이의 간격들은 실질적으로 동일할 수 있다. 상기 다수의 활성 핀(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14)은 실질적으로 동일한 피치(P1)를 가질 수 있다. 상기 다수의 활성 핀(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14)의 상면들은 실질적으로 동일한 레벨에 형성될 수 있다.
일 실시예에서, 상기 P웰(22P) 및 상기 N웰(22N)은 상기 다수의 활성 핀(1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14)을 한정하는 공정이 수행된 후에 형성될 수도 있다.
도 2 및 도 11을 참조하면, 상기 다수의 제1 트렌치(25T) 내에 소자 분리 층(27)이 형성될 수 있다. 상기 소자 분리 층(27)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 일 실시예에서, 상기 소자 분리 층(27)은 실리콘 산화물을 포함할 수 있다.
도 2 및 도 12를 참조하면, 상기 소자 분리 층(27) 및 상기 제1 마스크 패턴(25) 상에 제2 마스크 패턴(28)이 형성될 수 있다. 상기 제2 마스크 패턴(28)을 식각마스크로 이용하고, 상기 제1 마스크 패턴(25)을 선택적으로 제거하고, 상기 제1 활성 핀(1), 상기 제4 활성 핀(4), 상기 제7 활성 핀(7), 상기 제8 활성 핀(8), 상기 제11 활성 핀(11), 및 상기 제14 활성 핀(14)을 제거하여 다수의 제2 트렌치(1T, 4T, 7T, 8T, 11T, 14T)가 형성될 수 있다. 상기 제2 마스크 패턴(28)은 상기 기판(21)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 다수의 제2 트렌치(1T, 4T, 7T, 8T, 11T, 14T)의 바닥들은 인접한 상기 소자 분리 층(27)의 하면들보다 낮은 레벨에 형성될 수 있다.
일 실시예에서, 상기 다수의 제2 트렌치(1T, 4T, 7T, 8T, 11T, 14T)의 바닥들은 인접한 상기 소자 분리 층(27)의 하면들과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 다수의 제2 트렌치(1T, 4T, 7T, 8T, 11T, 14T)의 바닥들은 인접한 상기 소자 분리 층(27)의 하면들보다 높은 레벨에 형성될 수 있다.
일 실시예에서, 상기 제1 활성 핀(1), 상기 제4 활성 핀(4), 상기 제7 활성 핀(7), 상기 제8 활성 핀(8), 상기 제11 활성 핀(11), 및 상기 제14 활성 핀(14)을 제거하여 상기 다수의 제2 트렌치(1T, 4T, 7T, 8T, 11T, 14T)를 형성하는 공정은 NF3, H2, 또는 이들의 조합을 사용하는 식각 공정을 포함할 수 있다. 상기 식각 공정은 브레이크스루(breakthrough) 단계, 사이드월 패시베이션(sidewall passivation) 단계, 및 에치(etch) 단계를 포함하는 싸이클릭 에치(cyclic etch) 공정을 포함할 수 있다. 상기 식각 공정은 펄스 플라즈마 에치(pulse plasma etch) 공정을 포함할 수 있다. 상기 사이드월 패시베이션(sidewall passivation) 단계는 산소(O2), CmHn, 또는 이들의 조합이 사용될 수 있다(여기서, m 및 n는 양의 정수이다). 예를들면, 상기 CmHn는 메탄(CH4) 가스를 포함할 수 있다. 상기 사이드월 패시베이션(sidewall passivation) 단계는 상기 소자 분리 층(27)의 식각 손상을 방지하는 역할을 할 수 있다. 상기 사이드월 패시베이션(sidewall passivation) 단계는 상기 다수의 제2 트렌치(1T, 4T, 7T, 8T, 11T, 14T)의 프로파일 손상(profile attack)을 감소하는 역할을 할 수 있다.
일 실시예에서, 상기 제1 활성 핀(1), 상기 제4 활성 핀(4), 상기 제7 활성 핀(7), 상기 제8 활성 핀(8), 상기 제11 활성 핀(11), 및 상기 제14 활성 핀(14)을 제거하여 상기 다수의 제2 트렌치(1T, 4T, 7T, 8T, 11T, 14T)를 형성하는 공정은 Cl2, HBr, 또는 이들의 조합을 사용하는 식각 공정을 포함할 수 있다.
도 2 및 도 13을 참조하면, 상기 제2 마스크 패턴(28)을 제거하고 상기 다수의 제2 트렌치(1T, 4T, 7T, 8T, 11T, 14T) 내에 다수의 비-활성 핀(non-active fin; 1N, 4N, 7N, 8N, 11N, 14N)이 형성될 수 있다. 편의상 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)의 각각은 제1 비-활성 핀(1N), 제4 비-활성 핀(4N), 제7 비-활성 핀(7N), 제8 비-활성 핀(8N), 제11 비-활성 핀(11N), 및 제14 비-활성 핀(14N)으로 지칭하기로 한다. 상기 제1 비-활성 핀(1N), 상기 제2 활성 핀(2), 상기 제3 활성 핀(3), 상기 제4 비-활성 핀(4N), 상기 제5 활성 핀(5), 상기 제6 활성 핀(6), 상기 제7 비-활성 핀(7N), 상기 제8 비-활성 핀(8N), 상기 제9 활성 핀(9), 상기 제10 활성 핀(10), 상기 제11 비-활성 핀(11N), 상기 제12 활성 핀(12), 상기 제13 활성 핀(13), 및 상기 제14 비-활성 핀(14N)은 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)으로 지칭될 수 있다.
상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)을 형성하는 것은 박막 형성공정 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP)공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)은 상기 소자 분리 층(27)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)은 상기 소자 분리 층(27)과 다른 물질을 포함할 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)은 실리콘 질화물, 실리콘 산화물, SiC, SiOC, 폴리실리콘, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 일 실시예에서, 상기 소자 분리 층(27)은 실리콘 산화물을 포함할 수 있으며, 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)은 실리콘 질화물을 포함할 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)의 하단들은 인접한 상기 소자 분리 층(27)의 하면들보다 낮은 레벨에 형성될 수 있다.
상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)의 각각 및 상기 다수의 활성 핀(2, 3, 5, 6, 9, 10, 12, 13)의 각각은 실질적으로 동일한 수평 폭을 보일 수 있다. 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N) 사이의 간격들은 실질적으로 동일할 수 있다. 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)은 실질적으로 동일한 피치(P1)를 가질 수 있다.
도 2 및 도 14를 참조하면, 상기 제1 마스크 패턴(25)을 제거하고 상기 소자 분리 층(27)을 리세스하여 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)의 상면들 및 측면들을 노출할 수 있다. 상기 소자 분리 층(27)의 상면은 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)의 상단들보다 낮은 레벨에 형성될 수 있다.
상기 제1 마스크 패턴(25)을 제거하고 상기 소자 분리 층(27)을 리세스하는 공정이 수행되는 동안 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)은 부분적으로 식각될 수 있다. 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)의 각각은 인접한 상기 소자 분리 층(27)의 상면보다 높은 레벨에 돌출될 수 있다. 상기 다수의 활성 핀(2, 3, 5, 6, 9, 10, 12, 13)의 각각에 있어서, 인접한 상기 소자 분리 층(27)의 상면보다 높은 레벨에 돌출된 부분의 수평 폭은 감소될 수 있다. 상기 다수의 활성 핀(2, 3, 5, 6, 9, 10, 12, 13)의 각각은 상단의 모양이 둥글게 형성될 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)의 상단들은 상기 다수의 활성 핀(2, 3, 5, 6, 9, 10, 12, 13)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)은 상기 소자 분리 층(27)을 리세스하는 공정이 수행되는 동안 로딩 효과(loading effect)를 완화하는 역할을 할 수 있다. 상기 소자 분리 층(27)의 상면은 매우 균일한 레벨에 형성될 수 있다.
도 2 및 도 15를 참조하면, 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)을 가로지르는 다수의 희생 게이트 패턴(31, 33, 34, 35)이 형성될 수 있다. 상기 다수의 희생 게이트 패턴(31, 33, 34, 35)의 각각은 차례로 적층된 제2 버퍼 층(31), 임시 전극(33), 제3 버퍼 층(34), 및 제3 마스크 패턴(35)을 포함할 수 있다. 상기 다수의 희생 게이트 패턴(31, 33, 34, 35)을 형성하는 것은 다수의 박막 형성 공정 및 패터닝 공정을 포함할 수 있다.
상기 제2 버퍼 층(31)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 임시 전극(33)은 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 상기 제3 버퍼 층(34)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 제3 마스크 패턴(35)은 실리콘 질화물과 같은 절연층을 포함할 수 있다. 상기 다수의 희생 게이트 패턴(31, 33, 34, 35)은 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)의 상면들 및 측면들을 덮을 수 있다.
도 2 및 도 16을 참조하면, 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N) 및 상기 다수의 희생 게이트 패턴(31, 33, 34, 35)의 표면들을 덮는 스페이서 층(37)이 형성될 수 있다. 상기 스페이서 층(37)은 상기 다수의 희생 게이트 패턴(31, 33, 34, 35)의 측면들을 덮을 수 있다. 상기 스페이서 층(37)은 상기 소자 분리 층(27)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 스페이서 층(37)은 다수의 절연층을 포함할 수 있다. 상기 스페이서 층(37)은 실리콘 질화물을 포함할 수 있다.
도 2 및 도 17을 참조하면, 상기 P웰(22P)의 상부를 덮고 상기 N웰(22N)의 상부를 노출하는 제4 마스크 패턴(39)이 형성될 수 있다. 상기 제4 마스크 패턴(39)은 포토레지스트 패턴 또는 하드마스크 패턴을 포함할 수 있다. 일 실시예에서, 상기 제4 마스크 패턴(39)은 상기 제1 비-활성 핀(1N), 상기 제2 활성 핀(2), 상기 제3 활성 핀(3), 상기 제4 비-활성 핀(4N), 상기 제11 비-활성 핀(11N), 상기 제12 활성 핀(12), 상기 제13 활성 핀(13), 및 상기 제14 비-활성 핀(14N)의 상부를 덮을 수 있다.
도 2 및 도 18을 참조하면, 상기 제4 마스크 패턴(39) 및 상기 다수의 희생 게이트 패턴(31, 33, 34, 35)을 식각마스크로 사용하여 상기 스페이서 층(37)을 부분적으로 제거하고 상기 제5 활성 핀(5), 상기 제6 활성 핀(6), 상기 제9 활성 핀(9), 및 상기 제10 활성 핀(10) 내에 다수의 제1 리세스 영역(5R, 6R, 9R, 10R)이 형성될 수 있다. 상기 다수의 제1 리세스 영역(5R, 6R, 9R, 10R)을 형성하는 것은 이방성 식각 공정, 등방성 식각 공정, 방향성 식각 공정, 또는 이들의 조합을 포함할 수 있다. 상기 제4 마스크 패턴(39)은 제거될 수 있다. 상기 다수의 희생 게이트 패턴(31, 33, 34, 35)의 측면들에 상기 스페이서 층(37)이 보존될 수 있다.
상기 다수의 제1 리세스 영역(5R, 6R, 9R, 10R)의 바닥들은 인접한 상기 소자 분리 층(27)의 상면들보다 낮은 레벨에 형성될 수 있다. 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)은 인접한 상기 소자 분리 층(27)의 상면들 및 상기 다수의 제1 리세스 영역(5R, 6R, 9R, 10R)의 바닥들보다 높은 레벨에 돌출될 수 있다.
도 2 및 도 19를 참조하면, 상기 다수의 제1 리세스 영역(5R, 6R, 9R, 10R) 상에 다수의 제1 소스/드레인 영역(41)이 형성될 수 있다. 상기 다수의 제1 소스/드레인 영역(41)을 형성하는 것은 에스이지(selective epitaxial growth; SEG) 공정을 포함할 수 있다. 일 실시예에서, 상기 다수의 제1 소스/드레인 영역(41)은 P형 불순물들을 함유하는 SiGe층을 포함할 수 있다.
상기 다수의 제1 소스/드레인 영역(41)의 상단들은 상기 제5 활성 핀(5), 상기 제6 활성 핀(6), 상기 제9 활성 핀(9), 및 상기 제10 활성 핀(10)의 상단들보다 높은 레벨에 돌출될 수 있다. 상기 다수의 제1 소스/드레인 영역(41)의 각각은 중간 영역의 수평 폭이 하부 영역 및 상부 영역보다 넓은 모양을 보일 수 있다. 상기 다수의 제1 소스/드레인 영역(41)의 측면들은 상기 제4 비-활성 핀(4N), 상기 제7 비-활성 핀(7N), 상기 제8 비-활성 핀(8N), 또는 상기 제11 비-활성 핀(11N)의 측면에 접촉될 수 있다. 상기 제4 비-활성 핀(4N), 상기 제7 비-활성 핀(7N), 상기 제8 비-활성 핀(8N), 및 상기 제11 비-활성 핀(11N)은 상기 다수의 제1 소스/드레인 영역(41)의 과도한 측면 성장을 제한하는 역할을 할 수 있다.
도 2 및 도 20을 참조하면, 도 17 내지 도 19를 참조하여 설명한 것과 유사한 방법으로 상기 제2 활성 핀(2), 상기 제3 활성 핀(3), 상기 제12 활성 핀(12), 및 상기 제13 활성 핀(13) 내에 다수의 제2 리세스 영역(2R, 3R, 12R, 13R)이 형성될 수 있다. 상기 다수의 제2 리세스 영역(2R, 3R, 12R, 13R)상에 다수의 제2 소스/드레인 영역(43)이 형성될 수 있다. 상기 다수의 제2 소스/드레인 영역(43)을 형성하는 것은 에스이지(SEG) 공정을 포함할 수 있다. 일 실시예에서, 상기 다수의 제2 소스/드레인 영역(43)은 N형 불순물들을 함유하는 SiC층 또는 N형 불순물들을 함유하는 Si층을 포함할 수 있다.
상기 다수의 제2 소스/드레인 영역(43)의 상단들은 상기 제2 활성 핀(2), 상기 제3 활성 핀(3), 상기 제12 활성 핀(12), 및 상기 제13 활성 핀(13)의 상단들보다 높은 레벨에 돌출될 수 있다. 상기 다수의 제2 소스/드레인 영역(43)의 각각은 상기 다수의 제1 소스/드레인 영역(41)과 다른 모양을 보일 수 있다. 상기 다수의 제2 소스/드레인 영역(43)의 각각은 중간 영역의 수평 폭이 하부 영역 및 상부 영역보다 넓은 모양을 보일 수 있다. 상기 다수의 제2 소스/드레인 영역(43)의 측면들은 상기 제1 비-활성 핀(1N), 상기 제4 비-활성 핀(4N), 상기 제11 비-활성 핀(11N), 또는 상기 제14 비-활성 핀(14N)의 측면에 접촉될 수 있다. 상기 제1 비-활성 핀(1N), 상기 제4 비-활성 핀(4N), 상기 제11 비-활성 핀(11N), 및 상기 제14 비-활성 핀(14N)은 상기 다수의 제2 소스/드레인 영역(43)의 과도한 측면 성장을 제한하는 역할을 할 수 있다.
도 2 및 도 21을 참조하면, 상기 다수의 제1 소스/드레인 영역(41) 및 상기 다수의 제2 소스/드레인 영역(43) 상에 층간 절연층(45)이 형성될 수 있다. 상기 층간 절연층(45)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(silicon oxycarbonitride; SiOCN), 저-유전물(Low-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 층간 절연층(45)은 실리콘 산화물을 포함할 수 있으며, 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)은 실리콘 질화물을 포함할 수 있다. 상기 층간 절연층(45)은 서로 다른 다수의 층을 포함하는 멀티-층(multi-layer)일 수 있다.
도 2 및 도 22를 참조하면, 상기 다수의 희생 게이트 패턴(31, 33, 34, 35)을 제거하여 다수의 게이트 트렌치(33T)가 형성될 수 있다. 상기 다수의 게이트 트렌치(33T)의 내부에 상기 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8N, 9, 10, 11N, 12, 13, 14N)의 상면들 및 측면들이 노출될 수 있다. 상기 다수의 게이트 트렌치(33T)를 형성하는 것은 평탄화 공정 및 식각 공정을 포함할 수 있다.
도 2 및 도 23을 참조하면, 상기 다수의 게이트 트렌치(33T) 내에 게이트 유전층들(51, 52), 다수의 게이트 전극(61, 62, 63, 64, 65), 및 게이트 캐핑층들(71, 72)이 형성될 수 있다. 상기 다수의 게이트 전극(61, 62, 63, 64, 65)은 제1 게이트 전극(61), 제2 게이트 전극(62), 제3 게이트 전극(63), 제4 게이트 전극(64), 및 제5 게이트 전극(65)을 포함할 수 있다. 상기 게이트 유전층들(51, 52), 상기 다수의 게이트 전극(61, 62, 63, 64, 65), 및 상기 게이트 캐핑층들(71, 72)을 형성하는 것은 다수의 박막 형성공정, 다수의 평탄화 공정, 및 에치백(etch-back) 공정을 포함할 수 있다.
상기 게이트 유전층들(51, 52)은 고-유전물(High-K dielectrics), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 게이트 유전층들(51, 52)은 HfO, HfSiO, AlO, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 게이트 전극(61, 62, 63, 64, 65)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 다수의 게이트 전극(61, 62, 63, 64, 65)은 Ti, TiN, TiSiN, Ta, TaN, TaSiN, Zr, ZrN, Al, AlN, Ru, RuN, Mo, MoN, MoSiN, Co, CoN, CoSiN, W, WN, Ni, Si, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 캐핑층들(71, 72)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(SiOCN), 저-유전물, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 제1 게이트 전극(61) 및 상기 제4 게이트 전극(64)의 각각은 제1 워크펑션 도전층(53) 및 제1 도전층(54)을 포함할 수 있다. 상기 제2 게이트 전극(62)은 제2 워크펑션 도전층(56) 및 제2 도전층(57)을 포함할 수 있다. 상기 제1 워크펑션 도전층(53)은 피모스 워크펑션 금속(PMOS work function metal)을 포함할 수 있으며, 상기 제2 워크펑션 도전층(56)은 엔모스 워크펑션 금속(NMOS work function metal)을 포함할 수 있다. 상기 제1 워크펑션 도전층(53) 및 상기 제2 워크펑션 도전층(56)의 각각은 멀티-레이어(multi-layer)일 수 있다. 상기 제1 워크펑션 도전층(53) 및 상기 제2 워크펑션 도전층(56)은 서로 다른 두께를 보일 수 있으나 간략한 설명을 위하여 상기 제1 워크펑션 도전층(53) 및 상기 제2 워크펑션 도전층(56)이 동일한 두께를 갖는 경우를 상정하여 설명하기로 한다. 상기 제2 도전층(57)은 상기 제1 도전층(54)과 다른 물질을 포함할 수 있으며, 상기 제1 도전층(54) 및 상기 제2 도전층(57)은 동일한 물질로 구성될 수도 있다. 상기 다수의 게이트 전극(61, 62, 63, 64, 65)은 듀얼 워크펑션 메탈 게이트(dual work function metal gate)에 해당될 수 있다. 상기 다수의 게이트 전극(61, 62, 63, 64, 65)은 리플레이스먼트 메탈 게이트(replacement metal gate; RMG)로 지칭될 수 있다.
도 2 및 도 24를 참조하면, 상기 게이트 캐핑층들(71, 72) 및 상기 다수의 게이트 전극(61, 62, 63, 64, 65)을 관통하는 다수의 분리 트렌치(75T)가 형성될 수 있다. 상기 다수의 분리 트렌치(75T)를 형성하는 것은 패터닝 공정을 포함할 수 있다. 상기 다수의 분리 트렌치(75T)는 상기 다수의 게이트 전극(61, 62, 63, 64, 65)을 서로 분리하는 역할을 할 수 있다. 상기 다수의 분리 트렌치(75T)의 바닥들은 상기 다수의 비-활성 핀(1N, 4N, 7N, 8N, 11N, 14N)의 상단들보다 낮은 레벨에 형성될 수 있다.
일 실시예에서, 상기 다수의 분리 트렌치(75T) 중 하나는 상기 제4 비-활성 핀(4N) 상에 중첩될 수 있으며, 상기 다수의 분리 트렌치(75T) 중 다른 하나는 상기 제11 비-활성 핀(11N) 상에 중첩될 수 있다. 상기 다수의 분리 트렌치(75T) 내에 상기 제4 비-활성 핀(4N) 및 상기 제11 비-활성 핀(11N)의 상면들 및 측면들이 노출될 수 있다.
도 1 및 도 2를 다시 한번 참조하면, 상기 다수의 분리 트렌치(75T) 내에 다수의 게이트 분리 패턴(75)이 형성될 수 있다. 상기 다수의 게이트 분리 패턴(75)을 형성하는 것은 박막 형성 공정 및 평탄화 공정을 포함할 수 있다. 상기 다수의 게이트 분리 패턴(75)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카보나이트라이드(SiOCN), 저-유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
도 25 및 도 26은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 25를 참조하면, 제7 비-활성 핀(7N) 및 제8 비-활성 핀(8N)의 상면들은 인접한 소자 분리 층(27)의 상면과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 제7 비-활성 핀(7N), 상기 제8 비-활성 핀(8N), 및 상기 소자 분리 층(27)의 상면들은 다수의 제1 리세스 영역(5R, 6R, 9R, 10R)의 바닥들보다 높은 레벨에 형성될 수 있다. 상기 제7 비-활성 핀(7N) 및 상기 제8 비-활성 핀(8N)의 상면들은 인접한 제4 비-활성 핀(4N) 및 인접한 제11 비-활성 핀(11N)의 상면들보다 낮은 레벨에 형성될 수 있다.
도 26을 참조하면, 상기 제5 활성 핀(5), 상기 제6 활성 핀(6), 상기 제9 활성 핀(9), 및 상기 제10 활성 핀(10) 내에 배치된 상기 다수의 제1 리세스 영역(5R, 6R, 9R, 10R) 상에 다수의 제1 소스/드레인 영역(41)이 형성될 수 있다. 상기 다수의 제1 소스/드레인 영역(41)의 일 측면들은 상기 제4 비-활성 핀(4N)의 측면 또는 상기 제11 비-활성 핀(11N)의 측면에 접촉될 수 있다. 상기 다수의 제1 소스/드레인 영역(41)의 다른 측면들은 상기 제7 비-활성 핀(7N)의 상부 또는 상기 제8 비-활성 핀(8N)의 상부에 중첩될 수 있다.
도 27 및 도 28은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 27을 참조하면, 다수의 핀(1N, 2, 3, 4N, 5N, 6, 7, 8N, 9N, 10, 11, 12N, 13N, 14, 15, 16N)은 제1 비-활성 핀(1N), 제2 활성 핀(2), 제3 활성 핀(3), 제4 비-활성 핀(4N), 제5 비-활성 핀(5N), 제6 활성 핀(6), 제7 활성 핀(7), 제8 비-활성 핀(8N), 제9 비-활성 핀(9N), 제10 활성 핀(10), 제11 활성 핀(11), 제12 비-활성 핀(12N), 제13 비-활성 핀(13N), 제14 활성 핀(14), 제15 활성 핀(15), 및 제16 비-활성 핀(16N)을 포함할 수 있다. 상기 제3 활성 핀(3) 및 상기 제6 활성 핀(6) 사이에 상기 제4 비-활성 핀(4N) 및 상기 제5 비-활성 핀(5N)이 형성될 수 있으며, 상기 제11 활성 핀(11) 및 상기 제14 활성 핀(14) 사이에 상기 제12 비-활성 핀(12N) 및 상기 제13 비-활성 핀(13N)이 형성될 수 있다.
도 28을 참조하면, 상기 다수의 핀(1N, 2, 3, 4N, 5N, 6, 7, 8N, 9N, 10, 11, 12N, 13N, 14, 15, 16N)을 가로지르는 희생 게이트 패턴(31, 33, 34, 35)이 형성될 수 있다.
도 29 및 도 30은 본 개시에 따른 실시예로서, 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 29를 참조하면, 다수의 핀(1N, 2, 3, 4N, 5, 6, 7N, 8, 9, 10N, 11, 12, 13N)은 제1 비-활성 핀(1N), 제2 활성 핀(2), 제3 활성 핀(3), 제4 비-활성 핀(4N), 제5 활성 핀(5), 제6 활성 핀(6), 제7 비-활성 핀(7N), 제8 활성 핀(8), 제9 활성 핀(9), 제10 비-활성 핀(10N), 제11 활성 핀(11), 제12 활성 핀(12), 및 제13 비-활성 핀(13N)을 포함할 수 있다. 상기 제7 비-활성 핀(7N)은 상기 제6 활성 핀(6) 및 상기 제8 활성 핀(8) 사이에 형성될 수 있다.
도 30을 참조하면, 다수의 제1 소스/드레인 영역(41), 다수의 제2 소스/드레인 영역(43), 층간 절연층(45), 게이트 유전층들(51, 52), 다수의 게이트 전극(61, 62), 및 게이트 캐핑층들(71, 72)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15: 활성 핀(active fin)
1N, 4N, 5N, 7N, 8N, 9N, 10N, 11N, 12N, 13N, 14N, 16N: 비-활성 핀(non-active fin)
21: 기판 22P: P웰
22N: N웰 23: 제1 버퍼 층
24: 제1 마스크 층 25: 제1 마스크 패턴
25T: 제1 트렌치 27: 소자 분리 층
28: 제2 마스크 패턴
1T, 4T, 7T, 8T, 11T, 14T: 제2 트렌치
31: 제2 버퍼 층 33: 임시 전극
33T: 게이트 트렌치 34: 제3 버퍼 층
35: 제3 마스크 패턴 37: 스페이서 층
39: 제4 마스크 패턴
5R, 6R, 9R, 10R: 제1 리세스 영역
41: 제1 소스/드레인 영역
2R, 3R, 12R, 13R: 제2 리세스 영역
43: 제2 소스/드레인 영역 45: 층간 절연층
51, 52: 게이트 유전층 53: 제1 워크펑션 도전층
54: 제1 도전층 56: 제2 워크펑션 도전층
57: 제2 도전층
61, 62, 63, 64, 65: 게이트 전극
71, 72: 게이트 캐핑층 75T: 분리 트렌치
75: 게이트 분리 패턴

Claims (10)

  1. 기판 내에 배치된 다수의 핀(fin);
    상기 다수의 핀과 교차하는 다수의 게이트 전극;
    상기 다수의 게이트 전극에 인접한 다수의 소스/드레인 영역; 및
    상기 다수의 게이트 전극 사이의 게이트 분리 패턴을 포함하되,
    상기 다수의 핀은
    다수의 활성 핀; 및
    상기 다수의 활성 핀 사이에 배치된 비-활성 핀을 포함하고,
    상기 다수의 소스/드레인 영역은 상기 다수의 활성 핀 내에 형성된 다수의 리세스 영역 상에 배치되고,
    상기 비-활성 핀은 상기 다수의 소스/드레인 영역 사이에 배치되고,
    상기 게이트 분리 패턴의 하면은 상기 다수의 소스/드레인 영역 중 하나에 직접적으로 접촉된 반도체 소자.
  2. 제1 항에 있어서,
    상기 다수의 핀은 동일한 피치(pitch)를 갖는 반도체 소자.
  3. 제1 항에 있어서,
    상기 다수의 핀 사이의 간격들은 동일한 반도체 소자.
  4. 제1 항에 있어서,
    상기 비-활성 핀의 최상단은 상기 다수의 소스/드레인 영역의 최하단보다 높은 레벨에 배치된 반도체 소자.
  5. 제1 항에 있어서,
    상기 비-활성 핀의 최상단은 상기 다수의 활성 핀의 최상단보다 낮은 레벨에 배치된 반도체 소자.
  6. 제1 항에 있어서,
    상기 비-활성 핀의 최상단은 상기 다수의 게이트 전극의 최하단보다 높은 레벨에 배치된 반도체 소자.
  7. 제1 항에 있어서,
    상기 다수의 소스/드레인 영역의 측면은 상기 비-활성 핀의 측면에 접촉된 반도체 소자.
  8. 제1 항에 있어서,
    상기 다수의 핀 사이에 소자 분리 층을 더 포함하되,
    상기 비-활성 핀은 상기 소자 분리 층과 다른 물질을 포함하는 반도체 소자.
  9. P웰 및 N웰을 갖는 기판;
    상기 P웰 내에 배치된 P형 활성 핀;
    상기 N웰 내에 배치된 N형 활성 핀;
    상기 P형 활성 핀 및 상기 N형 활성 핀 사이에 배치된 제1 비-활성 핀;
    상기 N형 활성 핀과 교차하는 제1 게이트 전극;
    상기 P형 활성 핀과 교차하는 제2 게이트 전극;
    상기 N형 활성 핀 내에 형성된 제1 리세스 영역 상에 배치된 제1 소스/드레인 영역;
    상기 P형 활성 핀 내에 형성된 제2 리세스 영역 상에 배치된 제2 소스/드레인 영역; 및
    상기 제1 및 제2 게이트 전극 사이의 게이트 분리 패턴을 포함하되,
    상기 제1 비-활성 핀은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 사이에 배치되고,
    상기 게이트 분리 패턴의 하면은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 중 적어도 하나에 직접적으로 접촉된 반도체 소자.
  10. 기판 내에 배치된 제1 활성 핀(fin);
    상기 기판 내에 배치되고 상기 제1 활성 핀과 떨어진 제2 활성 핀;
    상기 제1 활성 핀 및 상기 제2 활성 핀 사이에 배치된 비-활성 핀;
    상기 제1 활성 핀과 교차하는 제1 게이트 전극;
    상기 제2 활성 핀과 교차하는 제2 게이트 전극;
    상기 제1 활성 핀 상의 제1 소스/드레인 영역;
    상기 제2 활성 핀 상의 제2 소스/드레인 영역; 및
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 배치되고 상기 비-활성 핀에 정렬된 게이트 분리 패턴을 포함하되,
    상기 게이트 분리 패턴의 하면은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역 중 적어도 하나에 직접적으로 접촉된 반도체 소자.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11217487B2 (en) * 2018-11-30 2022-01-04 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of manufacture
DE102020128271A1 (de) 2020-05-20 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy-Finnenprofil-Steuerung zur Vergrößerung von Gateprozessfenster
US11600717B2 (en) * 2020-05-20 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd Dummy FIN profile control to enlarge gate process window
US11664423B2 (en) * 2020-08-18 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a source/drain of a semiconductor device having an insulating stack in a recess structure
US20220093757A1 (en) * 2020-09-22 2022-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line interconnect structure and manufacturing method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180040618A1 (en) 2012-03-01 2018-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices Having Fin Field Effect Transistor (FinFET) Structures and Manufacturing and Design Methods Thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7473952B2 (en) * 2005-05-02 2009-01-06 Infineon Technologies Ag Memory cell array and method of manufacturing the same
US8697515B2 (en) 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9012287B2 (en) 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US8987790B2 (en) 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US9318606B2 (en) * 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9472672B2 (en) * 2013-09-04 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating fin mismatch using isolation last
US20150206759A1 (en) 2014-01-21 2015-07-23 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US9299705B2 (en) 2014-02-17 2016-03-29 International Business Machines Corporation Method of forming semiconductor fins and insulating fence fins on a same substrate
US9799771B2 (en) 2015-04-20 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method for manufacturing the same
KR102415327B1 (ko) * 2015-06-01 2022-06-30 삼성전자주식회사 비활성-핀을 갖는 반도체 소자 및 그 형성 방법
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
KR102404973B1 (ko) * 2015-12-07 2022-06-02 삼성전자주식회사 반도체 장치
US9735156B1 (en) 2016-01-26 2017-08-15 Samsung Electronics Co., Ltd. Semiconductor device and a fabricating method thereof
US9941279B2 (en) 2016-05-23 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having fins and method for manufacturing the same
US9786788B1 (en) * 2016-07-07 2017-10-10 Globalfoundries Inc. Vertical-transport FinFET device with variable Fin pitch
US9853131B1 (en) * 2016-07-12 2017-12-26 International Business Machines Corporation Fabrication of an isolated dummy fin between active vertical fins with tight fin pitch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180040618A1 (en) 2012-03-01 2018-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices Having Fin Field Effect Transistor (FinFET) Structures and Manufacturing and Design Methods Thereof

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