CN110660802A - 半导体器件 - Google Patents

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Abstract

提供了一种半导体器件，所述半导体器件可以包括：第一沟道，位于基底的第一区域上，并且在与基底的上表面基本垂直的竖直方向上彼此间隔开；第二沟道，位于基底的第二区域上，并且在竖直方向上彼此间隔开；第一栅极结构，位于基底的第一区域上，并且覆盖第一沟道中的每个的表面的至少一部分；以及第二栅极结构，位于基底的第二区域上，并且覆盖第二沟道中的每个的表面的至少一部分。第二沟道可以设置在与第一沟道中对应的第一沟道的高度基本相同的高度处，第二沟道中的最下面的第二沟道的高度可以比第一沟道中的最下面的第一沟道的高度高。

Description

半导体器件
该专利申请要求于2018年6月29日在韩国知识产权局(KIPO)提交的第10-2018-0075616号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本发明构思的示例实施例涉及一种半导体器件及其制造方法，更具体地，涉及一种具有垂直堆叠的多个沟道的半导体器件及其制造方法。
背景技术
在以高速操作的高度集成的半导体器件中，可以找到多桥沟道场效应晶体管(MBCFET)。每个MBCFET可以包括垂直堆叠的多个沟道。当在半导体器件中包括多个MBCFET，其中每个MBCFET在每个堆叠中具有相同数量的沟道时，多个MBCFET可以具有相同的特性。因此，期望制造具有彼此不同特性的MBCFET的方法。
发明内容
本发明构思的示例实施例提供了一种具有增强特性的半导体器件及其制造方法。
根据本发明构思的示例实施例，一种半导体器件可以包括：基底，包括第一区域和与第一区域相邻或与第一区域间隔开的第二区域；第一沟道，设置在基底的第一区域上，第一沟道在与基底的上表面基本垂直的竖直方向上彼此间隔开；第二沟道，设置在基底的第二区域上，第二沟道在竖直方向上彼此间隔开；第一栅极结构，设置在基底的第一区域上，并且覆盖第一沟道中的每个的表面的至少一部分；以及第二栅极结构，设置在基底的第二区域上，并且覆盖第二沟道中的每个的表面的至少一部分。第二沟道可以设置在与第一沟道中对应的第一沟道的高度基本相同的高度处，第二沟道中的最下面的第二沟道的高度比第一沟道中的最下面的第一沟道的高度高。
根据本发明构思的示例实施例，一种半导体器件可以包括：基底，包括第一区域和与第一区域相邻或与第一区域间隔开的第二区域；第一晶体管，包括设置在基底的第一区域上的第一栅极结构以及在与基底的上表面基本垂直的竖直方向上彼此间隔开的第一沟道，第一沟道中的每个部分地延伸穿过第一栅极结构；以及第二晶体管，包括设置在基底的第二区域上的第二栅极结构以及在竖直方向上彼此间隔开的第二沟道，第二沟道中的每个部分地延伸穿过第二栅极结构。第一沟道的总数比第二沟道的总数大，第一沟道中的最上面的第一沟道和第二沟道中的最上面的第二沟道形成在基本相同的高度处。
根据本发明构思的示例实施例，一种半导体器件可以包括：基底，包括第一区域和与第一区域相邻或与第一区域间隔开的第二区域；第一有源图案，从基底的第一区域向上突出；第一隔离图案，围绕第一有源图案的侧壁；第一晶体管，包括设置在第一有源图案和第一隔离图案上的第一栅极结构以及在与基底的上表面基本垂直的竖直方向上彼此间隔开的第一沟道，第一沟道中的每个部分地延伸穿过第一栅极结构；第二有源图案，从基底的第二区域向上突出；牺牲线和半导体线，顺序地堆叠在第二有源图案上；第二隔离图案，围绕第二有源图案的侧壁、牺牲线的侧壁和半导体线的侧壁；以及第二晶体管，包括设置在半导体线和第二隔离图案上的第二栅极结构以及在竖直方向上彼此间隔开的第二沟道，第二沟道中的每个部分地延伸穿过第二栅极结构。
根据本发明构思的示例实施例，一种半导体器件可以包括：基底，包括第一区域和与第一区域相邻或与第一区域间隔开的第二区域；第一沟道，设置在基底的第一区域上，第一沟道在与基底的上表面基本垂直的竖直方向上彼此间隔开；第二沟道，设置在基底的第二区域上，第二沟道在竖直方向上彼此间隔开；第一栅极结构，设置在基底的第一区域上，所述第一栅极结构覆盖第一沟道中的每个的表面的至少一部分；第二栅极结构，设置在基底的第二区域上，所述第二栅极结构覆盖第二沟道中的每个的表面的至少一部分；第一源极/漏极层，设置在第一栅极结构的在与基底的上表面基本平行的第一方向上的相对侧中的每个上，第一源极/漏极层连接到第一沟道；以及第二源极/漏极层，设置在第二栅极结构的在第一方向上的相对侧中的每个上，第二源极/漏极层连接到第二沟道。第一源极/漏极层的下表面的高度不同于第二源极/漏极层的下表面的高度。
根据本发明构思的示例实施例，一种半导体器件可以包括：有源图案，在与基底的上表面基本平行的第一方向上延伸；牺牲线，设置在有源图案上，牺牲线在第一方向上延伸；半导体线，设置在牺牲线上，半导体线在第一方向上延伸并且包括与牺牲线的材料不同的材料；隔离图案，围绕有源图案的侧壁、牺牲线的侧壁和半导体线的侧壁；栅极结构，设置在有源图案、半导体线和隔离图案上，栅极结构在与基底的上表面基本平行并且与第一方向交叉的第二方向上延伸；沟道，在与基底的上表面基本垂直的竖直方向上彼此间隔开，沟道中的每个在第一方向上延伸穿过栅极结构；以及源极/漏极层，设置在半导体线上，源极/漏极层接触沟道。
根据本发明构思的示例实施例，一种半导体器件可以包括：有源图案，在基底上沿与基底的上表面基本平行的第一方向延伸；牺牲线，在有源图案上沿第一方向延伸；半导体线，在牺牲线上沿第一方向延伸，半导体线包括与牺牲线的材料不同的材料；隔离图案，围绕有源图案的侧壁、牺牲线的侧壁和半导体线的侧壁；栅极结构，设置在有源图案、半导体线和隔离图案上，栅极结构在与基底的上表面基本平行并且与第一方向交叉的第二方向上延伸；沟道，在与基底的上表面基本垂直的竖直方向上彼此间隔开，沟道中的每个在第一方向上延伸穿过栅极结构；以及源极/漏极层，设置在半导体线上，源极/漏极层接触沟道。栅极结构的下表面比牺牲线的上表面低。
根据本发明构思的示例实施例，一种制造半导体器件的方法可以包括：在包括第一区域和第二区域的基底上顺序地堆叠牺牲层和半导体层；对半导体层、牺牲层和基底的上部进行蚀刻以形成第一鳍结构并且形成第二鳍结构，所述第一鳍结构包括在第一有源图案上沿与基底的上表面基本垂直的竖直方向交替并重复地堆叠的第一牺牲线和第一半导体线，所述第二鳍结构包括在第二有源图案上沿竖直方向交替并重复地堆叠的第二牺牲线和第二半导体线，第一有源图案从基底的第一区域的上表面沿竖直方向突出，第二有源图案从基底的第二区域的上表面沿竖直方向突出；在基底的第二区域上形成第二隔离图案以围绕第二有源图案的侧壁和第二鳍结构的至少包括第二牺牲线中的最下面的第二牺牲线的下部的侧壁，第二隔离图案暴露第二鳍结构的上部的侧壁；在基底的第一区域上形成第一隔离图案以覆盖第一有源图案的侧壁，第一隔离图案暴露第一鳍结构的侧壁；在第一隔离图案上形成第一虚设栅极结构以部分地覆盖第一鳍结构之后，将第一虚设栅极结构用作蚀刻掩模对第一鳍结构进行蚀刻以形成交替并重复地堆叠的第一牺牲图案和第一半导体图案；在第二隔离图案上形成第二虚设栅极结构以部分地覆盖第二鳍结构之后，将第二虚设栅极结构用作蚀刻掩模对第二鳍结构的上部进行蚀刻以形成交替并重复地堆叠的第二牺牲图案和第二半导体图案；以及将第一虚设栅极结构和第一牺牲图案转换为第一栅极结构，将第二虚设栅极结构和第二牺牲图案转换为第二栅极结构。
根据本发明构思的示例实施例，一种制造半导体器件的方法可以包括：在基底的第一区域上形成第一鳍结构，在基底的第二区域上形成第二鳍结构，第一鳍结构包括第一有源图案、第一牺牲线和第一半导体线，第二鳍结构包括第二有源图案、第二牺牲线和第二半导体线；分别在基底的第一区域和第二区域上形成第一隔离图案和第二隔离图案，第一隔离图案围绕第一有源图案并且暴露第一鳍结构的不包括第一有源图案的部分，第二隔离图案围绕第二鳍结构的包括第二有源图案和第二牺牲线中的至少最下面的第二牺牲线的下部并且暴露第二鳍结构的上部，以及将第一牺牲线中的每条的包括在第一鳍结构中的部分转换为第一栅极结构，将第二牺牲线中的每条的包括在第二鳍结构的上部中的部分转换为第二栅极结构。
根据本发明构思的示例实施例，一种制造半导体器件的方法可以包括：在与基底的上表面基本垂直的竖直方向上从基底的上表面突出的有源图案上形成鳍结构，鳍结构包括在竖直方向上交替并重复地堆叠的牺牲线和半导体线；在基底上形成隔离图案，隔离图案围绕有源图案和鳍结构的至少包括牺牲线中的最下面的牺牲线的下部并且暴露鳍结构的上部；在隔离图案上形成虚设栅极结构以部分地覆盖鳍结构的上部；将虚设栅极结构用作蚀刻掩模对鳍结构的上部进行蚀刻以形成在竖直方向上交替并重复地堆叠的牺牲图案和半导体图案；去除虚设栅极结构和牺牲图案以形成开口；以及形成栅极结构以填充开口。
根据本发明构思的示例实施例的半导体器件可以包括在不同区域中具有不同数量的堆叠沟道的晶体管，从而可以在这些区域中实现不同的电特性。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解本发明构思的示例实施例，在附图中：
图1至图3是示出根据本发明构思的示例实施例的半导体器件的平面图和剖视图；
图4至图24是示出根据本发明构思的示例实施例的制造半导体器件的方法的阶段的平面图和剖视图；
图25是示出根据本发明构思的示例实施例的半导体器件的剖视图；
图26是示出根据本发明构思的示例实施例的制造半导体器件的方法的阶段的剖视图；以及
图27是示出根据本发明构思的示例实施例的半导体器件的剖视图。
由于图1至图27中的附图意在用于举例说明的目的，所以附图中的元件没有必要按比例绘制。例如，为了清楚的目的，可以放大或夸大某些元件。
具体实施方式
图1至图3是示出根据本发明构思的示例实施例的半导体器件的平面图和剖视图。具体地，图1是平面图，图2是沿图1的线A-A'截取的剖视图，图3是分别沿图1的线B-B'和线C-C'截取的剖视图。
在下文中，与基底的上表面基本平行并且彼此交叉的两个方向分别被定义为第一方向和第二方向，与基底的上表面基本垂直的方向被定义为第三方向。第三方向也被定义为竖直方向。在本发明构思的示例实施例中，第一方向和第二方向可以彼此正交。
参照图1至图3，半导体器件可以包括分别形成在基底100的第一区域I和第二区域II上的第一晶体管和第二晶体管。
基底100可以包括半导体材料中的至少一种，诸如，例如硅(Si)、锗(Ge)、硅锗(SiGe)等的IV族元素，或者例如砷化镓(GaAs)、砷化铝镓(AlGaAs)、砷化铟(InAs)、砷化铟镓(InGaAs)等的III-V族化合物。在本发明构思的示例实施例中，基底100可以是绝缘体上硅(SOI)基底或绝缘体上锗(GOI)基底。
基底100的第一区域I和第二区域II可以是彼此相邻或彼此间隔开的区域。在本发明构思的示例实施例中，第一区域I可以是可以施加相对高的电流的区域，第二区域II可以是可以施加相对低的电流的区域，然而，本发明构思可以不限于此。例如，可以对第一区域I和第二区域II两者施加相同的电流，同时可以对第一区域I和第二区域II分别施加不同的电压。另外，通过第一区域I和第二区域II可以提供不同的器件功能。基底100的第一区域I的上表面和第二区域II的上表面可以基本上彼此共面。
包括在半导体器件中的第一晶体管可以形成在第一有源图案102上，第一隔离图案162在基底100的第一区域I上围绕第一有源图案102，并且第一晶体管可以包括第一栅极结构362、第一半导体图案126和第一源极/漏极层282。
第一有源图案102可以从基底100的第一区域I的上表面沿第三方向向上突出，因此可以被称为第一有源鳍。在本发明构思的示例实施例中，第一有源图案102可以在第一方向上延伸。图1至图3仅示出了一个第一有源图案102，然而，本发明构思可以不限于此，并且两个或更多个第一有源图案102可以在基底100的第一区域I上形成为在第二方向上彼此间隔开。两个或更多个第一有源图案102可以在第一方向上彼此平行地延伸。第一有源图案102可以通过部分地去除基底100的上部来形成，因此第一有源图案102可以与基底100一体地形成以包括例如硅(Si)、锗(Ge)等的半导体材料，这样可以因此与包括在基底100中的半导体材料基本相同。
第一有源图案102的侧壁和基底100的第一区域I的上表面可以被第一衬膜152覆盖，并且围绕第一有源图案102的侧壁的第一隔离图案162可以形成在第一衬膜152上。第一隔离图案162的上表面和第一衬膜152的最上表面可以从基底100的第一区域I的上表面沿第三方向具有第一高度H1。第一隔离图案162的上表面和第一衬膜152的最上表面可以基本上彼此共面。第一衬膜152的最上表面可以在第三方向上与第一栅极结构362叠置。第一衬膜152可以包括例如氮化硅(Si3N4)的氮化物，第一隔离图案162可以包括例如Tonen硅氮烷(TOSZ)的氧化物。
第一半导体图案126中的每个可以部分地(更具体地，在第一方向上)延伸穿过第一栅极结构362，并且多个第一半导体图案126可以分别形成在多个水平处以从第一有源图案102的上表面在第三方向上彼此间隔开。图2和图3示出了第一半导体图案126分别形成在三个水平处，然而，本发明构思可以不限于此。例如，第一半导体图案126可以形成在多于或少于三个水平处。另外，图2和图3示出了在基底100的第一区域I上的三个水平中的每个水平处形成一个第一半导体图案126，但是本发明构思可以不限于此。例如，可以在每个水平处形成两个或更多个第一半导体图案126并且两个或更多个第一半导体图案126可以在基底100的第一区域I上在第二方向上彼此间隔开。第一半导体图案126中的最下面的第一半导体图案126的中心部分可以从基底100的第一区域I的上表面沿第三方向具有第三高度H3。
第一半导体图案126可以包括与基底100或第一有源图案102的材料基本相同的材料，例如，硅(Si)。在本发明构思的示例实施例中，第一半导体图案126中的每个可以用作第一晶体管的沟道，因此可以称为第一沟道。
第一栅极结构362可以形成在第一有源图案102和第一隔离图案162的在第二方向上与第一有源图案102相邻的部分上以在第一方向上围绕第一半导体图案126中的每个的中心部分。例如，第一栅极结构362可以覆盖第一半导体图案126中的每个的表面的至少一部分。另外，第一栅极结构362可以在第三方向上与第一隔离图案162的一部分叠置。第一栅极结构362的上侧壁和下侧壁可以分别被第一外分隔件252和第一内分隔件272覆盖。
图2和图3示出了第一栅极结构362仅覆盖形成在一个第一有源图案102上的第一半导体图案126，然而，本发明构思可以不限于此。例如，第一栅极结构362可以在基底100的其上形成有第一隔离图案162的第一区域I上沿第二方向延伸，并且可以共同地覆盖多个第一有源图案102上的第一半导体图案126，所述多个第一有源图案102可以形成为在第二方向上彼此间隔开。多个第一有源图案102可以在第一方向上彼此平行地延伸。
图2和图3还示出了在基底100的第一区域I上形成一个第一栅极结构362，然而，本发明构思可以不限于此，并且可以在基底100的第一区域I上形成在第一方向上彼此间隔开的多个第一栅极结构362。多个第一栅极结构362可以在第二方向上彼此平行地延伸，并且可以与在第一方向上延伸的第一有源图案102交叉。
第一栅极结构362可以包括从第一半导体图案126中的每个的表面和第一有源图案102的上表面顺序堆叠的第一界面图案322、第一栅极绝缘图案332、第一逸出功控制图案342和第一栅电极352。第一栅极结构362可以围绕第一半导体图案126中的每个的中心部分。
第一界面图案322可以形成在第一有源图案102的上表面和第一半导体图案126中的每个的表面上，并且第一栅极绝缘图案332可以形成在第一界面图案322的表面上以及第一外分隔件252和第一内分隔件272的内壁上。第一逸出功控制图案342可以形成在第一栅极绝缘图案332上，并且第一栅电极352可以形成在第一逸出功控制图案342上以填充在第三方向上彼此间隔开的第一半导体图案126之间限定的空间以及在第一半导体图案126的最上面的第一半导体图案126上由第一外分隔件252限定的内部空间。
第一界面图案322可以包括例如氧化硅(SiO2)的氧化物，并且第一栅极绝缘图案332可以包括具有高介电常数的材料。具有高介电常数的材料可以包括具有介电常数大于氧化硅层的介电常数的材料，例如，具有大约10至大约25的介电常数，并且可以包括例如氧化铪(HfO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)等的金属氧化物。
第一逸出功控制图案342可以包括：例如，氮化钛(TiN)、氮氧化钛(TiON)、氮化钽(TaN)、氮氧化钽(TaON)、氮化钛铝(TiAlN)、氮化铝钽(TaAlN)、氮化钨(WN)、碳氮化钨(WCN)、氧化铝(Al2O3)等。第一栅电极352可以包括：例如钛(Ti)、铝(Al)、铜(Cu)、钨(W)、钽(Ta)等的金属、它们的合金或者它们的氮化物或碳化物。
第一栅极结构362可以包括上部和下部，所述上部可以形成在第一半导体图案126中的最上面的第一半导体图案126上并且在第三方向上与第一半导体图案126叠置，所述下部可以形成在第一半导体图案126之间以及在第一有源图案102与第一半导体图案126中的最下面的第一半导体图案126之间并且在第三方向上与第一半导体图案126叠置。第一栅极结构362还可以包括形成在第一隔离图案162上的部分，即，在第三方向上不与第一半导体图案126叠置的横向部分。
第一外分隔件252可以覆盖第一栅极结构362的上部的在第一方向上的相对侧壁以及第一栅极结构362的横向部分的在第一方向上的相对侧壁。第一外分隔件252可以在第二方向上与第一栅极结构362一起延伸。第一内分隔件272可以覆盖第一栅极结构362的下部的在第一方向上的相对侧壁。第一外分隔件252可以包括例如氮化硅(Si3N4)的氮化物，第一内分隔件272可以包括例如氮化硅(Si3N4)、碳氮化硅(SiCN)、氮化硅硼(SiBN)、氧碳氮化硅(SiOCN)等的氮化物。在本发明构思的示例实施例中，第一外分隔件252和第一内分隔件272可以包括相同的材料。可选地，第一外分隔件252和第一内分隔件272可以包括不同的材料。
第一源极/漏极层282可以从第一有源图案102的上表面沿第三方向延伸以分别在多个水平处与第一半导体图案126的在第一方向上的相对侧共同地接触以与其连接。例如，第一源极/漏极层282可以电连接到第一沟道(第一半导体图案126)。另外，第一源极/漏极层282可以接触第一外分隔件252的外侧壁的下部和第一内分隔件272的外侧壁。第一源极/漏极层282的上表面可以从基底100的第一区域I的上表面沿第三方向具有第五高度H5。
在本发明构思的示例实施例中，第一源极/漏极层282可以包括掺杂有N型杂质的单晶碳化硅(SiC)或掺杂有N型杂质的单晶硅(Si)，因此可以用作NMOS晶体管的源极/漏极。可选地，第一源极/漏极层282可以包括掺杂有P型杂质的硅锗(SiGe)，因此可以用作PMOS晶体管的源极/漏极。
第一栅极结构362可以通过第一外分隔件252和第一内分隔件272来与第一源极/漏极层282电绝缘。
第一晶体管可以包括被第一栅极结构362围绕的在第三方向上堆叠的多个第一半导体图案126，因此可以是多桥沟道场效应晶体管(MBCFET)。由于第一栅极结构362环绕在多个第一半导体图案126(第一沟道)周围，所以第一晶体管具有环栅晶体管结构。
包括在半导体器件中的第二晶体管可以形成在顺序堆叠在基底100的第二区域II上的第二有源图案104、第二牺牲线114和第二半导体线124上，第二隔离图案164围绕第二有源图案104、第二牺牲线114和第二半导体线124，并且第二晶体管可以包括第二栅极结构364、第二半导体图案128和第二源极/漏极层284。
第二有源图案104可以从基底100的第二区域II的上表面沿第三方向向上突出，因此可以被称为第二有源鳍。在本发明构思的示例实施例中，第二有源图案104可以在第一方向上延伸。与第一有源图案102类似，多个第二有源图案104可以形成在基底100的第二区域II上并且在第二方向上彼此间隔开。多个第二有源图案104可以在第一方向上彼此平行地延伸。第二有源图案104可以包括与第一有源图案102的材料基本相同的材料。
第二牺牲线114可以在第二有源图案104上沿第一方向延伸，并且可以包括例如硅锗(SiGe)。第二半导体线124可以在第二牺牲线114上沿第一方向延伸，并且可以包括与第二有源图案104的材料基本相同的材料，例如，硅(Si)。第二牺牲线114可以在第二半导体线124下面，并且可以设置在与第一栅极结构362的在第一半导体图案126(第一沟道)中的最下面的第一半导体图案126下面的部分的高度对应的高度处。第二半导体线124可以设置在与第一半导体图案126(第一沟道)中的最下面的第一半导体图案126的高度对应的高度处。第二半导体图案128(将要描述的第二沟道)可以在第三方向(竖直方向)上与第二半导体线124叠置。因此，第一高度H1(即，第一隔离图案162的上表面的高度)可以小于第二牺牲线114的上表面的高度。
第二有源图案104、第二牺牲线114和第二半导体线124的侧壁以及基底100的第二区域II的上表面可以被第二衬膜154覆盖，并且围绕第二有源图案104、第二牺牲线114和第二半导体线124的侧壁的第二隔离图案164可以形成在第二衬膜154上。第二隔离图案164的上表面和第二衬膜154的最上表面可以从基底100的第二区域II的上表面沿第三方向具有第二高度H2。第二隔离图案164的上表面和第二衬膜154的最上表面可以基本上彼此共面。第二衬膜154的最上表面可以在第三方向上与第二栅极结构364叠置。在本发明构思的示例实施例中，第二高度H2可以大于第一高度H1。第二高度H2可以大于第二牺牲线114的上表面的高度，使得第二衬膜154可以保护第二牺牲线114。第二衬膜154可以包括与第一衬膜152的材料基本相同的材料，第二隔离图案164可以包括与第一隔离图案162的材料基本相同的材料。
第二半导体图案128中的每个可以部分地(更具体地，在第一方向上)延伸穿过第二栅极结构364，并且多个第二半导体图案128可以分别形成在多个水平处，以从第二半导体线124的上表面在第三方向上彼此间隔开。图2和图3示出了第二半导体图案128分别形成在两个水平处，然而，本发明构思可以不限于此。例如，第二半导体图案128可以形成在多于或少于两个水平处。另外，图2和图3示出了在基底100的第二区域II上的两个水平的每个水平处形成一个第二半导体图案128，但是本发明构思可以不限于此。例如，可以在每个水平处形成两个或更多个第二半导体图案128并且两个或更多个第二半导体图案128在基底100的第二区域II上在第二方向上彼此间隔开。第二半导体图案128中的最下面的第二半导体图案128的中心部分可以从基底100的第二区域II的上表面沿第三方向具有第四高度H4。在本发明构思的示例实施例中，第四高度H4可以大于第二高度H2。
在本发明构思的示例实施例中，第二半导体图案128可以分别形成在与对应的第一半导体图案126的高度基本相同的高度处，并且第二半导体图案128中的最上面的第二半导体图案128可以形成在与第一半导体图案126中的最上面的第一半导体图案126的高度基本相同的高度处。然而，第二半导体图案128中的最下面的第二半导体图案128的高度(即，第四高度H4)可以大于第一半导体图案126中的最下面的第一半导体图案126的高度(即，第三高度H3)。
在第三方向上堆叠的第二半导体图案128的数量可以小于在第三方向上堆叠的第一半导体图案126的数量，更具体地，可以小在第二半导体图案128中的最下面的第二半导体图案128的高度下面的第一半导体图案126的数量那么多。如图2中所示，第二半导体图案128的数量是两个，其小于第一半导体图案126的数量(即，三个)，并且差值是在第二半导体图案128中的最下面的第二半导体图案128的高度下面的第一半导体图案126的数量(即，一个)。
第二半导体图案128可以包括与第一半导体图案126的材料基本相同的材料。在本发明构思的示例实施例中，第二半导体图案128中的每个可以用作第二晶体管的沟道，因此可以称为第二沟道。
第二栅极结构364可以形成在第二半导体线124和第二隔离图案164的在第二方向上与第二半导体线124相邻的部分上，以在第一方向上围绕第二半导体图案128中的每个的中心部分。例如，第二栅极结构364可以覆盖第二半导体图案128中的每个的表面的至少一部分。另外，第二栅极结构364可以在第三方向上与第二隔离图案164的一部分叠置。第二栅极结构364的上侧壁和下侧壁可以分别被第二外分隔件254和第二内分隔件274覆盖。上侧壁可以是第二栅极结构364的形成在第二半导体图案128的最上面的第二半导体图案128上的一部分，并且下侧壁可以是第二栅极结构364的形成在第二半导体图案128之间以及在第二半导体线124与第二半导体图案128中的最下面的第二半导体图案128之间的一部分。
类似于第一栅极结构362，第二栅极结构364可以在基底100的其上形成有第二隔离图案164的第二区域II上沿第二方向延伸，并且可以共同覆盖分别位于多条第二半导体线124上的第二半导体图案128，所述多条第二半导体线124分别可以形成为在第二方向上彼此间隔开。多条第二半导体线124可以在第一方向上彼此平行地延伸。另外，可以在基底100的第二区域II上形成在第一方向上彼此间隔开的一个或多个第二栅极结构364。
第二栅极结构364可以包括从第二半导体图案128中的每个的表面和第二半导体线124的上表面顺序堆叠的第二界面图案324、第二栅极绝缘图案334、第二逸出功控制图案344和第二栅电极354。
第二界面图案324可以形成在第二半导体线124的上表面和第二半导体图案128中的每个的表面上，第二栅极绝缘图案334可以形成在第二界面图案324的表面上以及第二外分隔件254和第二内分隔件274的内壁上。第二逸出功控制图案344可以形成在第二栅极绝缘图案334上，并且第二栅电极354可以形成在第二逸出功控制图案344上以填充在第三方向上彼此间隔开的第二半导体图案128之间限定的空间以及在最上面的第二半导体图案128上由第二外分隔件254限定的内部空间。
第二界面图案324、第二栅极绝缘图案334、第二逸出功控制图案344和第二栅电极354可以分别包括与第一界面图案322、第一栅极绝缘图案332、第一逸出功控制图案342和第一栅电极352的材料基本相同的材料。
与第一栅极结构362类似，第二栅极结构364还可以包括上部、下部和横向部分。第二外分隔件254可以覆盖第二栅极结构364的上部的在第一方向上的相对侧壁(即，上侧壁)以及第二栅极结构364的横向部分的在第一方向上的相对侧壁，并且第二内分隔件274可以覆盖第二栅极结构364的下部的在第一方向上的相对侧壁(即，下侧壁)。第二外分隔件254和第二内分隔件274可以分别包括与第一外分隔件252和第一内分隔件272的材料基本相同的材料。
第二源极/漏极层284可以从第二半导体线124的上表面沿第三方向延伸以分别在多个水平处与第二半导体图案128的在第一方向上的相对侧壁共同地接触以与其连接。也就是说，第二源极/漏极层284可以电连接到第二沟道(即，第二半导体图案128)。另外，第二源极/漏极层284可以接触第二外分隔件254的外侧壁的下部和第二内分隔件274的外侧壁。第二源极/漏极层284的上表面可以从基底100的第二区域II的上表面沿第三方向具有第六高度H6。在本发明构思的示例实施例中，第六高度H6可以大于第五高度H5。
在本发明构思的示例实施例中，第二源极/漏极层284可以包括掺杂有N型杂质的单晶碳化硅(SiC)或掺杂有N型杂质的单晶硅(Si)，因此可以用作NMOS晶体管的源极/漏极。可选地，第二源极/漏极层284可以包括掺杂有P型杂质的硅锗(SiGe)，因此可以用作PMOS晶体管的源极/漏极。
第二栅极结构364可以通过第二外分隔件254和第二内分隔件274来与第二源极/漏极层284电绝缘。
第二晶体管可以包括被第二栅极结构364围绕的在第三方向上堆叠的多个第二半导体图案128，因此可以是多桥沟道场效应晶体管(MBCFET)。由于第二栅极结构364环绕在多个第二半导体图案128(第二沟道)周围，所以第二晶体管具有环栅晶体管结构。
在半导体器件中，在基底100的第一区域I上的第一晶体管可以包括分别位于多个第一水平处以在第三方向上彼此间隔开的第一沟道，并且在基底100的第二区域II上的第二晶体管可以包括分别位于多个第二水平处以在第三方向上彼此间隔开的第二沟道。第二水平可以形成在与第一水平中的上面的第一水平的高度对应的高度处，因此第二水平的数量可以小于第一水平的数量。第一水平的数量和第二水平的数量之间的差可以是第一水平中的在不与第二水平的高度对应的高度处形成的那些较低的第一水平的数量。
在图1至图3中，已经描述了包括分别形成在基底100的第一区域I和第二区域II上的第一晶体管和第二晶体管的半导体器件。已经描述了第一隔离图案162和第一衬膜152形成在基底100的第一区域I上，已经描述了第二隔离图案164和第二衬膜154形成在基底100的第二区域II上。由于第一隔离图案162和第二隔离图案164可以形成为整体部件并且可以是不可区分的，因此第一隔离图案162可以被描述为隔离图案的第一部分，第二隔离图案164可以被描述为隔离图案的第二部分。由于第一衬膜152和第二衬膜154可以形成为整体部件并且可以是不可区分的，因此第一衬膜152可以被描述为衬膜的第一部分，第二衬膜154可以被描述为衬膜的第二部分。此外，第一栅极结构362和第二栅极结构364可以形成为整体部件并且可以是不可区分的，因此栅极结构的下表面(即，第一栅极结构362的下表面)可以低于第二牺牲线114的上表面。
半导体器件可以包括位于不同区域中具有不同数量的堆叠沟道的晶体管，从而可以在这些区域中实现不同的电特性。因此，根据本发明构思的示例实施例的半导体器件可以包括在一个器件内具有不同堆叠数量的多个MBCFET。因此，可以在一个器件内提供各种器件功能。
半导体器件还可以包括分别电连接到第一源极/漏极层282和第二源极/漏极层284以及/或者第一栅极结构362和第二栅极结构364的接触插塞、布线等。
图4至图24是示出根据本发明构思的示例实施例的制造半导体器件的方法的阶段的平面图和剖视图。具体地，图4、图6、图15和图18是平面图，图5、图7至图14、图16至图17以及图19至图24是剖视图。
图5、图7至图14、图16和图24是沿对应的平面图的线A-A'截取的剖视图，图17和图19至图23中的每个图包括沿对应的平面图的线B-B'和线C-C'截取的剖视图。
参照图4和图5，在包括第一区域I和第二区域II的基底100上交替地且重复地堆叠第一牺牲层110和半导体层120之后，可以在半导体层120中的最上面的半导体层120上顺序形成垫(pad，或称为“焊盘”或“焊垫”)层130和掩模层140。
图5示出了在三个水平处形成第一牺牲层110和半导体层120中的每个，然而，本发明构思可以不限于此，并且可以在多于或少于三个水平处形成第一牺牲层110和半导体层120。
在本发明构思的示例实施例中，可以通过将基底100的上部用作种子的外延生长工艺来形成第一牺牲层110和半导体层120。
在本发明构思的示例实施例中，可以通过使用例如二氯硅烷(SiH2Cl2)气体的硅源气体以及例如四氢化锗(GeH4)的锗源气体执行外延生长工艺来形成第一牺牲层110，并因此可以形成单晶硅锗(SiGe)层。在本发明构思的示例实施例中，可以通过使用例如乙硅烷(Si2H6)气体的硅源气体执行外延生长工艺来形成半导体层120，并因此可以形成单晶硅(Si)层。
垫层130可以包括例如氧化硅(SiO2)的氧化物，掩模层140可以包括例如氮化硅(Si3N4)的氮化物。可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺等来形成垫层130和掩模层140。
参照图6和图7，通过对掩模层140进行图案化，可以分别在基底100的第一区域I和第二区域II上形成第一掩模142和第二掩模144。可以通过光刻工艺和各向异性蚀刻工艺形成第一掩模142和第二掩模144。通过将第一掩模142和第二掩模144用作蚀刻掩模对垫层130、半导体层120、第一牺牲层110和基底100的在它们下面的上部分进行蚀刻，可以分别在基底100的第一区域I和第二区域II上形成第一沟槽103和第二沟槽105。
可以在基底100的第一区域I上形成在第一方向上延伸的第一有源图案102，并且可以在第一有源图案102上形成包括交替地且重复地堆叠的第一牺牲线112和第一半导体线122的第一鳍结构。还可以在第一鳍结构上形成顺序堆叠的第一垫图案132和第一掩模142。在下文中，顺序堆叠的第一有源图案102、第一鳍结构、第一垫图案132和第一掩模142可以被统称为第一结构。
可以在基底100的第二区域II上形成在第一方向上延伸的第二有源图案104，并且可以在第二有源图案104上形成包括交替地且重复地堆叠的第二牺牲线114和第二半导体线124的第二鳍结构。还可以在第二鳍结构上形成顺序堆叠的第二垫图案134和第二掩模144。在下文中，顺序堆叠的第二有源图案104、第二鳍结构、第二垫图案134和第二掩模144可以被统称为第二结构。
可以在基底100的第一区域I上形成在第二方向上彼此间隔开的一个或多个第一结构，并且可以在基底100的第二区域II上形成在第二方向上彼此间隔开的一个或多个第二结构。图7示出了仅一个第一结构和仅一个第二结构作为示例。
参照图8，可以在第一结构和第二结构的表面以及基底100的上表面上形成衬膜层150，并且可以在衬膜层150上形成填充第一沟槽103和第二沟槽105并且具有比第一结构和第二结构的上表面足够高的上表面的隔离层160。
在本发明构思的示例实施例中，衬膜层150可以包括例如氮化硅(Si3N4)的氮化物，并且隔离层160可以包括例如Tonen硅氮烷(TOSZ)的氧化物。
衬膜层150可以分别覆盖包括在第一结构和第二结构中的第一牺牲线112和第二牺牲线114以及/或者第一半导体线122和第二半导体线124，以防止它们氧化。
可以对隔离层160进行平坦化直到暴露衬膜层150的位于第一结构和第二结构的上表面上的部分。在本发明构思的示例实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。
参照图9，在去除衬膜层150的位于第一掩模142和第二掩模144的上表面和侧壁上的部分之后，可以与第一掩模142和第二掩模144一起去除隔离层160的上部。当去除隔离层160的上部时，还可以去除第一垫图案132和第二垫图案134。
当隔离层160的上部被去除时，可以使衬膜层150的覆盖第一鳍结构和第二鳍结构的上侧壁的部分暴露，并且当衬膜层150的暴露部分被去除时，可以使第一鳍结构和第二鳍结构的上侧壁暴露。
可以分别在基底100的第一区域I和第二区域II上形成第一有源图案102和第二有源图案104、形成在第一有源图案102和第二有源图案104上的第一鳍结构和第二鳍结构、第一衬膜152和第二衬膜154以及形成在第一衬膜152和第二衬膜154上的第一隔离图案162和第二隔离图案164以填充第一沟槽103和第二沟槽105的下部，所述第一衬膜152和第二衬膜154覆盖第一鳍结构和第二鳍结构的下侧壁、第一有源图案102和第二有源图案104的侧壁以及基底100的上表面的一部分。
在本发明构思的示例实施例中，第一隔离图案162和第二隔离图案164的上表面可以分别形成在比包括在第一鳍结构和第二鳍结构中的第一牺牲线112和第二牺牲线114中的中间的牺牲线的下表面的高度低或基本相同的高度处，并且可以分别形成在比第一牺牲线112和第二牺牲线114中的最下面的牺牲线的上表面的高度高的高度处。然而，本发明构思可以不限于此。例如，第一隔离图案162和第二隔离图案164的上表面可以形成在至少比第一牺牲线112和第二牺牲线114的最下面的牺牲线的上表面的高度高并且至少比第一牺牲线112和第二牺牲线114的最上面的牺牲线的下表面的高度低或者基本相同的高度处。
参照图10，在第一鳍结构和第二鳍结构的暴露的上表面和上侧壁、第一衬膜152和第二衬膜154的最上表面、以及第一隔离图案162和第二隔离图案164的上表面上顺序地形成第三牺牲层170、第四牺牲层180和第五牺牲层190之后，可以在基底100的第二区域II上形成覆盖第五牺牲层190的第一光致抗蚀剂图案200。可以通过CVD工艺、ALD工艺、PVD工艺等形成第三牺牲层170、第四牺牲层180和第五牺牲层190。可以通过光刻工艺形成第一光致抗蚀剂图案200。
在本发明构思的示例实施例中，第三牺牲层170、第四牺牲层180和第五牺牲层190可以分别包括氧化物、氮化物和氧化物。
参照图11，在去除第五牺牲层190的位于基底100的第一区域I上的部分之后，可以去除第一光致抗蚀剂图案200。因此，可以在基底100的第二区域II上保留第五牺牲图案195。
可以通过例如湿法蚀刻工艺去除第五牺牲层190，并且可以通过例如灰化工艺和/或剥离工艺去除第一光致抗蚀剂图案200。
参照图12，在去除第四牺牲层180的位于基底100的第一区域I上的部分之后，可以去除第三牺牲层170的位于基底100的第一区域I上的部分以暴露第一隔离图案162的上表面。还可以去除保留在基底100的第二区域II上的第五牺牲图案195。因此，可以在基底100的第二区域II上保留顺序堆叠的第三牺牲图案175和第四牺牲图案185。
可以通过例如湿法蚀刻工艺去除第四牺牲层180的位于基底100的第一区域I上的部分和第三牺牲层170的位于基底100的第一区域I上的部分以及位于基底100的第二区域II上的第五牺牲图案195。
参照图13，可以进一步去除第一隔离图案162的保留在基底100的第一区域I上的上部，因此可以使第一衬膜152的覆盖第一鳍结构的下侧壁的上部分暴露。
在本发明构思的示例实施例中，在去除工艺之后可以将第一隔离图案162的上表面形成在与第一有源图案102的上表面的高度基本相同或比第一有源图案102的上表面的高度低的高度处。例如，第一隔离图案162的上表面可以形成在与第一牺牲线112中的最下面的第一牺牲线112的下表面的高度基本相同或者比第一牺牲线112中的最下面的第一牺牲线112的下表面的高度低的高度处。而且，在去除工艺之后，位于基底100的第一区域I上的第一隔离图案162的上表面的高度可以比位于基底100的第二区域II上的第二隔离图案164的上表面的高度低。
参照图14，可以去除保留在基底100的第二区域II上的第四牺牲图案185，并且还可以去除位于基底100的第一区域I上的第一衬膜152的暴露的上部。例如，第四牺牲图案185和第一衬膜152都可以由相同或相似的氮化物形成，并且可以通过同一蚀刻工艺来去除。
可以去除保留在基底100的第二区域II上的第三牺牲图案175以暴露第二鳍结构的上表面。
可以通过例如湿法蚀刻工艺去除位于基底100的第二区域II上的第三牺牲图案175和第四牺牲图案185以及位于基底100的第一区域I上的第一衬膜152的上部。
参照图15至图17，可以分别在第一隔离图案162和第二隔离图案164上形成分别部分地覆盖第一鳍结构和第二鳍结构的上部的第一虚设栅极结构242和第二虚设栅极结构244。
可以在第一鳍结构、第二鳍结构的上部以及第一隔离图案162和第二隔离图案164上顺序地形成虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层。可以在分别位于基底100的第一区域I和第二区域II上的虚设栅极掩模层上形成均在第二方向上延伸的第二光致抗蚀剂图案，并且可以将第二光致抗蚀剂图案用作蚀刻掩模对虚设栅极掩模层进行蚀刻以分别在基底100的第一区域I和第二区域II上形成第一虚设栅极掩模232和第二虚设栅极掩模234。形成第二光致抗蚀剂图案的步骤可以包括光刻工艺，并且形成第一虚设栅极掩模232和第二虚设栅极掩模234的步骤可以包括诸如反应离子蚀刻(RIE)工艺的各向异性蚀刻工艺。
虚设栅极绝缘层可以包括例如氧化硅(SiO2)的氧化物，虚设栅电极层可以包括例如多晶硅(Si)，虚设栅极掩模层可以包括例如氮化硅(Si3N4)的氮化物。
可以将第一虚设栅极掩模232和第二虚设栅极掩模234用作蚀刻掩模来蚀刻虚设栅电极层和虚设栅极绝缘层以在基底100的第一区域I上分别形成第一虚设栅电极222和第一虚设栅极绝缘图案212，并且在基底100的第二区域II上分别形成第二虚设栅电极224和第二虚设栅极绝缘图案214。
顺序堆叠在第一鳍结构和第一隔离图案162的与第一鳍结构相邻的部分上的第一虚设栅极绝缘图案212、第一虚设栅电极222和第一虚设栅极掩模232可以在基底100的第一区域I上形成第一虚设栅极结构242，顺序堆叠在第二鳍结构和第二隔离图案164的与第二鳍结构相邻的部分上的第二虚设栅极绝缘图案214、第二虚设栅电极224和第二虚设栅极掩模234可以在基底100的第二区域II上形成第二虚设栅极结构244。
在本发明构思的示例实施例中，第一虚设栅极结构242可以在第一鳍结构和第一隔离图案162上沿第二方向延伸，并且可以覆盖第一鳍结构的上表面和在第二方向上的相对侧壁。第一虚设栅极结构242可以与在第一方向上延伸的第一鳍结构交叉。另外，第二虚设栅极结构244可以在第二鳍结构和第二隔离图案164上沿第二方向延伸，并且可以覆盖第二鳍结构的上表面和在第二方向上的相对侧壁。第二虚设栅极结构244可以与在第一方向上延伸的第二鳍结构交叉。
参照图18和图19，可以分别在第一虚设栅极结构242和第二虚设栅极结构244的侧壁上形成第一外分隔件252和第二外分隔件254。
在形成有第一鳍结构和第二鳍结构、第一隔离图案162和第二隔离图案164以及第一虚设栅极结构242和第二虚设栅极结构244的基底100上共形地形成第一分隔件层之后，第一分隔件层可以被各向异性地蚀刻以形成覆盖第一虚设栅极结构242的在第一方向上的相对侧壁的第一外分隔件252，并形成覆盖第二虚设栅极结构244的在第一方向上的相对侧壁的第二外分隔件254。
可以将第一虚设栅极结构242和第一外分隔件252用作蚀刻掩模来蚀刻暴露的第一鳍结构，以在基底100的第一区域I上形成使第一有源图案102的上表面暴露的第一开口262。然而，在下文中，不仅使第一有源图案102的上表面暴露的空间，而且在第二方向上使第一隔离图案162与其相邻的部分暴露的空间可以被统称为第一开口262。例如，第一开口262可以与第一虚设栅极结构242和第一外分隔件252一起在第二方向上延伸。
可以将第二虚设栅极结构244和第二外分隔件254用作蚀刻掩模来蚀刻暴露的第二鳍结构的暴露的上部，以形成使第二鳍结构的第二半导体线124中的最下面的第二半导体线124的上表面暴露的第二开口264。然而，在下文中，不仅使第二半导体线124中的最下面的第二半导体线124暴露的空间，而且在第二方向上使第二隔离图案164的与其相邻的部分暴露的空间可以被统称为第二开口264。例如，第二开口264可以与第二虚设栅极结构244和第二外分隔件254一起在第二方向上延伸。
在本发明构思的示例实施例中，第一开口262的在第三方向上的深度可以大于第二开口264的在第三方向上的深度。因此，可以单独执行用于形成第一开口262和第二开口264的工艺。可选地，当形成具有相对低深度的第二开口264时，也可以形成第一开口262的上部，然后可以通过额外的蚀刻工艺向下扩展第一开口262。例如，第一开口262可以形成为在第三方向上具有足够深的深度以达到与第一隔离图案162的上表面的高度相同的高度，并且第二开口264可以形成为具有在第三方向上足够深的深度以达到与第二隔离图案164的上表面的高度相同的高度。
可以将位于第一虚设栅极结构242和第一外分隔件252下面的第一牺牲线112和第一半导体线122分别转换为第一牺牲图案116和第一半导体图案126，并且可以将在第一有源图案102上沿第一方向延伸的第一鳍结构划分为在第一方向上彼此间隔开的多个第一鳍结构。在本发明构思的示例实施例中，第一半导体图案126中的每个可以用作包括第一半导体图案126的晶体管的沟道。
可以分别将在第二虚设栅极结构244和第二外分隔件254下方的除了最下水平之外的两个上水平处的第二牺牲线114和第二半导体线124转换为第二牺牲图案118和第二半导体图案128，并且可以将在第二半导体线124中的最下面的第二半导体线124上沿第一方向延伸的第二鳍结构的上部划分为在第一方向上彼此间隔开的多个第二鳍结构。在本发明构思的示例实施例中，除了最下面的第二半导体线124之外的第二半导体图案128可以用作包括第二半导体图案128的晶体管的沟道。
在下文中，为了便于说明，第一虚设栅极结构242、第一虚设栅极结构242的相对侧壁中的每个上的第一外分隔件252和第一鳍结构可以被称为第三结构，并且第二虚设栅极结构244、第二虚设栅极结构244的相对侧壁中的每个上的第二外分隔件254和第二鳍结构可以被称为第四结构。在本发明构思的示例实施例中，第三结构可以在第二方向上延伸，并且多个第三结构可以形成为在第一方向上彼此间隔开。另外，第四结构可以在第二方向上延伸，并且多个第四结构可以形成为在第一方向上彼此间隔开。
参照图20，在对第一牺牲图案116和第二牺牲图案118的通过第一开口262和第二开口264暴露的相对侧壁进行蚀刻以分别形成第一凹槽和第二凹槽之后，可以形成第一内分隔件272和第二内分隔件274以分别填充第一凹槽和第二凹槽。
在本发明构思的示例实施例中，可以通过对第一牺牲图案116和第二牺牲图案118执行湿法蚀刻工艺来形成第一凹槽和第二凹槽。
在本发明构思的示例实施例中，可以在第一虚设栅极结构242和第二虚设栅极结构244、第一外分隔件252和第二外分隔件254、第一鳍结构和第二鳍结构的上部、第一有源图案102、包括在第二鳍结构中的最下面的第二半导体线124以及第一隔离图案162和第二隔离图案164上共形地形成第二分隔件层以填充第一凹槽和第二凹槽，并且可以对第二分隔件层进行各向异性地蚀刻以形成第一内分隔件272和第二内分隔件274。可以通过CVD工艺、ALD工艺等形成第二分隔件层。
第一内分隔件272可以形成为覆盖包括在第一鳍结构中的第一牺牲图案116中的每个的在第一方向上的相对侧壁中的每个，第二内分隔件274可以形成为覆盖包括在第二鳍结构的上部中的第二牺牲图案118中的每个的在第一方向上的相对侧壁中的每个，即，除了最下水平的第二牺牲线114之外在两个上水平处的第二牺牲图案118中的每个的在第一方向上的相对侧壁中的每个。
参照图21，可以在第一有源图案102的通过第一开口262暴露的上表面上形成第一源极/漏极层282，可以在第二半导体线124的通过第二开口264暴露的上表面上形成第二源极/漏极层284。
在本发明构思的示例实施例中，可以通过将第一有源图案102和第二半导体线124的分别由第一开口262和第二开口264暴露的上表面用作种子执行选择性外延生长(SEG)工艺来形成第一源极/漏极层282和第二源极/漏极层284。
在本发明构思的示例实施例中，可以使用例如乙硅烷(Si2H6)气体的硅源气体和使用例如甲基硅烷(SiH3CH3)的碳源气体来执行SEG工艺，并因此可以形成单晶碳化硅(SiC)层。另一方面，可以仅使用例如乙硅烷(Si2H6)气体的硅源气体来执行SEG工艺，并因此可以形成单晶硅(Si)层。在这种情况下，第一源极/漏极层282和第二源极/漏极层284可以用作NMOS晶体管的源极/漏极。
在本发明构思的示例实施例中，可以使用例如二氯硅烷(SiH2Cl2)气体的硅源气体以及例如四氢化锗(GeH4)的锗源气体来执行SEG工艺，并因此可以形成单晶硅锗(SiGe)层。在这种情况下，第一源极/漏极层282和第二源极/漏极层284可以用作PMOS晶体管的源极/漏极。
在本发明构思的示例实施例中，可以分别在第三结构和第四结构的在第一方向上的相对侧处形成第一源极/漏极层282和第二源极/漏极层284。在本发明构思的示例实施例中，第一源极/漏极层282可以接触覆盖第一牺牲图案116的侧壁的第一内分隔件272的外侧壁以及包括在第一鳍结构中的第一半导体图案126的侧壁，并且可以在第三方向上进一步生长以接触第一外分隔件252的外侧壁。另外，第二源极/漏极层284可以接触包括在第二鳍结构中的第二半导体图案128的侧壁以及覆盖第二牺牲图案118的侧壁的第二内分隔件274的外侧壁，并且可以在第三方向上进一步生长以接触第二外分隔件254的外侧壁。
可以对第一源极/漏极层282和第二源极/漏极层284进一步执行杂质掺杂和热处理，使得第一源极/漏极层282和第二源极/漏极层284中的每个可以用作晶体管的源极/漏极。例如，当第一源极/漏极层282和第二源极/漏极层284中的每个形成为包括碳化硅(SiC)或硅(Si)时，可以执行N型杂质掺杂和热处理，使得第一源极/漏极层282和第二源极/漏极层284中的每个可以用作NMOS晶体管的源极/漏极。当第一源极/漏极层282和第二源极/漏极层284中的每个形成为包括硅-锗(SiGe)时，可以执行P型杂质掺杂和热处理，使得第一源极/漏极层282和第二源极/漏极层284中的每个可以用作PMOS晶体管的源极/漏极。
在本发明构思的示例实施例中，基底100的第二区域II上的第二半导体线124的上表面可以比基底100的第一区域I上的第一有源图案102的上表面高，并且由于第一源极/漏极层282和第二源极/漏极层284可以通过将它们的上表面中的每个用作种子的同一SEG工艺形成，所以第二源极/漏极层284的上表面可以高于第一源极/漏极层282的上表面。另外，第二源极/漏极层284的下表面可以比第一源极/漏极层282的下表面高。
参照图22，在第一隔离图案162和第二隔离图案164以及基底100上形成绝缘层290以覆盖第三结构和第四结构以及第一源极/漏极层282和第二源极/漏极层284之后，可以将绝缘层290平坦化直到分别将包括在第三结构和第四结构中的第一虚设栅电极222和第二虚设栅电极224的上表面暴露。在平坦化工艺期间，还可以去除第一虚设栅极掩模232和第二虚设栅极掩模234，并且还可以部分地去除第一外分隔件252和第二外分隔件254的上部。
可以通过CMP工艺和/或回蚀工艺来执行平坦化工艺。
在平坦化工艺之后，可以去除暴露的第一虚设栅电极222和第二虚设栅电极224以及它们下面的第一虚设栅极绝缘图案212和第二虚设栅极绝缘图案214，以分别形成第三开口302和第四开口304，所述第三开口302和第四开口304分别使第一外分隔件252和第二外分隔件254的内侧壁以及第一半导体图案126和第二半导体图案128中的最上面的半导体图案的上表面暴露。可以通过例如湿法蚀刻工艺去除第一虚设栅电极222和第二虚设栅电极224。还可以通过例如湿法蚀刻工艺去除第一虚设栅极绝缘图案212和第二虚设栅极绝缘图案214。用于蚀刻第一虚设栅电极222和第二虚设栅电极224的蚀刻剂可以与用于蚀刻第一虚设栅极绝缘图案212和第二虚设栅极绝缘图案214的蚀刻剂不同。
参照图23和图24，可以去除第一牺牲图案116以形成使第一内分隔件272的内侧壁、第一半导体图案126的表面和第一有源图案102的上表面暴露的第五开口312，并且可以去除第二牺牲图案118以形成使第二内分隔件274的内侧壁、第二半导体图案128的表面和第二半导体线124的上表面暴露的第六开口314。
在去除第一牺牲图案116和第二牺牲图案118期间，位于第二半导体线124下面的第二牺牲线114不仅可以被第二隔离图案164保护，还可以被第二衬膜154保护。例如，在没有第二衬膜154与第二隔离图案164一起形成的情况下，当去除第一虚设栅极结构242和第二虚设栅极结构244时，会部分地去除第二隔离图案164，使得埋入第二隔离图案164中的第二牺牲线114会暴露，并且会对暴露的第二牺牲线114进行蚀刻。然而，这可以通过保留在第二牺牲线114的侧壁上的第二衬膜154来防止，以防止在部分地去除第二隔离图案164时对第二牺牲线114进行蚀刻。例如，在部分地去除第二隔离图案164的情况下，第二衬膜154可以保护第二牺牲线114。
再次参照图1至图3，可以在基底100的第一区域I上形成第一栅极结构362以填充第三开口302和第五开口312，并且可以在基底100的第二区域II上形成第二栅极结构364以填充第四开口304和第六开口314。
在对第一有源图案102的上表面、第二半导体线124的上表面以及第一半导体图案126和第二半导体图案128的由第三开口至第六开口302、304、312和314暴露的表面执行热氧化工艺以分别形成第一界面图案322和第二界面图案324之后，可以共形地在第一界面图案322和第二界面图案324的表面、第一内分隔件272和第二内分隔件274的内侧壁、第一外分隔件252和第二外分隔件254的内侧壁以及绝缘层290的上表面上形成栅极绝缘层和逸出功控制层，并且可以将栅电极层形成为充分填充第三开口至第六开口302、304、312和314的剩余部分。
可以通过CVD工艺、ALD工艺、PVD工艺等来形成栅极绝缘层、逸出功控制层和栅电极层。在本发明构思的示例实施例中，可以通过CVD工艺、ALD工艺等代替热氧化工艺来形成第一界面图案322和第二界面图案324，并且在这种情况下，还可以在第一内分隔件272和第二内分隔件274的内侧壁以及第一外分隔件252和第二外分隔件254的内侧壁上形成第一界面图案322和第二界面图案324。
可以对栅电极层、逸出功控制层和栅极绝缘层进行平坦化直到使绝缘层290的上表面暴露以形成第一栅电极352和第二栅电极354、第一逸出功控制图案342和第二逸出功控制图案344以及第一栅极绝缘图案332和第二栅极绝缘图案334。第一界面图案322、第一栅极绝缘图案332、第一逸出功控制图案342和第一栅电极352可以一起形成第一栅极结构362，并且第二界面图案324、第二栅极绝缘图案334、第二逸出功控制图案344和第二栅电极354可以一起形成第二栅极结构364。
位于基底100的第一区域I上的分别处于多个水平处的在第三方向上彼此间隔开的第一半导体图案126、至少部分地覆盖第一半导体图案126并在第二方向上延伸的第一栅极结构362以及在第一栅极结构362的在第一方向上的相对侧壁中的每个上的第一源极/漏极层282可以形成第一MBCFET。此外，位于基底100的第二区域II上的分别处于多个水平处的在第三方向上彼此间隔开的第二半导体图案128、至少部分地覆盖第二半导体图案128并在第二方向上延伸的第二栅极结构364以及在第二栅极结构364的在第一方向上的相对侧壁中的每个上的第二源极/漏极层284可以形成第二MBCFET。
在本发明构思的示例实施例中，第一MBCFET中包括的沟道的数量可以大于第二MBCFET中包括的沟道的数量。例如，覆盖第二鳍结构的侧壁的第二衬膜154和第二隔离图案164可以比第一衬膜152和第一隔离图案162蚀刻得更少，使得第二鳍结构中的较低的第二牺牲线114可以不被暴露，因此第二半导体线124中的未暴露的第二半导体线124可以不用作沟道。以这种方式，可以容易地形成包括不同数量的沟道的MBCFET。因此，本发明构思可以提供一种制造在一个器件中具有不同堆叠数量的多个MBCFET的方法。
图25是示出根据本发明构思的示例实施例的半导体器件的剖视图。除了衬膜和隔离图案的上表面的高度之外，图25中示出的半导体器件与图1至图3中示出的半导体器件基本相同或相似。因此，同样的附图标记指示同样的元件，这里省略对其详细的描述。
参照图25，第一隔离图案162和第二隔离图案164的上表面可以分别具有第七高度H7和第八高度H8，并且第七高度H7和第八高度H8可以分别低于图1至图3中示出的第一隔离图案162和第二隔离图案164的上表面的第一高度H1和第二高度H2。
第一隔离图案162可以不围绕第一有源图案102的上侧壁，并且第一衬膜152的最上表面可以具有比第一隔离图案162的上表面的第七高度H7大的第九高度H9，然而，比图1至图3中示出的第一衬膜152的最上表面的第一高度H1小。
第二隔离图案164可以不围绕第二牺牲线114的上侧壁和第二半导体线124的侧壁，并且第二衬膜154的最上表面可以具有比第二隔离图案164的上表面的第八高度H8大的第十高度H10，然而，比图1至图3中示出的第二衬膜154的最上表面的第二高度H2小。然而，在本发明构思的示例实施例中，第二衬膜154的最上表面的第十高度H10可以至少比第二牺牲线114的上表面的高度大，并且因此第二牺牲线114的侧壁可以被第二衬膜154覆盖和保护。
图26是示出根据本发明构思的示例实施例的制造半导体器件的方法的阶段的剖视图。该制造半导体器件的方法包括与图4至图24以及图1至图3中示出的工艺基本相同或类似的工艺，因此这里省略它们的详细描述。
参照图26，可以执行与图4至图24中示出的工艺基本相同或类似的工艺。
当通过去除第一牺牲图案116和第二牺牲图案118来形成第五开口312和第六开口314时，还可以去除它们下面的第一隔离图案162和第二隔离图案164的上部，并因此第一隔离图案162和第二隔离图案164的上表面可以分别具有第七高度H7和第八高度H8，第七高度H7和第八高度H8分别小于原有的第一高度H1和第二高度H2。
还可以部分地去除第一衬膜152和第二衬膜154，然而，它们的被去除的部分的量可以小于第一隔离图案162和第二隔离图案164的被去除的部分的量，并且至少第二衬膜154可以具有比第二牺牲线114的上表面高的上表面。因此，第二牺牲线114可以不被暴露于外部，并且可以不与第一牺牲图案116和第二牺牲图案118一起被去除。在这种情况下，由于第二隔离图案164的上表面低于第二牺牲线114的上表面，因此在去除第一牺牲图案116和第二牺牲图案118的步骤期间，第二半导体线124下面的第二牺牲线114可以不被第二隔离图案164的保护。然而，由于第二衬膜154的上表面比第二牺牲线114的上表面高，因此在去除第一牺牲图案116和第二牺牲图案118的步骤期间，第二半导体线124下面的第二牺牲线114可以被覆盖第二牺牲线114的侧壁的第二衬膜154保护。因此，第二牺牲线114可以保留在第二半导体线124下面，并且可以设置在与第一栅极结构362的在第一半导体图案126(即，第一沟道)中的最下面的第一半导体图案126下面的部分的高度对应的高度(即，基本相同的高度)处。
可以执行与图1至图3中示出的工艺基本相同或类似的工艺，以完成半导体器件的制造。
图27是示出根据本发明构思的示例实施例的半导体器件的剖视图。除了不包括第一内分隔件和第二内分隔件之外，半导体器件与图1至图3中示出的半导体器件基本相同或相似。
当执行用于形成第一源极/漏极层282和第二源极/漏极层284以及它们下面的第一有源图案102和第二半导体线124的SEG工艺时，不仅第一半导体图案126和第二半导体图案128，而且第一牺牲图案116和第二牺牲图案118(见图21)也可以用作种子，因此第一源极/漏极层282和第二源极/漏极层284可以具有良好的结晶度。
在本发明构思的示例实施例中，第一源极/漏极层282和第二源极/漏极层284可以包括P型杂质，因此可以用作PMOS晶体管的源极/漏极。
如上所述，虽然已经参照具体的示例实施例描述了本发明构思，但是本领域技术人员将容易理解的是在不脱离如所附权利要求限定的本发明构思的精神和范围的情况下在示例实施例中的很多修改是可行的。

Claims (25)

1.一种半导体器件，所述半导体器件包括：
基底，包括第一区域和与第一区域相邻或与第一区域间隔开的第二区域；
第一沟道，设置在基底的第一区域上，第一沟道在与基底的上表面基本垂直的竖直方向上彼此间隔开；
第二沟道，设置在基底的第二区域上，第二沟道在竖直方向上彼此间隔开；
第一栅极结构，设置在基底的第一区域上，第一栅极结构覆盖第一沟道中的每个的表面的至少一部分；以及
第二栅极结构，设置在基底的第二区域上，第二栅极结构覆盖第二沟道中的每个的表面的至少一部分，
其中，第二沟道设置在与第一沟道中对应的第一沟道的高度基本相同的高度处，第二沟道中的最下面的第二沟道的高度比第一沟道中的最下面的第一沟道的高度高。
2.如权利要求1所述的半导体器件，其中，第二沟道中的最上面的第二沟道的高度与第一沟道中的最上面的第一沟道的高度基本相同。
3.如权利要求1所述的半导体器件，其中，第二沟道的总数比第一沟道的总数小在比第二沟道中的最下面的第二沟道的高度小的高度处的第一沟道的总数那么多。
4.如权利要求1所述的半导体器件，所述半导体器件还包括：
第一源极/漏极层，设置在第一栅极结构的在与基底的上表面基本平行的第一方向上的相对侧中的每个处，第一源极/漏极层连接到第一沟道；以及
第二源极/漏极层，设置在第二栅极结构的在第一方向上的相对侧中的每个处，第二源极/漏极层连接到第二沟道。
5.如权利要求4所述的半导体器件，其中，第二源极/漏极层的上表面的高度大于第一源极/漏极层的上表面的高度。
6.如权利要求1所述的半导体器件，其中，
第一沟道和第二沟道包括硅，并且
半导体器件还包括：半导体线，包括硅，半导体线在基底的第二区域上的第二沟道下面位于与第一沟道中的最下面的第一沟道的高度对应的高度处。
7.如权利要求6所述的半导体器件，其中，
半导体线在与基底的上表面基本平行的第一方向上延伸，并且
第二沟道在竖直方向上与半导体线叠置。
8.如权利要求7所述的半导体器件，所述半导体器件还包括：
牺牲线，包括硅-锗，牺牲线在半导体线下面位于与第一栅极结构的在第一沟道中的最下面的第一沟道下面的部分的高度对应的高度处。
9.如权利要求1所述的半导体器件，其中，
第一栅极结构形成在第一有源图案和覆盖第一有源图案的侧壁的第一隔离图案上，第一有源图案从基底的第一区域的上表面沿竖直方向突出并且在与基底的上表面基本平行的第一方向上延伸，并且
第二栅极结构形成在第二隔离图案以及顺序堆叠在第二有源图案上的牺牲线和半导体线上，第二有源图案从基底的第二区域的上表面沿竖直方向突出并且在第一方向上延伸，第二隔离图案覆盖第二有源图案的侧壁、牺牲线的侧壁和半导体线的侧壁。
10.根据权利要求9所述的半导体器件，所述半导体器件还包括：
第一衬膜，覆盖基底的第一区域的上表面和第一有源图案的侧壁；以及
第二衬膜，覆盖基底的第二区域的上表面以及第二有源图案的侧壁、牺牲线的侧壁和半导体线的侧壁。
11.如权利要求10所述的半导体器件，其中，第二衬膜的最上表面的高度大于第一衬膜的最上表面的高度。
12.如权利要求10所述的半导体器件，其中，第一衬膜和第二衬膜包括氮化物，第一隔离图案和第二隔离图案包括氧化物。
13.如权利要求9所述的半导体器件，其中，
第一有源图案的上表面和第二有源图案的上表面形成在基本相同的高度处，并且
第二隔离图案的上表面比第一隔离图案的上表面高。
14.如权利要求9所述的半导体器件，其中，第一栅极结构和第二栅极结构中的每个在与基底的上表面基本平行并且与第一方向交叉的第二方向上延伸。
15.一种半导体器件，所述半导体器件包括：
基底，包括第一区域和与第一区域相邻或与第一区域间隔开的第二区域；
第一晶体管，包括：第一栅极结构，设置在基底的第一区域上；以及第一沟道，在与基底的上表面基本垂直的竖直方向上彼此间隔开，第一沟道中的每个部分地延伸穿过第一栅极结构；以及
第二晶体管，包括：第二栅极结构，设置在基底的第二区域上；以及第二沟道，在竖直方向上彼此间隔开，第二沟道中的每个部分地延伸穿过第二栅极结构，
其中，第一沟道的总数比第二沟道的总数大，第一沟道中的最上面的第一沟道和第二沟道中的最上面的第二沟道形成在基本相同的高度处。
16.如权利要求15所述的半导体器件，其中，第一沟道中的最下面的第一沟道形成在比第二沟道中的最下面的第二沟道的高度小的高度处。
17.如权利要求15所述的半导体器件，所述半导体器件还包括：
第一有源图案，从基底的第一区域的上表面沿竖直方向突出；以及
第二有源图案，从基底的第二区域的上表面沿竖直方向突出。
18.如权利要求17所述的半导体器件，其中，
第一有源图案和第二有源图案中的每个在与基底的上表面基本平行的第一方向上延伸；并且
第一栅极结构和第二栅极结构中的每个在与基底的上表面基本平行并且与第一方向交叉的第二方向上延伸。
19.如权利要求18所述的半导体装置，所述半导体装置还包括：
第一隔离图案，围绕第一有源图案的侧壁；以及
第二隔离图案，围绕第二有源图案的侧壁并且具有比第一隔离图案的上表面高的上表面，
其中，第一栅极结构和第二栅极结构分别在第一隔离图案和第二隔离图案上沿第二方向延伸。
20.如权利要求18所述的半导体器件，其中，
第一沟道和第二沟道分别在第一方向上延伸穿过第一栅极结构和第二栅极结构，
第一晶体管包括第一源极/漏极层，第一源极/漏极层在第一有源图案上位于第一栅极结构的在第一方向上的相对侧中的每个处以连接到第一沟道，并且
第二晶体管包括第二源极/漏极层，第二源极/漏极层在第二有源图案上位于第二栅极结构的在第一方向上的相对侧中的每个处以连接到第二沟道。
21.如权利要求20所述的半导体器件，其中，第二源极/漏极层的上表面的高度大于第一源极/漏极层的上表面的高度。
22.如权利要求20所述的半导体器件，所述半导体器件还包括：
牺牲线，设置在第二有源图案上，牺牲线包括硅-锗；以及
半导体线，设置在牺牲线上，半导体线包括硅，
其中，第二源极/漏极层形成在半导体线上。
23.一种半导体器件，所述半导体器件包括：
基底，包括第一区域和与第一区域相邻或与第一区域间隔开的第二区域；
第一有源图案，从基底的第一区域向上突出；
第一隔离图案，围绕第一有源图案的侧壁；
第一晶体管，包括：第一栅极结构，设置在第一有源图案和第一隔离图案上；以及第一沟道，在与基底的上表面基本垂直的竖直方向上彼此间隔开，第一沟道中的每个部分地延伸穿过第一栅极结构；
第二有源图案，从基底的第二区域向上突出；
牺牲线和半导体线，顺序地堆叠在第二有源图案上；
第二隔离图案，围绕第二有源图案的侧壁、牺牲线的侧壁和半导体线的侧壁；以及
第二晶体管，包括：第二栅极结构，设置在半导体线和第二隔离图案上；以及第二沟道，在竖直方向上彼此间隔开，第二沟道中的每个部分地延伸穿过第二栅极结构。
24.如权利要求23所述的半导体器件，其中，
第一沟道的总数比第二沟道的总数大，并且
第二沟道分别形成在与第一沟道中对应的第一沟道的高度基本相同的高度处。
25.如权利要求23所述的半导体器件，所述半导体器件还包括：
第一衬膜，覆盖第一有源图案的侧壁；以及
第二衬膜，覆盖第二有源图案的侧壁、牺牲线的侧壁和半导体线的侧壁，
其中，第二衬膜的最上表面的高度大于第一衬膜的最上表面的高度。
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