CN113808947B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：基底包括衬底、分立于衬底上的鳍部以及位于鳍部上的多个沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层；在沟道叠层露出的衬底上形成隔离材料层，隔离材料层覆盖鳍部和部分沟道叠层的侧壁；在隔离材料层上形成横跨沟道叠层的伪栅结构。本发明实施例伪栅结构与沟道叠层夹角处堆积的反应副产物较少，较少的反应副产物对刻蚀过程的阻碍较小，使得沟道叠层之间的中间区域的伪栅结构的横向尺寸与靠近沟道叠层的伪栅结构的横向尺寸相差较小，去除伪栅结构和牺牲层，形成栅极结构，被栅极结构包围的沟道层作为沟道，沟道的横向尺寸不会过大，沟道中的导通电流较大，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(FinTET)工艺流程中仅添加两个过程模块得到，两个过程模块如下：一是在体硅(bulk Silicon)或者SOI wafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用HKMG(high-k绝缘层+金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、分立于所述衬底上的鳍部以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；在所述沟道叠层露出的所述衬底上形成隔离材料层，所述隔离材料层覆盖所述鳍部和部分所述沟道叠层的侧壁；在所述隔离材料层上形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；去除所述伪栅结构，形成栅极开口；刻蚀所述栅极开口露出的所述隔离材料层，形成隔离层和位于所述隔离层中的隔离凹槽，所述隔离层覆盖所述鳍部的部分侧壁；去除所述隔离凹槽露出的所述牺牲层，形成通道；在所述隔离凹槽、通道和栅极开口中形成栅极结构。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，分立于所述衬底上；多个沟道叠层，位于所述鳍部上，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；隔离材料层，位于所述沟道叠层侧部的所述衬底上，且所述隔离材料层覆盖所述鳍部和部分所述沟道叠层的侧壁；伪栅结构，位于所述隔离材料层上，所述伪栅结构横跨所述沟道叠层，且覆盖所述沟道叠层的部分顶壁和部分侧壁。
相应的，本发明实施例还提供另一种半导体结构，包括：衬底；鳍部，分立于所述衬底上；源漏掺杂层，分立于所述鳍部上；多个相间隔的沟道层，在所述衬底表面法线方向上，悬置于所述鳍部上，且多个所述沟道层位于所述源漏掺杂层之间；第一隔离层，位于所述鳍部露出的所述衬底上，所述第一隔离层覆盖所述鳍部的部分顶壁和部分侧壁；栅极结构，位于所述第一隔离层上，且所述栅极结构全包围所述沟道层；第二隔离层，位于所述栅极结构侧部的所述衬底和鳍部上，且所述第二隔离层的顶面高于一个或多个沟道层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法中，所述鳍部上沟道叠层的数量为多个，在所述沟道叠层露出的所述衬底上形成隔离材料层，所述隔离材料层覆盖部分所述沟道叠层的侧壁，因此形成在所述隔离材料层上的伪栅结构的高度较小，所述伪栅结构采用刻蚀工艺形成，相应的，刻蚀形成所述伪栅结构的步骤中，伪栅结构与沟道叠层夹角处堆积的反应副产物较少，较少的反应副产物对刻蚀过程的阻碍较小，使得所述沟道叠层之间的中间区域的所述伪栅结构的横向尺寸与靠近所述沟道叠层的伪栅结构的横向尺寸相差较小，相应的，去除所述伪栅结构，形成栅极开口后，所述沟道叠层之间的中间区域的栅极开口的横向尺寸与靠近所述沟道叠层的栅极开口的横向尺寸相差较小，去除所述牺牲层，形成栅极结构后，所述沟道层之间的中间区域的栅极结构的横向尺寸与靠近所述沟道层的栅极结构的横向尺寸相差较小，通常所述沟道叠层之间的中间区域的所述伪栅结构的横向尺寸为设计尺寸，因此本发明实施例中靠近所述沟道叠层的伪栅结构的横向尺寸不易过多大于设计尺寸，也就是说所述靠近所述沟道层处的栅极结构的横向尺寸不至于过多的大于设计尺寸；在半导体结构工作时，被所述栅极结构包围的所述沟道层作为沟道，沟道的横向尺寸不会过大，使得所述沟道中的导通电流较大，有利于满足半导体结构的工艺需求，提高半导体结构的电学性能。
附图说明
图1至图4是一种半导体结构的结构示意图；
图5至图19是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图20和图21是本发明实施例半导体结构的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的结构示意图。
如图1和图2所示，图2为图1在aa处的剖面图，提供基底，所述基底包括衬底1、分立于所述衬底1上的鳍部2以及位于所述鳍部2上的多个沟道叠层3，所述沟道叠层3包括牺牲层31和位于所述牺牲层31上的沟道层32；在所述鳍部2之间的所述衬底1上形成隔离层6，所述隔离层6覆盖所述鳍部2的部分侧壁。
如图3和图4所示，图3为仅示出沟道叠层3、伪栅结构4以及隔离层6的结构示意图，图4为基于图2的基础形成伪栅结构4的结构示意图，形成横跨所述沟道叠层3的伪栅结构4，所述伪栅结构4覆盖所述沟道叠层3的部分顶壁和部分侧壁。
形成伪栅结构4的步骤包括：形成覆盖所述鳍部2的栅氧化材料层(图中未示出)；在所述栅氧化材料层上形成栅极材料层(图中未示出)；图形化所述栅极材料层和栅氧化材料层，剩余的所述栅极材料层和栅氧化材料层作为伪栅结构4。
半导体结构朝着集成度更高的方向发展，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。通过增多沟道层32的数量的方式来，为了增大半导体结构的导通电流，相应的所述沟道叠层3的数量会增多，多个所述沟道叠层3的高度较高，隔离层6覆盖所述鳍部2的部分侧壁，伪栅结构4形成在所述隔离层6上，相应的所述伪栅结构4较高，图形化所述栅极材料层和栅氧化材料层的过程中，所述伪栅结构4和所述沟道叠层3拐角处的反应副产物不易快速去除，易堆积，较多的反应副产物对刻蚀形成伪栅结构4的过程阻碍较大，会导致所述沟道叠层3之间的中间区域的所述伪栅结构4的横向尺寸d1远小于靠近所述沟道叠层3的伪栅结构4的横向尺寸d2，后续去除所述伪栅结构4和牺牲层31，形成栅极结构，相应的所述沟道层32之间的中间区域的所述栅极结构的横向尺寸远小于靠近所述沟道层32的栅极结构的横向尺寸，通常所述沟道层32之间的中间区域的栅极结构的横向尺寸为设计横向尺寸，也就是说靠近沟道层32处的栅极结构的横向尺寸过大，在半导体结构工作时，被所述栅极结构包围的沟道层作为沟道，导致沟道的横向尺寸过大，相应沟道中的导通电流较小，导致所述半导体结构的电学性能较差。
为了解决技术问题，提供基底，所述基底包括衬底、分立于所述衬底上的鳍部以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；在所述沟道叠层露出的所述衬底上形成隔离材料层，所述隔离材料层覆盖所述鳍部和部分所述沟道叠层的侧壁；在所述隔离材料层上形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；去除所述伪栅结构，形成栅极开口；刻蚀所述栅极开口露出的所述隔离材料层，形成隔离层和位于所述隔离层中的隔离凹槽，所述隔离层覆盖所述鳍部的部分侧壁；去除所述隔离凹槽露出的所述牺牲层，形成通道；在所述隔离凹槽、通道和栅极开口中形成栅极结构。
本发明实施例所提供的半导体结构的形成方法中，所述鳍部上沟道叠层的数量为多个，在所述沟道叠层露出的所述衬底上形成隔离材料层，所述隔离材料层覆盖部分所述沟道叠层的侧壁，因此形成在所述隔离材料层上的伪栅结构的高度较小，所述伪栅结构采用刻蚀工艺形成，相应的，刻蚀形成所述伪栅结构的步骤中，伪栅结构与沟道叠层夹角处堆积的反应副产物较少，较少的反应副产物对刻蚀过程的阻碍较小，使得所述沟道叠层之间的中间区域的所述伪栅结构的横向尺寸与靠近所述沟道叠层的伪栅结构的横向尺寸相差较小，相应的，所述沟道叠层之间的中间区域的栅极开口的横向尺寸与靠近所述沟道叠层的栅极开口的横向尺寸相差较小，去除所述牺牲层，形成栅极结构后，所述沟道层之间的中间区域的栅极结构的横向尺寸与靠近所述沟道层的栅极结构的横向尺寸相差较小，通常所述沟道叠层之间的中间区域的所述伪栅结构的横向尺寸为设计尺寸，因此本发明实施例中靠近所述沟道叠层的伪栅结构的横向尺寸不易过多大于设计尺寸，也就是说所述靠近所述沟道层处的栅极结构的横向尺寸不至于过多的大于设计尺寸；在半导体结构工作时，被所述栅极结构包围的所述沟道层作为沟道，沟道的横向尺寸不会过大，使得所述沟道中的导通电流较大，有利于满足半导体结构的工艺需求，提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图5至图19是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底，所述基底包括衬底100、分立于所述衬底100上的鳍部101以及位于所述鳍部101上的多个沟道叠层102，所述沟道叠层102包括牺牲层1021和位于所述牺牲层1021上的沟道层10222。
衬底100用于为后续形成半导体结构提供工艺平台。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部101的侧部为后续形成所述隔离层提供工艺空间。
本实施例中，鳍部101为硅衬底。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
沟道叠层102用于为后续形成悬空设置的沟道层1022提供工艺基础。牺牲层1021用于支撑沟道层1022，为后续沟道层1022的间隔悬空设置提供工艺条件，也用于为后续形成的栅极结构占据空间位置。
本实施例中，沟道层1022的被刻蚀难度大于牺牲层1021的被刻蚀难度，后续在去除牺牲层1021时，沟道层1022不易受损伤。
本实施例中，沟道层1022的材料为硅；牺牲层1021的材料为锗化硅。其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲层的材料相应还可以为硅。
需要说明的是，本实施例中，所述沟道叠层102的数量为四个。其他实施例中，所述沟道叠层的数量还可以为两个、三个，或者多于四个。
参考图6和图7所示，图7为图6在AA方向的剖面图，在所述沟道叠层102露出的所述衬底100上形成隔离材料层103，所述隔离材料层103覆盖所述鳍部101和部分所述沟道叠层102的侧壁。
后续在所述隔离材料层103上形成伪栅结构，因此形成在所述隔离材料层103上的伪栅结构的高度较小，所述伪栅结构采用刻蚀工艺形成，相应的，刻蚀形成所述伪栅结构的步骤中，伪栅结构与沟道叠层102夹角处堆积的反应副产物较少，较少的反应副产物对刻蚀过程的阻碍较小，使得所述沟道叠层102之间的中间区域的所述伪栅结构的横向尺寸D1与靠近所述沟道叠层102的伪栅结构的横向尺寸D2相差较小，相应的，去除所述伪栅结构，形成栅极开口后，所述沟道叠层102之间的中间区域的栅极开口的横向尺寸与靠近所述沟道叠层102的栅极开口的横向尺寸相差较小，去除所述牺牲层1021，形成栅极结构后，所述沟道层1022之间的中间区域的栅极结构的横向尺寸与靠近所述沟道层的栅极结构的横向尺寸相差较小，通常所述沟道叠层102之间的中间区域的所述伪栅结构的横向尺寸为设计尺寸，因此本发明实施例中靠近所述沟道叠层102的伪栅结构的横向尺寸不易过多大于设计尺寸，也就是说所述靠近所述沟道层处的栅极结构的横向尺寸不至于过多的大于设计尺寸；在半导体结构工作时，被所述栅极结构包围的所述沟道层1022作为沟道，沟道的横向尺寸不会过大，使得所述沟道中的导通电流较大，有利于满足半导体结构的工艺需求，提高半导体结构的电学性能。
此外，所述鳍部101上沟道叠层102的数量为多个，在所述沟道叠层102露出的所述衬底100上形成隔离材料层103，所述隔离材料层103覆盖部分所述沟道叠层102的侧壁，被所述隔离材料层103覆盖的部分所述沟道叠层102受到所述隔离材料层103给予的侧部支撑，所述隔离材料层103中的部分所述沟道叠层102不易弯曲(bend)；露出所述隔离材料层103的部分沟道叠层102的高度较小，使得露出所述隔离材料层103的部分沟道叠层102的刚性较强，不易弯曲。从而在后续刻蚀形成伪栅结构的步骤中，以及在伪栅结构两侧的所述沟道叠层102中形成源漏掺杂层的步骤中，多个所述沟道叠层102不易弯曲，后续去除所述伪栅结构和牺牲层1021，所述沟道层1022形貌的均一性较高，有利于提高半导体结构性能的均一性。
所述隔离材料层103使得后续形成的伪栅结构的高度不易过高的同时，还为后续形成隔离层做准备。
具体的，所述隔离材料层103的材料包括：氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述隔离材料层103的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离材料层103的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层的用于隔离相邻器件的作用。在其他实施例中，所述隔离材料层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
形成所述隔离材料层103的步骤包括：在所述沟道叠层102和衬底100上形成隔离材料膜(图中未示出)，所述隔离材料膜的顶面高于所述沟道叠层102的顶面；回刻蚀部分厚度的所述隔离材料膜，剩余的所述隔离材料膜作为隔离材料层103。
本实施例中，采用流动式化学气相沉积工艺(Flowable Chemical VaporDeposition，FCVD)形成所述隔离材料膜。流动性化学气相沉积工艺具有良好的填充能力，有利于降低所述隔离材料膜内形成空洞等缺陷的概率，相应有利于提高隔离材料层103的成膜质量。
本实施例中，采用干法刻蚀工艺回刻蚀部分厚度的所述隔离材料膜，剩余的所述隔离材料膜作为隔离材料层103。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述隔离材料层103的形貌满足工艺需求，且还有利于提高所述隔离材料膜的去除效率。
需要说明的是，本实施例中，所述隔离材料层103覆盖最底端的所述沟道叠层102以及与最底端的所述沟道叠层102接触的所述牺牲层1021。
参考图8至图10，图9为图8在AA处的剖面图，图10为图9的俯视图，在所述隔离材料层103上形成横跨所述沟道叠层102的伪栅结构104，所述伪栅结构104覆盖所述沟道叠层102的部分顶壁和部分侧壁。
伪栅结构104为后续制程中形成的栅极结构占据空间位置。隔离材料层103覆盖部分所述沟道叠层102，所述伪栅结构104形成在所述隔离材料层103上，相应的所述伪栅结构104的高度较小，刻蚀形成所述伪栅结构104的步骤中，伪栅结构104与沟道叠层102夹角处堆积的反应副产物较少，较少的反应副产物对刻蚀过程的阻碍较小，使得靠近所述沟道叠层102的伪栅结构104的横向尺寸D2不易过多大于所述沟道叠层102之间的中间区域的所述伪栅结构104的横向尺寸D1。
本实施例中，伪栅结构104包括保形覆盖沟道叠层102的部分顶面和部分侧壁的伪栅氧化层1041和位于伪栅氧化层1041上的伪栅层1042。
本实施例中，伪栅氧化层1041的材料为氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，伪栅层1042的材料为多晶硅。其他实施例中，伪栅层的材料还可以为非晶碳。
形成伪栅结构104的步骤包括：形成覆盖所述沟道叠层102的伪栅氧化材料层(图未示)；在所述伪栅氧化材料层上形成伪栅材料层(图未示)；在伪栅材料层上形成栅极掩膜层105；以栅极掩膜层105为掩膜刻蚀伪栅材料层和伪栅氧化材料层，剩余的所述伪栅氧化材料层作为伪栅氧化层1041，剩余的所述伪栅材料层作为伪栅层1042。
所述栅极掩膜层105的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
需要说明的是，刻蚀形成伪栅结构104的步骤中，露出所述隔离材料层103的沟道叠层102的数量较少，露出所述隔离材料层103的多个所述沟道叠层102不易受到刻蚀形成伪栅结构104工艺的影响，隔离材料层103中的沟道叠层102不易受刻蚀形成伪栅结构104工艺的影响，因此多个所述沟道叠层102不易弯曲，后续去除所述伪栅结构104和牺牲层1021，所述沟道层1022形貌的均一性较高，有利于提高半导体结构性能的均一性。
参考图11和图12，所述半导体结构的形成方法还包括：形成所述伪栅结构104后，在所述伪栅结构104两侧的所述沟道叠层102中形成源漏掺杂层106(如图12所示)，所述源漏掺杂层106的底面低于所述鳍部101的顶面。
在半导体结构工作时，源漏掺杂层106用于为沟道提供应力，提高沟道中载流子的迁移速率。
当所述半导体结构用于形成NMOS，源漏掺杂层106用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层106为沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。所述源漏掺杂层106的材料为掺杂N型离子的碳化硅或磷化硅。本实施例通过在所述碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的所述N型离子包括P、As和Sb中的一种或多种。
当所述半导体结构用于形成PMOS，源漏掺杂层106用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层106为沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。所述源漏掺杂层106的材料为掺杂P型离子的锗化硅。本实施例通过在所述锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，所述P型离子包括B、Ga和In中的一种或多种。
本实施例中，所述源漏掺杂层106的底面低于所述鳍部101的顶面，相应的所述源漏掺杂层106的底面距离最底端的所述沟道层1022具有一定距离，后续去除所述牺牲层1021后，源漏掺杂层106能够对最底部的沟道层1022提供足够的应力，在半导体结构工作时，有利于提高沟道中载流子的迁移速率。
所述半导体结构的形成方法还包括：形成所述伪栅结构104后，形成源漏掺杂层106前，刻蚀所述伪栅结构104两侧的所述沟道叠层102，在所述沟道叠层102中形成露出所述鳍部101的沟槽107。
所述沟槽107为形成源漏掺杂层106提供工艺空间。
形成源漏掺杂层106的步骤中，所述源漏掺杂层106形成在所述沟槽107中。
本实施例中，采用干法刻蚀工艺刻蚀所述伪栅结构104两侧的所述沟道叠层102，在所述沟道叠层102中形成露出所述鳍部101的沟槽107。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述沟槽107的形貌满足工艺需求，且采用干法刻蚀工艺能够精确控制所述沟槽107的深度。采用干法刻蚀工艺形成沟槽107的过程中，能够以所述衬底100的顶部为刻蚀停止位置，而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀牺牲层1021和沟道层1022。
需要说明的是，刻蚀形成沟槽107的步骤中，露出所述隔离材料层103的沟道叠层102不易弯曲(bend)，位于所述隔离材料层103中的沟道叠层102受到隔离材料层103的支撑也不易弯曲，后续去除所述伪栅结构和牺牲层1021，所述沟道层1022形貌的均一性较高，有利于提高半导体结构性能的均一性。
继续参考图12，以平行于衬底100表面，且垂直于所述伪栅结构104延伸方向为横向；所述半导体结构的形成方法还包括：形成所述沟槽107后，形成源漏掺杂层106前，横向刻蚀所述沟槽107露出的部分横向尺寸的牺牲层1021，形成内凹槽(图中未示出)；在所述内凹槽中形成内侧墙层108。
本实施例中，采用湿法刻蚀工艺横向去除所述沟槽107侧壁露出的部分横向尺寸的所述牺牲层1021。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
本实施例中，所述牺牲层1021的材料为锗化硅，相应的，采用湿法刻蚀工艺横向去除所述沟槽107侧壁露出的部分横向尺寸的所述牺牲层1021的过程中，采用的湿法刻蚀溶液为HCl溶液。
所述内侧墙层108的形成方法包括：形成保形覆盖所述伪栅结构104、沟槽107和内凹槽的侧墙材料膜(图中未示出)；去除所述沟槽107中以及伪栅结构104顶面和侧壁的所述侧墙材料膜，剩余的位于所述内凹槽中的所述侧墙材料膜作为内侧墙层108。
本实施例中，所述内侧墙层108的材料为低K介质材料。低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)。低K介质材料绝缘性能优越。能够降低后续形成在内侧墙层108两侧的栅极结构和源漏掺杂层106之间的电学耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
具体的，所述内侧墙层108的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。本实施例中，所述内侧墙层108的材料包括掺杂碳的SiN或掺杂氧的SiN。
本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述侧墙材料膜。原子层沉积工艺是指通过将气相前驱体脉冲交替地通入反应腔室内，在待沉积基体上化学吸附并发生表面反应的沉积工艺。所述侧墙材料膜以原子层的形式形成，因此有利于提高沉积速率的均匀性、所述侧墙材料膜的厚度均一性以及所述侧墙材料膜中的结构均匀性；此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(Thermal Budget)，降低半导体结构性能偏移的概率。
所述半导体结构的形成方法还包括：形成所述伪栅结构104后，形成所述栅极开口前，形成露出所述伪栅结构104顶面的层间介质层111。
层间介质层111用于电隔离相邻器件。
本实施例中，所述层间介质层111的材料为绝缘材料。具体的所述层间介质层111的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层111的工艺难度和工艺成本。
需要说明的是，在形成所述层间介质层111的过程中，去除所述栅极掩膜层105。
所述半导体结构的形成方法还包括：形成所述层间介质层111后，形成栅极开口109前，在所述层间介质层111中注入离子，用于提高层间介质层111的耐刻蚀度。
在所述层间介质层111中注入离子，使得层间介质层111的耐刻蚀度较高，相应的后续去除所述伪栅结构104，形成栅极开口的过程中，以及回刻蚀所述隔离材料层103，形成隔离层的过程中，所述层间介质层111的被刻蚀量较小，使得形成的栅极开口的高度满足工艺需求，后续形成在栅极开口中的栅极结构的厚度满足工艺需求，后续形成在栅极开口中的栅极结构对沟道层1022的控制能力较强。
本实施例中，采用离子注入工艺在所述层间介质层111中注入离子。离子注入工艺具有操作简单，工艺成本低的特点。
具体的，本实施例中，在所述层间介质层111中注入的离子包括：C、N和F中的一种或多种。
参考图13和图14，去除所述伪栅结构104，形成栅极开口109。
所述栅极开口109限定了后续被刻蚀的所述隔离材料层103的位置，为后续刻蚀所述隔离材料层103，形成隔离层做准备，且所述栅极开口109为后续形成栅极结构提供工艺空间。
所述沟道叠层102之间的中间区域的所述伪栅结构104的横向尺寸D1(如图10所示)与靠近所述沟道叠层102的伪栅结构104的横向尺寸D2(如图10所示)相差较小，相应的，所述沟道叠层102之间的中间区域的栅极开口109的横向尺寸与靠近所述沟道叠层102的栅极开口109的横向尺寸相差较小。
本实施例中，采用湿法刻蚀工艺去除所述伪栅结构104。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
具体的，去除所述伪栅结构104的步骤中，采用的刻蚀溶液包括氨水和四甲基氢氧化铵溶液(TMAH)。
需要说明的是，去除所述伪栅结构104的步骤中，所述栅极开口109形成在所述层间介质层111中。
参考图15和图16，图15为基于图14剖面的结构示意图，图16为轴测图，刻蚀所述栅极开口109露出的所述隔离材料层103，形成隔离层110和位于所述隔离层110中的隔离凹槽112，所述隔离层110覆盖所述鳍部101的部分侧壁。
刻蚀所述隔离材料层103，形成隔离层110，用于露出所述牺牲层1021的侧壁，为后续去除所述牺牲层1021做准备，所述隔离凹槽112为后续形成栅极结构提供工艺空间。在后续过程中，所述隔离层110还用于电隔离相邻器件。
本实施例中，采用干法刻蚀工艺刻蚀所述栅极开口109露出的部分厚度的所述隔离材料层103，剩余的所述隔离材料层103作为隔离层110。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述隔离层110的形貌满足工艺需求，且还有利于提高所述隔离材料层103的去除效率。
所述隔离层110是以栅极开口109为掩膜刻蚀所述隔离材料层103形成的，相应的，所述沟道层1022之间的中间区域的隔离凹槽112的横向尺寸与靠近所述沟道层1022的隔离凹槽112的横向尺寸相差较小。
后续去除所述牺牲层1021，在所述栅极开口109和隔离凹槽112中形成栅极结构，靠近所述沟道层1022的栅极结构的横向尺寸不易过多大于所述沟道层1022之间的中间区域的栅极结构的横向尺寸；通常所述沟道叠层102之间的中间区域的所述伪栅结构104的横向尺寸D1(如图10所示)为设计尺寸，靠近所述沟道叠层102的伪栅结构104的横向尺寸D2(如图10所示)不易过多大于设计尺寸，也就是说靠近所述沟道层1022处的栅极结构的横向尺寸不至于过多的大于设计尺寸，在半导体结构工作时，被所述栅极结构包围的所述沟道层1022作为沟道，沟道的横向尺寸不会过大，使得所述沟道中的导通电流较大，有利于满足半导体结构的工艺需求，提高半导体结构的电学性能。
本实施例中，所述隔离层110覆盖所述鳍部101的部分侧壁，也就是说所述隔离层110的顶面低于所述鳍部101的顶面。
所述隔离层110覆盖所述鳍部101的部分侧壁，便于后续更好的去除所述牺牲层101。
参考图17，形成所述隔离层110后，去除所述牺牲层1021，形成通道115。
所述通道115和栅极开口109以及隔离凹槽112共同为后续形成栅极结构提供工艺空间。
本实施例中，采用湿法刻蚀工艺去除所述牺牲层1021。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
具体的，所述牺牲层1021的材料为锗化硅。相应的，湿法刻蚀工艺去除所述牺牲层1021的过程中，采用的刻蚀溶液为HCl溶液。
参考图18和图19，图19为图18在CC方向的剖面图，在所述隔离凹槽112、通道115和栅极开口109中形成栅极结构113。
在半导体结构工作时，所述栅极结构113用于控制沟道的开启与断开。
在本实施例中，所述栅极结构113的材料为镁钨合金。其他实施例中，所述栅极结构113的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述半导体结构的形成方法还包括：在所述隔离凹槽112、通道115和栅极开口109中形成栅极结构113前，在所述隔离凹槽112、通道115和栅极开口109的表面形成栅介质层114。
所述栅介质层114用于实现栅极结构113与鳍部101以及沟道层1022之间的电隔离。需要说明的是，所述栅介质层114的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层114的材料为HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
相应的，本发明实施例还提供一种半导体结构。参考图10和图12，图12示出了本发明半导体结构一实施例的结构示意图，图10为图12状态下，伪栅结构和沟道叠层之间的位置关系示意图。
所述半导体结构包括：衬底100；鳍部101，分立于所述衬底100上；多个沟道叠层102，位于所述鳍部101上，所述沟道叠层102包括牺牲层1021和位于所述牺牲层1021上的沟道层1022；隔离材料层103，位于所述沟道叠层102侧部的所述衬底100上，且所述隔离材料层103覆盖所述鳍部101和部分所述沟道叠层102的侧壁；伪栅结构104，位于所述隔离材料层103上，所述伪栅结构104横跨所述沟道叠层102，且覆盖所述沟道叠层102的部分顶壁和部分侧壁。
本实施例中，以平行于衬底100表面，且垂直于所述伪栅结构104延伸方向为横向。
所述沟道叠层102的数量为多个，所述隔离材料层103覆盖部分所述沟道叠层102的侧壁，因此形成在所述隔离材料层103上的伪栅结构104的高度较小，所述伪栅结构104采用刻蚀工艺形成，相应的，刻蚀形成所述伪栅结构104的步骤中，伪栅结构104与沟道叠层102夹角处堆积的反应副产物较少，较少的反应副产物对刻蚀过程的阻碍较小，使得所述沟道叠层102之间的中间区域的所述伪栅结构104的横向尺寸D1与靠近所述沟道叠层102的伪栅结构104的横向尺寸D2相差较小，相应的，去除所述伪栅结构104，形成栅极开口后，所述沟道叠层102之间的中间区域的栅极开口的横向尺寸与靠近所述沟道叠层102的栅极开口的横向尺寸相差较小，去除所述牺牲层1021，形成栅极结构后，所述沟道层1022之间的中间区域的栅极结构的横向尺寸与靠近所述沟道层1022的栅极结构的横向尺寸相差较小，通常所述沟道叠层102之间的中间区域的所述伪栅结构104的横向尺寸为设计尺寸，因此本发明实施例中靠近所述沟道叠层102的伪栅结构104的横向尺寸不易过多大于设计尺寸，也就是说所述靠近所述沟道层1022处的栅极结构的横向尺寸不至于过多的大于设计尺寸；在半导体结构工作时，被所述栅极结构包围的所述沟道层1022作为沟道，沟道的横向尺寸不会过大，使得所述沟道中的导通电流较大，有利于满足半导体结构的工艺需求，提高半导体结构的电学性能。
此外，所述鳍部101上沟道叠层102的数量为多个，隔离材料层103形成在所述沟道叠层102露出的所述衬底100上，所述隔离材料层103覆盖部分所述沟道叠层102的侧壁，被所述隔离材料层103覆盖的部分所述沟道叠层102受到所述隔离材料层103给予的侧部支撑，所述隔离材料层103中的部分所述沟道叠层102不易弯曲(bend)；露出所述隔离材料层103的部分沟道叠层102的高度较小，使得露出所述隔离材料层103的部分沟道叠层102的刚性较强，不易弯曲。从而形成伪栅结构104的步骤中，以及在伪栅结构104两侧的所述沟道叠层102中形成源漏掺杂层106的步骤中，多个所述沟道叠层102不易弯曲，后续去除所述伪栅结构104和牺牲层1021，所述沟道层1022形貌的均一性较高，有利于提高半导体结构性能的均一性。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部101的侧部为后续形成所述隔离层提供工艺空间。
本实施例中，鳍部101为硅衬底。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
沟道叠层102用于为后续形成悬空设置的沟道层1022提供工艺基础。牺牲层1021用于支撑沟道层1022，为后续沟道层1022的间隔悬空设置提供工艺条件，也用于为后续形成的栅极结构占据空间位置。
本实施例中，沟道层1022的被刻蚀难度大于牺牲层1021的被刻蚀难度，后续在去除牺牲层1021时，沟道层1022不易受损伤。
本实施例中，沟道层1022的材料为硅；牺牲层1021的材料为锗化硅。其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲层的材料相应还可以为硅。
需要说明的是，本实施例中，所述沟道叠层102的数量为四个。其他实施例中，所述沟道叠层的数量还可以为两个、三个，或者多于四个。
所述隔离材料层103使得形成的伪栅结构104的高度不易过高的同时，还为后续形成隔离层做准备。
具体的，所述隔离材料层103的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述隔离材料层103的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离材料层103的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层的用于隔离相邻器件的作用。在其他实施例中，所述隔离材料层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
需要说明的是，本实施例中，所述隔离材料层103覆盖最底端的所述沟道叠层102以及与最底端的所述沟道叠层102接触的所述牺牲层1021。
伪栅结构104为后续制程中形成的栅极结构占据空间位置。
隔离材料层103覆盖部分所述沟道叠层102，所述伪栅结构104位于所述隔离材料层103上，相应的所述伪栅结构104的高度较小，刻蚀形成所述伪栅结构104的步骤中，伪栅结构104与沟道叠层102夹角处堆积的反应副产物较少，较少的反应副产物对刻蚀过程的阻碍较小，使得靠近所述沟道叠层102的伪栅结构104的横向尺寸D2不易过多大于所述沟道叠层102之间的中间区域的所述伪栅结构104的横向尺寸D1。
本实施例中，伪栅结构104包括保形覆盖沟道叠层102的部分顶面和部分侧壁的伪栅氧化层1041和位于伪栅氧化层1041上的伪栅层1042。
本实施例中，伪栅氧化层1041的材料为氧化硅。其他实施例中，伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，伪栅层1042的材料为多晶硅。其他实施例中，伪栅层的材料还可以为非晶碳。
需要说明的是，伪栅结构104在隔离材料层103之后形成，刻蚀形成伪栅结构104的步骤中，露出所述隔离材料层103的沟道叠层102的数量较少，多个所述沟道叠层102不易受到刻蚀形成伪栅结构104工艺的影响，露出所述隔离材料层103的沟道叠层102不易弯曲(bend)，隔离材料层103中的沟道叠层102受到隔离材料层103的影响不易弯曲，因此多个所述沟道叠层102不易弯曲，后续去除所述伪栅结构104和牺牲层1021，所述沟道层1022形貌的均一性较高，有利于提高半导体结构性能的均一性。
所述半导体结构还包括：源漏掺杂层106，位于所述伪栅结构104两侧的所述沟道叠层102中，且所述源漏掺杂层106的底面低于所述鳍部101的顶面。
在半导体结构工作时，源漏掺杂层106用于为沟道提供应力，提高沟道中载流子的迁移速率。
当所述半导体结构为NMOS，源漏掺杂层106用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层106为沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。所述源漏掺杂层106的材料为掺杂N型离子的碳化硅或磷化硅。本实施例通过在所述碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的所述N型离子包括P、As和Sb中的一种或多种。
当所述半导体结构为PMOS，源漏掺杂层106用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层106为沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。所述源漏掺杂层106的材料为掺杂P型离子的锗化硅。本实施例通过在所述锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，所述P型离子包括B、Ga和In中的一种或多种。
本实施例中，所述源漏掺杂层106的底面低于所述鳍部101的顶面，相应的所述源漏掺杂层106的底面距离最底端的所述沟道层1022具有一定距离，后续去除所述牺牲层1021后，源漏掺杂层106能够对最底部的沟道层1022提供足够的应力。
所述半导体结构还包括：内侧墙层108，位于所述源漏掺杂层106和牺牲层1021之间。
本实施例中，所述内侧墙层108的材料为低K介质材料。低k介质材料。低K介质材料绝缘性能优越。能够降低后续形成在内侧墙层108两侧的栅极结构和源漏掺杂层106之间的电学耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
具体的，所述内侧墙层108的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。本实施例中，所述内侧墙层108的材料包括掺杂碳的SiN或掺杂氧的SiN。
所述半导体结构还包括：层间介质层111，位于所述源漏掺杂层106上，且所述层间介质层111的顶面低于或齐平于所述伪栅结构104的顶面。
层间介质层111用于电隔离相邻器件。
本实施例中，所述层间介质层111的材料为绝缘材料。具体的所述层间介质层111的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层111的工艺难度和工艺成本。
所述层间介质层111中具有掺杂离子，用于提高层间介质层111的耐刻蚀度。
掺杂离子使得层间介质层111的耐刻蚀度较高，相应的后续去除所述伪栅结构104，形成栅极开口的过程中，以及回刻蚀所述隔离材料层103，形成隔离层的过程中，所述层间介质层111的被刻蚀量较小，使得形成的栅极开口的高度满足工艺需求，后续形成在栅极开口中的栅极结构的厚度满足工艺需求，后续形成在栅极开口中的栅极结构对沟道层1022的控制能力较强。
具体的，本实施例中，在所述层间介质层111具有的掺杂离子包括：C、N和F中的一种或多种。
相应的，本发明实施例还提供另一种半导体结构。参考图20和图21，图21为图20在DD方向的剖视图。
所述半导体结构包括：衬底200；鳍部201，分立于所述衬底200上；源漏掺杂层206，分立于所述鳍部201上；多个相间隔的沟道层2022，在所述衬底200表面法线方向上，悬置于所述鳍部201上，且多个所述沟道层2022位于所述源漏掺杂层206之间；第一隔离层2101，位于所述鳍部201露出的所述衬底200上，所述第一隔离层2101覆盖所述鳍部201的部分顶壁和部分侧壁；栅极结构213，位于所述第一隔离层2101上，且所述栅极结构213全包围所述沟道层2022；第二隔离层2102，位于所述栅极结构213侧部的所述衬底200和鳍部201上，且所述第二隔离层2102的顶面高于一个或多个沟道层2022。
所述半导体结构的形成步骤通常包括：提供鳍部201和位于所述鳍部201上的多个沟道叠层(图中未示出)，所述沟道叠层包括牺牲层(图中未示出)和位于所述牺牲层上的沟道层2022，在所述沟道叠层露出的所述衬底200上形成隔离材料层(图中未示出)，所述隔离材料层覆盖所述鳍部201和部分所述沟道叠层的侧壁，在所述隔离材料层上形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁，去除所述伪栅结构形成栅极开口，刻蚀所述栅极开口露出的隔离材料层，位于所述栅极开口底部的所述隔离材料层作为第一隔离层2101，位于所述栅极开口侧部的所述隔离材料层作为第二隔离层2102，去除所述牺牲层，形成通道，在所述栅极开口和通道中形成栅极结构213。
所述沟道叠层的数量为多个，所述隔离材料层覆盖部分所述沟道叠层的侧壁，因此形成在所述隔离材料层上的伪栅结构的高度较小，所述伪栅结构采用刻蚀工艺形成，相应的，刻蚀形成所述伪栅结构的步骤中，伪栅结构与沟道叠层夹角处堆积的反应副产物较少，较少的反应副产物对刻蚀过程的阻碍较小，使得所述沟道叠层之间的中间区域的所述伪栅结构的横向尺寸与靠近所述沟道叠层的伪栅结构的横向尺寸相差较小，相应的，去除所述伪栅结构，形成栅极开口后，所述沟道叠层之间的中间区域的栅极开口的横向尺寸与靠近所述沟道叠层的栅极开口的横向尺寸相差较小，去除所述牺牲层，形成栅极结构213后，所述沟道层2022之间的中间区域的栅极结构213的横向尺寸与靠近所述沟道层2022的栅极结构213的横向尺寸相差较小，通常所述沟道叠层之间的中间区域的所述伪栅结构的横向尺寸为设计尺寸，因此本发明实施例中靠近所述沟道叠层的伪栅结构的横向尺寸不易过多大于设计尺寸，也就是说所述靠近所述沟道层2022处的栅极结构213的横向尺寸不至于过多的大于设计尺寸；在半导体结构工作时，被所述栅极结构213包围的所述沟道层2022作为沟道，沟道的横向尺寸不会过大，使得所述沟道中的导通电流较大，有利于满足半导体结构的工艺需求，提高半导体结构的电学性能。
本实施例中，衬底200为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
所述鳍部201的侧部为后续形成所述隔离层提供工艺空间。
本实施例中，鳍部201为硅衬底。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
在半导体结构工作时，沟道层2022用于作为沟道。
本实施例中，沟道层2022的材料为硅；其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
在半导体结构工作时，源漏掺杂层206用于为沟道提供应力，提高沟道中载流子的迁移速率。
当所述半导体结构为NMOS，源漏掺杂层206用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层206为沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。所述源漏掺杂层206的材料为掺杂N型离子的碳化硅或磷化硅。本实施例通过在所述碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的所述N型离子包括P、As和Sb中的一种或多种。
当所述半导体结构为PMOS，源漏掺杂层206用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层206为沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。所述源漏掺杂层206的材料为掺杂P型离子的锗化硅。本实施例通过在所述锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，所述P型离子包括B、Ga和In中的一种或多种。
本实施例中，所述源漏掺杂层206的底面低于所述鳍部201的顶面，相应的所述源漏掺杂层206的底面距离最底端的所述沟道层2022具有一定距离，后续去除所述牺牲层1021后，源漏掺杂层206能够对最底部的沟道层2022提供足够的应力。
所述第一隔离层2101用于将栅极结构213和鳍部201电隔离。
具体的，所述第一隔离层2101的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述第一隔离层2101的材料包括氧化硅。
所述第二隔离层2102用于电隔离相邻晶体管。
所述第二隔离层2102的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
所述半导体结构还包括：内侧墙层208，位于所述源漏掺杂层206和栅极结构213之间。
本实施例中，所述内侧墙层208的材料为低K介质材料。低k介质材料。低K介质材料绝缘性能优越。能够降低后续形成在内侧墙层208两侧的栅极结构和源漏掺杂层206之间的电学耦合效应，进而减小寄生电容，提高晶体管结构的电学性能。
具体的，所述内侧墙层208的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。本实施例中，所述内侧墙层208的材料包括掺杂碳的SiN或掺杂氧的SiN。
所述半导体结构还包括：层间介质层211，位于所述源漏掺杂层206上，且所述层间介质层211的顶面低于或齐平于所述栅极结构213的顶面。
层间介质层211用于电隔离相邻器件。
本实施例中，所述层间介质层211的材料为绝缘材料。具体的所述层间介质层211的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层211的工艺难度和工艺成本。
所述层间介质层211中具有掺杂离子，用于提高层间介质层211的耐刻蚀度。
掺杂离子使得层间介质层211的耐刻蚀度较高，相应的后续去除所述栅极结构213，形成栅极开口的过程中，以及回刻蚀所述隔离材料层103，形成隔离层的过程中，所述层间介质层211的被刻蚀量较小，使得形成的栅极开口的高度满足工艺需求，后续形成在栅极开口中的栅极结构的厚度满足工艺需求，后续形成在栅极开口中的栅极结构对沟道层2022的控制能力较强。
具体的，本实施例中，在所述层间介质层211具有的掺杂离子包括：C、N和F中的一种或多种。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、分立于所述衬底上的鳍部以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；在所述沟道叠层露出的所述衬底上形成隔离材料层，所述隔离材料层覆盖所述鳍部和部分所述沟道叠层的侧壁；
在所述隔离材料层上形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶壁和部分侧壁；
去除所述伪栅结构，形成栅极开口；
刻蚀所述栅极开口露出的所述隔离材料层，形成隔离层和位于所述隔离层中的隔离凹槽，所述隔离层覆盖所述鳍部的部分侧壁；
去除所述隔离凹槽露出的所述牺牲层，形成通道；
在所述隔离凹槽、通道和栅极开口中形成栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离材料层的步骤包括：
在所述沟道叠层和衬底上形成隔离材料膜，所述隔离材料膜的顶面高于所述沟道叠层的顶面；
回刻蚀部分厚度的所述隔离材料膜，剩余的所述隔离材料膜作为所述隔离材料层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用流动式化学气相沉积工艺形成所述隔离材料膜。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺回刻蚀部分厚度的所述隔离材料膜，剩余的所述隔离材料膜作为隔离材料层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述栅极开口露出的所述隔离材料层，剩余的所述隔离材料层作为隔离层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述伪栅结构后，形成所述栅极开口前，形成露出所述伪栅结构顶面的层间介质层；
去除所述伪栅结构的步骤中，所述栅极开口形成在所述层间介质层中。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述层间介质层后，形成栅极开口前，在所述层间介质层中注入离子，用于提高所述层间介质层的耐刻蚀度。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述层间介质层中注入的离子包括：C、N和F中的一种或多种。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法包括：形成伪栅结构后，形成层间介质层前，在所述伪栅结构两侧的所述沟道叠层中形成源漏掺杂层，所述源漏掺杂层的底面低于所述鳍部的顶面。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述伪栅结构后，形成源漏掺杂层前，刻蚀所述伪栅结构两侧的所述沟道叠层，在所述沟道叠层中形成露出所述鳍部的沟槽；
形成源漏掺杂层的步骤中，所述源漏掺杂层形成在所述沟槽中。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，以平行于衬底表面，且垂直于所述伪栅结构延伸方向为横向；
所述半导体结构的形成方法还包括：形成所述沟槽后，形成源漏掺杂层前，横向刻蚀所述沟槽露出的部分横向尺寸的牺牲层，形成内凹槽；
在所述内凹槽中形成内侧墙层。
13.一种半导体结构，其特征在于，包括：
衬底；
鳍部，分立于所述衬底上；
源漏掺杂层，分立于所述鳍部上；
多个相间隔的沟道层，在所述衬底表面法线方向上，悬置于所述鳍部上，且多个所述沟道层位于所述源漏掺杂层之间；
第一隔离层，位于所述鳍部露出的所述衬底上，所述第一隔离层覆盖所述鳍部的部分侧壁；
栅极结构，位于所述第一隔离层上，且所述栅极结构全包围所述沟道层；
第二隔离层，位于所述栅极结构侧部的所述衬底和鳍部上，且所述第二隔离层的顶面高于一个或多个沟道层。
14.如权利要求13所述的半导体结构，其特征在于，所述第一隔离层的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种；
所述第二隔离层的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
15.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述源漏掺杂层上，且所述层间介质层的顶面低于或齐平于所述栅极结构的顶面。
16.如权利要求15所述的半导体结构，其特征在于，所述层间介质层中具有掺杂离子，用于提高所述层间介质层的耐刻蚀度。
17.如权利要求16所述的半导体结构，其特征在于，所述掺杂离子包括：C、N和F中的一种或多种。
18.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：内侧墙层，位于所述源漏掺杂层和所述栅极结构之间。
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