CN112447593B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括器件区，基底包括衬底和位于衬底上的鳍部；在器件区的鳍部中形成源漏掺杂层，源漏掺杂层中具有第一型离子；在源漏掺杂层的表面形成第一掺杂层，第一掺杂层中具有第一型离子。本发明实施例在鳍部上形成相间隔的源漏掺杂层，源漏掺杂层中具有第一型离子，源漏掺杂层的形成过程通常包括退火处理。本发明实施例在源漏掺杂层上形成第一掺杂层，第一掺杂层中具有第一型离子，第一掺杂层未受到退火处理的影响，具有较高的应力，能够弥补源漏掺杂层因退火处理而损失的应力，因此，源漏掺杂层和第一掺杂层共同为沟道提供应力，有利于提高沟道中载流子的迁移速率。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。因此随着半导体器件的元件密度和集成度的提高，半导体的尺寸也越来越小。
半导体的结构包括：衬底；位于衬底上的栅极；位于栅极侧壁表面的侧墙；位于所述侧墙两侧衬底中的源漏掺杂层。为了增加沟道中载流子的迁移速率，现有的半导体的形成方法引入应变硅技术。所述应变硅技术就是使源漏掺杂层的晶格常数与衬底的晶格常数不相同，从而使源漏掺杂层对沟道产生应力，从而增加沟道中载流子的迁移速率。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升器件的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括器件区，所述基底包括衬底和位于所述衬底上的鳍部；在所述器件区的所述鳍部中形成源漏掺杂层，所述源漏掺杂层中具有第一型离子；在所述源漏掺杂层的表面形成第一掺杂层，所述第一掺杂层中具有所述第一型离子。
可选的，在形成所述源漏掺杂层后，形成所述第一掺杂层前，还包括：刻蚀部分厚度的所述源漏掺杂层；在所述源漏掺杂层的表面形成第一掺杂层的步骤中，所述第一掺杂层形成在剩余的所述源漏掺杂层上。
可选的，刻蚀部分厚度的所述源漏掺杂层前，还包括：形成覆盖所述基底和源漏掺杂层的层间介质层；刻蚀所述层间介质层，形成露出所述源漏掺杂层的开口。
可选的，采用湿法刻蚀工艺刻蚀部分厚度的所述源漏掺杂层。
可选的，刻蚀部分厚度的所述源漏掺杂层的步骤中，对所述源漏掺杂层的刻蚀量为10纳米至40纳米。
可选的，所述源漏掺杂层的表面形成第一掺杂层的步骤中，所述第一掺杂层的厚度为20纳米至50纳米。
可选的，形成所述第一掺杂层的步骤包括：采用选择性外延生长的方式在所述源漏掺杂层的表面形成第一外延层，在外延生长的过程中，对所述第一外延层掺杂所述第一型离子，形成所述第一掺杂层。
可选的，所述器件区用于形成NMOS，所述第一外延层的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种；或者，所述器件区用于形成PMOS，所述第一外延层的材料包括Si或SiGe，所述第一型离子包括B、Ga和In中的一种或多种。
可选的，所述源漏掺杂层的形成步骤包括：在所述鳍部中形成第一凹槽，在垂直于所述鳍部延伸方向上，所述第一凹槽贯穿所述鳍部；采用选择性外延生长的方式在所述第一凹槽中形成第二外延层，在外延生长的过程中，对所述第二外延层掺杂所述第一型离子，形成所述源漏掺杂层。
可选的，所述器件区用于形成为NMOS，所述第二外延层的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种；或者，所述器件区用于形成PMOS，所述第二外延层的材料包括Si或SiGe，所述第一型离子包括B、Ga和In中的一种或多种。
可选的，所述基底还包括二极管区；所述半导体结构的形成方法还包括：在提供基底后，在所述源漏掺杂层的表面形成第一掺杂层前，在所述二极管区的所述鳍部中形成第二掺杂层，所述第二掺杂层中具有第二型离子，所述第二型离子与所述第一型离子的导电类型相反；在刻蚀部分厚度的所述源漏掺杂层的步骤中，还刻蚀部分厚度的所述第二掺杂层；形成第一掺杂层的步骤中，所述第一掺杂层还形成在剩余的所述第二掺杂层的表面。
可选的，形成所述第二掺杂层的步骤包括：在所述二极管区的所述鳍部中形成第二凹槽，在垂直于所述鳍部延伸方向上，所述第二凹槽贯穿所述鳍部；采用选择性外延生长的方式，在所述第二凹槽中形成第三外延层，在外延生长的过程中，对所述第三外延层掺杂所述第二型离子，形成所述第二掺杂层。
可选的，所述器件区用于形成NMOS，形成所述第二掺杂层的步骤中，所述第三外延层的材料包括Si或SiGe，所述第二型离子包括B、Ga和In中的一种或多种；或者，所述器件区用于形成PMOS，形成所述第二掺杂层的步骤中，所述第三外延层的材料包括Si或SiC，所述第二型离子包括P、As和Sb的一种或多种。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括器件区，所述基底包括衬底和位于所述衬底上的鳍部；源漏掺杂层，位于所述鳍部中，所述源漏掺杂层中具有第一型离子；第一掺杂层，位于所述源漏掺杂层表面，所述第一掺杂层中掺杂有所述第一型离子。
可选的，所述基底还包括二极管区，所述二极管区中的所述鳍部中具有第二型离子；所述半导体结构还包括：第二掺杂层，位于所述二极管区的所述鳍部中，所述第二掺杂层中具有所述第二型离子，所述第二型离子与所述第一型离子的导电类型相反；所述第一掺杂层还位于所述第二掺杂层表面。
可选的，所述第一掺杂层的厚度为20纳米至50纳米。
可选的，所述器件区用于形成NMOS，所述第二掺杂层的材料包括Si或SiGe，所述第二型离子包括B、Ga和In中的一种或多种；或者，所述器件区用于形成PMOS，所述第二掺杂层的材料包括：Si或SiC，所述第二型离子包括P、As和Sb的一种或多种。
可选的，所述器件区用于形成NMOS，所述第一掺杂层的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种；或者，所述器件区用于形成PMOS，所述第一掺杂层的材料包括：Si或SiGe，所述第一型离子包括B、Ga和In中的一种或多种。
可选的，所述器件区用于形成NMOS，所述源漏掺杂层的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种；或者，所述器件区用于形成PMOS，所述源漏掺杂层的材料包括：Si或SiGe，所述第一型离子包括B、Ga和In中的一种或多种。
可选的，所述半导体结构还包括：层间介质层，位于基底上，所述层间介质层露出所述源漏掺杂层；所述第一掺杂层位于所述层间介质层露出的源漏掺杂层表面。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述鳍部中形成源漏掺杂层，所述源漏掺杂层中具有第一型离子，在形成源漏掺杂层之后，在所述源漏掺杂层表面形成第一掺杂层，所述第一掺杂层中具有第一型离子，所述源漏掺杂层的形成过程通常包括退火处理，而所述第一掺杂层未受到退火处理的影响，所述第一掺杂层具有较高的应力，能够弥补源漏掺杂层因退火处理而损失的应力，因此，所述源漏掺杂层和第一掺杂层共同为沟道提供应力，有利于提高沟道中载流子的迁移速率。
附图说明
图1是一种半导体结构的结构示意图；
图2至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的结构示意图分析器件性能不佳的原因。
图1是一种半导体结构的结构示意图。
如图1所示，所述半导体结构包括：衬底1和位于所述衬底1上的鳍部2；栅极结构3横跨所述鳍部2，且所述栅极结构3覆盖所述鳍部2的部分顶壁和部分侧壁；源漏掺杂层4在所述栅极结构3两侧的所述鳍部2中，所述源漏掺杂层4中具有掺杂离子。
所述源漏掺杂层4中的掺杂离子通常通过离子注入的方式形成，注入的离子撞击源漏掺杂层4中的原子并取代原子的晶格位置时会使得源漏掺杂层4中出现晶格损伤，为解决这一问题，所述源漏掺杂层4的形成过程中，通常包括退火处理，退火处理能够修复源漏掺杂层4中受损的晶格损伤，并激活源漏掺杂层4中的掺杂离子。但退火处理也会导致源漏掺杂层4中的应力降低，使得半导体结构工作时，源漏掺杂层4对沟道的应力不足，导致沟道中载流子的迁移速率较低。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括器件区，所述基底包括衬底和位于所述衬底上的鳍部；在所述器件区的所述鳍部中形成源漏掺杂层，所述源漏掺杂层中具有第一型离子；在所述源漏掺杂层的表面形成第一掺杂层，所述第一掺杂层中具有第一型离子。
本发明实施例在所述鳍部中形成源漏掺杂层，所述源漏掺杂层中具有第一型离子，在形成源漏掺杂层之后，在所述源漏掺杂层表面形成第一掺杂层，所述第一掺杂层中具有第一型离子，所述源漏掺杂层的形成过程通常包括退火处理，而所述第一掺杂层未受到退火处理的影响，所述第一掺杂层具有较高的应力，能够弥补源漏掺杂层因退火处理而损失的应力，因此，所述源漏掺杂层和第一掺杂层共同为沟道提供应力，有利于提高沟道中载流子的迁移速率。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2和图3，提供基底，所述基底包括器件区I，所述基底包括衬底100和位于所述衬底100上的鳍部101。
基底为后续形成半导体结构提供工艺基础。
如图2所示，本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100以及位于衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，本实施例中，所述基底还包括：界面层102，保形覆盖在所述鳍部101的侧壁上。
界面层102用于修复所述鳍部101侧壁的缺陷，有利于提高所述鳍部101的形成质量。
本实施例中，采用热氧化工艺形成所述界面层102。其他实施例中，还可以采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述界面层。
需要说明的是，所述基底还包括二极管区II。所述二极管区II为后续形成二极管提供工艺平台。
本实施例中，形成基底的步骤包括：提供初始基底(图中未示出)；在所述初始基底上形成掩膜层(图中未示出)；以所述掩膜层为掩膜刻蚀所述初始基底，形成所述基底。
所述半导体结构的形成方法还包括：刻蚀所述初始基底，形成掩膜层之前，对所述初始基底掺杂第二型离子，形成阱区。相应的，形成的所述鳍部101中具有第二型离子。
本实施例中，器件区I用于形成NMOS(Negative channel Metal OxideSemiconductor)，所述第二型离子为P型离子，所述衬底100中形成P型阱区，相应的，第二型离子包括B、Ga和In中的一种或多种。
其他实施例中，器件区用于形成PMOS(Positive Channel Metal OxideSemiconductor)，所述第二型离子为N型离子，所述衬底中形成N型阱区，相应的所述第二型离子包括P、As和Sb的一种或多种。
如图3所示，所述半导体结构的形成方法还包括：提供基底后，在所述鳍部101露出的衬底100上形成隔离层104，且所述隔离层104覆盖所述鳍部101的部分侧壁。
所述隔离层104用于使得各个鳍部101之间实现电隔离。
所述隔离层104的材料为介电材料。
具体的，所述隔离层104的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层104的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层104的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层104的用于隔离相邻器件的作用。
形成所述隔离层104的步骤包括：形成覆盖所述鳍部101的隔离材料层(图中未示出)；平坦化所述隔离材料层，且回刻蚀部分厚度的所述隔离材料层，剩余的所述隔离材料层作为所述隔离层104。
需要说明的是，所述界面层102和隔离材料层的材料均为氧化硅，因此，在回刻蚀部分厚度的所述隔离材料层，形成隔离层104的的过程中，还去除高于所述隔离层104的所述界面层102。
参考图4和图5，在所述器件区I的所述鳍部101中形成源漏掺杂层107(如图5所示)，所述源漏掺杂层107中具有第一型离子。
在半导体结构工作时，所述源漏掺杂层107为鳍部101中的沟道提供应力，有利于提高沟道中载流子的迁移速率。
所述源漏掺杂层107的形成步骤包括：如图4所示，在所述鳍部101中形成第一凹槽106，在垂直于所述鳍部101延伸方向上，所述第一凹槽106贯穿所述鳍部101；如图5所示，采用选择性外延生长(selective epitaxy growth，SEG)的方式在所述第一凹槽106中形成第二外延层，在选择性外延生长的过程中，对所述第二外延层掺杂所述第一型离子，形成所述源漏掺杂层107。
在垂直于所述鳍部101延伸方向上，所述第一凹槽106贯穿所述鳍部101，在选择性外延生长的过程中，有利于反应气体与所述第一凹槽106侧壁接触，提高第二外延层的形成速率；且所述第一凹槽106贯穿所述鳍部101，从而能够为形成源漏掺杂层107提供较大的空间，使得所述源漏掺杂层107的体积较大，进而在半导体结构工作时，所述源漏掺杂层107能够为沟道提供较大的应力，有利于提高沟道中载流子的迁移速率。
本实施例中，采用干法刻蚀工艺刻蚀所述鳍部101形成所述第一凹槽106。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述第一凹槽106的形貌满足工艺需求，且干法刻蚀工艺，有利于精确控制所述第一凹槽106的形成深度，降低对其他膜层结构的损伤。
本实施例中，在选择性外延生长的过程中，采用原位自掺杂工艺对所述第二外延层掺杂离子，形成所述源漏掺杂层107。与离子注入的方式相比，原位自掺杂工艺使得所述源漏掺杂层107中掺杂离子的激活率更高。
本实施例中，所述器件区I用于形成NMOS，所述第二外延层的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种；
其他实施例中，所述器件区用于形成PMOS，所述第二外延层的材料包括Si或SiGe，所述第一离子包括B、Ga和In中的一种或多种。
需要说明的是，形成所述源漏掺杂层107的过程通常还包括：采用原位自掺杂工艺对所述第二外延层掺杂离子后，进行退火处理。
退火处理用于激活所述源漏掺杂层107中的掺杂离子，修复晶格缺陷。
具体的，退火工艺包括尖峰退火工艺或激光退火工艺。尖峰退火工艺和激光退火工艺为半导体领域中常用的退火工艺，有利于提高工艺兼容性。因为尖峰退火工艺或激光退火工艺的处理时间较短，源漏掺杂层107中的掺杂离子不易扩散至鳍部101中，使得半导体结构工作时，降低短沟道效应的影响。
需要说明的是，所述半导体结构的形成方法还包括：在提供基底后，在所述二极管区II的所述鳍部101中形成第二掺杂层115(如图5所示)，所述第二掺杂层115中具有第二型离子，所述第二型离子与所述第一型离子的导电类型相反。
所述第二掺杂层115为后续在所述二极管区II中形成二极管做准备。
形成所述第二掺杂层115的步骤包括：如图4所示，在所述二极管区II的所述鳍部101中形成第二凹槽116，在垂直于所述鳍部101延伸方向上，所述第二凹槽116贯穿所述鳍部101；如图5所示，采用选择性外延生长的方式，在所述第二凹槽116中形成第三外延层，在外延生长的过程中，对所述第三外延层掺杂所述第二型离子，形成所述第二掺杂层115。
在垂直于所述鳍部101延伸方向上，所述第二凹槽116贯穿所述鳍部101，在选择性外延生长的过程中，有利于反应气体与所述第二凹槽116侧壁接触，提高第三外延层的形成速率；且所述第二凹槽116贯穿所述鳍部101，从而能够为形成第二掺杂层115提供较大的空间，使得所述第二掺杂层115的体积较大，进而有利于使得后续形成的第一掺杂层与所述第二掺杂层115的接触面积较大，在半导体结构工作时，有利于增大所述二极管的导通电流，提高半导体结构的电学性能。
所述第二凹槽116和第一凹槽106在同一步骤中形成，有利于提高半导体结构的形成效率。
本实施例中，所述第二凹槽116和第一凹槽106在同一步骤中形成，因此，所述第二凹槽116和第一凹槽106的形成方法相同，在此不再赘述。
本实施例中，所述器件区I用于形成NMOS，形成所述第二掺杂层115的步骤中，所述第三外延层的材料包括Si或SiGe，所述第二型离子包括B、Ga和In中的一种或多种。
其他实施例中，所述器件区用于形成PMOS，形成所述第二掺杂层的步骤中，所述第三外延层的材料包括Si或SiC，所述第二型离子包括P、As和Sb的一种或多种。
本实施例中，所述第二掺杂层115中的掺杂离子类型与所述鳍部101中的掺杂离子类型相同，所述第二掺杂层115用于作为二极管的正极。其他实施例中，所述第二掺杂层还可以用于形成二级管的负极。
需要说明的是，所述第二掺杂层115的形成过程通常也包括退火处理，所述退火处理与对所述源漏掺杂层107进行的退火处理在同一步骤中进行，具体过程在此不再赘述。
还需要说明的是，所述半导体结构的形成方法还包括：在形成所述源漏掺杂层107前，在所述器件区I中和二极管区II中，形成横跨所述鳍部101的伪栅结构109(如图4所示)，所述伪栅结构109覆盖所述鳍部101的部分顶壁和部分侧壁。
本实施例中，伪栅结构109为叠层结构。具体的，所述伪栅结构109包括栅氧化层103和位于所述栅氧化层103上的栅极层108。其他实施例中，伪栅结构还可以为单层结构，即仅包括栅极层。
本实施例中，栅氧化层103的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，栅极层108的材料为多晶硅。其他实施例中，栅极层的材料还可以为非晶碳。
形成伪栅结构109的步骤包括：形成保形覆盖所述器件区I和二极管区II的栅氧化层103；形成所述栅氧化层103后，形成横跨所述鳍部101的栅极材料层(图中未示出)；在所述栅极材料层上形成栅极掩膜层110(如图4所示)；以所述栅极掩膜层110为掩膜刻蚀所述栅极材料层，栅氧化层103和剩余的所述栅极材料层作为伪栅结构109。
因此，本实施例中，以所述栅极掩膜层110为掩膜刻蚀所述鳍部101，分别在所述器件区I伪栅结构109两侧的所述鳍部101中形成所述第一凹槽106、在二极管区II伪栅结构109两侧的鳍部101中形成所述第二凹槽116。
相应地，所述源漏掺杂层107位于所述器件区I伪栅结构109两侧的鳍部101中，所述第二掺杂层115位于所述二极管区II伪栅结构109两侧的鳍部101中。
参考图6，所述半导体结构的形成方法还包括：形成所述源漏掺杂层107后，还包括：形成覆盖所述基底和源漏掺杂层107的层间介质层111。
所述层间介质层111用于实现相邻器件之间的电隔离。所述层间介质层111的材料为绝缘材料。
本实施例中，所述层间介质层111的材料为氧化硅。
形成所述层间介质层111的步骤包括：形成覆盖所述源漏掺杂层107的层间介质材料层(图中未示出)；采用平坦化工艺对所述层间介质材料层进行处理，剩余的所述层间介质材料层作为层间介质层111。
需要说明的是，所述层间介质层111还覆盖所述第二掺杂层115。
本实施例中，形成所述层间介质层111的步骤中，所述层间介质层111覆盖所述伪栅结构109的侧壁，且露出所述伪栅结构109的顶壁。
具体的，形成所述层间介质材料层的过程中，所述层间介质材料层还覆盖所述伪栅结构109；采用平坦化工艺对所述层间介质材料层进行处理，形成层间介质层111的过程中，去除高于所述伪栅结构109的所述层间介质材料层以及所述栅极掩膜层110，剩余的所述层间介质材料层作为所述层间介质层111。
参考图7，所述半导体结构的形成方法还包括：去除所述器件区I中的伪栅结构109，在所述层间介质层111中形成栅极开口(图中未示出)；在所述栅极开口中形成栅极结构112。
在半导体结构工作时，所述栅极结构112用于控制沟道的开启与断开。
本实施例中，栅极结构112为金属栅极结构。
本实施例中，所述栅极结构112为叠层结构。具体的，所述栅极结构112包括栅介质层1121和位于所述栅介质层1121上的栅极层1122。
所述栅介质层1121用于将栅极层1122和鳍部101进行电隔离。
所述栅介质层1121的材料为介电材料。本实施例中，所述栅介质层1121的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。
本实施例中，栅极层1122的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，去除所述伪栅结构109的步骤与现有技术相同，在此不再赘述。
需要说明的是，去除所述伪栅结构109中，还去除所述栅极层108正下方的所述栅氧化层103。
参考图8，刻蚀所述层间介质层111，形成露出所述源漏掺杂层107的开口113。
所述开口113为后续在所述源漏掺杂层107上形成第一掺杂层做准备。
本实施例中，采用干法刻蚀工艺刻蚀所述层间介质层111，形成露出所述源漏掺杂层107的开口113。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述开口113的形貌满足工艺需求，且在干法刻蚀的过程中，能够以源漏掺杂层107为刻蚀停止位置，降低对所述源漏掺杂层107的损伤。
需要说明的是，在刻蚀所述器件区I中的所述层间介质层111，形成露出所述源漏掺杂层107的开口113的过程中，还刻蚀所述二极管区II中的所述层间介质层111，在所述二极管区II中也形成开口113，所述二极管区II中的所述开口113露出所述第二掺杂层115。
所述开口113还形成于二极管区II中且露出第二掺杂层115，为后续形成第一掺杂层提供空间位置，使得后续形成在所述二极管区II中的所述第一掺杂层与所述第二掺杂层115接触，使得所述第一掺杂层与第二掺杂层115构成二极管。
参考图9和图10，在所述源漏掺杂层107的表面形成第一掺杂层114(如图10所示)，所述第一掺杂层114中具有第一型离子。
所述第一掺杂层114中的掺杂离子类型与所述源漏掺杂层107中的掺杂离子类型相同，所述源漏掺杂层107的形成过程通常包括退火处理。本发明实施例在所述源漏掺杂层107上形成第一掺杂层114，所述第一掺杂层114中具有第一型离子，所述第一掺杂层114未受到退火处理的影响，具有较高的应力，能够弥补源漏掺杂层107因退火处理而损失的应力，因此，所述源漏掺杂层107和第一掺杂层114共同为沟道提供应力，有利于提高沟道中载流子的迁移速率。
形成所述第一掺杂层114的步骤包括：采用选择性外延生长的方式在所述源漏掺杂层107的表面形成第一外延层，在外延生长的过程中，对所述第一外延层掺杂所述第一型离子，形成所述第一掺杂层114。
本实施例中，在外延生长的过程中，采用原位自掺杂工艺对所述第一外延层掺杂离子，形成所述第一掺杂层114。与离子注入的方式相比，原位自掺杂工艺使得所述第一掺杂层114中掺杂离子的激活率更高。
本实施例中，所述器件区I用于形成NMOS，所述第一外延层的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种。其他实施例中，所述器件区用于形成PMOS，所述第一外延层的材料包括Si或SiGe，所述第一型离子包括B、Ga和In中的一种或多种。
需要说明的是，所述第一掺杂层114不宜过厚，也不宜过薄。若所述第一掺杂层114过厚，易花费过多的工艺时间形成所述第一掺杂层114，且易对鳍部101产生较大的挤压力，导致所述鳍部101易发生弯曲或倾斜。若所述第一掺杂层114过薄，在半导体结构工作时，所述第一掺杂层114不易对所述沟道提供足够的应力，不易显著提高沟道中载流子的迁移速率。本实施例中，在所述源漏掺杂层的表面形成第一掺杂层的步骤中，所述第一掺杂层114的厚度为20纳米至50纳米。
需要说明的是，在所述源漏掺杂层107的表面形成第一掺杂层114的过程中，所述第一掺杂层114还形成在所述第二掺杂层115上。
所述第二掺杂层115中具有第二型离子，所述第一掺杂层114中具有第一型离子，所述第一型离子与所述第二型离子的导电类型相反，所述第一掺杂层114与所述第二掺杂层115形成二极管。
所述第一掺杂层114与所述第二掺杂层115之间的接触面为所述二极管的p-n结界面，所述第二掺杂层115与所述第一掺杂层114的接触面在沿所述鳍部101宽度方向上的尺寸大于所述鳍部101的宽度，因此，易使得所述第一掺杂层114与第二掺杂层115的接触面积较大，从而所述二极管的p-n结界面面积较大，进而能够增加所述二极管的导通电流，改善所形成半导体结构的性能。
具体的，本实施例中，所述第一掺杂层114用于形成二极管的负极。
需要说明的是，如图9所示，所述半导体结构的形成方法还包括：在形成所述源漏掺杂层107后，形成所述第一掺杂层114前，采用回刻蚀操作117，刻蚀部分厚度的所述源漏掺杂层107。相应的，在所述源漏掺杂层107的表面形成第一掺杂层114的步骤中，所述第一掺杂层114形成在剩余的所述源漏掺杂层107上。
刻蚀部分厚度的所述源漏掺杂层107，使得所述第一掺杂层114形成在剩余的源漏掺杂层107上，从而所述源漏掺杂层107和第一掺杂层114的总体积更小，在器件区I中有利于减小所述栅极结构112与所述源漏掺杂层107和第一掺杂层114的电容耦合效应，进而提高半导体结构的电学性能。
本发明实施例，刻蚀所述层间介质层111，形成露出所述源漏掺杂层107的开口113；形成所述开口113后，采用回刻蚀操作117，刻蚀部分厚度的所述源漏掺杂层107。在刻蚀部分厚度的所述源漏掺杂层107的过程中，所述层间介质层111能够保护鳍部101不易受到损伤，有利于提高最终形成的半导体结构的电学性能。
且本发明实施例中，所述第一掺杂层114形成在所述开口113露出的所述源漏掺杂层107表面，限制了所述第一掺杂层114的形成位置，使得在外延生长所述第一外延层的过程中，所述第一外延层不易生长在栅极结构112的侧壁上，避免了源漏掺杂层107和栅极结构112发生桥接，有利于提高半导体结构的电学性能。
需要说明的是，刻蚀去除的所述源漏掺杂层107不易过厚也不宜过薄。若去除的所述源漏掺杂层107过厚，在半导体结构工作时，剩余的所述源漏掺杂层107对沟道的应力较弱，导致沟道中载流子的迁移速率较低。若去除的所述源漏掺杂层107过薄，后续在剩余的所述源漏掺杂层107上形成第一掺杂层114，所述第一掺杂层114和源漏掺杂层107的总体积过大，会导致所述栅极结构112与所述第一掺杂层114和源漏掺杂层107之间的电容耦合效应较严重，导致半导体结构的电学性能较差。本实施例中，刻蚀部分厚度的所述源漏掺杂层107的步骤中，对所述源漏掺杂层107的刻蚀量为10纳米至40纳米。
本实施例中，采用湿法刻蚀工艺刻蚀部分厚度的所述源漏掺杂层107。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
具体的，所述源漏掺杂层107的材料为Si或SiC，相应的湿法刻蚀工艺中采用的刻蚀溶液为四甲基氢氧化铵(TMAH)溶液。
需要说明的是，在刻蚀部分厚度的所述源漏掺杂层107的过程中，还刻蚀部分厚度的所述第二掺杂层115；相应的，形成第一掺杂层114的步骤中，所述第一掺杂层114还形成在剩余的所述第二掺杂层115的表面。
与直接在所述第二掺杂层上形成第一掺杂层的情况相比，本发明实施例中去除部分厚度的所述第二掺杂层115后形成所述第一掺杂层114，使得所述第一掺杂层114和剩余的所述第二掺杂层115对鳍部101的压力较小，使得所述鳍部101不易发生弯曲或倾斜。
本实施例中，在同一步骤中刻蚀部分厚度的所述源漏掺杂层107和部分厚度的所述第二掺杂层115，有利于提高半导体结构的形成效率。
本实施例中，在同一步骤中刻蚀部分厚度的所述源漏掺杂层107和部分厚度的所述第二掺杂层115，因此刻蚀部分厚度的所述第二掺杂层115的过程在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。参考图10，示出了本发明半导体结构的结构示意图。
所述半导体结构包括：基底，所述基底包括器件区I，所述基底包括衬底100和位于所述衬底100上的鳍部101；源漏掺杂层107，位于所述鳍部101中，所述源漏掺杂层107中具有第一型离子；第一掺杂层114，位于所述源漏掺杂层107表面，所述第一掺杂层114中掺杂有所述第一型离子。
本发明实施例源漏掺杂层107位于所述鳍部101上，所述源漏掺杂层107中具有第一型离子，所述第一掺杂层114位于所述源漏掺杂层107上，所述第一掺杂层114中的掺杂离子类型与所述源漏掺杂层107中的掺杂离子类型相同，所述源漏掺杂层107的形成过程通常包括退火处理，所述第一掺杂层114未经过退火处理，从而所述第一掺杂层114具有较高的应力，所述第一掺杂层114能够弥补源漏掺杂层107因退火处理而损失的应力，所述源漏掺杂层107和第一掺杂层114共同为沟道提供应力，因此，有利于提高沟道中载流子的迁移速率。
基底为后续形成半导体结构提供工艺基础。
本实施例以器件区I形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100以及位于衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述基底还包括二极管区II。所述二极管区II为形成二极管提供工艺平台。
所述半导体结构还包括：第二型离子，位于所述基底中。相应的，二极管区II中的所述鳍部101中具有第二型离子。
本实施例中，器件区I用于形成NMOS，所述第二型离子为P型离子，所述衬底100中形成P型阱区，具体的，第二型离子包括B、Ga和In中的一种或多种。
其他实施例中，器件区用于形成PMOS，所述第二型离子为N型离子，所述衬底中形成N型阱区，具体的，所述第二型离子包括P、As和Sb的一种或多种。
所述半导体结构还包括：隔离层104，位于所述鳍部101露出的衬底100上，所述隔离层104覆盖所述鳍部101的部分侧壁。
所述隔离层104用于使得各个鳍部101之间实现电隔离。
所述隔离层104的材料为介电材料。
具体的，所述隔离层104的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层104的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层104的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高隔离层104的用于隔离相邻器件的作用。
需要说明的是，所述半导体结构还包括：界面层102，位于所述鳍部101与所述隔离层104之间。
界面层102用于修复所述鳍部101侧壁的缺陷，有利于提高所述鳍部101的形成质量。
所述界面层102的材料为介电材料。
具体的，所述界面层102的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，界面层102的材料为氧化硅。
在半导体结构工作时，所述源漏掺杂层107为鳍部101中的沟道提供应力，有利于提高沟道中载流子的迁移速率。
本实施例中，在垂直于所述鳍部101延伸方向上，所述源漏掺杂层107贯穿所述鳍部101，所述源漏掺杂层107的体积较大，进而在半导体结构工作时，所述源漏掺杂层107能够为沟道提供较大的应力，有利于提高载流子的迁移速率。
本实施例中，所述器件区I用于形成NMOS，所述第二外延层的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种；
其他实施例中，所述器件区用于形成PMOS，所述第二外延层的材料包括Si或SiGe，所述第一离子包括B、Ga和In中的一种或多种。
需要说明的是，所述器件区I中，还包括栅极结构112，位于所述源漏掺杂层107之间，所述栅极结构112横跨所述鳍部101，且所述栅极结构112覆盖所述鳍部101的部分顶部和部分侧壁。
在半导体结构工作时，所述栅极结构112用于控制沟道的开启与断开。
本实施例中，栅极结构112为金属栅极结构。
本实施例中，所述栅极结构112为叠层结构。具体的，所述栅极结构112包括栅介质层1121和位于所述栅介质层1121上的栅极层1122。
所述栅介质层1121用于将栅极层1122和鳍部101进行电隔离。
所述栅介质层1121的材料为介电材料。本实施例中，所述栅介质层1121的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。
本实施例中，栅极层1122的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述第一掺杂层114未经过退火处理，所述第一掺杂层114用于进一步为沟道提供应力，用于提高沟道中载流子的迁移速率。
本实施例中，所述第一掺杂层114还覆盖所述栅极结构112的部分侧壁。
本实施例中，所述器件区用于形成NMOS，所述第一掺杂层114的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种。
其他实施例中，所述器件区用于形成PMOS，所述第一掺杂层的材料包括：Si或SiGe，所述第一型离子包括B、Ga和In中的一种或多种。
需要说明的是，所述第一掺杂层114不宜过厚，也不宜过薄。若所述第一掺杂层114过厚，形成所述第一掺杂层114花费的工艺时间过长，且易对鳍部101产生较大的挤压力，导致所述鳍部101易发生弯曲或倾斜。若所述第一掺杂层114过薄，在半导体结构工作时，所述第一掺杂层114不易对所述沟道提供足够的应力，不易显著提高沟道中载流子的迁移速率。本实施例中，所述第一掺杂层114的厚度为20纳米至50纳米。
所述半导体结构还包括：第二掺杂层115，位于所述二极管区II的所述鳍部101中，所述第二掺杂层115中具有第二型离子，所述第二型离子与所述第一型离子的导电类型相反。
需要说明的是，所述第一掺杂层114还位于所述第二掺杂层115表面。所述第二掺杂层115中的掺杂离子与所述第一掺杂层114中的掺杂离子的类型不相同，所述第二掺杂层115和第一掺杂层114组成二极管。
所述第二掺杂层115中具有第二型离子，所述第一掺杂层114中具有第一型离子，所述第二型离子与所述第一型离子的导电类型相反，所述第二掺杂层115与所述第一掺杂层114形成二极管。
本实施例中，在垂直于所述鳍部101延伸方向上，所述第二掺杂层115贯穿所述鳍部101。所述第二掺杂层115的体积较大，从而易使得所述第二掺杂层115与第一掺杂层114的接触面较大，也就是所述二极管的p-n结界面面积较大，在半导体结构工作时，有利于增大所述二极管的导通电流，提高半导体结构的电学性能。
本实施例中，所述器件区I用于形成NMOS，所述第二掺杂层115的材料包括Si或SiGe，所述第二型离子包括B、Ga和In中的一种或多种；
其他实施例中，所述器件区用于形成PMOS，所述第二掺杂层的材料包括：Si或SiC，所述第二型离子包括P、As和Sb的一种或多种。
所述半导体结构还包括：伪栅结构109，位于所述第二掺杂层115之间，所述伪栅结构109横跨所述鳍部101，且所述伪栅结构109覆盖所述鳍部101的部分顶部和部分侧壁。
本实施例中，伪栅结构109为叠层结构。具体的，所述伪栅结构109包括栅氧化层103和位于所述栅氧化层103上的栅极层108。其他实施例中，伪栅结构还可以为单层结构，即仅包括栅极层。
本实施例中，栅氧化层103的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，栅极层108的材料为多晶硅。其他实施例中，栅极层的材料还可以为非晶碳。
需要说明的是，所述第一掺杂层114还覆盖所述伪栅结构109的部分侧壁。
所述半导体结构还包括：层间介质层111，位于基底上，所述层间介质层111露出所述源漏掺杂层107；所述第一掺杂层114位于所述层间介质层111露出的源漏掺杂层107表面。
所述层间介质层111用于实现相邻器件之间的电隔离。所述层间介质层111的材料为绝缘材料。
本实施例中，所述层间介质层111的材料为氧化硅。
需要说明的是，所述层间介质层111还露出所述伪栅结构109和栅极结构112。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括器件区，所述基底包括衬底和位于所述衬底上的鳍部；
在所述器件区的所述鳍部中形成源漏掺杂层，所述源漏掺杂层中具有第一型离子；
在所述源漏掺杂层的表面形成第一掺杂层，所述第一掺杂层未经过退火处理，所述第一掺杂层中具有所述第一型离子，所述源漏掺杂层和第一掺杂层共同为沟道提供应力。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述源漏掺杂层后，形成所述第一掺杂层前，还包括：刻蚀部分厚度的所述源漏掺杂层；
在所述源漏掺杂层的表面形成第一掺杂层的步骤中，所述第一掺杂层形成在剩余的所述源漏掺杂层上。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀部分厚度的所述源漏掺杂层前，还包括：形成覆盖所述基底和源漏掺杂层的层间介质层；刻蚀所述层间介质层，形成露出所述源漏掺杂层的开口。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺刻蚀部分厚度的所述源漏掺杂层。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀部分厚度的所述源漏掺杂层的步骤中，对所述源漏掺杂层的刻蚀量为10纳米至40纳米。
6.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述源漏掺杂层的表面形成第一掺杂层的步骤中，所述第一掺杂层的厚度为20纳米至50纳米。
7.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述第一掺杂层的步骤包括：采用选择性外延生长的方式在所述源漏掺杂层的表面形成第一外延层，在外延生长的过程中，对所述第一外延层掺杂所述第一型离子，形成所述第一掺杂层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述器件区用于形成NMOS，所述第一外延层的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种；
或者，所述器件区用于形成PMOS，所述第一外延层的材料包括Si或SiGe，所述第一型离子包括B、Ga和In中的一种或多种。
9.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述源漏掺杂层的形成步骤包括：在所述鳍部中形成第一凹槽，在垂直于所述鳍部延伸方向上，所述第一凹槽贯穿所述鳍部；采用选择性外延生长的方式在所述第一凹槽中形成第二外延层，在外延生长的过程中，对所述第二外延层掺杂所述第一型离子，形成所述源漏掺杂层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述器件区用于形成为NMOS，所述第二外延层的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种；
或者，所述器件区用于形成PMOS，所述第二外延层的材料包括Si或SiGe，所述第一型离子包括B、Ga和In中的一种或多种。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，所述基底还包括二极管区；
所述半导体结构的形成方法还包括：在提供基底后，在所述源漏掺杂层的表面形成第一掺杂层前，在所述二极管区的所述鳍部中形成第二掺杂层，所述第二掺杂层中具有第二型离子，所述第二型离子与所述第一型离子的导电类型相反；
在刻蚀部分厚度的所述源漏掺杂层的步骤中，还刻蚀部分厚度的所述第二掺杂层；
形成第一掺杂层的步骤中，所述第一掺杂层还形成在剩余的所述第二掺杂层的表面。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述第二掺杂层的步骤包括：在所述二极管区的所述鳍部中形成第二凹槽，在垂直于所述鳍部延伸方向上，所述第二凹槽贯穿所述鳍部；
采用选择性外延生长的方式，在所述第二凹槽中形成第三外延层，在外延生长的过程中，对所述第三外延层掺杂所述第二型离子，形成所述第二掺杂层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述器件区用于形成NMOS，形成所述第二掺杂层的步骤中，所述第三外延层的材料包括Si或SiGe，所述第二型离子包括B、Ga和In中的一种或多种；
或者，所述器件区用于形成PMOS，形成所述第二掺杂层的步骤中，所述第三外延层的材料包括Si或SiC，所述第二型离子包括P、As和Sb的一种或多种。
14.一种半导体结构，其特征在于，包括：
基底，所述基底包括器件区，所述基底包括衬底和位于所述衬底上的鳍部；
源漏掺杂层，位于所述鳍部中，所述源漏掺杂层中具有第一型离子；
未经退火处理的第一掺杂层，位于所述源漏掺杂层表面，所述第一掺杂层中掺杂有所述第一型离子，所述源漏掺杂层和第一掺杂层共同为沟道提供应力。
15.如权利要求14所述的半导体结构，其特征在于，所述基底还包括二极管区，所述二极管区中的所述鳍部中具有第二型离子；
所述半导体结构还包括：第二掺杂层，位于所述二极管区的所述鳍部中，所述第二掺杂层中具有所述第二型离子，所述第二型离子与所述第一型离子的导电类型相反；
所述第一掺杂层还位于所述第二掺杂层表面。
16.如权利要求14或15所述的半导体结构，其特征在于，所述第一掺杂层的厚度为20纳米至50纳米。
17.如权利要求15所述的半导体结构，其特征在于，所述器件区用于形成NMOS，所述第二掺杂层的材料包括Si或SiGe，所述第二型离子包括B、Ga和In中的一种或多种；
或者，所述器件区用于形成PMOS，所述第二掺杂层的材料包括：Si或SiC，所述第二型离子包括P、As和Sb的一种或多种。
18.如权利要求14或15所述的半导体结构，其特征在于，所述器件区用于形成NMOS，所述第一掺杂层的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种；
或者，所述器件区用于形成PMOS，所述第一掺杂层的材料包括：Si或SiGe，所述第一型离子包括B、Ga和In中的一种或多种。
19.如权利要求14或15所述的半导体结构，其特征在于，所述器件区用于形成NMOS，所述源漏掺杂层的材料包括Si或SiC，所述第一型离子包括P、As和Sb的一种或多种；
或者，所述器件区用于形成PMOS，所述源漏掺杂层的材料包括：Si或SiGe，所述第一型离子包括B、Ga和In中的一种或多种。
20.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于基底上，所述层间介质层露出所述源漏掺杂层；
所述第一掺杂层位于所述层间介质层露出的源漏掺杂层表面。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545213A (zh) * 2012-07-16 2014-01-29 中国科学院微电子研究所 半导体器件及其制造方法
CN104143534A (zh) * 2013-05-10 2014-11-12 中国科学院微电子研究所 半导体器件制造方法
CN105244379A (zh) * 2014-07-10 2016-01-13 中国科学院微电子研究所 半导体器件及其制造方法
CN105448985A (zh) * 2014-08-14 2016-03-30 中国科学院微电子研究所 半导体器件及其制造方法
CN112309858A (zh) * 2019-07-30 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8900980B2 (en) * 2006-01-20 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free SiGe source/drain formation by epitaxy-free process
CN105489652B (zh) * 2014-09-19 2018-09-18 中国科学院微电子研究所 半导体器件及其制造方法
US10490661B2 (en) * 2016-11-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Dopant concentration boost in epitaxially formed material

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545213A (zh) * 2012-07-16 2014-01-29 中国科学院微电子研究所 半导体器件及其制造方法
CN104143534A (zh) * 2013-05-10 2014-11-12 中国科学院微电子研究所 半导体器件制造方法
CN105244379A (zh) * 2014-07-10 2016-01-13 中国科学院微电子研究所 半导体器件及其制造方法
CN105448985A (zh) * 2014-08-14 2016-03-30 中国科学院微电子研究所 半导体器件及其制造方法
CN112309858A (zh) * 2019-07-30 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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