CN110767607B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括衬底以及位于所述衬底上的分立的鳍部，所述鳍部的材料为SiGe、Ge或III‑V族半导体材料；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极层两侧的鳍部内形成源漏掺杂层；在所述源漏掺杂层露出的鳍部内形成填充层，所述填充层与所述衬底相接触，所述填充层材料的导热系数大于所述鳍部材料的导热系数。本发明通过采用材料导热系数更高的填充层代替所述源漏掺杂层一侧的鳍部，从而提高了器件的散热性能，改善自发热效应，进而使器件性能得到改善。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
随着器件尺寸的不断缩小，Si材料较低的迁移率已成为制约器件性能的主要因素，选择其他沟道材料成为了延续摩尔定律的一个途径。因此，为了进一步提升器件性能，PMOS晶体管通常采用SiGe沟道技术，即在沟道区域采用SiGe材料，NMOS晶体管通常采用III-V族材料沟道技术，即在沟道区域采用III-V族半导体材料，以提高沟道内载流子的迁移率。
但是，选择其他沟道材料后，器件性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，改善器件性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及位于所述衬底上的分立的鳍部，所述鳍部的材料为SiGe、Ge或III-V族半导体材料；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极层两侧的鳍部内形成源漏掺杂层；在所述源漏掺杂层露出的鳍部内形成填充层，所述填充层与所述衬底相接触，所述填充层材料的导热系数大于所述鳍部材料的导热系数。
可选的，所述填充层为半导体层或绝缘层。
可选的，所述填充层的材料为Si、SiC、BeO、Al2O3或AlN。
可选的，所述III-V族半导体材料为InGaAs、InSb、GaSb、InAs或GaAs。
可选的，形成横跨所述鳍部的栅极层的步骤中，用于形成器件的栅极层为第一栅极层，剩余栅极层为第二栅极层；在所述源漏掺杂层露出的鳍部内形成填充层的步骤包括：依次去除所述第二栅极层以及所述第二栅极层下方的鳍部，在所述鳍部内形成露出所述衬底的底部凹槽；在所述底部凹槽内形成所述填充层。
可选的，所述填充层为半导体层，在所述底部凹槽内形成填充层的步骤中，形成所述半导体层的工艺为选择性外延工艺；或者，所述填充层为绝缘层，在所述底部凹槽内形成填充层的步骤中，形成所述半导体层的工艺为原子层沉积工艺或化学气相沉积工艺。
可选的，形成横跨所述鳍部的栅极层后，依次去除所述第二栅极层以及所述第二栅极层下方的鳍部之前，还包括：在所述栅极层露出的衬底上形成第一介质层，所述第一介质层覆盖所述栅极层的侧壁。
可选的，依次去除所述第二栅极层以及所述第二栅极层下方的鳍部的步骤包括：采用刻蚀工艺，依次刻蚀所述第二栅极层以及所述第二栅极层下方的鳍部。
可选的，依次去除所述第二栅极层以及所述第二栅极层下方的鳍部的步骤中，去除所述第二栅极层后，在所述第一介质层内形成顶部凹槽；在所述鳍部内形成露出所述衬底的底部凹槽的步骤中，所述底部凹槽与所述顶部凹槽相连通。
可选的，在所述底部凹槽内形成所述填充层后，还包括：在所述顶部凹槽内形成第二介质层，所述第二介质层顶部与所述第一介质层顶部齐平；或者，在所述底部凹槽内形成所述填充层的步骤中，所述填充层还形成于所述顶部凹槽内，所述填充层与所述第一介质层顶部齐平。
可选的，形成横跨所述鳍部的栅极层的步骤中，所述第二栅极层为双扩散隔断结构。
相应的，本发明还提供一种半导体结构，包括：基底，包括衬底以及位于所述衬底上的分立的鳍部，所述鳍部的材料为SiGe、Ge或III-V族半导体材料；横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；源漏掺杂层，位于所述栅极结构两侧的鳍部内；填充层，位于所述源漏掺杂层露出的鳍部内，所述填充层与所述衬底相接触，所述填充层材料的导热系数大于所述鳍部材料的导热系数。
可选的，所述填充层为半导体层或绝缘层。
可选的，所述填充层的材料为Si、SiC、BeO、Al2O3或AlN。
可选的，所述III-V族半导体材料为InGaAs、InSb、GaSb、InAs或GaAs。
可选的，所述半导体结构还包括：第一介质层，位于所述栅极结构露出的衬底上，所述第一介质层覆盖所述栅极结构的侧壁。
可选的，所述半导体结构还包括：第二介质层，贯穿所述填充层上方的第一介质层。
可选的，所述填充层还贯穿所述第一介质层。
可选的，沿所述鳍部的延伸方向，所述填充层位于所述鳍部的两端。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在栅极层两侧的鳍部内形成源漏掺杂层后，在所述源漏掺杂层露出的鳍部内形成填充层，所述填充层材料的导热系数大于所述鳍部材料的导热系数；通过采用材料导热系数更高的填充层代替所述源漏掺杂层一侧的鳍部，从而提高了器件的散热性能，改善自发热效应(Self-heating Effect)，进而使器件性能得到改善。
附图说明
图1至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，器件性能仍有待提高。分析器件性能有待提高的原因在于：
与Si相比，SiGe和III-V族半导体材料的导热系数较低，因此当沟道区域采用SiGe或III-V族半导体材料时，容易导致器件在工作中所产生的热量来不及散发，从而降低了器件的散热效果。
而且，在半导体结构中引入鳍部结构后，与平面晶体管相比，鳍式场效应晶体管的衬底所占面积减小，隔离结构所占面积增大，衬底所占面积的减小会降低器件的散热效果，此外，由于隔离结构的材料通常为氧化硅，氧化硅的导热系数也较低，从而导致器件的散热效果进一步变差，导致器件的自发热效应更为严重，器件性能退化相应更为严重。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及位于所述衬底上的分立的鳍部，所述鳍部的材料为SiGe、Ge或III-V族半导体材料；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极层两侧的鳍部内形成源漏掺杂层；在所述源漏掺杂层露出的鳍部内形成填充层，所述填充层与所述衬底相接触，所述填充层材料的导热系数大于所述鳍部材料的导热系数。
本发明在栅极层两侧的鳍部内形成源漏掺杂层后，在所述源漏掺杂层露出的鳍部内形成填充层，所述填充层材料的导热系数大于所述鳍部材料的导热系数；通过采用材料导热系数更高的填充层代替所述源漏掺杂层一侧的鳍部，从而提高了器件的散热性能，改善自发热效应，进而使器件性能得到改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图1和图2，图1是立体图(仅示意出三个鳍部)，图2是图1沿垂直于鳍部延伸方向(如图1中Y1Y2方向所示)割线的剖面结构示意图，提供基底100，包括衬底110以及位于所述衬底110上的分立的鳍部120，所述鳍部120的材料为SiGe、Ge或III-V族半导体材料。
所述衬底110用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述衬底110上的鳍部120用于提供鳍式场效应晶体管的沟道。
当所述鳍式场效应晶体管为PMOS晶体管时，所述鳍部120的材料为SiGe。与Si相比，由于SiGe具有更高的空穴迁移率，因此通过采用SiGe沟道技术，有利于提升PMOS晶体管的性能，例如：提高器件的开关速度、降低功耗。在其他实施例中，当所述鳍式场效应晶体管为PMOS晶体管时，所述鳍部的材料还可以为Ge。
当所述鳍式场效应晶体管为NMOS晶体管时，所述鳍部120的材料为III-V族半导体材料。III-V族半导体材料的电子迁移率远大于Si，从而有利于提高NMOS晶体管的性能。
具体地，所述III-V族半导体材料可以为InGaAs、InSb、GaSb、InAs或GaAsb。本实施例中，所述III-V族半导体材料为InGaAs。InGaAs的电子迁移率是Si的6倍至18倍，且同时兼备GaAs的低漏电流特性和InAs的高载流子传输特性，因此能有效提高NMOS晶体管的性能。
本实施例中，所述鳍部120为外延生长于所述衬底110上的半导体材料层，从而使所述鳍部120的高度得到精确控制。
具体地，形成所述鳍部120的步骤包括：提供所述衬底110后，在所述衬底110上外延生长鳍部材料层(图未示)；图形化所述鳍部材料层，在所述衬底110上形成多个凸起，所述凸起用于作为所述鳍部120。
需要说明的是，形成所述衬底110和鳍部120后，还包括：在所述鳍部120露出的衬底110上形成隔离结构101，所述隔离结构101覆盖所述鳍部120的部分侧壁，且所述隔离结构101的顶部低于所述鳍部120的顶部。
所述隔离结构101用于对相邻器件或相邻鳍部120起到隔离作用。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
参考图3，图3是基于图2沿鳍部延伸方向(如图1中X1X2方向所示)割线的剖面结构示意图，形成横跨所述鳍部120的栅极层(未标示)，所述栅极层覆盖所述鳍部120的部分顶部和部分侧壁。
本实施例中，所述栅极层中用于形成器件的栅极层为第一栅极层220，剩余栅极层为第二栅极层230。
具体地，所述第一栅极层220为伪栅层，所述第一栅极层220用于构成第一伪栅结构251，所述第一伪栅结构251用于为后续形成金属栅结构占据空间位置。
本实施例中，所述第一伪栅结构251为多晶硅栅结构，因此所述第一栅极层220的材料为多晶硅。在其他实施例中，所述第一栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
本实施例中，所述第一伪栅结构251为叠层结构，因此形成所述隔离结构101后，形成所述栅极层之前，还包括：形成覆盖所述鳍部120表面的栅氧化层210。其中，所述第一栅极层220以及位于所述第一栅极层220底部的栅氧化层210构成所述第一伪栅结构251。
本实施例中，所述伪栅氧化层210的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，通过对所述鳍部120进行氧化处理的方式形成所述栅氧化层210，从而有利于提高所述栅氧化层210的形成质量和致密度。具体地，所述氧化处理的工艺可以为原位水汽生成氧化工艺(In-situ Stream Generation，ISSG)。相应的，所述栅氧化层210覆盖所述隔离结构101露出的鳍部120的顶部表面和侧壁表面。
在另一些实施例中，所述第一伪栅结构还可以为单层结构，即所述第一伪栅结构仅包括所述第一栅极层。在其他实施例中，所述第一栅极层还可以用于构成金属栅结构，即所述第一栅极层的材料还可以为金属材料，例如W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，为了简化工艺步骤、降低工艺难度，所述第二栅极层230和所述第一栅极层220在同一工艺步骤中形成。因此所述第二栅极层230和所述第一栅极层220的材料相同，所述第二栅极层230的材料也为多晶硅。
具体地，所述第二栅极层230为双扩散隔断(double diffusion break，DDB)结构。也就是说，沿所述鳍部120的延伸方向，所述第二栅极层230位于所述鳍部120的两端，所述第二栅极层230覆盖所述鳍部120的部分顶部和部分侧壁。
为了提高载流子迁移率，半导体工艺通常采用应变硅(strained silicon)技术，即后续刻蚀所述第一栅极层220两侧的鳍部120，在所述鳍部120内形成沟槽后，在所述沟槽内形成源漏掺杂层；随着器件尺寸的减小，沿所述鳍部120的延伸方向，相邻鳍部120末端之间的距离(head to head，HTH)越来越小，所述第二栅极层230能够在所述鳍部120内形成所述沟槽的过程中，起到刻蚀掩膜的作用，使所述沟槽位于所述第二栅极层230和相邻第一栅极层220之间的鳍部120内，从而提高所述沟槽的形貌质量，且还能有效降低相邻源漏掺杂层发生桥接(即source-drain bridge)的问题。
为此，本实施例中，所述第二栅极层230和第一栅极层220的顶部相齐平，所述第二栅极层230以及位于所述第二栅极层230底部的栅氧化层210构成第二伪栅结构252。
具体地，形成所述第一栅极层220和第二栅极层230的步骤包括：在所述鳍部120表面形成栅氧化层210后，形成覆盖所述栅氧化层210的栅极材料层；在所述栅极材料层上形成栅极掩膜层240；以所述栅极掩膜层240为掩膜刻蚀所述栅极材料层，露出部分栅氧化层210，刻蚀后的剩余栅极材料层作为所述栅极层，所述栅极层横跨所述鳍部120，且覆盖所述栅氧化层210的部分顶部和部分侧壁；其中，沿所述鳍部120的延伸方向，位于所述鳍部120两端的栅极层为所述第二栅极层230，位于所述第二栅极层230之间的剩余栅极层为所述第一栅极层220。
本实施例中，为了便于图示，仅示意出一个第一栅极层220。在其他实施例中，所述第二栅极层之间的第一栅极层的数量可以为多个。
需要说明的是，形成所述栅极层后，保留位于所述栅极层顶部的所述栅极掩膜层240。所述栅极掩膜层240的材料为氮化硅，所述栅极掩膜层240用于在后续工艺过程中对所述栅极层顶部起到保护作用。
继续参考图3，还需要说明的是，形成所述第一栅极层220和第二栅极层230后，还包括：在所述第一栅极层220的侧壁和第二栅极层230的侧壁上形成侧墙270。
所述侧墙270作为后续刻蚀工艺的刻蚀掩膜，用于定义后续源漏掺杂层的形成区域，且在后续工艺过程中对所述第一栅极层220和第二栅极层230的侧壁起到保护作用。
所述侧墙270的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙270可以为单层结构或叠层结构。本实施例中，所述侧墙270为单层结构，所述侧墙270的材料为氮化硅。
本实施例中，所述第一栅极层220和第二栅极层230顶部形成有栅极掩膜层240，因此所述侧墙270还覆盖所述栅极掩膜层240的侧壁。且为了简化工艺步骤，形成所述侧墙270后，保留所述侧墙270露出的栅氧化层210，所述栅极层和侧墙270露出的栅氧化层210还能在后续工艺中对所述鳍部120表面起到保护作用。
在其他实施例中，根据实际工艺需求，形成所述侧墙后，还可以去除所述栅极层和侧墙露出的栅氧化层，露出所述鳍部表面，从而为后续工艺提供工艺基础。
参考图4，在所述第一栅极层220两侧的鳍部120内形成源漏掺杂层260。
所述源漏掺杂层260用于作为鳍式场效应晶体管的源区或漏区。
本实施例中，所述源漏掺杂层260包括应力层。
其中，当所述鳍式场效应晶体管为PMOS晶体管时，所述应力层的材料为Si或SiGe，所述应力层内的掺杂离子为P型离子，例如B、Ga或In。所述应力层为PMOS器件的沟道区提供压应力作用，从而提高PMOS晶体管的载流子迁移率。
当所述鳍式场效应晶体管为NMOS晶体管时，所述应力层的材料为Si或SiC，所述应力层内的掺杂离子为N型离子，例如P、As或Sb。所述应力层为NMOS器件的沟道区提供拉应力作用，从而提高NMOS晶体管的载流子迁移率。
具体地，形成所述源漏掺杂层260的步骤包括：以所述侧墙270为掩膜，刻蚀所述第一栅极层220两侧的鳍部120，在所述鳍部120内形成沟槽(图未示)；采用选择性外延工艺，向所述沟槽内填充应力材料，以形成所述应力层，且在形成所述应力层的工艺过程中，进行原位自掺杂，形成所述源漏掺杂层260。
在其他实施例中，还可以在所述沟槽内形成应力层后，对所述应力层进行离子掺杂。
需要说明的是，由于所述栅氧化层210覆盖所述鳍部120的表面，因此在所述鳍部120内形成沟槽的步骤包括：以所述侧墙270为掩膜，刻蚀所述第一栅极层220两侧的栅氧化层210，露出所述鳍部120顶部；露出所述鳍部120顶部后，继续刻蚀所述鳍部120，在所述鳍部120内形成所述沟槽。
本实施例中，所述源漏掺杂层260的顶部高于所述鳍部120的顶部，且覆盖所述侧墙270的部分侧壁。在其他实施例中，根据实际工艺需求，所述源漏掺杂层顶部还可以与所述鳍部顶部齐平。
结合参考图5至图8，在所述源漏掺杂层260露出的鳍部120内形成填充层111(如图8所示)，所述填充层111与所述衬底110相接触，所述填充层111材料的导热系数大于所述鳍部120材料的导热系数。
通过采用材料导热系数更高的填充层111代替所述源漏掺杂层260一侧的鳍部120，从而提高了器件的散热性能，改善器件的自发热效应，进而使器件性能得到改善。
其中，所述填充层111底部与所述衬底110相接触，能够保证器件工作时产生的热量经由所述填充层111并通过所述衬底110实现快速散发。
本实施例中，随着器件尺寸的减小，所述源漏掺杂层260露出的鳍部120区域也越来越小，因此为了适应工艺集成度的不断提高，同时保证自发热效应的改善效果，并减小对所述源漏掺杂层260的损伤，在去除所述第二栅极层230(如图5所示)之后，在所述第二栅极层230下方的鳍部120内形成所述填充层111。
具体地，在所述源漏掺杂层260露出的鳍部120内形成填充层111的步骤包括：
如图6和图7所示，依次去除所述第二栅极层230(如图5所示)以及所述第二栅极层230下方的鳍部120，在所述鳍部120内形成露出所述衬底110的底部凹槽262(如图7所示)。
所述底部凹槽262用于为后续形成填充层提供空间位置。
具体地，形成所述底部凹槽262的步骤包括：采用刻蚀工艺，依次刻蚀所述第二栅极层230顶部的栅极掩膜层240、所述第二栅极层230、以及所述第二栅极层230下方的鳍部120，在所述鳍部120内形成所述底部凹槽262。
本实施例中，采用湿法刻蚀工艺，刻蚀所述第二栅极层230顶部的栅极掩膜层240。
本实施例中，采用干法刻蚀工艺，依次刻蚀所述第二栅极层230以及所述第二栅极层230下方的鳍部120。干法刻蚀工艺具有各向异性的刻蚀特性，从而有利于提高所述底部凹槽262的侧壁形貌质量，降低对相邻源漏掺杂层260的损伤，而且干法刻蚀工艺的刻蚀速率较快，因此还有利于提高工艺效率。
在其他实施例中，还可以采用湿法刻蚀工艺，或者，湿法和干法相结合的刻蚀工艺，依次刻蚀所述第二栅极层、所述第二栅极层下方的栅氧化层、以及所述第二栅极层下方的鳍部。
需要说明的是，由于所述第二栅极层230与所述鳍部120之间形成有栅氧化层210，因此在刻蚀所述第二栅极层230后，还刻蚀露出的栅氧化层210。相应的，沿所述衬底110表面的法线方向，所述底部凹槽262还延伸至所述栅氧化层210中。
还需要说明的是，为了避免所述第一栅极层220发生损耗，在刻蚀所述第二栅极层230顶部的栅极掩膜层240之前，还包括：形成覆盖所述基底100的图形层(图未示)，所述图形层露出所述第二栅极层230顶部的栅极掩膜层240。相应的，形成所述底部凹槽262的步骤中，以所述图形层为掩膜进行刻蚀。
本实施例中，所述图形层的材料为光刻胶，在形成所述底部凹槽262后，采用灰化或者湿法去胶的方式，去除所述图形层。
如图8所示，在所述底部凹槽262(如图7所示)内形成填充层111。
所述填充层111材料的导热系数大于所述鳍部120材料的导热系数。
本实施例中，所述填充层111为具有较高导热系数的半导体层，即所述填充层111的材料为半导体材料。
在所述底部凹槽262内形成填充层111后，所述填充层111底部与所述衬底110相接触，由于所述衬底110的材料为半导体材料，因此通过选取半导体材料的方式，有利于减小对器件电学性能的影响。
具体地，所述填充层111的材料为Si。Si的导热系数为150W/M·K，Si的导热系数较高，因此能够显著改善器件的自发热效应；此外，Si材料具有较好的工艺兼容性，且所述填充层111的材料与所述衬底110的材料相同，因此通过选取Si作为所述填充层111的材料，还有利于降低所述填充层111对器件性能产生不良影响的可能性。
在另一些实施例中，所述填充层的材料还可以为SiC。SiC的导热系数为490W/M·K，通过采用SiC作为所述填充层的材料，也能显著改善器件的自发热效应。
相应的，本实施例中，形成所述填充层111的工艺为选择性外延(selectiveepitaxial growth，SEG)工艺，从而提高了所述填充层111在所述底部凹槽262中的形成质量、以及所述填充层111和衬底110的接触面的界面质量，进而有利于进一步提高器件性能。
由于所述填充层111形成于所述源漏掺杂层260一侧的鳍部120内，所述填充层111对器件正常工作的影响较小，因此所述填充层111的材料选择更有灵活性，能根据实际工艺需求，选择具有较高导热系数的适宜材料。
在其他实施例中，所述填充层还可以为具有较高导热系数的绝缘层。具体地，所述填充层的材料还可以为BeO、Al2O3或AlN。相应的，当所述填充层的材料为绝缘材料时，形成所述填充层的工艺可以为原子层沉积工艺或化学气相沉积工艺。
需要说明的是，当所述填充层为绝缘层时，由于所述填充层位于所述源漏掺杂层露出的鳍部内，因此所述填充层还能进一步对相邻器件起到电隔离的作用，有利于进一步改善器件的性能。
本实施例中，为了保障所述填充层111对自发热效应的改善，所述填充层111顶部至少与所述鳍部120顶部齐平。
本实施例中，为了显著改善改善器件的自发热效应，所述填充层111的厚度T与所述底部凹槽262的深度(未标示)相等，即所述填充层111的顶部与所述栅氧化层210的顶部齐平。
结合参考图5，本实施例中，在去除所述第二栅极层230之前，还包括：在所述第一栅极层220和第二栅极层230露出的衬底110上形成第一介质层102，所述第一介质层102覆盖所述第一栅极层220和第二栅极层230的侧壁。
所述第一介质层102用于构成层间介质层，所述第一介质层102用于对相邻器件之间起到隔离作用。
所述第一介质层102的材料为绝缘材料。本实施例中，所述第一介质层102的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述第一介质层102的步骤包括：在所述第一栅极层220和第二栅极层230露出的衬底110上形成第一介质材料层，所述第一介质材料层覆盖所述栅极掩膜层240顶部；以所述栅极掩膜层240顶部作为停止位置，采用平坦化工艺，去除高于所述栅极掩膜层240顶部的第一介质材料层，保留剩余第一介质材料层作为所述第一介质层102。
本实施例中，在形成所述第一介质层102后，保留所述栅极掩膜层240，所述栅极掩膜层240能够在后续刻蚀工艺过程中对所述第一栅极层220顶部起到保护作用。
本实施例中，所述第一介质层102能够在后续形成所述底部凹槽262(如图7所示)的过程中，为所述图形层(图未示)的形成提供平坦面，从而降低后续去除所述第二栅极层230的工艺难度、提高所述底部凹槽262的形貌质量，且还有利于减小形成所述填充层111(如图8所示)的制程对所述第一栅极层220的影响。
而且，所述第一介质层102还能对所述鳍部120侧壁起到保护作用，防止在形成所述填充层111(如图8所示)的过程中，在所述鳍部120侧壁进行外延生长；所述第一介质层102还能对形成于所述第二栅极层230(如图5所示)侧壁上的侧墙270起到支撑作用，降低所述侧墙270发生坍塌的概率。
此外，通过所述第一介质层102，还能避免额外平坦层和保护层的形成，提高了形成所述图形层的工艺可操作性，相应降低了工艺成本、简化了工艺步骤。
为此，如图6所示，在去除所述第二栅极层230顶部的栅极掩膜层240以及所述第二栅极层230后，在所述第一介质层102内形成露出所述栅氧化层210的顶部凹槽261。
相应的，本实施例中，形成所述底部凹槽262(如图7所示)后，所述底部凹槽262的顶部与所述顶部凹槽261的底部相连通。
需要说明的是，在其他实施例中，也可以在所述底部凹槽内形成所述填充层之后，形成覆盖所述填充层和源漏掺杂层的所述第一介质层。
结合参考图9，在所述底部凹槽262(如图7所示)内形成所述填充层111后，还包括：在所述顶部凹槽261(如图8所示)内形成第二介质层103，所述第二介质层103顶部与所述第一介质层102顶部齐平。
所述第二介质层103用于密封所述顶部凹槽261，从而便于后续制程的正常进行，提高后续制程的工艺可操作性；而且，所述第二介质层103覆盖所述填充层111，还能够对所述填充层111起到保护作用。
本实施例中，所述第二介质层103用于和所述第一介质层102构成层间介质层。因此，所述第二介质层103的材料为绝缘材料。
本实施例中，为了提高工艺兼容性，所述第二介质层103的材料和所述第一介质层102的材料相同，所述第二介质层103的材料为氧化硅。在其他实施例中，所述第二介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述第二介质层103的步骤包括：在所述顶部凹槽261内填充第二介质材料层，所述第二介质材料层覆盖所述栅极掩膜层240(如图8所示)顶部；以所述栅极掩膜层240顶部作为停止位置，采用平坦化工艺，去除高于所述栅极掩膜层240顶部的第二介质材料层，保留所述顶部凹槽261内的剩余第二介质材料层作为所述第二介质层103。
需要说明的是，在其他实施例中，在所述填充层为绝缘层的情况下，采用沉积工艺在所述底部凹槽内形成所述填充层的步骤中，所述填充层还形成于所述顶部凹槽内，即所述填充层与所述第一介质层顶部齐平，这不仅能够进一步提高所述填充层的散热性能，而且，形成所述填充层后，所述填充层即可密封所述顶部凹槽，因此无需再形成所述第二介质层，相应还简化了形成所述半导体结构的工艺步骤。
具体地，形成所述填充层的步骤包括：在所述顶部凹槽和底部凹槽内填充绝缘材料，所述绝缘材料还覆盖所述第一介质层顶部；对所述绝缘材料进行平坦化处理，去除高于所述第一介质层顶部的绝缘材料，保留所述顶部凹槽和底部凹槽内的剩余绝缘材料作为所述填充层。
结合参考图10，本实施例中，由于所述第一栅极层220(如图9所示)为伪栅层，因此形成所述第二介质层103后，还包括：去除所述第一栅极层220顶部的栅极掩膜层240(如图9所示)以及所述第一伪栅结构251(如图9所示)，在所述第一介质层102内形成栅极开口(图未示)；在所述栅极开口内形成金属栅结构300。
所述金属栅结构300用于控制所述鳍式场效应晶体管沟道的导通和截断。
本实施例中，所述金属栅结构300包括位于所述栅极开口底部和侧壁上的栅介质层310、以及位于所述栅介质层310上且填充于所述栅极开口内的栅电极320。
所述栅介质层310用于实现所述栅电极320与沟道之间的电隔离。所述栅介质层310的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层310的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极320用作为电极，用于实现与外部电路的电连接。本实施例中，所述栅电极320的材料为W。在其他实施例中，所述栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
相应的，本发明还提供一种半导体结构。继续参考图10，示出了本发明半导体结构一实施例的结构示意图。其中，图10是沿鳍部延伸方向(如图1中X1X2方向所示)割线的剖面结构示意图。
所述半导体结构包括：基底100，包括衬底110以及位于所述衬底110上的分立的鳍部120，所述鳍部120的材料为SiGe、Ge或III-V族半导体材料；横跨所述鳍部120的栅极结构(未标示)，所述栅极结构覆盖所述鳍部120的部分顶部和部分侧壁；源漏掺杂层260，位于所述栅极结构两侧的鳍部120内；填充层111，位于所述源漏掺杂层260露出的鳍部120内，所述填充层111与所述衬底110相接触，所述填充层111材料的导热系数大于所述鳍部120材料的导热系数。
所述衬底110用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述衬底110上的鳍部120用于提供鳍式场效应晶体管的沟道。
当所述鳍式场效应晶体管为PMOS晶体管时，所述鳍部120的材料为SiGe。通过采用SiGe沟道技术，有利于提升PMOS晶体管的性能。在其他实施例中，当所述鳍式场效应晶体管为PMOS晶体管时，所述鳍部的材料还可以为Ge。
当所述鳍式场效应晶体管为NMOS晶体管时，所述鳍部120的材料为III-V族半导体材料，从而有利于提高NMOS晶体管的性能。
具体地，所述III-V族半导体材料可以为InGaAs、InSb、GaSb、InAs或GaAsb。本实施例中，所述III-V族半导体材料为InGaAs。
本实施例中，所述鳍部120为外延生长于所述衬底110上的半导体材料层，从而使所述鳍部120的高度得到精确控制。
本实施例中，所述半导体结构还包括：隔离结构101，位于所述鳍部120露出的衬底110上，所述隔离结构101覆盖所述鳍部120的部分侧壁，且所述隔离结构101的顶部低于所述鳍部120的顶部。
所述隔离结构101用于对相邻器件或相邻鳍部120起到隔离作用。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述栅极结构为金属栅结构300，所述金属栅结构300用于控制所述鳍式场效应晶体管沟道的导通和截断。
本实施例中，所述金属栅结构300包括栅介质层310、以及位于所述栅介质层310上的栅电极320。
所述栅介质层310用于实现所述栅电极320与沟道之间的电隔离。所述栅介质层310的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层310的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极320用作为电极，用于实现与外部电路的电连接。本实施例中，所述栅电极320的材料为W。在其他实施例中，所述栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
在其他实施例中，所述栅极结构还可以为多晶硅栅结构，所述栅极结构相应包括材料为多晶硅的栅极层。在其他实施例中，所述栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
需要说明的是，为了便于图示，本实施例仅示意出一个金属栅结构300。在其他实施例中，所述金属栅结构的数量可以为多个。
本实施例中，所述金属栅结构300通过后形成高k栅介质层后形成金属栅极(highk last metal gate last)的方式形成，即形成所述半导体结构的工艺过程中，在形成所述金属栅结构300之前，所述金属栅结构300的位置处形成有第一伪栅结构，所述第一伪栅结构为叠层结构，因此所述金属栅结构300和源漏掺杂层260露出的鳍部120表面形成有栅氧化层210。
本实施例中，所述栅氧化层210的材料为氧化硅。在其他实施例中，所述栅氧化层210的材料还可以为氮氧化硅。
在其他实施例中，当所述第一伪栅结构为单层结构时，所述半导体结构还可以不包括所述栅氧化层。
本实施例中，所述金属栅结构300的侧壁上形成有侧墙270，所述侧墙270用于定义所述源漏掺杂层260的形成区域，且在所述半导体结构的形成工艺过程中对所述金属栅结构300的侧壁起到保护作用。
为此，本实施例中，所述侧墙270还覆盖部分栅氧化层210的顶部和侧壁；所述栅电极320位于所述侧墙270和隔离结构101、所述侧墙270和鳍部120围成的区域内，所述栅介质层310位于所述栅电极320和侧墙270之间、所述栅电极320和隔离结构101之间、以及所述栅电极320和鳍部120之间。。
所述侧墙270的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙270可以为单层结构或叠层结构。本实施例中，所述侧墙270为单层结构，所述侧墙270的材料为氮化硅。
所述源漏掺杂层260用于作为鳍式场效应晶体管的源区或漏区。
本实施例中，所述源漏掺杂层260包括应力层。其中，当所述鳍式场效应晶体管为PMOS晶体管时，所述应力层的材料为Si或SiGe，所述应力层内的掺杂离子为P型离子，例如B、Ga或In；当所述鳍式场效应晶体管为NMOS晶体管时，所述应力层的材料为Si或SiC，所述应力层内的掺杂离子为N型离子，例如P、As或Sb。
本实施例中，所述源漏掺杂层260的顶部高于所述鳍部120的顶部，所述源漏掺杂层260还覆盖所述侧墙270的部分侧壁。在其他实施例中，根据实际工艺需求，所述源漏掺杂层顶部还可以与所述鳍部顶部齐平。
所述填充层111位于所述源漏掺杂层260露出的鳍部120内，所述填充层111材料的导热系数大于所述鳍部120材料的导热系数。通过采用材料导热系数更高的填充层111代替所述源漏掺杂层260一侧的鳍部120，从而提高了器件的散热性能，改善器件的自发热效应，进而使器件性能得到改善。
其中，所述填充层111底部与所述衬底110相接触，能够保证器件工作时产生的热量经由所述填充层111并通过所述衬底110实现快速散发。
本实施例中，所述填充层111为具有较高导热系数的半导体层，即所述填充层111的材料为半导体材料。
所述填充层111底部与所述衬底110相接触，由于所述衬底110的材料为半导体材料，因此通过选取半导体材料的方式，有利于减小对器件电学性能的影响。
具体地，所述填充层111的材料为Si。Si的导热系数为150W/M·K，Si的导热系数较高，因此能够显著改善器件的自发热效应；此外，Si材料具有较好的工艺兼容性，且所述填充层111的材料与所述衬底110的材料相同，因此通过选取Si作为所述填充层111的材料，还有利于降低所述填充层111对器件性能产生不良影响的可能性。
在另一些实施例中，所述填充层的材料还可以为SiC。SiC的导热系数为490W/M·K，通过采用SiC作为所述填充层的材料，也能显著改善器件的自发热效应。
由于所述填充层111形成于所述源漏掺杂层260一侧的鳍部120内，所述填充层111对器件正常工作的影响较小，因此所述填充层111的材料选择更有灵活性，能根据实际工艺需求，选择具有较高导热系数的适宜材料。
在其他实施例中，所述填充层还可以为具有较高导热系数的绝缘层。具体地，所述填充层的材料还可以为BeO、Al2O3或AlN。其中，当所述填充层为绝缘材料层时，所述填充层位于所述源漏掺杂层露出的鳍部内，因此所述填充层还能进一步对相邻器件起到电隔离的作用，有利于进一步改善器件的性能。
需要说明的是，为了保障所述填充层111对自发热效应的改善，所述填充层111顶部至少与所述鳍部120顶部齐平。
本实施例中，为了显著改善改善器件的自发热效应，所述填充层111的厚度T(如图8所示)与所述衬底110顶部至位于所述鳍部120顶部的栅氧化层210顶部的距离相等，也就是说，所述填充层111贯穿所述栅氧化层210和鳍部120，所述填充层111的顶部与所述栅氧化层210的顶部齐平。
还需要说明的是，在形成所述半导体结构的工艺过程中，形成所述源漏掺杂层260的步骤通常包括：刻蚀所述第一伪栅结构两侧的鳍部120，在所述鳍部120内形成沟槽后；在所述沟槽内形成源漏掺杂层。随着器件尺寸的减小，沿所述鳍部120的延伸方向，相邻鳍部120末端之间的距离越来越小，因此，沿所述鳍部120的延伸方向，所述鳍部120两端的栅氧化层210上通常形成有第二伪栅结构，所述第二伪栅结构能够在所述鳍部120内形成沟槽的过程中，起到刻蚀掩膜的作用，使所述沟槽位于所述第二伪栅结构和相邻第一伪栅结构之间的鳍部120内，从而提高所述沟槽的形貌质量，且还能有效降低相邻源漏掺杂层260发生桥接的问题。
随着器件尺寸的减小，所述源漏掺杂层260露出的鳍部120区域也越来越小，因此为了适应工艺集成度的不断提高，同时保证自发热效应的改善效果，并减小对所述源漏掺杂层260的损伤，所述填充层111在去除所述第二伪栅结构以及所述第二伪栅结构下方的鳍部120，在所述鳍部120内形成底部凹槽之后，形成于所述底部凹槽内。
因此，本实施例中，沿所述鳍部120的延伸方向，所述填充层111位于所述鳍部120的两端。
本实施例中，所述半导体结构还包括：第一介质层102，位于所述金属栅结构300露出的衬底110上，所述第一介质层102覆盖所述金属栅结构300的侧壁。
所述第一介质层102用于构成层间介质层，所述第一介质层102用于对相邻器件之间起到隔离作用。
所述第一介质层102的材料为绝缘材料。本实施例中，所述第一介质层102的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
本实施例中，所述第一介质层102顶部与所述金属栅结构300顶部齐平，从而为所述金属栅结构300的形成以及后续制程提供工艺平台。
本实施例中，所述半导体结构还包括：第二介质层103，贯穿所述填充层111上方的第一介质层102。
在半导体工艺中，所述填充层111在去除所述第二伪栅结构以及所述第二伪栅结构下方的鳍部120，在所述鳍部120内形成底部凹槽之后，形成于所述底部凹槽内，因此在去除所述第二伪栅结构后，还会在所述第一介质层102内形成顶部凹槽，所述底部凹槽的顶部与所述顶部凹槽的底部相连通；所述第二介质层103用于密封所述顶部凹槽，从而为所述金属栅结构300的形成提供工艺平台，且便于后续制程的正常进行，提高了后续制程的工艺可操作性；而且，所述第二介质层103覆盖所述填充层111，还能够对所述填充层111起到保护作用。
相应的，所述侧墙270还覆盖所述第二介质层103的侧壁。
本实施例中，所述第二介质层103用于和所述第一介质层102构成层间介质层。因此，所述第二介质层103的材料为绝缘材料。
本实施例中，为了提高工艺兼容性，所述第二介质层103的材料和所述第一介质层102的材料相同，所述第二介质层103的材料为氧化硅。在其他实施例中，所述第二介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
需要说明的是，在其他实施例中，在所述填充层为绝缘层的情况下，所述填充层还可以贯穿所述第一介质层，即所述填充层顶部与所述第一介质层顶部齐平。也就是说，在所述底部凹槽内形成所述填充层的步骤中，所述填充层还形成于所述顶部凹槽内，这不仅能够进一步提高所述填充层的散热性能，而且，通过所述填充层即可实现密封所述顶部凹槽的目的，因此所述半导体结构中可以不设置所述第二介质层，相应还简化了形成所述半导体结构的工艺步骤。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括衬底以及位于所述衬底上的分立的鳍部，所述鳍部的材料为SiGe、Ge或III-V族半导体材料；
形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；
在所述栅极层两侧的鳍部内形成源漏掺杂层；
在所述栅极层露出的衬底上形成第一介质层，所述第一介质层覆盖所述栅极层的侧壁；
在所述源漏掺杂层一侧的鳍部内形成填充层，所述填充层与所述衬底相接触，所述填充层材料的导热系数大于所述鳍部材料的导热系数，形成所述填充层的步骤包括：在所述第一介质层内形成顶部凹槽；在所述鳍部内形成露出所述衬底的底部凹槽，所述底部凹槽与所述顶部凹槽相连通；在所述底部凹槽内形成填充层；所述填充层为半导体层，形成所述半导体层的工艺为选择性外延工艺；
在所述底部凹槽内形成所述填充层后，在所述顶部凹槽内形成第二介质层，所述第二介质层顶部与所述第一介质层顶部齐平。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述填充层的材料为Si。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述III-V族半导体材料为InGaAs、InSb、GaSb、InAs或GaAs。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成横跨所述鳍部的栅极层的步骤中，用于形成器件的栅极层为第一栅极层，剩余栅极层为第二栅极层；
在所述源漏掺杂层露出的鳍部内形成填充层的步骤包括：依次去除所述第二栅极层以及所述第二栅极层下方的鳍部，在所述鳍部内形成露出所述衬底的底部凹槽。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，依次去除所述第二栅极层以及所述第二栅极层下方的鳍部的步骤包括：采用刻蚀工艺，依次刻蚀所述第二栅极层以及所述第二栅极层下方的鳍部。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，依次去除所述第二栅极层以及所述第二栅极层下方的鳍部的步骤中，去除所述第二栅极层后，在所述第一介质层内形成顶部凹槽。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，形成横跨所述鳍部的栅极层的步骤中，所述第二栅极层为双扩散隔断结构。
8.一种半导体结构，其特征在于，包括：
基底，包括衬底以及位于所述衬底上的分立的鳍部，所述鳍部的材料为SiGe、Ge或III-V族半导体材料；
横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
源漏掺杂层，位于所述栅极结构两侧的鳍部内；
第一介质层，位于所述栅极结构露出的衬底上，所述第一介质层覆盖所述栅极结构的侧壁；
填充层，位于所述源漏掺杂层一侧的鳍部内，所述填充层与所述衬底相接触，所述填充层材料的导热系数大于所述鳍部材料的导热系数；所述填充层为半导体层，所述半导体层通过选择性外延工艺形成；
第二介质层，贯穿所述填充层上方的第一介质层。
9.如权利要求8所述的半导体结构，其特征在于，所述填充层的材料为Si。
10.如权利要求8所述的半导体结构，其特征在于，所述III-V族半导体材料为InGaAs、InSb、GaSb、InAs或GaAs。
11.如权利要求8所述的半导体结构，其特征在于，沿所述鳍部的延伸方向，所述填充层位于所述鳍部的两端。
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