CN110277316B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN110277316B
CN110277316B CN201810203583.6A CN201810203583A CN110277316B CN 110277316 B CN110277316 B CN 110277316B CN 201810203583 A CN201810203583 A CN 201810203583A CN 110277316 B CN110277316 B CN 110277316B
Authority
CN
China
Prior art keywords
layer
channel
forming
side wall
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810203583.6A
Other languages
English (en)
Other versions
CN110277316A (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201810203583.6A priority Critical patent/CN110277316B/zh
Publication of CN110277316A publication Critical patent/CN110277316A/zh
Application granted granted Critical
Publication of CN110277316B publication Critical patent/CN110277316B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3738—Semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，方法包括：提供基底，包括衬底、凸出于衬底上的分立的鳍部和位于鳍部上的沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层，沟道叠层的数量为一个或多个，且鳍部和沟道层的材料为SiGe；形成横跨沟道叠层且覆盖沟道叠层部分顶部和部分侧壁的伪栅层；依次刻蚀伪栅层两侧的沟道叠层和鳍部，在沟道叠层内形成顶部凹槽，在鳍部内形成露出衬底且与顶部凹槽相贯通的底部凹槽；在底部凹槽中形成半导体层，半导体层的导热系数大于SiGe的导热系数；形成半导体层后，在顶部凹槽中形成掺杂外延层。本发明通过采用导热系数较高的半导体层代替伪栅层两侧的SiGe鳍部，从而改善自发热效应，进而改善PMOS晶体管的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
随着器件尺寸的不断缩小，Si材料较低的迁移率已成为制约器件性能的主要因素。因此，为了进一步提升PMOS晶体管的器件性能，目前通常采用SiGe沟道技术，即在沟道区域采用SiGe材料，以提高沟道内载流子的迁移率。
但是，引入SiGe沟道技术后，容易导致器件性能的下降。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提升器件性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上的分立的鳍部、以及位于所述鳍部上的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述沟道叠层的数量为一个或多个，且所述鳍部和沟道层的材料为SiGe；形成横跨所述沟道叠层的伪栅层，所述伪栅层覆盖所述沟道叠层的部分顶部和部分侧壁；依次刻蚀所述伪栅层两侧的沟道叠层和鳍部，在所述沟道叠层内形成顶部凹槽，在所述鳍部内形成露出所述衬底且与所述顶部凹槽相贯通的底部凹槽；在所述底部凹槽中形成半导体层，所述半导体层的导热系数大于SiGe的导热系数；形成所述半导体层后，在所述顶部凹槽中形成掺杂外延层。
相应的，本发明还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底表面，所述鳍部的材料为SiGe；沟道结构层，位于所述鳍部上且与所述鳍部间隔设置，所述沟道结构层包括一个或多个间隔设置的沟道层，且所述沟道结构层的材料为SiGe；全包围金属栅极结构，位于所述鳍部上且包围所述沟道层；半导体层，贯穿所述全包围金属栅极结构两侧的鳍部，所述半导体层的导热系数大于SiGe的导热系数；掺杂外延层，贯穿所述全包围金属栅极结构两侧的沟道结构层且位于所述半导体层上。
与现有技术相比，本发明的技术方案具有以下优点：
本发明依次刻蚀伪栅层两侧的沟道叠层和鳍部，在所述沟道叠层内形成顶部凹槽，在所述鳍部内形成露出衬底且与所述顶部凹槽相贯通的底部凹槽之后，在所述底部凹槽中形成半导体层，所述半导体层的导热系数大于SiGe的导热系数；通过采用导热系数较高的半导体层代替所述伪栅层两侧的SiGe鳍部，从而提高PMOS晶体管的散热性能，改善自发热效应(Self-heating Effect)，进而改善PMOS晶体管的性能。
可选方案中，当所述沟道叠层的数量为一个时，形成所述顶部凹槽之后，形成所述底部凹槽之前，所述形成方法还包括沿垂直于所述侧墙侧壁的方向刻蚀部分牺牲层，使所述沟道层、鳍部、侧墙和剩余牺牲层围成沟槽，并在所述沟槽中形成阻挡层，当所述沟道叠层的数量为多个时，形成所述顶部凹槽之后，形成所述底部凹槽之前，所述形成方法还包括沿垂直于所述侧墙侧壁的方向刻蚀部分牺牲层，使所述鳍部、与所述鳍部相邻的沟道层、侧墙和剩余牺牲层围成第一沟槽，使相邻沟道层、位于所述相邻沟道层之间的剩余牺牲层和侧墙围成第二沟槽，并在所述第一沟槽和第二沟槽中形成阻挡层；因此后续形成全包围金属栅极结构后，使所述全包围金属栅极结构的栅电极和所述掺杂外延层之间不仅形成有栅介质层，还形成有所述阻挡层，从而能够减小所述栅电极与掺杂外延层之间的寄生电容，进而进一步改善PMOS晶体管的性能。
附图说明
图1至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图20和图21是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，引入SiGe沟道技术后，容易导致器件性能的下降。分析其原因在于：
与Si相比，SiGe的导热系数较低，因此引入SiGe沟道技术后，容易导致器件在工作中所产生的热量来不及散发，从而降低了器件的散热效果。
而且，在全包围栅极晶体管中引入鳍部结构后，与平面晶体管相比，全包围栅极晶体管的衬底所占面积减小，隔离结构所占面积增大，衬底所占面积的减小会降低器件的散热效果，且由于隔离结构的材料通常为氧化硅，氧化硅的导热系数也较低，从而导致器件的散热效果进一步变差，全包围栅极晶体管的性能退化更为严重。
为了解决所述技术问题，本发明采用导热系数较高的半导体层代替伪栅层两侧的SiGe鳍部，从而提高PMOS晶体管的散热性能，改善自发热效应，进而改善PMOS晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图1和图2，提供基底(未标示)，所述基底包括衬底111、凸出于所述衬底111上的分立的鳍部112(如图2所示)、以及位于所述鳍部112上的沟道叠层130(如图2所示)，所述沟道叠层130包括牺牲层131和位于所述牺牲层131上的沟道层132，所述沟道叠层130的数量为一个或多个，且所述鳍部112和沟道层132的材料为SiGe。
所述衬底111用于为后续形成全包围栅极(Gate-all-around，GAA)晶体管提供工艺平台。具体地，所述全包围栅极晶体管为PMOS晶体管。
本实施例中，所述衬底111为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述沟道叠层130用于为后续形成悬空间隔设置的沟道层132提供工艺基础。具体的，所述牺牲层131用于支撑所述沟道层132，从而为后续实现所述沟道层132的间隔悬空设置提供工艺基础，也用于为后续所形成的全包围栅极晶体管的全包围金属栅极结构占据空间位置，且所形成全包围栅极晶体管的沟道位于所述沟道层132和鳍部112内。
本实施例中，所述鳍部112上形成有2个沟道叠层130，即所述鳍部112上形成有交替设置的2个牺牲层131和2个沟道层132。在其他实施例中，根据实际工艺需求，所述沟道叠层的数量还可以为1个，或者多于2个。
本实施例中，为了提升PMOS晶体管的性能，所述全包围栅极晶体管采用SiGe沟道技术，相应的，所述鳍部112和沟道层132的材料均为SiGe。
本实施例中，所述牺牲层131的材料为Si。在后续去除所述牺牲层131的过程中，Si和SiGe的刻蚀选择比较高，所以通过将所述牺牲层131的材料设置为Si的做法，能够有效降低所述牺牲层131的去除工艺对所述沟道层132和鳍部112的影响，从而提高所述沟道层132和鳍部112的质量，进而有利于改善所形成全包围栅极晶体管的性能。
具体地，形成所述衬底111、鳍部112和沟道叠层130的步骤包括：如图1所示，提供衬底111；在所述衬底111上形成鳍部材料层112a；在所述鳍部材料层112a上形成沟道材料叠层130a，所述沟道材料叠层130a包括牺牲材料层131a和位于所述牺牲材料层131a上的沟道材料层132a；如图2所示，依次刻蚀所述沟道材料叠层130a(如图1所示)和鳍部材料层112a(如图1所示)，形成凸出于所述衬底111表面的鳍部112、以及位于所述鳍部112上的沟道叠层130，所述沟道叠层130包括牺牲层131和位于所述牺牲层131上的沟道层132。
本实施例中，通过掩膜干法刻蚀的方式形成所述鳍部112和沟道叠层130。具体地，在所述沟道材料叠层130a上形成鳍部掩膜材料层140a(如图1所示)；图形化所述鳍部掩膜材料层140a，形成鳍部掩膜层140(如图2所示)；以所述鳍部掩膜层140为掩膜，通过干法刻蚀的方式依次去除所述沟道材料叠层130a的部分材料、以及所述鳍部材料层112a的部分材料。
本实施例中，所述鳍部材料层112a通过外延生长的方式形成于所述衬底111上，所述沟道材料叠层130a通过外延生长的方式形成于所述鳍部材料层112a上，因此所述鳍部材料层112a、牺牲材料层131a和沟道材料层132a的形成质量较好，所述鳍部112、牺牲层131和沟道层132的质量相应也较好，相应的，所形成全包围栅极晶体管的沟道位于高质量的材料中，从而有利于改善所述全包围栅极晶体管的性能。
结合参考图3，形成所述沟道叠层130后，还包括：在所述沟道叠层130露出的衬底111上形成隔离结构113，所述隔离结构113至少露出所述沟道叠层130的侧壁。
所述隔离结构113作为半导体器件的隔离结构，用于对相邻器件或相邻沟道叠层130起到隔离作用。本实施例中，所述隔离结构113的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
需要说明的是，本实施例中，所述隔离结构113的顶部表面与所述鳍部112的顶部表面相齐平，也就是说，所述隔离结构113露出所述沟道叠层130的侧壁。在其他实施例中，所述隔离结构还可以露出所述鳍部的部分侧壁。
还需要说明的是，在形成所述隔离结构113的制程中，去除所述沟道叠层130顶部的鳍部掩膜层140(如图2所示)。
结合参考图4至图6，图5是图4沿鳍部延伸方向(如图4中A1A2方向所示)割线的剖面结构示意图，图6是基于图5的剖面结构示意图，形成横跨所述沟道叠层130的伪栅层220(如图6所示)，所述伪栅层220覆盖所述沟道叠层130的部分顶部和部分侧壁。
所述伪栅层220作为伪栅结构(Dummy Gate)的一部分，所述伪栅层220用于为后续所述全包围金属栅极结构的形成占据空间位置。
本实施例中，所述伪栅层220的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
本实施例中，所述伪栅结构为叠层结构，因此形成所述伪栅层220之前，还包括：形成保形覆盖所述沟道叠层130的伪栅氧化层210，所述伪栅氧化层210与所述伪栅层220构成所述伪栅结构。在其他实施例中，所述伪栅结构还可以为单层结构，即所述伪栅结构仅包括所述伪栅层。
本实施例中，所述伪栅氧化层210的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
具体地，形成所述伪栅结构的步骤包括：形成保形覆盖所述沟道叠层130的伪栅氧化层210后，在所述伪栅氧化层210上形成横跨所述沟道叠层130的伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层200(如图6所示)；以所述栅极掩膜层200为掩膜刻蚀所述伪栅材料层，形成伪栅层220，所述伪栅层220覆盖所述伪栅氧化层210的部分顶部和部分侧壁。
需要说明的是，形成所述伪栅层220后，保留位于所述伪栅层220顶部的所述栅极掩膜层200。所述栅极掩膜层200的材料为氮化硅，所述栅极掩膜层200用于在后续工艺过程中对所述伪栅层220顶部起到保护作用。
还需要说明的是，随着器件尺寸的减小，沿所述沟道叠层130的延伸方向，相邻沟道叠层130末端之间的距离(Head to Head,HTH)越来越小，相邻鳍部112末端之间的距离越来越小，为了能够在后续刻蚀所述伪栅层220两侧的沟道叠层130以形成顶部凹槽、刻蚀所述伪栅层220两侧的鳍部112以形成底部凹槽的过程中，起到刻蚀掩膜的作用，减小所述刻蚀工艺对所述隔离结构113的过刻蚀，从而避免所述顶部凹槽和底部凹槽的形貌因所述隔离结构113的损耗而发生改变的问题，在形成所述伪栅结构的工艺过程中，还在所述隔离结构113上形成掩膜栅结构(图未示)，所述掩膜栅结构顶部和所述伪栅结构顶部齐平，所述掩膜栅结构可用于作为单扩散隔断(Single diffusion break，SDB)结构。
本实施例中，为了便于图示，未示意出所述掩膜栅结构。
此外，继续参考图6，形成所述伪栅层220后，还包括：在所述伪栅层220的侧壁形成侧墙250。
所述侧墙250可作为后续刻蚀工艺的刻蚀掩膜，用于定义后续掺杂外延层的形成区域。
具体地，后续步骤还包括刻蚀所述伪栅层220两侧的沟道叠层130，通过所述侧墙250，使得刻蚀所形成的顶部凹槽与所述伪栅层220之间具有一定距离，从而使形成于所述顶部凹槽中的掺杂外延层与所述伪栅层220之间具有一定距离。
所述侧墙250的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙250可以为单层结构或叠层结构。本实施例中，所述侧墙250为单层结构，所述侧墙250的材料为氮化硅。
本实施例中，根据实际工艺需求，所述侧墙250的厚度为8nm至12nm。其中，所述侧墙250的厚度指的是：沿垂直于所述侧墙250侧壁的方向上，所述侧墙250的尺寸。
具体地，形成所述侧墙250的步骤包括：形成保形覆盖所述伪栅层220侧壁、所述栅极掩膜层200侧壁和顶部、所述伪栅氧化层210表面以及所述隔离结构113表面的侧墙膜；采用无掩膜刻蚀工艺，去除所述栅极掩膜层200顶部、所述伪栅氧化层210表面以及所述隔离结构113表面的侧墙膜，保留所述伪栅层220的侧壁的侧墙膜作为所述侧墙250。
需要说明的是，本实施例中，形成所述侧墙250后，还包括刻蚀去除所述侧墙250露出的伪栅氧化层210，保留所述伪栅层220和侧墙250覆盖的伪栅氧化层210，以露出所述伪栅层220两侧的沟道叠层130，便于后续工艺步骤的进行。
结合参考图7至图10，依次刻蚀所述伪栅层220两侧的沟道叠层130和鳍部112，在所述沟道叠层130内形成顶部凹槽150(如图7所示)，在所述鳍部112内形成露出所述衬底111且与所述顶部凹槽150相贯通的底部凹槽160(如图10所示)。
所述顶部凹槽150用于为后续形成掺杂外延层提供空间位置，所述底部凹槽160用于为后续形成导热系数较高的半导体层提供空间位置。
本实施例中，在刻蚀所述伪栅层220两侧的沟道叠层130和鳍部112之前，还包括：在所述鳍部112表面、所述隔离结构113表面以及部分沟道叠层130表面形成图形层(图未示)，所述图形层起到保护所述鳍部112和隔离结构113的作用，所述图形层还可以覆盖所述沟道叠层130不期望被刻蚀的区域。
本实施例中，所述图形层的材料为光刻胶材料。在形成所述顶部凹槽150和底部凹槽160之后，采用湿法去胶或灰化工艺去除所述图形层。
需要说明的是，所述伪栅层220侧壁上形成有所述侧墙250，因此在所述刻蚀工艺过程中，还以所述侧墙250作为刻蚀掩膜；相应的，形成所述顶部凹槽150和底部凹槽160后，沿所述鳍部112的延伸方向(即沿垂直于所述侧墙250侧壁的方向)，所述沟道叠层130和鳍部112的端部位于所述伪栅层220的两侧。具体地，沿垂直于所述侧墙250侧壁的方向，所述沟道叠层130的端面和所述侧墙250的侧壁齐平，所述鳍部112的端面与所述侧墙250的侧壁齐平。
本实施例中，采用各向异性刻蚀工艺刻蚀所述伪栅层220两侧的沟道叠层130和鳍部112，从而提高所述顶部凹槽150和底部凹槽160的形貌质量。具体地，所述各向异性刻蚀工艺可以为反应离子刻蚀工艺。
结合参考图8和图9，还需要说明的是，形成所述顶部凹槽150后，形成所述底部凹槽160(如图10所示)之前，还包括：沿垂直于所述侧墙250侧壁的方向刻蚀部分牺牲层131，使所述鳍部112、与所述鳍部112相邻的沟道层132、侧墙250和剩余牺牲层131围成第一沟槽135(如图8所示)，使相邻沟道层132、位于所述相邻沟道层132之间的剩余牺牲层131和侧墙250围成第二沟槽136(如图8所示)，所述第一沟槽135、第二沟槽136与所述顶部凹槽150相贯通，且沿垂直于所述侧墙250侧壁的方向，所述第一沟槽135和第二沟槽136的深度H(如图8所示)小于所述侧墙250的厚度(未标示)；在所述第一沟槽135和第二沟槽136中形成阻挡层260(如图9所示)。
所述第一沟槽135和第二沟槽136用于为后续形成阻挡层260提供空间位置。
所形成全包围栅极晶体管具有全包围金属栅极结构，即后续所述全包围金属栅极结构形成于所述伪栅结构和牺牲层131所对应位置处，所述全包围金属栅极结构通常包括栅介质层以及位于所述栅介质层上的栅电极，通过所述阻挡层260，使所述栅电极和后续形成于所述顶部凹槽150中的掺杂外延层之间不仅形成有所述栅介质层，还形成有所述阻挡层260，从而能够减小所述栅电极与掺杂外延层之间的寄生电容，有利于改善PMOS晶体管的器件性能。
本实施例中，通过湿法刻蚀的方式刻蚀部分牺牲层131。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能沿垂直于所述侧墙250侧壁的方向对所述牺牲层131进行刻蚀，以形成所述第一沟槽135和第二沟槽136。相应的，在所述湿法刻蚀工艺后，沿所述鳍部112的延伸方向，所述沟道层132的端面和所述侧墙250的侧壁齐平，且所述沟道层132的长度大于所述牺牲层131的长度。
具体的，刻蚀部分牺牲层131的过程中，所述湿法刻蚀工艺对所述牺牲层131的刻蚀速率大于对所述沟道层132和鳍部112的刻蚀速率，从而降低所述湿法刻蚀工艺对所述沟道层132和鳍部112的损耗。
本实施例中，所述沟道层132和鳍部112的材料为SiGe，所述牺牲层131的材料为Si。所以所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化铵(TMAH)溶液。四甲基氢氧化铵溶液对Si材料刻蚀速率与对SiGe材料刻蚀速率的差值较大，因此采用四甲基氢氧化铵溶液刻蚀部分牺牲层131，能够有效降低所述沟道层132和鳍部112受到损耗的几率，有利于改善所形成全包围栅极晶体管的性能。
本实施例中，所述四甲基氢氧化铵溶液的体积百分比浓度为10％到80％，从而对所述牺牲层131实现有效刻蚀，并且显著降低所述沟道层132和鳍部112发生损耗的概率。
为了避免对所述全包围栅极晶体管的沟道产生影响，刻蚀部分牺牲层131后，沿垂直于所述侧墙250侧壁的方向，所述第一沟槽135和第二沟槽136的深度H小于所述侧墙250的厚度，且剩余牺牲层131端部位于所述伪栅层220两侧。
需要说明的是，沿垂直于所述侧墙250侧壁的方向，所述第一沟槽135和第二沟槽136的深度H不宜过小，也不宜过大。如果所述深度H过小，则容易导致所述阻挡层260的厚度过小，从而难以减小后续全包围金属栅极结构中的栅电极与掺杂外延层之间的寄生电容；如果所述深度H过大，则对所述牺牲层131的刻蚀量难以控制，容易对所述全包围栅极晶体管的沟道产生影响，且所述深度H还会增加所述阻挡层260在所述第一沟槽135和第二沟槽136中的形成难度。为此，本实施例中，为了有效减小栅电极与掺杂外延层之间的寄生电容，并降低对所述全包围栅极晶体管沟道的影响，所述第一沟槽135和第二沟槽136的深度H为3nm至7nm。
所述阻挡层260的材料不仅能够较好地起到减小寄生电容的作用，且为了减小对全包围栅极晶体管性能的影响，所述阻挡层260的材料为介质材料。为此，本实施例中，所述阻挡层260的材料为SiN。在其他实施例中，所述阻挡层的材料还可以为SiON、SiBCN或SiCN。
本实施例中，形成所述阻挡层260的工艺具有良好的填充性能，从而使得所述阻挡层260在所述第一沟槽135和第二沟槽136中具有较好的填充质量。具体地，形成所述阻挡层260的工艺为原子层沉积工艺。在其他实施例中，形成所述阻挡层的工艺还可以为低压化学气相沉积工艺。
相应的，形成所述阻挡层260的步骤包括：采用原子层沉积工艺在所述第一沟槽135和第二沟槽136中形成阻挡材料层(图未示)，所述阻挡材料层还保形覆盖所述侧墙250侧壁和顶部、栅极掩膜层200顶部、沟道层132侧壁、鳍部112表面和隔离结构113表面；采用无掩膜刻蚀工艺刻蚀所述阻挡材料层，保留所述第一沟槽135和第二沟槽136中的阻挡材料层作为阻挡层260。
具体地，所述无掩膜刻蚀工艺为干法刻蚀工艺。通过无掩膜刻蚀工艺，能够去除所述侧墙250侧壁和顶部、栅极掩膜层200顶部、沟道层132侧壁、鳍部112表面和隔离结构113表面的阻挡材料层，而所述第一沟槽135和第二沟槽136中的阻挡材料层在所述侧墙250和沟道层132的覆盖下被保留，并露出所述伪栅层220的鳍部112，从而为后续制程提供工艺基础。
需要说明的是，本实施例以所述鳍部112上形成有2个沟道叠层130为例进行说明。在其他实施例中，当所述沟道叠层的数量为一个时，则沿垂直于所述侧墙侧壁的方向刻蚀部分牺牲层后，所述沟道层、鳍部、侧墙和剩余牺牲层围成沟槽，且沿垂直于所述侧墙侧壁的方向，所述沟槽深度小于所述侧墙厚度；所述阻挡层则形成于所述沟槽中。相应的，沿垂直于所述侧墙侧壁的方向，所述沟槽的深度为3nm至7nm。
参考图11，在所述底部凹槽160(如图10所示)中形成半导体层122，所述半导体层122的导热系数大于SiGe的导热系数。
通过采用导热系数较高的半导体层122代替所述伪栅层220两侧的鳍部112，从而提高PMOS晶体管的散热性能，改善自发热效应，进而有利于改善PMOS晶体管的器件性能。
本实施例中，所述半导体层122的材料为Si。Si的导热系数为150W/M·K，Si的导热系数较高，因此能够显著改善PMOS晶体管的散热性能；此外，Si材料具有较好的工艺兼容性，且所述半导体层122的材料与所述衬底111的材料，因此通过选取Si作为所述半导体层122的材料，还有利于降低对所形成全包围栅极晶体管的影响。
在其他实施例中，所述半导体层的材料还可以为SiC。SiC的导热系数为490W/M·K，通过采用SiC作为所述半导体层的材料，也能显著改善PMOS晶体管的散热性能。
本实施例中，通过外延生长的方式形成所述半导体层122，从而提高所述半导体层122在所述底部凹槽160中的形成质量、以及所述半导体层122和衬底111的接触面的界面质量，进而有利于提高全包围栅极晶体管的性能。
参考图12，形成所述半导体层122后，在所述顶部凹槽150(如图11所示)中形成掺杂外延层270。
所述掺杂外延层270用于作为所形成全包围栅极晶体管的源区和漏区。
本实施例中，所述掺杂外延层270包括应力层。具体地，所述全包围栅极晶体管为PMOS晶体管，所以所述应力层的材料为Si或SiGe，所述应力层内的掺杂离子为P型离子，例如B、Ga或In。其中，所述应力层为PMOS器件的沟道区提供压应力作用，从而提高PMOS器件的载流子迁移率。
具体的，形成所述掺杂外延层270的步骤包括：采用选择性外延工艺，向所述顶部凹槽150内填充应力材料，以形成所述应力层，且在形成所述应力层的工艺过程中，原位自掺杂P型离子以形成所述掺杂外延层270。在其他实施例中，还可以在所述凹槽内形成应力层后，对所述应力层进行P型离子掺杂以形成所述掺杂外延层。
本实施例中，所述掺杂外延层270的顶部高于所述沟道叠层130的顶部，且由于选择性外延工艺的特性，所述掺杂外延层270还覆盖所述侧墙250的部分侧壁。在其他实施例中，根据实际工艺需求，所述掺杂外延层顶部还可以与所述沟道叠层顶部齐平。
需要说明的是，所述半导体层122形成于所述底部凹槽160(如图10所示)中，所述掺杂外延层270形成于所述顶部凹槽150中，因此所述掺杂外延层270与所述半导体层122相接触，从而保障所述全包围栅极晶体管良好的电学性能。
还需要说明的是，所述伪栅氧化层210与所述伪栅层220构成伪栅结构，因此形成所述掺杂外延层270之后，还包括：
结合参考图13至图15，图13是基于图12的剖面结构示意图，图14是基于图13的剖面结构示意图，图15是图14沿垂直于鳍部延伸方向(如图14中B1B2方向所示)割线的剖面结构示意图，在所述伪栅层220(如图13所示)露出的基底(未标示)上形成层间介质层114，所述层间介质层114露出所述伪栅层220顶部；去除所述伪栅层220，在所述层间介质层114内形成露出所述沟道叠层130的栅极开口115(如图14和图15所示)。
所述层间介质层114用于实现相邻半导体结构之间的电隔离，所述层间介质层114还用于定义后续所形成全包围金属栅极结构的尺寸和位置。所述层间介质层114的材料为绝缘材料。本实施例中，所述层间介质层114的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述层间介质层114的步骤包括：在所述伪栅层220露出的衬底111上形成介质材料层，所述介质材料层覆盖所述伪栅层220顶部；对所述介质材料层进行平坦化处理，去除高于所述伪栅层220顶部的介质材料层，所述平坦化处理后的剩余介质材料层作为所述层间介质层114。
本实施例中，所述介质材料层覆盖所述栅极掩膜层200(如图12所示)顶部，因此在形成所述层间介质层114的过程中，还去除所述栅极掩膜层200。
去除所述伪栅层220的步骤用于为后续所述全包围金属栅极结构的形成提供工艺基础。
本实施例中，所述伪栅层220横跨所述沟道叠层130且覆盖所述沟道叠层130部分顶部和部分侧壁的表面，所以所述栅极开口115至少露出所述沟道叠层130的部分顶部和部分侧壁。具体地，如图15所示，所述沟道叠层130凸出于所述栅极开口115底部，所述栅极开口115露出所述牺牲层131的侧壁。
结合参考图16和图17，图16是基于图14的剖面结构示意图，图17是基于图15的剖面结构示意图，去除所述栅极开口115露出的牺牲层131(如图14和图15所示)。
通过去除所述栅极开口115露出的牺牲层131，在所述沟道层132下方形成与所述栅极开口115连通的间隙116，使所述沟道层132实现悬空，从而为后续所形成全包围金属栅极结构能够包围所述沟道层132提供基础。
需要说明的是，由于所述牺牲层131在所述掺杂外延层270(如图16所示)形成之后去除，因此所述牺牲层131去除之后，所述沟道层132两端与所述掺杂外延层270相连，悬空于所述栅极开口115内。
本实施例中，所述沟道叠层130(如图14和图15所示)位于所述鳍部112上，所以去除所述牺牲层131之后，所述沟道层132悬空于所述鳍部112上，所述沟道层132与所述鳍部112之间的间隙116底部露出所述鳍部112。
还需要说明的是，本实施例中，所述鳍部112上具有2个沟道叠层130，所以去除所述牺牲层131的步骤中，去除所述2个沟道叠层130的牺牲层131，在所述2个沟道层132下方均形成所述间隙116。
本实施例中，通过湿法刻蚀的方式去除所述栅极开口115露出的牺牲层131，从而提高对所述牺牲层131的去除效率，且能够降低所述牺牲层131的去除工艺对所述沟道层132和鳍部112的损伤，有利于所形成全包围栅极晶体管的良率提升和电学性能的改善。具体的，去除所述栅极开口115露出牺牲层131的过程中，所述湿法刻蚀工艺对所述牺牲层131的刻蚀速率大于对所述沟道层132和鳍部112的刻蚀速率。
本实施例中，所述沟道层132的材料为SiGe，所述牺牲层131的材料为Si。所以所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化铵溶液。四甲基氢氧化铵溶液对Si材料刻蚀速率与对SiGe材料刻蚀速率的差值较大，因此采用四甲基氢氧化铵溶液去除所述剩余牺牲层131，能够有效降低所述沟道层132和鳍部112受损的概率。
本实施例中，所述四甲基氢氧化铵溶液的体积百分比浓度为10％到80％，从而对所述剩余牺牲层131实现有效刻蚀，并且显著降低所述沟道层132和鳍部112发生损耗的概率。
结合参考图18和图19，图18是基于图16的剖面结构示意图，图19是基于图17的剖面结构示意图，在所述栅极开口115(如图16和图17所示)内形成填充满所述栅极开口115的全包围金属栅极结构400。
所述全包围金属栅极结构400用于控制所述全包围栅极晶体管沟道的导通和截断。
由于所述栅极开口115与所述间隙116(如图16和图17所示)连通，而且所述全包围金属栅极结构400填充满所述栅极开口115，因此所述全包围金属栅极结构400还填充满所述间隙116，所述全包围金属栅极结构400能够从所述栅极开口115内露出的沟道层132四周包围所述沟道层132，且还覆盖所述鳍部112顶部，即所述全包围金属栅极结构400能够覆盖所述沟道层132的上表面、下表面和侧面以及所述鳍部112顶部。
本实施例中，所述沟道层132的数量为2个，每个沟道层132下方均形成有所述间隙116，因此所述全包围金属栅极结构400填充满所述2个沟道层132下方的间隙116，所述全包围金属栅极结构400包围所述2个沟道层132。
本实施例中，所述全包围金属栅极结构400包括栅介质层410和位于所述栅介质层410上的栅电极420。
具体地，形成所述全包围金属栅极结构400的步骤包括：在所述栅极开口115内形成栅介质层410，所述栅介质层410覆盖所述栅极开口115的底部和侧壁，还覆盖悬空于所述栅极开口115内沟道层132的表面；形成所述栅介质层410之后，向所述栅极开口115内填充金属材料，形成栅电极420。
所述栅介质层410用于实现所述栅电极420与沟道之间的电隔离。由于所形成全包围栅极晶体管的沟道位于所述沟道层132和鳍部112内，因此所述栅介质层410覆盖所述栅极开口115内沟道层132的上表面、下表面和侧面，还覆盖所述鳍部112的部分顶部和部分侧壁。
所述栅介质层410的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层410的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极420用作为电极，用于实现与外部电路的电连接。本实施例中，所述栅电极420的材料为W。在其他实施例中，所述栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，如图18所示，所述沟道层132和鳍部112之间的栅电极420与所述掺杂外延层270之间不仅形成有所述栅介质层410，还形成有所述阻挡层260，相邻沟道层132之间的栅电极420与所述掺杂外延层270之间不仅形成有所述栅介质层410，还形成有所述阻挡层260，所述阻挡层260的设置，能够减小所述栅电极420与所述掺杂外延层270之间的寄生电容，从而进一步改善全包围栅极晶体管的性能。
相应的，本发明还提供一种半导体结构。参考图20和图21，示出了本发明半导体结构一实施例的结构示意图，图20是沿鳍部延伸方向割线的剖面结构示意图，图21是图20沿垂直于鳍部延伸方向(如图20中C1C2方向所示)割线的剖面结构示意图。
所述半导体结构包括：衬底511；鳍部512，凸出于所述衬底511表面，所述鳍部512的材料为SiGe；沟道结构层(未标示)，位于所述鳍部512上且与所述鳍部512间隔设置，所述沟道结构层包括一个或多个间隔设置的沟道层532，且所述沟道结构层的材料为SiGe；全包围金属栅极结构700，位于所述鳍部512上且包围所述沟道层532；半导体层522，贯穿所述全包围金属栅极结构700两侧的鳍部512，所述半导体层522的导热系数大于SiGe的导热系数；掺杂外延层670，贯穿所述全包围金属栅极结构700两侧的沟道结构层且位于所述半导体层522上。
所述衬底511用于为全包围栅极晶体管的形成提供工艺平台。本实施例中，所述全包围栅极晶体管为PMOS晶体管。
本实施例中，所述衬底511为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述沟道结构层位于所述鳍部512上且与所述鳍部512间隔设置，且所述沟道结构层包括一个或多个间隔设置的沟道层532，从而使所述全包围金属栅极结构700能够包围所述沟道层532。
所述全包围栅极晶体管的沟道位于所述鳍部512和沟道结构层(即所述沟道层532)内。本实施例中，为了提升PMOS晶体管的性能，所述全包围栅极晶体管采用SiGe沟道技术，相应的，所述鳍部512和沟道层532的材料均为SiGe。
本实施例中，所述沟道结构层包括两个间隔设置的沟道层532。在其他实施例中，根据实际工艺需求，所述沟道结构层还可以仅包括一个沟道层，或者，所述沟道结构层包括多个间隔设置的沟道层，且所述沟道层的数量多于2个。
需要说明的是，所述半导体结构包括：隔离结构513，位于所述鳍部512露出的衬底511上。
所述隔离结构513作为半导体器件的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构513的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
需要说明的是，本实施例中，所述隔离结构513的顶部与所述鳍部512的顶部齐平。在其他实施例中，所述隔离结构的顶部还可以高于所述鳍部的顶部。
所述全包围金属栅极结构700用于控制所述全包围栅极晶体管沟道的导通和截断。
本实施例中，所述全包围金属栅极结构700包围所述沟道层532且还覆盖所述鳍部512顶部，即所述全包围金属栅极结构700覆盖所述沟道层532的上表面、下表面和侧面以及所述鳍部512顶部。
本实施例中，所述全包围金属栅极结构700包括栅介质层710和位于所述栅介质层710上的栅电极720。
所述栅介质层710用于实现所述栅电极720与沟道之间的电隔离。由于所述全包围栅极晶体管的沟道位于所述沟道层532和鳍部512内，因此所述栅介质层710覆盖所述沟道层532的上表面、下表面和侧面，还覆盖所述鳍部512的部分顶部和部分侧壁。
所述栅介质层710的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层710的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极720用作为电极，用于实现与外部电路的电连接。本实施例中，所述栅电极720的材料为W。在其他实施例中，所述栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，随着器件尺寸的减小，沿所述鳍部512的延伸方向，相邻沟道层532末端之间的距离越来越小，相邻鳍部512末端之间距离的减小；所述掺杂外延层670通过先刻蚀形成凹槽、再在所述凹槽中进行填充的方式形成，为了能够在形成所述凹槽的过程中，起到刻蚀掩膜的作用，减小所述刻蚀工艺对所述隔离结构513的过刻蚀，从而避免所述凹槽的形貌因所述隔离结构513的损耗而发生改变的问题，所述半导体结构还包括位于所述隔离结构513上的掩膜栅结构，用于作为单扩散隔断结构。其中，所述掩膜栅结构和所述全包围金属栅极结构700在同一工艺步骤中形成，所述掩膜栅结构和所述全包围金属栅极结构700的顶部齐平。本实施例中，为了便于图示，未示意出所述掩膜栅结构。
所述半导体层522的导热系数大于SiGe的导热系数，通过采用导热系数较高的半导体层522代替所述全包围金属栅极结构700两侧的鳍部512，从而能够提高PMOS晶体管的散热性能，改善自发热效应，进而有利于改善PMOS晶体管的器件性能。
本实施例中，所述半导体层522的材料为Si。Si的导热系数为150W/M·K，Si的导热系数较高，因此能够显著改善PMOS晶体管的散热性能；此外，Si材料具有较好的工艺兼容性，且所述半导体层522的材料与所述衬底511的材料，因此通过选取Si作为所述半导体层522的材料，还有利于降低对所形成全包围栅极晶体管的影响。
在其他实施例中，所述半导体层的材料还可以为SiC。SiC的导热系数为490W/M·K，通过采用SiC作为所述半导体层的材料，也能显著改善PMOS晶体管的散热性能。
需要说明的是，所述半导体结构还包括：阻挡层660，位于所述掺杂外延层670与所述沟道层532和鳍部512之间的全包围金属栅极结构700之间、以及所述掺杂外延层670与相邻沟道层532之间的全包围金属栅极结构700之间；侧墙650，覆盖所述全包围金属栅极结构700的侧壁、所述全包围金属栅极结构700露出的沟道结构层顶部和侧壁以及所述阻挡层660表面，所述侧墙650的厚度T1(如图20所示)大于所述阻挡层660的厚度T2(如图20所示)。
所述侧墙650用于定义所述掺杂外延层670的形成区域。
具体地，用于容纳所述掺杂外延层670的凹槽通过以所述侧墙650作为刻蚀掩膜的方式形成，从而使得形成于所述凹槽中的掺杂外延层670与所述全包围金属栅极结构700之间具有一定距离。
所述侧墙650的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙650可以为单层结构或叠层结构。本实施例中，所述侧墙650为单层结构，所述侧墙650的材料为氮化硅。
本实施例中，根据实际工艺需求，所述侧墙650的厚度T1为8nm至12nm。
本实施例中，所述半导体还包括：层间介质层532，位于所述全包围金属栅极结构700露出的衬底511上，所述层间介质层532露出所述全包围金属栅极结构700的顶部。
所述层间介质层532用于实现相邻半导体结构之间的电隔离，所述层间介质层532还用于定义所述全包围金属栅极结构700的尺寸和位置。所述层间介质层532的材料为绝缘材料。本实施例中，所述层间介质层532的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
所述沟道层532和鳍部512之间的栅电极720与所述掺杂外延层670之间不仅形成有所述栅介质层710，还形成有所述阻挡层660，相邻沟道层532之间的栅电极720与所述掺杂外延层670之间不仅形成有所述栅介质层710，还形成有所述阻挡层660，因此通过所述阻挡层660的设置，能够减小所述栅电极720与所述掺杂外延层670之间的寄生电容，从而进一步改善全包围栅极晶体管的性能。
所述阻挡层660的材料不仅能够较好地起到减小寄生电容的作用，且为了减小对全包围栅极晶体管性能的影响，所述阻挡层660的材料为介质材料。为此，本实施例中，所述阻挡层660的材料为SiN。在其他实施例中，所述阻挡层的材料还可以为SiON、SiBCN或SiCN。
本实施例中，为了避免对所述全包围栅极晶体管的沟道产生影响，沿所述鳍部512的延伸方向(即沿垂直于所述侧墙650侧壁的方向)，所述沟道层532的端部位于所述全包围金属栅极结构700的两侧。
本实施例中，在形成所述半导体结构的工艺过程中，采用后形成高k栅介质层后形成金属栅极(high k last metal gate last)的工艺形成所述全包围金属栅极结构700，因此在形成所述全包围金属栅极结构700之前，通过横跨所述沟道层结构顶部和侧壁的伪栅结构，以及位于相邻所述沟道层532之间、位于所述沟道层532和鳍部512之间的牺牲层占据所述全包围金属栅极结构700的位置。
相应的，形成所述阻挡层660的步骤通常包括：沿垂直于所述侧墙650侧壁的方向刻蚀部分牺牲层，使所述鳍部512、与所述鳍部512相邻的沟道层532、侧墙650和剩余牺牲层围成第一沟槽，使相邻沟道层532、位于所述相邻沟道层532之间的剩余牺牲层和侧墙650围成第二沟槽；在所述第一沟槽和第二沟槽中形成所述阻挡层660。为此，本实施例中，所述侧墙650的厚度T1大于所述阻挡层660的厚度T2，且沿垂直于所述侧墙650侧壁的方向，所述阻挡层660的远离所述全包围金属栅极结构700一侧的端面与所述侧墙650侧壁齐平。
其中，所述阻挡层660的厚度T2不宜过小，也不宜过大。如果所述阻挡层660的厚度T2过小，则难以减小所述栅电极720与掺杂外延层670之间的寄生电容；如果所述阻挡层660的厚度T2过大，则在所述阻挡层660的形成工艺过程中，对所述牺牲层的刻蚀量难以控制，容易对所述全包围栅极晶体管的沟道产生影响，且还会增加所述阻挡层660在所述第一沟槽和第二沟槽中的形成难度。为此，本实施例中，为了有效减小所述栅电极720与掺杂外延层670之间的寄生电容，并减小对所述全包围栅极晶体管沟道的影响，所述阻挡层660的厚度T2为3nm至7nm。
还需要说明的是，在其他实施例中，当所述沟道结构层包括一个沟道层时，则所述阻挡层位于所述掺杂外延层与所述沟道层和鳍部之间的全包围金属栅极结构之间；所述侧墙覆盖所述全包围金属栅极结构的侧壁、所述全包围金属栅极结构露出的沟槽结构层顶部和侧壁以及所述阻挡层表面，且所述侧墙的厚度大于所述阻挡层的厚度。
本实施例中，在形成所述半导体结构的工艺过程中，所采用的伪栅结构为叠层结构，包括伪栅氧化层610(如图20所示)以及位于所述伪栅氧化层610上的伪栅层，因此所述半导体结构还包括：位于所述侧墙650和所述沟道层532之间的伪栅氧化层610，在去除所述伪栅结构以形成所述全包围金属栅极结构700的过程中，所述侧墙650和所述沟道层532之间的伪栅氧化层610在所述侧墙650的保护作用下被保留。
在其他实施例中，当所采用的伪栅结构为单层结构时，即所述伪栅结构仅包括伪栅层时，所述半导体结构还可以不含有所述伪栅氧化层。
本实施例中，所述伪栅氧化层610的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
所述掺杂外延层670用于作为所形成全包围栅极晶体管的源区和漏区。
本实施例中，所述掺杂外延层670包括应力层。具体地，所述全包围栅极晶体管为PMOS晶体管，所以所述应力层的材料为Si或SiGe，所述应力层内的掺杂离子为P型离子，例如B、Ga或In。其中，所述应力层为PMOS器件的沟道区提供压应力作用，从而提高PMOS器件的载流子迁移率。
本实施例中，所述掺杂外延层670的顶部高于所述沟道层532的顶部，且所述掺杂外延层670还覆盖所述侧墙650的部分侧壁。在其他实施例中，根据实际工艺需求，所述掺杂外延层顶部还可以与所述沟道叠层顶部齐平。
所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底上的分立的鳍部、以及位于所述鳍部上的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述沟道叠层的数量为一个或多个，且所述鳍部和沟道层的材料为SiGe；
形成横跨所述沟道叠层的伪栅层，所述伪栅层覆盖所述沟道叠层的部分顶部和部分侧壁；
依次刻蚀所述伪栅层两侧的沟道叠层和鳍部，在所述沟道叠层内形成顶部凹槽，在所述鳍部内形成露出所述衬底且与所述顶部凹槽相贯通的底部凹槽；
在所述底部凹槽中形成半导体层，所述半导体层的导热系数大于SiGe的导热系数，所述半导体层和所述底部凹槽侧壁的鳍部相接触；
形成所述半导体层后，在所述顶部凹槽中形成掺杂外延层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体层的材料为Si或SiC。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述掺杂外延层后，还包括：在所述伪栅层露出的基底上形成层间介质层，所述层间介质层露出所述伪栅层顶部；
去除所述伪栅层，在所述层间介质层内形成露出所述沟道叠层的栅极开口；
去除所述栅极开口露出的牺牲层；
在所述栅极开口内形成填充满所述栅极开口的全包围金属栅极结构。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述伪栅层后，依次刻蚀所述伪栅层两侧的沟道叠层和鳍部之前，还包括：在所述伪栅层的侧壁形成侧墙；
形成所述顶部凹槽和底部凹槽的步骤中，以所述侧墙为刻蚀掩膜，刻蚀所述伪栅层两侧的沟道叠层和鳍部；
所述沟道叠层的数量为一个，形成所述顶部凹槽之后，形成所述底部凹槽之前，还包括：沿垂直于所述侧墙侧壁的方向刻蚀部分牺牲层，使所述沟道层、鳍部、侧墙和剩余牺牲层围成沟槽，所述沟槽与所述顶部凹槽相贯通，且沿垂直于所述侧墙侧壁的方向，所述沟槽深度小于所述侧墙厚度；在所述沟槽中形成阻挡层；
或者，
所述沟道叠层的数量为多个，形成所述顶部凹槽之后，形成所述底部凹槽之前，还包括：沿垂直于所述侧墙侧壁的方向刻蚀部分牺牲层，使所述鳍部、与所述鳍部相邻的沟道层、侧墙和剩余牺牲层围成第一沟槽，使相邻沟道层、位于所述相邻沟道层之间的剩余牺牲层和侧墙围成第二沟槽，所述第一沟槽、第二沟槽与所述顶部凹槽相贯通，且沿垂直于所述侧墙侧壁的方向，所述第一沟槽和第二沟槽的深度小于所述侧墙的厚度；在所述第一沟槽和第二沟槽中形成阻挡层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为SiN、SiON、SiBCN或SiCN。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的工艺为原子层沉积工艺或低压化学气相沉积工艺。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，所述沟道叠层的数量为一个，沿垂直于所述侧墙侧壁的方向，所述沟槽的深度为3nm至7nm；或者，
所述沟道叠层的数量为多个，沿垂直于所述侧墙侧壁的方向，所述第一沟槽和第二沟槽的深度为3nm至7nm。
8.如权利要求4所述的半导体结构的形成方法，其特征在于，沿垂直于所述侧墙侧壁的方向刻蚀部分牺牲层的步骤包括：采用湿法刻蚀工艺，刻蚀部分牺牲层。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为Si。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述栅极开口露出的牺牲层的步骤包括：采用湿法刻蚀工艺刻蚀所述牺牲层，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化铵溶液。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为PMOS晶体管。
12.一种半导体结构，其特征在于，包括：
衬底；
鳍部，凸出于所述衬底表面，所述鳍部的材料为SiGe；
沟道结构层，位于所述鳍部上且与所述鳍部间隔设置，所述沟道结构层包括一个或多个间隔设置的沟道层，且所述沟道结构层的材料为SiGe；
全包围金属栅极结构，位于所述鳍部上且包围所述沟道层；
半导体层，贯穿所述全包围金属栅极结构两侧的鳍部，所述半导体层的导热系数大于SiGe的导热系数，所述半导体层和所述鳍部侧壁相接触；
掺杂外延层，贯穿所述全包围金属栅极结构两侧的沟道结构层且位于所述半导体层上。
13.如权利要求12所述的半导体结构，其特征在于，沿所述鳍部的延伸方向，所述沟道层和鳍部的端部位于所述全包围金属栅极结构的两侧；
所述沟道结构层包括一个沟道层，所述半导体结构还包括：阻挡层，位于所述掺杂外延层与所述沟道层和鳍部之间的全包围金属栅极结构之间；侧墙，覆盖所述全包围金属栅极结构的侧壁、所述全包围金属栅极结构露出的沟道结构层顶部和侧壁以及所述阻挡层表面，所述侧墙的厚度大于所述阻挡层的厚度；或者，
所述沟道结构层包括多个间隔设置的沟道层，所述半导体结构还包括：阻挡层，位于所述掺杂外延层与所述沟道层和鳍部之间的全包围金属栅极结构之间、以及所述掺杂外延层与相邻沟道层之间的全包围金属栅极结构之间；侧墙，覆盖所述全包围金属栅极结构的侧壁、所述全包围金属栅极结构露出的沟道结构层顶部和侧壁以及所述阻挡层表面，所述侧墙的厚度大于所述阻挡层的厚度。
14.如权利要求12所述的半导体结构，其特征在于，所述半导体层的材料为Si或SiC。
15.如权利要求13所述的半导体结构，其特征在于，所述阻挡层的材料为SiN、SiON、SiBCN或SiCN。
16.如权利要求13所述的半导体结构，其特征在于，沿垂直于所述侧墙侧壁的方向，所述阻挡层的厚度为3nm至7nm。
17.如权利要求12所述的半导体结构，其特征在于，所述半导体结构为PMOS晶体管。
CN201810203583.6A 2018-03-13 2018-03-13 半导体结构及其形成方法 Active CN110277316B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810203583.6A CN110277316B (zh) 2018-03-13 2018-03-13 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810203583.6A CN110277316B (zh) 2018-03-13 2018-03-13 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN110277316A CN110277316A (zh) 2019-09-24
CN110277316B true CN110277316B (zh) 2023-06-02

Family

ID=67957580

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810203583.6A Active CN110277316B (zh) 2018-03-13 2018-03-13 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN110277316B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864017B (zh) * 2019-11-28 2024-09-17 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112928024B (zh) * 2019-12-06 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112928023B (zh) * 2019-12-06 2023-07-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113555285B (zh) * 2020-04-23 2024-09-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
DE102021109275A1 (de) 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around-vorrichtungen mit selbstausgerichteter abdeckung zwischen kanal und rückseitiger leistungsschiene
CN113809010B (zh) * 2020-06-11 2023-09-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113808947B (zh) * 2020-06-16 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113823562A (zh) * 2020-06-18 2021-12-21 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN113851535A (zh) * 2020-06-28 2021-12-28 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN113903808B (zh) * 2020-07-06 2023-12-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113972274B (zh) * 2020-07-24 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN112151386B (zh) * 2020-09-27 2023-01-06 中国科学院微电子研究所 堆叠纳米线环栅器件及其制作方法
WO2023023950A1 (zh) * 2021-08-24 2023-03-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN117672860A (zh) * 2022-08-31 2024-03-08 华为技术有限公司 半导体器件、制备方法以及电子设备
CN115831876B (zh) * 2022-11-30 2024-04-19 中国科学院微电子研究所 半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839814A (zh) * 2012-11-21 2014-06-04 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN105609421A (zh) * 2015-12-07 2016-05-25 中国科学院微电子研究所 具有自对准栅结构的半导体器件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4966153B2 (ja) * 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839814A (zh) * 2012-11-21 2014-06-04 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN105609421A (zh) * 2015-12-07 2016-05-25 中国科学院微电子研究所 具有自对准栅结构的半导体器件及其制造方法

Also Published As

Publication number Publication date
CN110277316A (zh) 2019-09-24

Similar Documents

Publication Publication Date Title
CN110277316B (zh) 半导体结构及其形成方法
CN110828541B (zh) 半导体结构及其形成方法
US11309422B2 (en) Semiconductor structure and method for forming the same
CN110767549B (zh) 半导体结构及其形成方法
CN110581173B (zh) 半导体结构及其形成方法
CN111223779A (zh) 半导体结构及其形成方法
US11164949B2 (en) Semiconductor structure and method formation method thereof
CN111863609B (zh) 半导体结构及其形成方法
CN110854194B (zh) 半导体结构及其形成方法
CN113539969B (zh) 半导体结构及其形成方法
CN117293087A (zh) 半导体结构及其形成方法
CN111490092B (zh) 半导体结构及其形成方法
CN115188811A (zh) 半导体结构及其形成方法
CN113838803A (zh) 半导体结构及其形成方法
CN112951725B (zh) 半导体结构及其形成方法
CN110875390B (zh) 半导体结构及其形成方法
CN110690286B (zh) 半导体结构及其形成方法
CN112289687B (zh) 半导体结构及其形成方法
CN111627854B (zh) 半导体结构及其形成方法
CN115472692A (zh) 半导体结构及其形成方法
CN118553685A (zh) 半导体结构的形成方法
CN117410288A (zh) 半导体结构及其形成方法
CN117810259A (zh) 半导体结构及其形成方法
CN115188798A (zh) 半导体结构及其形成方法、以及晶体管
CN115714133A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant