CN117672860A - 半导体器件、制备方法以及电子设备 - Google Patents

半导体器件、制备方法以及电子设备 Download PDF

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Abstract

本申请提供了半导体器件、制备方法以及电子设备，在衬底上形成多个相互间隔排列的堆叠结构，使堆叠结构包括交替堆叠的牺牲层和沟道层，在相邻两个堆叠结构之间的衬底中形成隔离结构；形成横跨各堆叠结构的假栅结构，在假栅结构的两侧依次形成栅侧墙、源漏区以及层间绝缘层，去除假栅结构形成栅极开口，从处于栅极开口中的牺牲层裸露表面开始向内刻蚀牺牲层，将各沟道层的沟道区的部分区域凸出于牺牲层，在处于栅极开口中裸露出的沟道区表面包覆保护层，去除处于栅极开口中的牺牲层，去除保护层，将所有沟道区暴露，在栅极开口中，形成环绕每一个沟道区的栅极结构。通过设置保护层，形成轮廓和界面较完好的沟道区。

Description

半导体器件、制备方法以及电子设备
技术领域
本申请涉及到半导体技术领域，尤其涉及到半导体器件、制备方法以及电子设备。
背景技术
互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)技术是当今集成电路(Integrated Circuit，IC)的主流技术。随着器件尺寸的不断缩小，集成度呈指数增长，电路性能也不断得到改善。但是随着金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)器件的特征尺寸进入到深亚微米以及纳米的范围，短沟效应将对器件性能带来重要影响，与此同时，传统的器件结构以及制备工艺也遇到了新的挑战。为了延续摩尔定律的有效性，新的器件结构如鳍式场效应晶体管(Fin Field-Effect Transistor，Fin FET)、环绕栅极场效应晶体管(GateAll Around Field-Effect Transistor，GAAFET)等被广泛研究。其中，GAAFET在抑制短沟效应、提高电流控制等方面的优越能力，使得其成为未来MOSFET器件的最有力竞争者之一。
目前GAAFET器件的常用制备方法是：先交替外延生长牺牲层和沟道(Channel)层的堆叠膜层。之后，使用选择性刻蚀技术，去除牺牲层，保留沟道层，从而形成GAAFET。然而，选择性刻蚀技术通常采用干法刻蚀工艺，但是干法刻蚀工艺中会出现离子轰击和尖端放电等现象，容易引起沟道层出现刻蚀损伤和边角处刻蚀速率较快的问题，从而引起沟道轮廓和沟道界面不理想。这样，一方面，降低了有效沟道宽度，另一方面，造成迁移率退化，退化器件性能。
发明内容
本申请实施例提供了一种半导体器件、制备方法以及电子设备，用于改善由于刻蚀损伤和边角处刻蚀速率较快，引起的沟道轮廓和沟道界面不理想的问题。
第一方面，本申请实施例提供了一种半导体器件的制备方法，该制备方法包括：在衬底上形成多个相互间隔排列的堆叠结构，并使堆叠结构包括交替堆叠的牺牲层和沟道层，在相邻两个堆叠结构之间的衬底中形成隔离结构；形成横跨各堆叠结构的假栅结构，并使假栅结构覆盖沟道层的沟道区，在假栅结构的两侧依次形成栅侧墙、源漏区以及层间绝缘层，去除假栅结构形成栅极开口，从处于栅极开口中的牺牲层裸露表面开始向内刻蚀牺牲层，将各沟道层的沟道区的部分区域凸出于牺牲层，在处于栅极开口中裸露出的沟道区表面包覆保护层，去除处于栅极开口中的牺牲层，去除保护层，将所有沟道区暴露，在栅极开口中，形成环绕每一个沟道区的栅极结构。
本申请通过设置保护层，可使距离衬底最远的沟道层的第一表面被保护层覆盖，而每一个沟道层的第二表面有部分区域被牺牲层覆盖但未被保护层覆盖，因此，第一表面中对应基准区域处的区域相比第二表面中对应基准区域处的区域，在刻蚀去除牺牲层的过程中，受到保护层的保护作用，可以降低刻蚀损伤，因此，第一表面对应基准区域处的平整度大于沟道层的第二表面对应基准区域处的平整度。
以及，通过设置保护层，部分沟道层的第三表面有部分区域被牺牲层覆盖但未被保护层覆盖，因此，第一表面中对应基准区域处的区域相比第三表面中对应基准区域处的区域，在刻蚀去除牺牲层的过程中，受到保护层的保护作用，可以降低刻蚀损伤，因此，第一表面对应基准区域处的平整度大于沟道层的第三表面对应基准区域处的平整度。
以及，通过设置保护层，不仅第一表面被保护层覆盖，各沟道层的沟道区中凸出于牺牲层设置的部分区域(即沟道区的边角和侧壁)也被保护层覆盖，以通过保护层对沟道区的侧壁和边角处进行保护，可以避免由于刻蚀损伤和边角处刻蚀速率较快，导致沟道轮廓和沟道界面不理想的问题。因此，本申请实施例，通过设置保护层，保护沟道区在牺牲层刻蚀过程中不受损伤，形成理想轮廓和界面完好的沟道区。从而改善器件的有效沟道宽度降低和迁移率退化的问题，提高器件性能。
需要说明的是，形成的栅极结构环绕每一个沟道层的沟道区。可选地，栅极结构包括金属栅极和栅介质层。金属栅极环绕沟道层的沟道区，且栅介质层设置于金属栅极和沟道层的沟道区之间。也就是说，金属栅极隔着栅介质层环绕沟道层的沟道区。这样通过使金属栅极环绕沟道层的沟道区，实现金属栅极包裹沟道的设置，能实现对沟道的理想控制，形成GAAFET。并且，栅极结构环绕的沟道层为纳米片沟道层，即形成的GAAFET为纳米片GAAFET。
在本申请一个可能的实现方式中，衬底可为体硅(Bulk silicon)，可为绝缘体上硅(Silicon-On-Insulator，SOI)衬底，可为应变缓冲层(Strain Relaxed Buffer，SRB)，Ge衬底等其他衬底，在此不做限制。
需要说明的是，衬底用于制备集成电路或半导体器件的晶圆部分。一般地，为防止最底层的寄生沟道导通，需要对衬底进行高掺杂，以抑制反型层沟道的形成。示例性地，通过对衬底进行离子注入加退火，在衬底中形成一定浓度和深度分布的离子分布，以实现对衬底进行高掺杂。或，采用扩散的方式，在衬底中形成一定浓度和深度分布的离子分布，以实现对衬底进行高掺杂。
在本申请一个可能的实现方式中，为了形成保护层，在处于所述栅极开口中的沟道层表面包覆保护层，包括：
首先，可采用与牺牲层材料和沟道层材料具有高刻蚀选择比的材料，在处于栅极开口中的牺牲层表面和沟道层表面沉积保护初始膜层。
示例性地，采用沉积工艺，进行保护层沉积，对于不同牺牲层厚度的纳米片GAAFET，保护层的厚度的可不同。一般地，保护层的厚度约为牺牲层厚度的一半，不同尺寸环境情况不同，保护层的材料应选择对牺牲层和沟道层材料具有高刻蚀选择性的材料。并且，保护层的材料还应不同于栅侧墙，内侧墙和隔离结构处已采用过的材料，以保证这里的保护层材料在下面去除保护层的步骤中，能够被选择性去除，而不侵蚀栅侧墙，内侧墙和隔离结构。
可选地，保护层的材料包括但不限于a-Si，SiN，SiNO，SiOC等材料，根据不同场景，可灵活选择。
可选地，采用沉积工艺形成保护初始膜层。其中，可选取保形性差的沉积工艺。示例性地，可以采用气相沉积工艺、原子层沉积、等离子体增强化学的气相沉积工艺以及等离子体增强原子层沉积等工艺，以利用沉积工艺保形性差的特点，形成如下形式的填充方式：在栅极开口中沉积保护初始膜层，使保护初始膜层覆盖处于栅极开口中的牺牲层表面和沟道层表面，并在保护初始膜层将第一凹槽的开口端封闭，以在第一凹槽中通过保护初始膜层合围成腔体后停止沉积。其中，牺牲层表面的保护初始膜层的厚度小于沟道层表面的保护初始膜层的厚度。也就是说，第一凹槽内部的保护层材料填充不充分，第一凹槽的开口端提前被保护层材料封口，导致第一凹槽内部的保护层存在孔洞，而沟道层的侧壁，顶部和边角处的保护层材料填充比较充分且厚度较厚。
之后，去除牺牲层表面的保护初始膜层，保留处于栅极开口中的沟道层表面的保护初始膜层，形成保护层。
在一些实施例中，利用第一凹槽内外填充的差异性，对保护层的结构进行修饰。采用干法刻蚀工艺，将保护初始膜层减薄，使封闭第一凹槽的开口端的保护初始膜层形成开口，以去除第一凹槽的底端处的牺牲层表面的保护初始膜层，保留沟道层表面的保护初始膜层，形成保护层。也就是说，采用具有精确的刻蚀控制的干法刻蚀工艺，以保证第一凹槽封口被打开，第一凹槽内部(尤其是底部)的保护层材料被刻蚀，而沟道层的侧壁，顶部和边角处的保护层材料部分剩余。
需要说明的是，保护层的填充和刻蚀的轮廓不限于上述的轮廓，只要通过保护层的沉积和刻蚀，形成沟道层的沟道区边角、顶部以及侧壁被保护的形状即可，比如第一凹槽内部的保护层的孔洞可以具有很多，也可以质量很差，牺牲层侧壁是否沉积保护层均可，只要最终经保护层刻蚀后，形成第一凹槽的底部暴露出牺牲层，沟道层的侧壁、顶部和边角处被保护层保护的轮廓即可。当然，此处也仅是说明的理想情况。在制备工艺中，去除保护层的工艺可能会有所偏差，例如，处于牺牲层与沟道层的边角处的保护初始膜层并未完全去除，有少量残留。又例如，处于沟道层的靠近上述边角处的保护初始膜层被去除，也能满足要求。这些情况均在本专利的保护范围之内。
在本申请一个可能的实现方式中，为了将各沟道层的沟道区的部分区域凸出于牺牲层，可对栅极开口中暴露出的牺牲层进行部分地选择性刻蚀，以刻蚀出一定深度的第一凹槽。该第一凹槽由相邻的沟道层以及设置于相邻的沟道层之间的牺牲层形成，从而将各沟道层的沟道区的部分区域凸出于牺牲层。例如，第一凹槽的底部由牺牲层形成，在第二方向上，第一凹槽的侧壁由相邻沟道层形成，在第一方向上，第一凹槽的侧壁由内侧墙形成。这样可以使第一凹槽的高度为牺牲层的厚度。
可选地，在平行于衬底所在平面且垂直于沟道区的延伸方向的方向上，沟道层中凸出于牺牲层的部分区域具有第一宽度。在垂直于衬底所在平面的方向上，牺牲层具有第一厚度。本申请对第一宽度不进行限制。示例性地，一般地可以使第一宽度不大于第一厚度。第一宽度定义了第一凹槽的深度，对于不同纳米片沟道层宽度的GAAFET器件，第一宽度可不同，相应地，第一凹槽的深度也不同。可选地，第一宽度为5nm～10nm，即第一凹槽的深度为5nm～10nm。当然，也可以使第一宽度大于第一厚度。在实际应用中，可以根据实际应用的需求确定第一宽度和第一厚度。
以及，牺牲层的刻蚀采用具有精确刻蚀控制的原子层刻蚀工艺(Atomic LayerEtching，ALE)或者干法连续刻蚀工艺，且刻蚀需要对沟道层具有很好的选择性，以尽可能降低对沟道层的损伤。
在本申请一个可能的实现方式中，为了形成保护层，在处于所述栅极开口中的沟道层表面包覆保护层，包括：可采用选择性沉积工艺，在处于栅极开口中的沟道层表面沉积保护层。
可选地，可以采用干法刻蚀工艺去除保护层，并且，在去除保护层的干法刻蚀工艺中，可将刻蚀偏压的范围设置为0～150V，以保证刻蚀去除保护层步骤中产生的离子轰击较小，从而尽可能不对距离衬底最远的沟道层的第一表面产生刻蚀损伤，尽可能的保证第一表面的平整度优于第二表面和第三表面的平整度。当然，也可以采用湿法刻蚀去除保护层，以避免第一表面出现刻蚀损伤，尽可能的保证第一表面的平整度优于第二表面和第三表面的平整度。
在本申请一个可能的实现方式中，为了形成栅侧墙、源漏区以及层间绝缘层，即在假栅结构的侧壁处依次形成栅侧墙、源漏区以及层间绝缘层，包括：
首先，在假栅结构制造完成之后，可在沿第一方向上的假栅结构的两侧形成栅侧墙，以减小短沟道效应。可选地，暂时还可将假栅结构顶部上的硬掩膜保留，不用额外去除。这样可以将硬掩膜作为栅侧墙形成过程中的刻蚀停止层。
本申请对栅侧墙的材料可不做限制，例如可为氮化硅(SiNx)、氮氧化硅、碳氧化硅等介质材料或者气隙等低介电常数的材料。在设置气隙时，不会影响器件的集成，同时有助于降低寄生电容，提高器件性能。
本申请对栅侧墙的厚度可不做限制，例如可为2nm～10nm。
作为具体实施的一个示例，各向同性生长栅侧墙材料，生长的厚度与设计的栅侧墙厚度一致。之后，各向异性刻蚀，去除假栅结构的两侧之外的上述栅侧墙，并且刻蚀停止在上述硬掩膜作为的刻蚀停止层上。
之后，去除假栅结构两侧的堆叠结构，暴露出栅侧墙下方的牺牲层和沟道层的侧面。即采用刻蚀工艺，去除未由假栅结构和栅侧墙覆盖的堆叠结构，暴露出沟道层和牺牲层在沿第一方向上的侧面。
之后，去除栅侧墙下方的至少部分牺牲层，在栅侧墙下方相邻的沟道层之间形成第二凹槽。例如，第二凹槽的底部由牺牲层形成，在第二方向上，第二凹槽的侧壁由相邻沟道层形成，在第三方向上，第二凹槽的侧壁由栅侧墙形成。这样可以使第二凹槽的高度为牺牲层的厚度。
作为具体实施的一个示例，采用选择性刻蚀工艺对暴露出的牺牲层进行刻蚀，以将牺牲层凹进形成第二凹槽。第二凹槽的深度最终定义了内侧墙的厚度，第二凹槽的高度为牺牲层的厚度并最终定义了内侧墙的高度。可选地，内侧墙的高度大于其厚度，因此第二凹槽的高度不小于其深度。理想的第二凹槽的形状为矩形，这里对牺牲层进行刻蚀的刻蚀工艺需要对沟道层材料具有很高的选择比，且具有精确的刻蚀控制。
需要说明的是，在实际应用中，由于制备工艺的因素，第二凹槽的形状可能不能完全是矩形，其仅需大致满足上述条件即可。
并且，本申请对内侧墙的厚度可不做限制，例如可为1nm～10nm。则第二凹槽的深度即可与将要形成的内侧墙的厚度相同。示例性地，内侧墙在平行于沟道区的延伸方向上的宽度不大于牺牲层在垂直于衬底所在平面上的厚度。需要说明的是，在实际应用中，内侧墙的宽度可以但不必须与栅侧墙的厚度一致，例如，内侧墙的宽度可以小于栅侧墙的厚度。在实际应用中，内侧墙的宽度可以根据实际应用环境的需求进行确定，在此不作限定。
之后，在第二凹槽中填充介质材料，形成内侧墙。并使，内侧墙在平行于沟道区的延伸方向上的宽度一般不大于牺牲层沿垂直于衬底所在平面的方向上的厚度。
可选地，设置的内侧墙位于牺牲层的两端，以将金属栅极与源区/漏区隔离，降低栅源和栅漏交叠电容，同时保证沟道释放过程第一区和第二区不被暴露和刻蚀，从而实现精确的栅长控制。内侧墙的材料选择上，需要在牺牲层刻蚀时具有高抗刻蚀能力，另外内侧墙材料选择上也需要它的刻蚀对沟道材料具有高选择性，由于低交叠电容的需求，尽量采用低介电常数的介质材料(例如，介电常数不大于7的介质材料)。
可选地，内侧墙的材料可以用单层，也可以按照需求采用不同材料组合的多层设计，这里不做限制。例如，内侧墙的材料包括但不限于由硅(Si)与碳(C)、氧(O)、氮(N)任意几种组合而成的介质材料。
作为具体实施的一个示例，采用沉积工艺各向同性沉积内侧墙的介质材料，该沉积工艺需要具有很好的填充性，以完美填充上述第二凹槽。例如，沉积工艺包括但不限于工艺。之后，采用刻蚀工艺，对沉积后的内侧墙材料进行刻蚀，仅保留第二凹槽内的材料，形成内侧墙。
之后，在假栅结构两侧的衬底上外延形成连接沟道层的源漏区。
在一些实施例中，在上述假栅结构两侧采用外延工艺生长源区和漏区。其中，可以根据晶体管的导电沟道类型设计源区和漏区的材料，以提供应力等促进晶体管性能的方法，并且，源区和漏区的材料一般与沟道层材料和牺牲层材料类似，以保证源区和漏区的有效生长。
示例性地，在本申请实施例中的GAAFET为N型晶体管时，源区和漏区的材料包括但不限于Si、GaAs、GaAsP、SiP或其他合适的材料，并在外延生长过程中引入掺杂(如磷(P)、砷(As))或使用离子注入工艺进行非原位掺杂。
示例性地，在本申请实施例中的GAAFET为P型晶体管时，源区和漏区的材料包括但不限于Si、Ge、SiGe、AlGaAs、掺硼SiGe或其他合适的材料，并在外延生长过程中原位掺杂引入硼(B)或离子注入工艺进行非原位掺杂。
之后，在源漏区以及假栅结构上沉积层间绝缘层。
在一些实施例中，层间绝缘层包括刻蚀停止层(Contact Etch Stop Layer，CESL)和层间介质(Inter Layer Dielectrics，ILD)层。其中，CESL覆盖形成有源漏区的衬底10的表面，防止刻蚀接触孔(源区对应设置有接触孔，用于将源区与外部信号线连接，并且，漏区也对应设置有接触孔，用于将漏区与外部信号线连接)时发生严重的过刻。ILD层覆盖在刻蚀停止层的上方。
示例性地，在形成有源漏区的衬底的整个结构上方沉积薄的CESL和厚的ILD层。
可选地，CESL的材料包括但不限于氮化硅、氧化硅、氮氧化硅。并且，本申请对CESL的厚度不作限定，一般厚度较薄。
可选地，ILD层的材料包括但不限于正硅酸四乙酯(TEOS)氧化物、未掺杂硅酸盐玻璃或掺杂氧化硅，如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)等介电材料。
作为具体实施的一个示例，从ALD、PECVD工艺等沉积工艺或氧化工艺中选取合适的工艺，形成厚度较薄的CESL。之后，从PECVD等沉积工艺中选取合适的工艺，过填充厚度较厚的ILD层，且过填充后的ILD层的高度常高于假栅结构之上一定厚度。之后，需要去除多余的ILD层材料并暴露出假栅结构的顶部，常采用CMP等平坦化工艺，对过填充后的ILD层进行平坦化处理，并在暴露出假栅结构的顶部时停止。需要说明的是，在对多余的ILD层材料进行平坦化处理时，还去除假栅结构顶部的硬掩膜。或者，采用CMP等平坦化工艺对过填充后的ILD层进行平坦化处理时，在暴露出假栅结构上的硬掩膜的顶部时停止。之后，可以采用刻蚀工艺去除该硬掩膜。之后，继续采用CMP等平坦化工艺对过填充后的ILD层进行平坦化处理，并在暴露出假栅结构的顶部时停止。
在本申请一个可能的实现方式中，为了形成栅极结构，在栅极开口中，形成环绕每一个沟道区的栅极结构，包括：
示例性地，栅极结构沿第三方向延伸，且同一栅极结构可横跨一个或多个沟道结构中沟道层的沟道区。
示例性地，栅极结构包括金属栅极和位于金属栅极与沟道层之间的栅介质层。即，栅极结构为由金属栅极和栅介质层形成的叠层结构。
在一些实施例中，首先，从ALD、CVD等沉积工艺中选取合适的沉积工艺，在去除保护层后的衬底上沉积介电材料，在每一个沟道区表面和栅极开口中栅侧墙的侧壁上形成栅介质层。之后，从ALD、CVD等沉积工艺中选取合适的沉积工艺，在形成有栅介质层的衬底上沉积金属栅极，填充栅极开口，使金属栅极覆盖栅介质层，以环绕每一个沟道层的沟道区。
可选地，形成栅介质层的介电材料为高介电常数的介电材料，可为大于氧化硅的介电常数的介电材料，例如，为氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)等材料。
可选地，金属栅极一般为多层结构，该多层结构包含但不限于功函数金属(可能多层功函数金属)、衬垫层、浸润层、粘附层、金属导电层或金属硅化物等组合。例如，金属栅极包含但不限于钛(Ti)、钌(Ru)、钴(Co)，氮化钛(TiN)、钛铝(TiAl)、氮化钽(TaN)、碳化钛铝(TiAlC)、钨(W)等。
在另一些实施例中，为实现更好的栅介质层与沟道区的界面接触，提高载流子迁移率，栅极结构还包括设置于栅介质层和沟道层之间的界面层。示例性地，界面层包括介电材料，诸如，氧化硅、硅酸铪或氮氧化硅等。可选地，可以使用化学氧化、热氧化、ALD、CVD等其他方法来生长界面层，生长界面层的过程可发生在栅介质层沉积之前，也可以发生在栅介质层沉积之后。
在本申请一个可能的实现方式中，为了形成假栅结构，形成横跨各堆叠结构的假栅结构，包括：
示例性地，假栅结构(dummy gate)沿第三方向延伸，且同一假栅结构(dummygate)可横跨多个堆叠结构(即鳍片)。
需要说明的是，本申请对假栅结构(dummy gate)的宽度(即沿第一方向上的宽度)不作限制，但需符合国际设备和系统路线图(IRDS)制定的技术节点的要求，在抑制短沟道效应和光刻工艺能力范围内尽量做短。
示例性地，对于硅基器件，假栅结构(dummy gate)可包括假栅膜层和位于假栅膜层与沟道层之间的假栅氧化层。即，假栅结构(dummy gate)为由假栅氧化层和假栅膜层形成的叠层结构，又叫栅堆栈(gate stack)。
可选地，假栅膜层的材料例如为多晶硅。
在一些实施例中，首先，在形成有堆叠结构的衬底上形成覆盖整个衬底的假栅氧化层。之后，在假栅氧化层上形成假栅膜层。之后，采用光刻工艺和刻蚀工艺，对假栅氧化层和假栅膜层图案化，去除覆盖沟道区之外区域的假栅氧化层和假栅膜层，保留覆盖沟道区的假栅氧化层和假栅膜层，形成假栅结构。
作为具体实施的一个示例，从热氧化工艺、化学气相沉积(Chemical VaporDeposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(AtomicLayer Deposition，ALD)选取合适的工艺，在形成有堆叠结构的衬底上生长覆盖整个衬底的薄的假栅氧化层和厚的多晶硅假栅膜层，形成假栅叠层。之后，采用光刻工艺和刻蚀工艺，在假栅叠层上形成硬掩膜，以通过硬掩膜定义出假栅结构的图形。之后，采用刻蚀工艺，刻蚀假栅叠层，以将假栅叠层图案化，去除覆盖沟道区之外区域的假栅叠层，保留覆盖沟道区的假栅叠层，形成假栅结构的图形。可选地，暂时还可将假栅结构顶部上的硬掩膜保留，不用额外去除。
在本申请一个可能的实现方式中，为了形成堆叠结构，在衬底上形成多个相互间隔排列的堆叠结构，包括：
首先，交替地在衬底上外延生长牺牲层和沟道层，形成堆叠膜层。
在一些实施例中，在衬底上外延生长牺牲层和沟道层交替的多叠层的超晶格叠层，最上层为沟道层，衬底之上为牺牲层，形成堆叠膜层。
示例性地，本申请对堆叠膜层中的沟道层的层数不做限制，例如可为3～7层。
示例性地，本申请对沟道层的厚度不做限制，例如可为5nm～40nm。可选地，每个沟道层的厚度相同，例如可为5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm中的一个。
示例性地，本申请对牺牲层的厚度不做限制，例如可为5nm～40nm。可选地，每个牺牲层的厚度相同，例如可为5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm中的一个。
示例性地，本申请中，牺牲层的厚度定义了栅极结构40的填充厚度。
示例性地，本申请中，沟道层的厚度和牺牲层的厚度相近或相同。
示例性地，本申请对牺牲层和沟道层的材料不做限制，对于不同沟道材料可能根据刻蚀选择性的需求匹配不同种类的牺牲层材料，牺牲层不仅对沟道层起一定的支撑作用，也需要能够被选择性的刻蚀去除，即在刻蚀去除牺牲层时，牺牲层的材料相比沟道层的材料具有高选择性。而且，牺牲层有时还需要为沟道层提供应力。例如沟道层的材料为Si时，对应的牺牲层的材料可为SiGe。例如沟道层的材料为SiGe时，对应的牺牲层的材料为GeSi或Ge。例如沟道层的材料为GeSn时，对应的牺牲层的材料为Ge。例如沟道层的材料为三五族材料时，对应的牺牲层的材料为三五族材料。
之后，将堆叠膜层图案化，形成多个相互间隔排列的堆叠结构，并在衬底中形成浅沟槽；堆叠结构中的沟道层为纳米片沟道层。
在一些实施例中，可采用侧墙转移(Spacer Image Transfer，SIT)工艺，将上述堆叠膜层进行图案化，形成多个相互间隔排列的堆叠结构，并在衬底中形成浅沟槽，从而形成鳍片图形。其中，堆叠结构即为鳍片，最上层为沟道层，最下层为牺牲层，底部为衬底。形成的堆叠结构中的沟道层即为纳米片沟道层。
在另一些实施例中，也可采用光刻工艺和刻蚀工艺，将上述堆叠膜层进行图案化，形成多个相互间隔排列的堆叠结构，并在衬底中形成浅沟槽，从而形成鳍片图形。其中，堆叠结构即为鳍片，最上层为沟道层，最下层为牺牲层，底部为衬底。形成的堆叠结构中的沟道层即为纳米片沟道层。可选地，光刻工艺可以采用极紫外(Extreme Ultra Violet，EUV)光刻工艺，也可以采用自对准多重光刻工艺(如自对准双重图形技术(Self-AlignedDouble Patterning，SADP)、自对准四重图形技术(Self-Aligned Quadruple Pattern，SAQP)等)。刻蚀工艺可以采用反应离子刻蚀(Reactive Ion Etching，RIE)工艺。
作为具体实施的一个示例，采用自对准多重光刻工艺，先通过RIE工艺把光刻胶的图形转移到硬掩膜(例如，该硬掩膜可为氧化硅，氮化硅，氧化硅与氮化硅复合层中的至少一种)上，然后通过RIE工艺，刻蚀堆叠膜层和衬底，形成鳍片图形。该鳍片即为堆叠结构，最上层为沟道层，最下层为牺牲层，底部为衬底。并且，鳍片宽度决定了最终的纳米片沟道层的宽度，其宽度约为20nm～300nm，堆叠结构的高度约为60nm～600nm，堆叠结构高度决定了浅沟槽的深度，浅沟槽的深度约为50nm～1000nm。另外，堆叠结构顶部的硬掩膜可以暂时保留，无需额外去除。
在本申请一个可能的实现方式中，为了形成隔离结构，在相邻两个堆叠结构之间的衬底中形成隔离结构，包括：在浅沟槽中填充介电材料，形成隔离结构。
在一些实施例中，为隔离相邻晶体管的堆叠结构(即鳍片)，可在相邻堆叠结构之间的浅沟槽中填充介电材料，形成浅槽隔离(Shallow Trench Isolation，STI)结构。STI结构位于堆叠结构(即鳍片)的底部，且STI结构的上表面与牺牲层下表面(即牺牲层和衬底接触的表面)大致齐平。当然，可以调整制备工艺的参数，使STI结构的上表面与上述牺牲层下表面尽可能齐平。
可选地，形成STI结构的介电材料包括但不限于二氧化硅(SiO2)、氮氧化硅(SiNO)、碳氧化硅(SiCO)、氮化硅(SiNx)等。
作为具体实施的一个示例，采用介电材料(如SiO2)，在形成有浅沟槽的衬底上沉积薄且质量高的介电材料(如SiO2)膜层，之后，采用高深宽比工艺(High Aspect RatioProcess，HARP)或旋转涂覆(Spin On Dielectric，SOD)工艺或流体化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺，采用介电材料(如SiO2)，过填充厚的介电材料(如SiO2)膜层。之后，通过化学机械抛光(Chemical Mechanical Polishing，CMP)工艺对上述介电材料(如SiO2)膜层进行平坦化处理，在将要平坦化处理至堆叠结构(即鳍片)的沟道层上时停止，并预留一定的工艺窗口。之后，通过回刻工艺将填充的介电材料(如SiO2)刻蚀一定深度，并在刻蚀至堆叠结构(即鳍片)的牺牲层的下表面(即牺牲层和衬底接触的表面)时停止。
第二方面，本申请实施例还提供了一种半导体器件，该半导体器件采用上述制备方法形成。该半导体器件包括：衬底，以及设置于衬底上的一个或多个晶体管。晶体管包括设置于衬底上的沟道结构、设置于衬底上的栅极结构、设置于栅极结构两侧的栅侧墙、设置于栅极结构两侧的源漏区以及设置于源漏区上的层间绝缘层。其中，沟道结构可以包括层叠设置于衬底上的多个沟道层。以及，相邻的沟道层之间并未直接接触，而是设置有栅极结构。沟道层和衬底之间并未直接接触，而是设置有栅极结构。
示例性地，沟道层可以沿第一方向延伸设置，沟道层可以沿第二方向排列设置。栅极结构可以沿第三方向延伸设置。其中，第一方向、第二方向以及第三方向两两垂直。
示例性地，栅极结构环绕每一个沟道层的沟道区。可选地，栅极结构包括金属栅极和栅介质层。金属栅极环绕沟道层的沟道区，且栅介质层设置于金属栅极和沟道层的沟道区之间。也就是说，金属栅极隔着栅介质层环绕沟道层的沟道区。这样通过使金属栅极环绕沟道层的沟道区，实现金属栅极包裹沟道的设置，能实现对沟道的理想控制，形成GAAFET。
示例性地，沟道层具有第一区和第二区，以及位于第一区和第二区之间的沟道区。并且，沟道层中的第一区在衬底的正投影可以重叠，沟道层中的第二区在衬底的正投影可以重叠，沟道层中的沟道区在衬底的正投影可以重叠。以及，栅侧墙在衬底的正投影覆盖沟道层中的第一区和第二区在衬底的正投影。例如，栅侧墙在衬底的正投影覆盖可以与沟道层中的第一区和第二区在衬底的正投影重叠，栅极结构在衬底的正投影覆盖沟道层的沟道区在衬底的正投影。并且，源区设置于沟道层的第一区背离沟道区的一侧，且与沟道层的第一区接触，这样可以将源区作为传输电信号的源电极。并且，漏区设置于沟道层的第二区背离沟道区的一侧，且与沟道层的第二区接触，这样可以将漏区作为传输电信号的漏电极。
需要说明的是，在实际工艺过程中，由于工艺条件的限制或其他因素，上述重叠并不能完全重叠，可能会有一些偏差，因此上述重叠关系只要大致满足上述条件即可，均属于本申请的保护范围。例如，上述重叠可以是在误差允许范围之内所允许的重叠。
在本申请提供的一些实施例中，半导体器件还可以包括设置于相邻两个沟道结构之间的衬底中的隔离结构。其中，衬底具有浅沟槽隔离区，以定义出沟道结构在衬底上覆盖的区域，隔离结构设置于浅沟槽隔离区中，形成浅沟槽隔离(Shallow trench isolation，STI)结构。这样，通过隔离结构隔离不同晶体管的沟道结构在衬底上所在的区域。
在本申请提供的一些实施例中，沟道层层叠设置于衬底上，将距离衬底最远的沟道层背离衬底一侧的表面定义为第一表面，将任一个沟道层面向衬底一侧的表面定义为第二表面，将除距离衬底最远的沟道层之外的其余沟道层背离衬底一侧的表面定义为第三表面。其中，设置一个基准区域，在垂直于衬底所在平面的方向上，该基准区域覆盖每一个沟道层的重心。例如，在上述制备过程中，沟道层的沟道区在第二表面具有未被保护层覆盖的未覆盖区域，在垂直于衬底所在平面的方向上，基准区域可以设置于每一个沟道层的未覆盖区域内。由于，在上述制备过程中，第一表面被保护层覆盖，而第二表面有部分区域被牺牲层覆盖但未被保护层覆盖，因此，第一表面中对应基准区域处的区域相比第二表面中对应基准区域处的区域，在刻蚀去除牺牲层的过程中，受到保护层的保护作用，可以降低刻蚀损伤，因此，第一表面对应基准区域处的平整度大于沟道层的第二表面对应基准区域处的平整度。同理，第一表面对应基准区域处的平整度大于沟道层的第三表面对应基准区域处的平整度。
以及，在工艺制备过程中，不仅第一表面被保护层覆盖，各沟道层的沟道区中凸出于牺牲层设置的部分区域(即沟道区的边角和侧壁)也被保护层覆盖，以通过保护层对沟道区的侧壁和边角处进行保护，可以避免由于刻蚀损伤和边角处刻蚀速率较快，导致沟道轮廓和沟道界面不理想的问题。因此，本申请实施例，通过设置保护层，保护沟道区在牺牲层刻蚀过程中不受损伤，形成理想轮廓和界面完好的沟道区。从而改善器件的有效沟道宽度降低和迁移率退化的问题，提高器件性能。
本申请实施例中的沟道层为纳米片(Nano Sheet，NS)沟道层。也就是说，本申请实施例中的晶体管可以为纳米片环绕栅极场效应晶体管(NS-GAAFET)。因此，本申请实施例，通过设置保护层，保护纳米片沟道层在牺牲层刻蚀过程中不受损伤，形成理想轮廓和界面完好的纳米片沟道区。
示例性地，沟道层的材料可以为Si、SiGe、Ge、GeSn、III-V化合物半导体材料等。需要说明的是，本申请实施例提供的NS-GAAFET，对所有纳米片结构的GAAFET的器件和集成电路具有普适性。
在本申请提供的一些实施例中，半导体器件还包括：多个内侧墙(Inner Spacer)。其中，在垂直于衬底的方向上，栅侧墙覆盖内侧墙。并且，沟道层的第一区和衬底之间设置一个内侧墙，每相邻沟道层的第一区之间设置一个内侧墙。以及，沟道层的第二区和衬底之间设置一个内侧墙，每相邻沟道层的第二区之间设置一个内侧墙。本申请实施例中，通过设置内侧墙，可将金属栅极与源区/漏区隔离，降低栅源和栅漏之间的交叠电容，同时保证沟道释放过程中，第一区和第二区不被暴露和刻蚀，从而实现精确的栅长控制。
可选地，栅侧墙在衬底的正投影与内侧墙在衬底的正投影重叠。或者，内侧墙在衬底的正投影设置于栅侧墙在衬底的正投影内。
第三方面，本申请实施例还提供了一种电子设备，该电子设备可以为智能手机、智能电视、笔记本电脑等设备。该电子设备可以包括：电路板和半导体器件，并且该半导体器件与电路板连接。其中，该半导体器件可以为如采用第一方面或第一方面的各种实施方式制备的半导体器件，或者该半导体器件也可以为如第二方面或第二方面的各种实施方式的半导体器件。由于上述半导体器件中的晶体管的性能较好，因而，包括上述半导体器件的电子设备的性能也较好。以及，该电子设备解决问题的原理与前述半导体器件相似，因此该电子设备的实施可以参照前述半导体器件的实施，重复之处不再赘述。
附图说明
图1a为本申请实施例提供的一种半导体器件的结构示意图；
图1b为图1a所示的结构示意图中沿AA’方向上的一种剖视结构示意图；
图1c为图1a所示的结构示意图中沿BB’方向上的另一种剖视结构示意图；
图1d为图1a所示的半导体器件中的一个沟道层的俯视结构示意图；
图2为本申请实施例提供的一种半导体器件的制备方法的流程示意图；
图3为本申请实施例提供的一种制备半导体器件的过程的结构示意图；
图4a为本申请实施例提供的另一种制备半导体器件的过程的结构示意图；
图4b为图4a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图5a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图5b为图5a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图5c为图5a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图6a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图6b为图6a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图6c为图6a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图7a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图7b为图7a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图7c为图7a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图8a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图8b为图8a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图8c为图8a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图9a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图9b为图9a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图9c为图9a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图10a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图10b为图10a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图10c为图10a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图11a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图11b为图11a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图11c为图11a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图12a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图12b为图12a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图12c为图12a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图13a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图13b为图13a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图13c为图13a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图14a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图14b为图14a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图14c为图14a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图15a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图15b为图15a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图15c为图15a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图16a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图16b为图16a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图16c为图16a所示的结构示意图中沿BB’方向上的剖视结构示意图；
图16d为对应图16a所示的结构示意图中沿BB’方向上形成保护层后的剖视结构示意图；
图16e为对应图16a所示的结构示意图中沿BB’方向上的去除牺牲层后的剖视结构示意图；
图17a为本申请实施例提供的又一种制备半导体器件的过程的结构示意图；
图17b为图17a所示的结构示意图中沿AA’方向上的剖视结构示意图；
图17c为图17a所示的结构示意图中沿BB’方向上的剖视结构示意图。
附图标记：
01_1、01_2、01_3、01_4-牺牲层；10-衬底；20-隔离结构；30-沟道结构；31_1、31_2、31_3、31_4-沟道层；40-栅极结构；41-栅介质层；42-金属栅极；50-栅侧墙；60_1-源区；60_2-漏区；70-层间绝缘层；80-假栅结构；81-硬掩膜；90-内侧墙；100-保护初始膜层；110-保护层；F1-第一方向；F2-第二方向；F3-第三方向；D1-第一宽度；H1-第一厚度；GK-栅极开口；AX1-第一凹槽；AX2-第二凹槽；S-第一区；D-第二区；G-沟道区；ZQ-基准区域；S1-第一表面；S2_1、S2_2、S2_3、S2_4-第二表面。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。方法实施例中的具体操作方法也可以应用于装置实施例或系统实施例中。需要说明的是，在本申请的描述中“至少一个”是指一个或多个，其中，多个是指两个或两个以上。鉴于此，本申请实施例中也可以将“多个”理解为“至少两个”。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，字符“/”，如无特殊说明，一般表示前后关联对象是一种“或”的关系。另外，需要理解的是，在本申请的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
需要指出的是，本申请实施例中“连接”指的是电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接，例如A与B连接，也可以是A与C直接连接，C与B直接连接，A与B之间通过C实现了连接。
并且，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本申请更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本申请。但是本申请能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广。因此本申请不受下面公开的具体实施方式的限制。说明书后续描述为实施本申请的较佳实施方式，然而描述是以说明本申请的一般原则为目的，并非用以限定本申请的范围。
为了方便理解本申请实施例提供的半导体器件、制备方法及电子设备，下面首先介绍一下其应用场景。
本申请实施例提供的晶体管，由于栅极结构包裹沟道的设置能实现对沟道的理想控制，形成GAAFET，在该GAAFET应用于半导体器件中时，可以提高半导体器件的性能。并且，本申请实施例提供的半导体器件可以被广泛应用在各种电子设备中，例如可以应用于具有逻辑器件或存储器件等的电子设备中。示例性地，该电子设备可以为智能手机、智能电视、笔记本电脑、掌上电脑(personal digital assistant，PDA)、具备无线通讯功能的可穿戴设备(如智能手表、智能眼镜、智能手环)、车载设备或数据中心等。应注意的是，本申请实施例提出的半导体器件旨在包括但不限于应用在这些和任意其它适合类型的电子设备中。
参照图1a至图1d，图1a示出了本申请一种实施例提供的半导体器件的结构示意图，图1b示出了本申请的图1a中沿AA’方向上的剖视结构示意图，图1c示出了本申请的图1a中沿BB’方向上的剖视结构示意图，图1d示出了本申请的图1a中的一个沟道层(如31_4)的俯视结构示意图。本申请实施例中的半导体器件可以具有一个或多个晶体管，该晶体管具有沟道结构30，沟道结构30包括层叠且间隔设置的多个沟道层。例如，沟道结构30中的沟道层的数量可以设置3～7层。当然，在实际应用中，沟道结构30中沟道层设置的数量，可以根据实际应用环境的需求进行确定，在此不作限定。
图1a至图1c中仅是以一个晶体管中的沟道结构30具有的4个沟道层31_1～31_4为例进行示意。
参照图1a至图1c，在本申请提供的一些实施例中，半导体器件可以包括衬底10以及设置于衬底10上的晶体管。晶体管包括：设置于衬底10上的沟道结构30、设置于衬底10上的栅极结构40、设置于栅极结构40两侧的栅侧墙50、设置于栅极结构40两侧的源漏区(如源区60_1、漏区60_2)以及设置于源漏区(如源区60_1、漏区60_2)上的层间绝缘层70。其中，沟道结构30可以包括层叠设置于衬底10上的沟道层31_1～31_4，沟道层31_1相比其他沟道层31_2～31_4距离衬底10最近，沟道层31_2设置于沟道层31_1背离衬底10的一侧，沟道层31_3设置于沟道层31_2背离衬底10的一侧，沟道层31_4设置于沟道层31_2背离衬底10的一侧。以及，沟道层31_1与衬底10之间并未直接接触，而是设置有栅极结构40，沟道层31_1与沟道层31_2之间并未直接接触，而是设置有栅极结构40。沟道层31_2与沟道层31_3之间并未直接接触，而是设置有栅极结构40。沟道层31_3与沟道层31_4之间并未直接接触，而是设置有栅极结构40。
示例性地，参照图1a至图1c，沟道层31_1～31_4可以沿第一方向F1延伸设置，沟道层31_1～31_4可以沿第二方向F2排列设置。栅极结构40可以沿第三方向F3延伸设置。其中，第一方向F1、第二方向F2以及第三方向F3两两垂直。
示例性地，参照图1a至图1c，栅极结构40环绕每一个沟道层31_1～31_4的沟道区。可选地，栅极结构40包括金属栅极42和栅介质层41。金属栅极42环绕沟道层31_1～31_4的沟道区G，且栅介质层41设置于金属栅极42和沟道层31_1～31_4的沟道区G之间。也就是说，金属栅极42隔着栅介质层41环绕沟道层31_1～31_4的沟道区G。这样通过使金属栅极42环绕沟道层31_1～31_4的沟道区G，实现金属栅极42包裹沟道的设置，能实现对沟道的理想控制，形成GAAFET。
示例性地，参照图1a至图1c，沟道层31_1～31_4具有第一区A1和第二区A2，以及位于第一区A1和第二区A2之间的沟道区G。并且，沟道层31_1～31_4中的第一区A1在衬底10的正投影可以重叠，沟道层31_1～31_4中的第二区A2在衬底10的正投影可以重叠，沟道层31_1～31_4中的沟道区G在衬底10的正投影可以重叠。以及，栅侧墙50在衬底10的正投影覆盖沟道层31_1～31_4中的第一区A1和第二区A2在衬底10的正投影。例如，栅侧墙50在衬底10的正投影覆盖可以与沟道层31_1～31_4中的第一区A1和第二区A2在衬底10的正投影重叠，栅极结构40在衬底10的正投影覆盖沟道层31_1～31_4的沟道区G在衬底10的正投影。并且，源区60_1设置于沟道层31_1～31_4的第一区A1背离沟道区G的一侧，且与沟道层31_1～31_4的第一区A1接触，这样可以将源区60_1作为传输电信号的源电极。并且，漏区60_2设置于沟道层31_1～31_4的第二区A2背离沟道区G的一侧，且与沟道层31_1～31_4的第二区A2接触，这样可以将漏区60_2作为传输电信号的漏电极。
需要说明的是，在实际工艺过程中，由于工艺条件的限制或其他因素，上述重叠并不能完全重叠，可能会有一些偏差，因此上述重叠关系只要大致满足上述条件即可，均属于本申请的保护范围。例如，上述重叠可以是在误差允许范围之内所允许的重叠。
参照图1a与图1c，在本申请提供的一些实施例中，半导体器件还可以包括设置于相邻两个沟道结构30之间的衬底10中的隔离结构20。其中，衬底10具有浅沟槽隔离区，以定义出沟道结构30在衬底10上覆盖的区域，隔离结构20设置于浅沟槽隔离区中，形成浅沟槽隔离(Shallow trench isolation，STI)结构。这样，通过隔离结构20隔离不同晶体管的沟道结构30在衬底10上所在的区域。
参照图1b至图1d，在本申请提供的一些实施例中，沟道层31_1～31_4层叠设置于衬底10上，则沟道层31_1距离衬底10最近，沟道层31_4距离衬底10最远，则将沟道层31_4背离衬底10一侧的表面定义为第一表面S1，将沟道层31_1面向衬底10一侧的表面定义为第二表面S2_1，将沟道层31_1背离衬底10一侧的表面定义为第三表面S3_1，将沟道层31_2面向衬底10一侧的表面定义为第二表面S2_2，将沟道层31_2背离衬底10一侧的表面定义为第三表面S3_2，将沟道层31_3面向衬底10一侧的表面定义为第二表面S2_3，将沟道层31_3背离衬底10一侧的表面定义为第三表面S3_3，将沟道层31_4面向衬底10一侧的表面定义为第二表面S2_4。其中，设置一个基准区域ZQ，在垂直于衬底10所在平面的方向(即第二方向F2)上，该基准区域ZQ覆盖每一个沟道层的重心。例如，在工艺制备过程中，沟道层的沟道区在第二表面具有未被保护层覆盖的未覆盖区域，在垂直于衬底10所在平面的方向上，基准区域ZQ可以设置于每一个沟道层的未覆盖区域内。由于，在工艺制备过程中，第一表面S1被保护层覆盖，而第二表面S2_1～S2_4有部分区域被牺牲层覆盖但未被保护层覆盖，因此，第一表面S1中对应基准区域ZQ处的区域(即在第二方向F2上，第一表面S1中被基准区域ZQ覆盖的区域)相比第二表面S2_1～S2_4中对应基准区域ZQ处的区域(即在第二方向F2上，第二表面S2_1～S2_4中被基准区域ZQ覆盖的区域)，在刻蚀去除牺牲层的过程中，受到保护层的保护作用，可以降低刻蚀损伤，因此，第一表面S1对应基准区域ZQ处的平整度大于沟道层31_1～31_4的第二表面S2_1～S2_4对应基准区域ZQ处的平整度。
同理，第一表面S1中对应基准区域ZQ处的区域(即在第二方向F2上，第一表面S1中被基准区域ZQ覆盖的区域)相比第三表面S3_1～S3_3中对应基准区域ZQ处的区域(即在第二方向F2上，第三表面S3_1～S3_3中被基准区域ZQ覆盖的区域)，在刻蚀去除牺牲层的过程中，受到保护层的保护作用，可以降低刻蚀损伤，因此，第一表面S1对应基准区域ZQ处的平整度大于沟道层31_1～31_3的第三表面S3_1～S3_3对应基准区域ZQ处的平整度。
以及，在工艺制备过程中，不仅第一表面S1被保护层覆盖，各沟道层31_1～31_4的沟道区中凸出于牺牲层设置的部分区域(即沟道区的边角和侧壁)也被保护层覆盖，以通过保护层对沟道区的侧壁和边角处进行保护，可以避免由于刻蚀损伤和边角处刻蚀速率较快，导致沟道轮廓和沟道界面不理想的问题。因此，本申请实施例，通过设置保护层，保护沟道区在牺牲层刻蚀过程中不受损伤，形成理想轮廓和界面完好的沟道区。从而改善器件的有效沟道宽度降低和迁移率退化的问题，提高器件性能。
参照图1a至图1d，本申请实施例中的沟道层为纳米片(Nano Sheet，NS)沟道层。也就是说，本申请实施例中的晶体管可以为纳米片环绕栅极场效应晶体管(NS-GAAFET)。因此，本申请实施例，通过设置保护层，保护纳米片沟道层在牺牲层刻蚀过程中尽可能不受损伤，尽可能形成理想轮廓和界面完好的纳米片沟道区。
示例性地，沟道层的材料可以为Si、SiGe、Ge、GeSn、III-V化合物半导体材料等。需要说明的是，本申请实施例提供的NS-GAAFET，对所有纳米片结构的GAAFET的器件和集成电路具有普适性。
参照图1a与图1b，在本申请提供的一些实施例中，半导体器件还包括：多个内侧墙90(Inner Spacer)。其中，在垂直于衬底10的方向(即第二方向F2)上，栅侧墙50覆盖内侧墙90。并且，沟道层31_1的第一区A1和衬底10之间设置一个内侧墙90，沟道层31_1的第一区A1和沟道层31_2的第一区A1之间设置一个内侧墙90，沟道层31_2的第一区A1和沟道层31_3的第一区A1之间设置一个内侧墙90，沟道层31_3的第一区A1和沟道层31_4的第一区A1之间设置一个内侧墙90。以及，沟道层31_1的第二区A2和衬底10之间设置一个内侧墙90，沟道层31_1的第二区A2和沟道层31_2的第二区A2之间设置一个内侧墙90，沟道层31_2的第二区A2和沟道层31_3的第二区A2之间设置一个内侧墙90，沟道层31_3的第二区A2和沟道层31_4的第二区A2之间设置一个内侧墙90。本申请实施例中，通过设置内侧墙90，可将金属栅极与源区60_1/漏区60_2隔离，降低栅源和栅漏之间的交叠电容，同时保证沟道释放过程中，第一区和第二区不被暴露和刻蚀，从而实现精确的栅长控制。
可选地，栅侧墙50在衬底10的正投影与内侧墙90在衬底10的正投影重叠。或者，内侧墙90在衬底10的正投影设置于栅侧墙50在衬底10的正投影内。
参照图2，图2为本申请一种实施例提供的半导体器件的制备方法的流程示意图。在该制备方法中，可以包括以下步骤：
S101、在衬底上形成多个相互间隔排列的堆叠结构。并使堆叠结构包括交替堆叠的牺牲层和沟道层。
首先，参照图3，提供一衬底10。
在一些实施例中，衬底10可为体硅(Bulk silicon)，可为绝缘体上硅(Silicon-On-Insulator，SOI)衬底，可为应变缓冲层(Strain Relaxed Buffer，SRB)，Ge衬底等其他衬底，在此不做限制。
需要说明的是，衬底10用于制备集成电路或半导体器件的晶圆部分。一般地，为防止最底层的寄生沟道导通，需要对衬底10进行高掺杂，以抑制反型层沟道的形成。示例性地，通过对衬底10进行离子注入加退火，在衬底10中形成一定浓度和深度分布的离子分布，以实现对衬底10进行高掺杂。或，采用扩散的方式，在衬底10中形成一定浓度和深度分布的离子分布，以实现对衬底10进行高掺杂。
之后，参照图4a与图4b，交替地在衬底10上外延生长牺牲层01_1～01_4和沟道层31_1～31_4，形成堆叠膜层。
参照图4a与图4b，在一些实施例中，在衬底10上外延生长牺牲层01_1～01_4和沟道层31_1～31_4交替的多叠层的超晶格叠层，最上层为沟道层31_4，衬底10之上为牺牲层01_1，形成堆叠膜层。
示例性地，本申请对堆叠膜层中的沟道层的层数不做限制，例如可为3～7层。图4a与图4b仅是以4层沟道层为例进行示意。
示例性地，本申请对沟道层的厚度不做限制，例如可为5nm～40nm。可选地，每个沟道层的厚度相同，例如可为5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm中的一个。
示例性地，本申请对牺牲层的厚度不做限制，例如可为5nm～40nm。可选地，每个牺牲层的厚度相同，例如可为5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm中的一个。
示例性地，本申请中，牺牲层的厚度定义了栅极结构40的填充厚度。
示例性地，本申请中，沟道层的厚度和牺牲层的厚度相近或相同。
示例性地，本申请对牺牲层和沟道层的材料不做限制，对于不同沟道材料可能根据刻蚀选择性的需求匹配不同种类的牺牲层材料，牺牲层不仅对沟道层起一定的支撑作用，也需要能够被选择性的刻蚀去除，即在刻蚀去除牺牲层时，牺牲层的材料相比沟道层的材料具有高选择性。而且，牺牲层有时还需要为沟道层提供应力。例如沟道层的材料为Si时，对应的牺牲层的材料可为SiGe。例如沟道层的材料为SiGe时，对应的牺牲层的材料为GeSi或Ge。例如沟道层的材料为GeSn时，对应的牺牲层的材料为Ge。例如沟道层的材料为三五族材料时，对应的牺牲层的材料为三五族材料。
之后，参照图5a至图5c，将堆叠膜层图案化，形成多个相互间隔排列的堆叠结构，并在衬底中形成浅沟槽。堆叠结构中的沟道层为纳米片沟道层。
在一些实施例中，可采用侧墙转移(Spacer Image Transfer，SIT)工艺，将上述堆叠膜层进行图案化，形成多个相互间隔排列的堆叠结构，并在衬底中形成浅沟槽，从而形成鳍片图形。其中，堆叠结构即为鳍片，最上层为沟道层，最下层为牺牲层，底部为衬底。形成的堆叠结构中的沟道层即为纳米片沟道层。
在另一些实施例中，也可采用光刻工艺和刻蚀工艺，将上述堆叠膜层进行图案化，形成多个相互间隔排列的堆叠结构，并在衬底中形成浅沟槽，从而形成鳍片图形。其中，堆叠结构即为鳍片，最上层为沟道层，最下层为牺牲层，底部为衬底。形成的堆叠结构中的沟道层即为纳米片沟道层。可选地，光刻工艺可以采用极紫外(Extreme Ultra Violet，EUV)光刻工艺，也可以采用自对准多重光刻工艺(如自对准双重图形技术(Self-AlignedDouble Patterning，SADP)、自对准四重图形技术(Self-Aligned Quadruple Pattern，SAQP)等)。刻蚀工艺可以采用反应离子刻蚀(Reactive Ion Etching，RIE)工艺。
作为具体实施的一个示例，参照图5a至图5c，采用自对准多重光刻工艺，先通过RIE工艺把光刻胶的图形转移到硬掩膜(例如，该硬掩膜可为氧化硅，氮化硅，氧化硅与氮化硅复合层中的至少一种)上，然后通过RIE工艺，刻蚀堆叠膜层和衬底10，形成鳍片图形。该鳍片即为堆叠结构，最上层为沟道层，最下层为牺牲层，底部为衬底10。并且，鳍片宽度(即在第三方向F3上的宽度)决定了最终的纳米片沟道层的宽度(即在第三方向F3上的宽度)，其宽度约为20nm～300nm，堆叠结构的高度(即在第二方向F2上的高度)约为60nm～600nm，堆叠结构高度决定了浅沟槽的深度(即在第二方向F2上的深度)，浅沟槽的深度约为50nm～1000nm。另外，堆叠结构顶部的硬掩膜可以暂时保留，无需额外去除。
S102、在相邻两个堆叠结构之间的衬底中形成隔离结构。
参照图6a至图6c，在浅沟槽中填充介电材料，形成隔离结构20。
在一些实施例中，为隔离相邻晶体管的堆叠结构(即鳍片)，可在相邻堆叠结构之间的浅沟槽中填充介电材料，形成浅槽隔离(Shallow Trench Isolation，STI)结构。STI结构位于堆叠结构(即鳍片)的底部，且STI结构的上表面与牺牲层01_1下表面(即牺牲层01_1和衬底10接触的表面)大致齐平。当然，可以调整制备工艺，使STI结构的上表面与牺牲层01_1下表面尽可能齐平。
可选地，形成STI结构的介电材料包括但不限于二氧化硅(SiO2)、氮氧化硅(SiNO)、碳氧化硅(SiCO)、氮化硅(SiNx)等。
作为具体实施的一个示例，参照图6a至图6c，采用介电材料(如SiO2)，在形成有浅沟槽的衬底10上沉积薄且质量高的介电材料(如SiO2)膜层，之后，采用高深宽比工艺(HighAspect Ratio Process，HARP)或旋转涂覆(Spin On Dielectric，SOD)工艺或流体化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺，采用介电材料(如SiO2)，过填充厚的介电材料(如SiO2)膜层。之后，通过化学机械抛光(Chemical MechanicalPolishing，CMP)工艺对上述介电材料(如SiO2)膜层进行平坦化处理，在将要平坦化处理至堆叠结构(即鳍片)的沟道层31_4上时停止，并预留一定的工艺窗口。之后，通过回刻工艺将填充的介电材料(如SiO2)刻蚀一定深度，并在刻蚀至堆叠结构(即鳍片)的牺牲层01_1的下表面(即牺牲层01_1和衬底10接触的表面)时停止。
S103、形成横跨各堆叠结构的假栅结构(dummy gate)。且在第二方向F2上，假栅结构覆盖沟道层的沟道区。
示例性地，参照图7a至图7c，假栅结构(dummy gate)80沿第三方向F3延伸，且同一假栅结构(dummy gate)80可横跨多个堆叠结构(即鳍片)。图7a至图7c中仅示意出一个堆叠结构(即鳍片)。
需要说明的是，本申请对假栅结构(dummy gate)的宽度(即沿第一方向F1上的宽度)不作限制，但需符合国际设备和系统路线图(IRDS)制定的技术节点的要求，在抑制短沟道效应和光刻工艺能力范围内尽量做短。
示例性地，对于硅基器件，假栅结构(dummy gate)可包括假栅膜层和位于假栅膜层与沟道层之间的假栅氧化层。即，假栅结构(dummy gate)为由假栅氧化层和假栅膜层形成的叠层结构，又叫栅堆栈(gate stack)。
可选地，假栅膜层的材料例如为多晶硅。
在一些实施例中，首先，在形成有堆叠结构的衬底上形成覆盖整个衬底的假栅氧化层。之后，在假栅氧化层上形成假栅膜层。之后，采用光刻工艺和刻蚀工艺，对假栅氧化层和假栅膜层图案化，去除覆盖沟道区之外区域的假栅氧化层和假栅膜层，保留覆盖沟道区的假栅氧化层和假栅膜层，形成假栅结构。
作为具体实施的一个示例，参照图7a至图7c，从热氧化工艺、化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)选取合适的工艺，在形成有堆叠结构的衬底10上生长覆盖整个衬底的薄的假栅氧化层和厚的多晶硅假栅膜层，形成假栅叠层。之后，采用光刻工艺和刻蚀工艺，在假栅叠层上形成硬掩膜81，以通过硬掩膜81定义出假栅结构80的图形。之后，采用刻蚀工艺，刻蚀假栅叠层，以将假栅叠层图案化，去除覆盖沟道区之外区域的假栅叠层，保留覆盖沟道区的假栅叠层，形成假栅结构80的图形。可选地，暂时还可将假栅结构顶部上的硬掩膜81保留，不用额外去除。
可选地，硬掩膜81的材料可以为氧化硅、氮化硅层或氮氧化硅以及其之间的混合膜层。
可选地，硬掩膜81在第二方向F2上的厚度范围为100nm～1000nm。并且，在不同的堆叠膜层的高度情况，其厚度值可不同。硬掩膜81在第二方向F2上的厚度可以根据实际应用的需求进行确定，在此不作限定。
S104、在假栅结构的两侧依次形成栅侧墙、源漏区以及层间绝缘层。
首先，参照图8a至图8c，在假栅结构80制造完成之后，可在沿第一方向F1上的假栅结构80的两侧形成栅侧墙50，以减小短沟道效应。可选地，暂时还可将假栅结构顶部上的硬掩膜81保留，不用额外去除。这样可以将硬掩膜81作为栅侧墙形成过程中的刻蚀停止层。
本申请对栅侧墙50的材料可不做限制，例如可为氮化硅(SiNx)、氮氧化硅、碳氧化硅等介质材料或者气隙等低介电常数的材料。在设置气隙时，不会影响器件的集成，同时有助于降低寄生电容，提高器件性能。
本申请对栅侧墙50的厚度(即沿第一方向F1上的厚度)可不做限制，例如可为2nm～10nm。
作为具体实施的一个示例，各向同性生长栅侧墙50材料，生长的厚度与设计的栅侧墙50厚度一致。之后，各向异性刻蚀，去除假栅结构80的两侧之外的上述栅侧墙50，并且刻蚀停止在上述硬掩膜作为的刻蚀停止层上。
之后，参照图9a至图9c，去除假栅结构两侧的堆叠结构，暴露出栅侧墙50下方的牺牲层01_1～01_4和沟道层31_1～31_4的侧面。即采用刻蚀工艺，去除未由假栅结构80和栅侧墙50覆盖的堆叠结构，暴露出沟道层31_1～31_4和牺牲层01_1～01_4在沿第一方向F1上的侧面。
之后，参照图10a至图10c，去除栅侧墙50下方的至少部分牺牲层，在栅侧墙50下方相邻的沟道层之间形成第二凹槽AX2。例如，第二凹槽AX2的底部由牺牲层形成，在第二方向F2上，第二凹槽AX2的侧壁由相邻沟道层形成，在第三方向F3上，第二凹槽AX2的侧壁由栅侧墙50形成。这样可以使第二凹槽AX2的高度(即沿第二方向F2的高度)为牺牲层的厚度。
作为具体实施的一个示例，采用选择性刻蚀工艺对暴露出的牺牲层01_1～01_4进行刻蚀，以将牺牲层01_1～01_4凹进形成第二凹槽AX2。第二凹槽AX2的深度(即沿第一方向F1上的深度)最终定义了内侧墙90的厚度(即沿第一方向F1上的厚度)，第二凹槽AX2的高度(即沿第二方向F2上的高度)为牺牲层的厚度并最终定义了内侧墙90的高度(即沿第二方向F2上的高度)。可选地，内侧墙90的高度大小于其厚度，因此第二凹槽AX2的高度不小于其深度。理想的第二凹槽AX2的形状为矩形，这里对牺牲层进行刻蚀的刻蚀工艺需要对沟道层材料具有很高的选择比，且具有精确的刻蚀控制。
需要说明的是，在实际应用中，由于制备工艺的因素，第二凹槽AX2的形状可能不能完全是矩形，其仅需大致满足上述条件即可。
并且，本申请对内侧墙90的厚度可不做限制，例如可为1nm～10nm。则第二凹槽AX2的深度(即沿第一方向F1上的深度)即可与将要形成的内侧墙90的厚度相同。示例性地，内侧墙在平行于沟道区的延伸方向上的宽度一般不大于牺牲层在垂直于衬底所在平面上的厚度。需要说明的是，在实际应用中，内侧墙的宽度可以但不必须与栅侧墙的厚度一致，例如，内侧墙的宽度可以小于栅侧墙的厚度。在实际应用中，内侧墙的宽度可以根据实际应用环境的需求进行确定，在此不作限定。
之后，参照图11a至图11c，在第二凹槽AX2中填充介质材料，形成内侧墙90。并使，内侧墙90在平行于沟道区的延伸方向(即第一方向F1)上的宽度不大于牺牲层沿垂直于衬底所在平面的方向(即第二方向F2)上的厚度。
可选地，设置的内侧墙90位于牺牲层的两端，以将金属栅极与源区/漏区隔离，降低栅源和栅漏交叠电容，同时保证沟道释放过程第一区和第二区不被暴露和刻蚀，从而实现精确的栅长控制。内侧墙90的材料选择上，需要在牺牲层刻蚀时具有高抗刻蚀能力，另外内侧墙90材料选择上也需要它的刻蚀对沟道材料具有高选择性，由于低交叠电容的需求，尽量采用低介电常数的介质材料(例如，介电常数不大于7的介质材料)。
可选地，内侧墙90的材料可以用单层，也可以按照需求采用不同材料组合的多层设计，这里不做限制。例如，内侧墙90的材料包括但不限于由硅(Si)与碳(C)、氧(O)、氮(N)任意几种组合而成的介质材料。
作为具体实施的一个示例，采用沉积工艺各向同性沉积内侧墙90的介质材料，该沉积工艺需要具有很好的填充性，以完美填充上述第二凹槽AX2。例如，沉积工艺包括但不限于ALD工艺。之后，采用刻蚀工艺，对沉积后的内侧墙90材料进行刻蚀，仅保留第二凹槽AX2内的材料，形成内侧墙90。
之后，参照图12a至图12c，在假栅结构两侧的衬底10上外延形成连接沟道层的源漏区。
在一些实施例中，在上述假栅结构两侧采用外延工艺生长源区60_1和漏区60_2。其中，可以根据晶体管的导电沟道类型设计源区60_1和漏区60_2的材料，以提供应力等促进晶体管性能的方法，并且，源区60_1和漏区60_2的材料一般与沟道层材料和牺牲层材料类似，以保证源区60_1和漏区60_2的有效生长。
示例性地，在本申请实施例中的GAAFET为N型晶体管时，源区60_1和漏区60_2的材料包括但不限于Si、GaAs、GaAsP、SiP或其他合适的材料，并在外延生长过程中引入掺杂(如磷(P)、砷(As))或使用离子注入工艺进行非原位掺杂。
示例性地，在本申请实施例中的GAAFET为P型晶体管时，源区60_1和漏区60_2的材料包括但不限于Si、Ge、SiGe、AlGaAs、掺硼SiGe或其他合适的材料，并在外延生长过程中原位掺杂引入硼(B)或离子注入工艺进行非原位掺杂。
并且，源区60_1与沟道层31_1～31_4的第一区接触设置，以使源区60_1与沟道层31_1～31_4连接。漏区60_2与沟道层31_1～31_4的第二区接触设置，以使漏区60_2与沟道层31_1～31_4连接。
之后，参照图13a至图13c，在源漏区以及假栅结构上沉积层间绝缘层70。
在一些实施例中，层间绝缘层70包括刻蚀停止层(Contact Etch Stop Layer，CESL)和层间介质(Inter Layer Dielectrics，ILD)层。其中，CESL覆盖形成有源漏区的衬底10的表面，防止刻蚀接触孔(源区对应设置有接触孔，用于将源区与外部信号线连接，并且，漏区也对应设置有接触孔，用于将漏区与外部信号线连接)时发生严重的过刻。ILD层覆盖在刻蚀停止层的上方。
示例性地，在形成有源漏区的衬底10的整个结构上方沉积薄的CESL和厚的ILD层。图13a至图13c中层间绝缘层70的图形为包含薄的CESL和厚的ILD层的复合层。
可选地，CESL的材料包括但不限于氮化硅、氧化硅、氮氧化硅。并且，本申请对CESL的厚度不作限定，一般厚度较薄。
可选地，ILD层的材料包括但不限于正硅酸四乙酯(TEOS)氧化物、未掺杂硅酸盐玻璃或掺杂氧化硅，如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)等介电材料。
作为具体实施的一个示例，从ALD、PECVD工艺等沉积工艺或氧化工艺中选取合适的工艺，形成厚度较薄的CESL。之后，从PECVD等沉积工艺中选取合适的工艺，过填充厚度较厚的ILD层，且过填充后的ILD层的高度常高于假栅结构80之上一定厚度。之后，需要去除多余的ILD层材料并暴露出假栅结构80的顶部，常采用CMP等平坦化工艺，对过填充后的ILD层进行平坦化处理，并在暴露出假栅结构80的顶部时停止。需要说明的是，在对多余的ILD层材料进行平坦化处理时，还去除假栅结构80顶部的硬掩膜81。或者，采用CMP等平坦化工艺对过填充后的ILD层进行平坦化处理时，在暴露出假栅结构上的硬掩膜的顶部时停止。之后，可以采用刻蚀工艺去除该硬掩膜。之后，继续采用CMP等平坦化工艺对过填充后的ILD层进行平坦化处理，并在暴露出假栅结构的顶部时停止。
S105、去除假栅结构形成栅极开口，将沟道层中的沟道区和牺牲层的侧壁暴露出来。
在一些实施例中，假栅结构采用假栅氧化层和假栅膜层的叠层结构，去除假栅结构需要将上述假栅氧化层和假栅膜层的材料进行选择性蚀刻。
作为具体实施的一个示例，参照图14a至图14c，可以采用四甲基氢氧化铵(THMA)进行选择性湿法蚀刻、或者选择性干蚀刻或其组合来去除假栅结构的材料，暴露出原假栅结构覆盖处的沟道层和牺牲层。
S106、从处于栅极开口中的牺牲层裸露表面开始向内刻蚀牺牲层，将各沟道层的沟道区的部分区域凸出于牺牲层。
在一些实施例中，参照图15a至图15c，对栅极开口GK中暴露出的牺牲层01_1～01_4进行部分地选择性刻蚀，以刻蚀出一定深度的第一凹槽AX1。该第一凹槽AX1由相邻的沟道层以及设置于相邻的沟道层之间的牺牲层形成，从而将各沟道层的沟道区的部分区域凸出于牺牲层。例如，第一凹槽AX1的底部由牺牲层形成，在第二方向F2上，第一凹槽AX1的侧壁由相邻沟道层形成，在第一方向F1上，第一凹槽AX1的侧壁由内侧墙90形成。这样可以使第一凹槽AX1的高度(即沿第二方向F2的高度)为牺牲层的厚度。
可选地，参照图15c，在平行于衬底10所在平面且垂直于沟道区的延伸方向的方向(即第三方向F3)上，沟道层31_1～31_4中凸出于牺牲层01_1～01_4的部分区域具有第一宽度D1。在垂直于衬底10所在平面的方向(即第二方向F2)上，牺牲层01_1～01_4具有第一厚度H1。本申请对第一宽度D1不进行限制。示例性地，一般地可以使第一宽度D1不大于第一厚度H1。第一宽度D1定义了第一凹槽AX1的深度(即沿第三方向上的深度)，对于不同纳米片沟道层宽度的GAAFET器件，第一宽度D1可不同，相应地，第一凹槽AX1的深度(即沿第一方向F1上的深度)也不同。可选地，第一宽度D1为5nm～10nm，即第一凹槽AX1的深度为5nm～10nm。当然，也可以使第一宽度大于第一厚度。在实际应用中，可以根据实际应用的需求确定第一宽度和第一厚度。
以及，牺牲层的刻蚀采用具有精确刻蚀控制的原子层刻蚀工艺(Atomic LayerEtching，ALE)或者干法连续刻蚀工艺，且刻蚀需要对沟道层具有很好的选择性，以尽可能降低对沟道层的损伤。
S107、在处于栅极开口中裸露出的沟道区表面包覆保护层。
在一些实施例中，首先，参照图16a至图16c，采用与牺牲层材料和沟道层材料具有不同刻蚀选择比的材料，在处于栅极开口GK中的牺牲层01_1～01_4表面和沟道层31_1～31_4表面沉积保护初始膜层100。
示例性地，采用沉积工艺，进行保护层沉积，对于不同牺牲层厚度的纳米片GAAFET，保护层的厚度的可不同。一般地，保护层的厚度约为牺牲层厚度的一半，不同尺寸环境情况不同，保护层的材料应选择对牺牲层01_1～01_4和沟道层31_1～31_4材料具有高刻蚀选择性的材料。并且，保护层的材料还应不同于栅侧墙50，内侧墙90和隔离结构20处已采用过的材料，以保证这里的保护层材料在下面去除保护层的步骤中，能够被选择性去除，而不侵蚀栅侧墙50，内侧墙90和隔离结构20。
可选地，保护层的材料包括但不限于a-Si，SiN，SiNO，SiOC等材料，根据不同场景，可灵活选择。
可选地，采用沉积工艺形成保护初始膜层。其中，可选取保形性差的沉积工艺。示例性地，可以采用气相沉积工艺、原子层沉积、等离子体增强化学的气相沉积工艺以及等离子体增强原子层沉积等工艺，以利用沉积工艺保形性差的特点，形成如下形式的填充方式：参照图16a至图16c，在栅极开口GK中沉积保护初始膜层100，使保护初始膜层100覆盖处于栅极开口GK中的牺牲层01_1～01_4表面和沟道层31_1～31_4表面，并在保护初始膜层100将第一凹槽AX1的开口端封闭，以在第一凹槽AX1中通过保护初始膜层100合围成腔体后停止沉积。其中，牺牲层01_1～01_4表面的保护初始膜层100的厚度小于沟道层31_1～31_4表面的保护初始膜层100的厚度。也就是说，第一凹槽AX1内部的保护层材料填充不充分，第一凹槽AX1的开口端提前被保护层材料封口，导致第一凹槽AX1内部的保护层存在孔洞，而沟道层的侧壁，顶部和边角处的保护层材料填充比较充分且厚度较厚。
之后，参照图16d，去除牺牲层01_1～01_4表面的保护初始膜层100，保留处于栅极开口GK中的沟道层31_1～31_4表面的保护初始膜层，形成保护层110。
在一些实施例中，利用第一凹槽AX1内外填充的差异性，对保护层的结构进行修饰。采用干法刻蚀工艺，将保护初始膜层减薄，使封闭第一凹槽AX1的开口端的保护初始膜层形成开口，以去除第一凹槽AX1的底端处的牺牲层表面的保护初始膜层，保留沟道层表面的保护初始膜层，形成保护层。也就是说，采用具有精确的刻蚀控制的干法刻蚀工艺，以保证第一凹槽AX1封口被打开，第一凹槽AX1内部(尤其是底部)的保护层材料被刻蚀，而沟道层的侧壁，顶部和边角处的保护层材料部分剩余，形成如图16d所示的保护层的轮廓。
需要说明的是，保护层的填充和刻蚀的轮廓包括不限于图16d中所示的轮廓，图16d示意的只是提供的一种可能的实例，只要通过保护层的沉积和刻蚀，形成沟道层31_1～31_4的沟道区边角、顶部以及侧壁被保护的形状即可，比如第一凹槽AX1内部的保护层的孔洞可以具有很多，也可以质量很差，牺牲层侧壁是否沉积保护层均可，只要最终经保护层刻蚀后，形成第一凹槽AX1的底部暴露出牺牲层，沟道层31_1～31_4的侧壁、顶部和边角处被保护层保护的轮廓即可。当然，此处也仅是说明的理想情况。在制备工艺中，去除保护层的工艺可能会有所偏差，例如，处于牺牲层与沟道层的边角处的保护初始膜层并未完全去除，有少量残留。又例如，处于沟道层的靠近上述边角处的保护初始膜层被去除，也能满足要求。这些情况均在本专利的保护范围之内。
在另一些实施例中，为了形成保护层，在处于所述栅极开口中的沟道层表面包覆保护层，包括：也可采用选择性沉积工艺，在处于栅极开口中的沟道层表面沉积保护层。
S108、去除处于栅极开口中的牺牲层。
参照图16e，采用刻蚀工作，进行牺牲层刻蚀，去除处于栅极开口GK中的牺牲层，将沟道层31_1～31_4的沟道区进行释放。
可选地，牺牲层的刻蚀工艺可采用各向同性刻蚀，采用对沟道层材料，保护层材料具有高刻蚀选择性的刻蚀工艺，也需要对已采用过的栅侧墙50，内侧墙90等材料具有刻蚀选择性的刻蚀工艺。
需要说明的是，沟道层31_1～31_4的沟道区在第二表面具有未被保护层覆盖的未覆盖区域，在垂直于衬底10所在平面的方向上，基准区域ZQ可以设置于每一个沟道层的未覆盖区域内。由于，第一表面S1被保护层110覆盖，而第二表面S2_1～S2_4有部分区域被牺牲层覆盖但未被保护层覆盖，因此，第一表面S1中对应基准区域ZQ处的区域(即在第二方向F2上，第一表面S1中被基准区域ZQ覆盖的区域)相比第二表面S2_1～S2_4中对应基准区域ZQ处的区域(即在第二方向F2上，第二表面S2_1～S2_4中被基准区域ZQ覆盖的区域)，在刻蚀去除牺牲层的过程中，受到保护层的保护作用，可以降低刻蚀损伤，因此，第一表面S1对应基准区域ZQ处的平整度大于沟道层31_1～31_4的第二表面S2_1～S2_4对应基准区域ZQ处的平整度。
同理，第一表面S1中对应基准区域ZQ处的区域(即在第二方向F2上，第一表面S1中被基准区域ZQ覆盖的区域)相比第三表面S3_1～S3_3中对应基准区域ZQ处的区域(即在第二方向F2上，第三表面S3_1～S3_3中被基准区域ZQ覆盖的区域)，在刻蚀去除牺牲层的过程中，受到保护层的保护作用，可以降低刻蚀损伤，因此，第一表面S1对应基准区域ZQ处的平整度大于沟道层31_1～31_3的第三表面S3_1～S3_3对应基准区域ZQ处的平整度。
以及，不仅第一表面S1被保护层覆盖，各沟道层31_1～31_4的沟道区中凸出于牺牲层设置的部分区域(即沟道区的边角和侧壁)也被保护层覆盖，以通过保护层对沟道区的侧壁和边角处进行保护，可以避免由于刻蚀损伤和边角处刻蚀速率较快，导致沟道轮廓和沟道界面不理想的问题。因此，本申请实施例，通过设置保护层，保护沟道区在牺牲层刻蚀过程中不受损伤，形成理想轮廓和界面完好的沟道区。从而改善器件的有效沟道宽度降低和迁移率退化的问题，提高器件性能。
S109、去除保护层，将所有沟道区暴露，形成沟道结构。
参照图17a至图17c，采用刻蚀工艺，将完成沟道区保护作用的保护层进行去除，以将所有的沟道区暴露，形成沟道结构30。
可选地，保护层的刻蚀工艺应采用对沟道层31_1～31_4、栅侧墙50、内侧墙90等材料具有高刻蚀选择性的刻蚀工艺，尽可能的不损伤沟道，并保证保护层材料的完全去除，以及确保后续栅极结构的有效填充。
可选地，可以采用干法刻蚀工艺去除保护层，并且，在去除保护层的干法刻蚀工艺中，可将刻蚀偏压的范围设置为0～150V，以保证刻蚀去除保护层步骤中产生的离子轰击较小，从而尽可能不对距离衬底最远的沟道层的第一表面产生刻蚀损伤，尽可能的保证第一表面的平整度优于第二表面和第三表面的平整度。当然，也可以采用湿法刻蚀去除保护层，以避免第一表面出现刻蚀损伤，尽可能的保证第一表面的平整度优于第二表面和第三表面的平整度。
S110、在栅极开口中，形成环绕每一个沟道区的栅极结构。
示例性地，参照图1a至图1c，栅极结构40沿第三方向F3延伸，且同一栅极结构40可横跨一个或多个沟道结构30中沟道层的沟道区。图1a至图1c中仅示意出一个沟道结构30。
示例性地，栅极结构40包括金属栅极42和位于金属栅极42与沟道层31_1～31_4之间的栅介质层41。即，栅极结构40为由金属栅极42和栅介质层41形成的叠层结构。可选地，栅介质层41还可以覆盖在栅极开口中暴露出的内侧墙90的表面、以及覆盖在栅极开口中暴露出的栅侧墙50的表面、以及覆盖在栅极开口中暴露出的衬底10的表面。
在一些实施例中，首先，从ALD、CVD等沉积工艺中选取合适的沉积工艺，在去除保护层后的衬底10上沉积介电材料，在每一个沟道区表面和栅极开口GK中栅侧墙50的侧壁上形成栅介质层。之后，从ALD、CVD等沉积工艺中选取合适的沉积工艺，在形成有栅介质层的衬底10上沉积金属栅极，填充栅极开口GK，使金属栅极覆盖栅介质层，以环绕每一个沟道层31_1～31_4的沟道区。
可选地，形成栅介质层的介电材料为高介电常数的介电材料，可为大于氧化硅的介电常数的介电材料，例如，为氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)等材料。
可选地，金属栅极一般为多层结构，该多层结构包含但不限于功函数金属(可能多层功函数金属)、衬垫层、浸润层、粘附层、金属导电层或金属硅化物等组合。例如，金属栅极包含但不限于钛(Ti)、钌(Ru)、钴(Co)，氮化钛(TiN)、钛铝(TiAl)、氮化钽(TaN)、碳化钛铝(TiAlC)、钨(W)等。
在另一些实施例中，为实现更好的栅介质层与沟道区的界面接触，提高载流子迁移率，栅极结构40还包括设置于栅介质层和沟道层之间的界面层。示例性地，界面层包括介电材料，诸如，氧化硅、硅酸铪或氮氧化硅等。可选地，可以使用化学氧化、热氧化、ALD、CVD等其他方法来生长界面层，生长界面层的过程可发生在栅介质层沉积之前，也可以发生在栅介质层沉积之后。
综上，本申请通过上述步骤，即可以完成纳米片GAAFET的制备过程。当然，上述实施例中是为了更好的解释本申请，但不限制本申请。
需要说明的是，在GAAFET完成制备之后，后续还需要进行刻蚀接触孔、布线、电极的引出和电路的互连，可完成环栅纳米片晶体管的集成电路的制造过程。
需要说明的是，图15a、图16a以及图17a中，为了便于示意出栅极开口的内容，未示意出栅侧墙和层间绝缘层。
本申请实施例还提供了电子设备，该电子设置包括电路板(如印刷电路板)和本申请上述实施例提供的任一种半导体器件，该半导体器件与电路板连接。由于该电子设备解决问题的原理与前述半导体器件相似，因此该电子设备的实施可以参见前述半导体器件的实施，重复之处不再赘述。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (15)

1.一种半导体器件的制备方法，其特征在于，包括：
在衬底上形成多个相互间隔排列的堆叠结构；其中，所述堆叠结构包括交替堆叠的牺牲层和沟道层；
在相邻两个所述堆叠结构之间的所述衬底中形成隔离结构；
形成横跨各所述堆叠结构的假栅结构；其中，所述假栅结构覆盖所述沟道层的沟道区；
在所述假栅结构的两侧依次形成栅侧墙、源漏区以及层间绝缘层；
去除所述假栅结构形成栅极开口；
从处于所述栅极开口中的牺牲层裸露表面开始向内刻蚀所述牺牲层，将各所述沟道层的沟道区的部分区域凸出于所述牺牲层；
在处于所述栅极开口中裸露出的沟道区表面包覆保护层；
去除处于所述栅极开口中的牺牲层；
去除所述保护层，将所有沟道区暴露；
在所述栅极开口中，形成环绕每一个所述沟道区的栅极结构。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述在处于所述栅极开口中的沟道层表面包覆保护层，包括：
采用与所述牺牲层材料和所述沟道层材料具有高刻蚀选择比的材料，在处于所述栅极开口中的所述牺牲层表面和所述沟道层表面沉积保护初始膜层；
去除所述牺牲层表面的保护初始膜层，保留所述沟道层表面的保护初始膜层，形成所述保护层。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，相邻的沟道层以及设置于所述相邻的沟道层之间的牺牲层形成第一凹槽；
所述在处于所述栅极开口中的所述牺牲层表面和所述沟道层表面沉积保护初始膜层，包括：
采用沉积工艺，在所述栅极开口中沉积保护初始膜层，使所述保护初始膜层覆盖处于所述栅极开口中的所述牺牲层表面和所述沟道层表面，并在所述保护初始膜层将所述第一凹槽的开口端封闭，以在所述第一凹槽中通过所述保护初始膜层合围成腔体后停止沉积；其中，所述牺牲层表面的保护初始膜层的厚度小于所述沟道层表面的保护初始膜层的厚度；
所述去除所述牺牲层表面的保护初始膜层，保留所述沟道层表面的保护初始膜层，包括：
采用干法刻蚀工艺，将所述保护初始膜层减薄，使封闭所述第一凹槽的开口端的保护初始膜层形成开口，以去除所述第一凹槽的底端处的所述牺牲层表面的保护初始膜层，保留所述沟道层表面的保护初始膜层。
4.如权利要求2或3所述的半导体器件的制备方法，其特征在于，沉积所述保护初始膜层的工艺为下述工艺中的至少一个：
气相沉积工艺、原子层沉积、等离子体增强化学的气相沉积工艺以及等离子体增强原子层沉积。
5.如权利要求1所述的半导体器件的制备方法，其特征在于，所述在处于所述栅极开口中的沟道层表面包覆保护层，包括：
采用选择性沉积工艺，在处于所述栅极开口中的所述沟道层表面沉积保护层。
6.如权利要求1-5任一项所述的半导体器件的制备方法，其特征在于，所述在所述假栅结构的侧壁处依次形成栅侧墙、源漏区以及层间绝缘层，包括：
在所述假栅结构两侧形成所述栅侧墙；
去除所述假栅结构两侧的所述堆叠结构，暴露出所述栅侧墙下方的所述牺牲层和所述沟道层的侧面；
去除所述栅侧墙下方的至少部分所述牺牲层，在所述栅侧墙下方相邻的所述沟道层之间形成第二凹槽；
在所述第二凹槽中填充介质材料，形成内侧墙；
在所述假栅结构两侧的所述衬底上外延形成连接沟道层的所述源漏区；
在所述源漏区以及所述假栅结构上沉积所述层间绝缘层。
7.如权利要求6所述的半导体器件的制备方法，其特征在于，所述内侧墙在平行于所述沟道区的延伸方向上的宽度不大于所述牺牲层的厚度。
8.如权利要求1-7任一项所述的半导体器件的制备方法，其特征在于，所述在所述栅极开口中，形成环绕每一个所述沟道区的栅极结构，包括：
在去除所述保护层后的衬底上沉积介电材料，在每一个所述沟道区表面和所述栅极开口中栅侧墙的侧壁上形成栅介质层；
在形成有所述栅介质层的衬底上沉积金属栅极，填充所述栅极开口，使所述金属栅极覆盖所述栅介质层，以环绕每一个所述沟道区。
9.如权利要求1-8任一项所述的半导体器件的制备方法，其特征在于，所述形成横跨各所述堆叠结构的假栅结构，包括：
在形成有所述堆叠结构的衬底上形成覆盖整个所述衬底的假栅氧化层；
在所述假栅氧化层上形成假栅膜层；
采用光刻工艺和刻蚀工艺，对所述假栅氧化层和所述假栅膜层图案化，去除覆盖所述沟道区之外区域的所述假栅氧化层和所述假栅膜层，保留覆盖所述沟道区的所述假栅氧化层和所述假栅膜层，形成所述假栅结构。
10.如权利要求1-9任一项所述的半导体器件的制备方法，其特征在于，所述在衬底上形成多个相互间隔排列的堆叠结构，包括：
交替地在所述衬底上外延生长牺牲层和沟道层，形成堆叠膜层；
将所述堆叠膜层图案化，形成多个相互间隔排列的堆叠结构，并在所述衬底中形成浅沟槽；所述堆叠结构中的沟道层为纳米片沟道层；
所述在相邻两个所述堆叠结构之间的所述衬底中形成隔离结构，包括：
在所述浅沟槽中填充介电材料，形成所述隔离结构。
11.一种半导体器件，其特征在于，采用如权利要求1-10任一项所述的制备方法制备形成；
所述半导体器件包括：
衬底；
晶体管，设置于所述衬底上；其中，所述晶体管包括：
设置于所述衬底上的沟道结构；其中，所述沟道结构包括层叠且间隔设置的多个沟道层；将距离所述衬底最远的沟道层背离所述衬底一侧的表面定义为第一表面，将任一个所述沟道层面向所述衬底一侧的表面定义为第二表面，将除距离所述衬底最远的沟道层之外的其余沟道层背离所述衬底一侧的表面定义为第三表面，所述第一表面对应基准区域处的平整度大于任一个所述沟道层的所述第二表面对应所述基准区域处的平整度，且所述第一表面对应基准区域处的平整度大于任一个所述沟道层的所述第三表面对应所述基准区域处的平整度；在垂直于所述衬底所在平面的方向上，所述基准区域覆盖每一个所述沟道层的重心；
设置于所述衬底上的栅极结构；其中，所述栅极结构环绕每一个所述沟道层的所述沟道区；
设置于所述栅极结构两侧的栅侧墙；
设置于所述栅极结构两侧的源漏区；
设置于所述源漏区上的层间绝缘层；
隔离结构，设置于相邻两个所述沟道结构之间的衬底中。
12.如权利要求11所述的半导体器件，其特征在于，所述沟道层为纳米片沟道层。
13.如权利要求11或12所述的半导体器件，其特征在于，所述半导体器件还包括：多个内侧墙；其中，所述栅侧墙在所述衬底的正投影覆盖所述内侧墙在所述衬底的正投影；
每相邻两个沟道层的第一区之间设置一个所述内侧墙，且距离所述衬底最近的沟道层的第一区与所述衬底之间设置一个所述内侧墙；
每相邻两个沟道层的第二区之间设置一个所述内侧墙，且距离所述衬底最近的沟道层的第二区与所述衬底之间设置一个所述内侧墙。
14.如权利要求11-13任一项所述的半导体器件，其特征在于，所述栅极结构包括栅介质层和金属栅极；
所述金属栅极环绕所述沟道层的所述沟道区；
所述栅介质层设置于所述金属栅极和所述沟道层的沟道区之间。
15.一种电子设备，其特征在于，包括电路板和半导体器件，所述半导体器件与所述电路板连接；
所述半导体器件采用如权利要求1-10任一项所述的制备方法形成，或者所述半导体器件为如权利要求11-14任一项所述的半导体器件。
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