CN110581173B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供衬底、鳍部和位于鳍部上的沟道叠层，沟道叠层包括牺牲层和沟道层，沟道叠层数量为两个，靠近沟道叠层顶部的牺牲层为第一牺牲层，剩余为第二牺牲层，沟道叠层数量大于等于三个，至少一个靠近沟道叠层顶部的为第一牺牲层，剩余为第二牺牲层；形成伪栅结构；刻蚀伪栅结构两侧的沟道叠层形成凹槽；刻蚀凹槽露出的部分第一牺牲层形成第一沟槽；在第一沟槽中形成第一阻挡层；刻蚀凹槽露出的部分第二牺牲层形成第二沟槽，第二沟槽大于第一沟槽的深度；在第二沟槽中形成第二阻挡层；在凹槽内形成源漏掺杂层；在伪栅结构、剩余第一牺牲层和第二牺牲层位置处形成金属栅结构。本发明提高金属栅结构的形成质量。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如形成有鳍部的全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
当半导体器件尺寸减小到一定程度时，如何解决半导体器件漏电流大的问题最具挑战性。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的，因此当前提出的解决方法是，采用高K栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高K材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。
目前，为了进一步改善器件性能，通常在所述栅电极与源漏掺杂层之间形成阻挡层，以增加所述栅电极与源漏掺杂层之间的距离，从而减小所述栅电极与源漏掺杂层之间的寄生电容。
但是，引入所述阻挡层后，器件性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提升器件性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上的分立的鳍部、以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中，所述沟道叠层的数量为两个，靠近所述沟道叠层顶部的牺牲层作为第一牺牲层，剩余牺牲层作为第二牺牲层，或者，所述沟道叠层的数量大于或等于三个，沿所述沟道叠层顶部指向底部的方向，至少一个靠近所述沟道叠层顶部的牺牲层作为第一牺牲层，剩余牺牲层作为第二牺牲层；形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述伪栅结构两侧的沟道叠层，在所述沟道叠层内形成露出所述鳍部的凹槽；沿垂直于所述伪栅结构侧壁的方向，刻蚀所述凹槽露出的部分第一牺牲层，使与所述第一牺牲层相邻的沟道层和剩余第一牺牲层围成第一沟槽；在所述第一沟槽中形成第一阻挡层；沿垂直于所述伪栅结构侧壁的方向，刻蚀所述凹槽露出的部分第二牺牲层，使所述沟道层和剩余第二牺牲层围成第二沟槽，且沿垂直于所述伪栅结构侧壁的方向，所述第二沟槽的深度大于所述第一沟槽的深度；在所述第二沟槽中形成第二阻挡层；形成所述第一阻挡层和第二阻挡层后，在所述凹槽内形成源漏掺杂层；形成所述源漏掺杂层后，在所述伪栅结构、剩余第一牺牲层和剩余第二牺牲层位置处形成金属栅结构。
相应的，本发明还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底表面；沟道结构层，位于所述鳍部上且与所述鳍部间隔设置，所述沟道结构层包括多个间隔设置的沟道层；横跨所述沟道结构层的金属栅结构，所述金属栅结构位于所述鳍部上且包围所述沟道层，且沿垂直于所述金属栅结构侧壁的方向，所述金属栅结构露出所述沟道层和鳍部的两端，其中，所述沟道层的数量为两个，覆盖所述沟道结构层顶部和侧壁的金属栅结构作为金属栅结构第一部分，位于相邻沟道层之间的金属栅结构作为金属栅结构第二部分，剩余金属栅结构作为金属栅结构第三部分，或者，所述沟道层的数量大于或等于三个，覆盖所述沟道结构层顶部和侧壁的金属栅结构作为金属栅结构第一部分，沿所述沟道结构层顶部指向底部的方向，至少一个靠近所述沟道结构层顶部且位于相邻沟道层之间的金属栅结构作为金属栅结构第二部分，剩余金属栅结构作为金属栅结构第三部分；源漏掺杂层，位于所述金属栅结构两侧的沟道结构层内且与所述鳍部相接触；第一阻挡层，位于所述源漏掺杂层和所述金属栅结构第二部分之间；第二阻挡层，位于所述源漏掺杂层和所述金属栅结构第三部分之间，沿垂直于所述金属栅结构侧壁的方向，所述第二阻挡层的厚度大于所述第一阻挡层的厚度。
与现有技术相比，本发明的技术方案具有以下优点：
本发明对靠近沟道叠层顶部的第一牺牲层进行刻蚀，使与所述第一牺牲层相邻的沟道层和剩余第一牺牲层围成第一沟槽，对第二牺牲层进行刻蚀，使所述沟道层和剩余第二牺牲层围成第二沟槽，且沿垂直于所述伪栅结构侧壁的方向，所述第二沟槽的深度大于所述第一沟槽的深度，因此在所述第一沟槽中形成第一阻挡层、在所述第二沟槽中形成第二阻挡层后，所述第一阻挡层厚度小于所述第二阻挡层厚度；所述第一牺牲层所占据的空间与所述第一阻挡层和刻蚀后剩余第一牺牲层所占据的空间相对应，通过使所述第一阻挡层具有较小的厚度，从而减小了所述第一阻挡层所占据的空间大小，即增大了剩余第一牺牲层所占据的空间大小，因此，后续在所述伪栅结构、剩余第一牺牲层和剩余第二牺牲层位置处形成金属栅结构时，能够降低所述金属栅结构在靠近所述沟道叠层顶部位置处的形成难度，提高所述金属栅结构的填充(gap filling)性能，从而提高所述金属栅结构的形成质量，进而提升器件性能。
进一步，所述第一阻挡层厚度小于所述第二阻挡层厚度，金属栅结构(MetalGate)通常包括高k栅介质层以及位于所述高k栅介质层上的栅电极，所述第二阻挡层具有较大的厚度，从而使所述金属栅结构中的栅电极与源漏掺杂层之间具有较大的距离，有利于减小所述栅电极与所述源漏掺杂层之间的寄生电容，相应能够弥补所述第一阻挡层厚度对寄生电容的影响，有利于进一步提升器件性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图19至图23是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
图24是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，在栅电极与源漏掺杂层之间引入阻挡层后，器件性能仍有待提高。现结合一种半导体结构分析器件性能仍有待提高的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：衬底11；鳍部12，凸出于所述衬底11表面；沟道结构层13，位于所述鳍部12上且与所述鳍部12间隔设置，所述沟道结构层13包括多个间隔设置的沟道层14；横跨所述沟道结构层13的金属栅结构23，所述金属栅结构23位于所述鳍部12上且包围所述沟道层14，且沿所述鳍部12的延伸方向，所述金属栅结构23露出所述沟道层14和鳍部12的两端，其中，所述金属栅结构23包括覆盖所述沟道结构层13部分顶部和部分侧壁的金属栅结构第一部分33、以及位于所述沟道层14下方的金属栅结构第二部分43；源漏掺杂层27，位于所述金属栅结构23两侧的沟道结构层13内且与所述鳍部12相接触；阻挡层26，位于所述金属栅结构第二部分43与所述源漏掺杂层27之间。
所述金属栅结构23通常包括高k栅介质层以及位于所述高k栅介质层上的栅电极，所述阻挡层26的设置，能够增加所述栅电极与所述源漏掺杂层27之间的距离，从而减小所述栅电极与所述源漏掺杂层27之间的寄生电容，进而改善器件性能，且所述阻挡层26的厚度越大，减小寄生电容的效果越好。
但是，在半导体工艺中，通常在形成所述阻挡层26之后形成所述金属栅结构23，且在形成所述金属栅结构23和阻挡层26之前，所述金属栅结构第二部分43和阻挡层26的位置处形成有牺牲层，所述牺牲层用于为所述阻挡层26和金属栅结构第二部分43的形成占据空间位置，增加所述阻挡层26的厚度，虽然能够减小寄生电容，但所述金属栅结构第二部分43的形成空间相应变小，从而容易降低所述金属栅结构23的填充性能，进而降低所述金属栅结构23的形成质量，器件性能相应下降。
因此亟需提供一种新的形成方法，在改善减小寄生电容问题的同时，提高所述金属栅结构的形成质量。
为了解决所述技术问题，本发明对靠近沟道叠层顶部的第一牺牲层进行刻蚀，使与所述第一牺牲层相邻的沟道层和剩余第一牺牲层围成第一沟槽，对第二牺牲层进行刻蚀，使所述沟道层和剩余第二牺牲层围成第二沟槽，且沿垂直于所述伪栅结构侧壁的方向，所述第二沟槽的深度大于所述第一沟槽的深度，因此在所述第一沟槽中形成第一阻挡层、在所述第二沟槽中形成第二阻挡层后，所述第一阻挡层厚度小于所述第二阻挡层厚度；所述第一牺牲层所占据的空间与所述第一阻挡层和刻蚀后剩余第一牺牲层所占据的空间相对应，通过使所述第一阻挡层具有较小的厚度，从而减小了所述第一阻挡层所占据的空间大小，即增大了剩余第一牺牲层所占据的空间大小，因此后续在所述伪栅结构、剩余第一牺牲层和剩余第二牺牲层位置处形成金属栅结构时，能够降低所述金属栅结构在靠近所述沟道叠层顶部位置处的形成难度，提高所述金属栅结构的填充性能，从而提高了所述金属栅结构的形成质量，进而提升器件性能。
而且，所述第二阻挡层具有较大的厚度，从而使所述金属栅结构中的栅电极与源漏掺杂层之间具有较大的距离，有利于减小所述栅电极与所述源漏掺杂层之间的寄生电容，相应能够弥补所述第一阻挡层厚度对寄生电容的影响，有利于进一步改善器件性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图2和图3，提供基底(未标示)，所述基底包括衬底111(如图3所示)、凸出于所述衬底111上的分立的鳍部112(如图3所示)、以及位于所述鳍部112上的多个沟道叠层130(如图3所示)，所述沟道叠层130包括牺牲层131(如图3所示)和位于所述牺牲层131上的沟道层132(如图3所示)，所述沟道叠层130的数量为两个，靠近所述沟道叠层130顶部的牺牲层131作为第一牺牲层131b(如图3所示)，剩余牺牲层131作为第二牺牲层131c(如图3所示)。
所述衬底111用于为后续形成全包围栅极(Gate-all-around，GAA)晶体管提供工艺平台。具体地，所述全包围栅极晶体管可以为PMOS晶体管和NMOS晶体管中的一种或两种。
本实施例中，所述衬底111为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部112用于提供全包围栅极晶体管的沟道。本实施例中，所述鳍部112与所述衬底111为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部112的材料与所述衬底111的材料相同，所述鳍部112的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
所述沟道叠层130用于为后续形成悬空间隔设置的沟道层132提供工艺基础。具体的，所述牺牲层131用于支撑所述沟道层132，从而为后续实现所述沟道层132的间隔悬空设置提供工艺基础，也用于为后续金属栅结构的形成占据空间位置，且所形成全包围栅极晶体管的沟道还位于所述沟道层132内。
本实施例中，所述鳍部112上形成有两个沟道叠层130，即所述鳍部112上形成有交替设置的两个牺牲层131和两个沟道层132。在后续制程中，所述全包围栅极晶体管的金属栅结构能够以全包围的形式从四面有效地控制每一层沟道，相比单沟道结构，增加了沟道的有效宽度和有效面积，从而有效地提高了载流子迁移率、抑制了短沟道效应，进而提高器件性能。
本实施例中，靠近所述沟道叠层130顶部的牺牲层131作为第一牺牲层131b，剩余牺牲层131作为第二牺牲层131c。
在其他实施例中，根据实际工艺需求，所述沟道叠层的数量还可以大于或等于三个；相应的，沿所述沟道叠层顶部指向底部的方向，至少一个靠近所述沟道叠层顶部的牺牲层作为第一牺牲层，剩余牺牲层作为第二牺牲层。
需要说明的是，在后续制程中，形成横跨所述沟道叠层的伪栅结构，并在所述伪栅结构两侧的沟道叠层内形成露出所述鳍部顶部的凹槽之后，还包括沿垂直于所述伪栅结构侧壁的方向分别刻蚀所述凹槽露出的部分第一牺牲层和部分第二牺牲层，且对所述第一牺牲层的刻蚀量小于对所述第二牺牲层的刻蚀量，从而使所述沟道层和剩余第一牺牲层围成第一沟槽、使所述沟道层和剩余第二牺牲层围成第二沟槽，且沿垂直于所述伪栅结构侧壁的方向，所述第一沟槽的深度小于所述第二沟槽的深度。其中，所述第一沟槽用于为第一阻挡层的形成提供空间位置，所述第二沟槽用于为第二阻挡层的形成提供空间位置，所述第一阻挡层和第二阻挡层用于减小后续所形成源漏掺杂层与金属栅结构中栅电极之间的寄生电容，且所述第一阻挡层和第二阻挡层的厚度越大，减小寄生电容的效果越好。
当所述沟道叠层的数量还可以大于或等于三个时，如果所述第一牺牲层的数量过多，则形成所述第一沟槽所需工艺时间和成本相应增加；而且，所述第一牺牲层的数量过多，则厚度较小的所述第一阻挡层的数量相应过多，厚度较大的所述第二阻挡层的数量相应过少，容易导致减小寄生电容的效果变差。
为此，综合考虑减小寄生电容的效果、以及形成所述第一沟槽的工艺时间和成本，当所述沟道叠层的数量大于或等于三个时，所述第一牺牲层的数量为一个或两个。也就是说，最靠近所述沟道叠层顶部的一个或两个牺牲层作为第一牺牲层。
本实施例中，所述沟道层132的材料为Si，所述牺牲层131的材料为SiGe。在后续去除所述牺牲层131的过程中，SiGe和Si的刻蚀选择比较高，所以通过将所述牺牲层131的材料设置为SiGe、将所述沟道层132的材料设置为Si的做法，能够有效降低所述牺牲层131的去除工艺对所述沟道层132的影响，从而提高所述沟道层132的质量，进而有利于改善器件性能。
在其他实施例中，当所形成的全包围栅极晶体管为PMOS晶体管时，为了提升PMOS晶体管的性能，通常采用SiGe沟道技术，相应的，所述鳍部和沟道层的材料均为SiGe，所述牺牲层的材料为Si。
具体地，形成所述衬底111、鳍部112和沟道叠层130的步骤包括：如图2所示，提供衬底111，所述衬底111上形成有鳍部材料层112a；在所述鳍部材料层112a上形成沟道材料叠层130a，所述沟道材料叠层130a包括牺牲材料层131a和位于所述牺牲材料层131a上的沟道材料层132a；如图3所示，依次刻蚀所述沟道材料叠层130a(如图2所示)和鳍部材料层112a(如图2所示)，形成凸出于所述衬底111表面的鳍部112、以及位于所述鳍部112上的沟道叠层130。
本实施例中，通过掩膜干法刻蚀的方式形成所述鳍部112和沟道叠层130。具体地，在所述沟道材料叠层130a上形成鳍部掩膜材料层200a(如图2所示)；图形化所述鳍部掩膜材料层200a，形成鳍部掩膜层200(如图3所示)；以所述鳍部掩膜层200为掩膜，通过干法刻蚀的方式依次去除所述沟道材料叠层130a的部分材料、以及所述鳍部材料层112a的部分材料。
本实施例中，所述沟道材料叠层130a通过外延生长的方式形成于所述鳍部材料层112a上，因此所述牺牲材料层131a和沟道材料层132a的形成质量较好，所述牺牲层131和沟道层132的质量相应也较好，相应的，所形成全包围栅极晶体管的沟道位于高质量的材料中，从而有利于改善器件性能。
结合参考图4，形成所述沟道叠层130后，还包括：在所述沟道叠层130露出的衬底111上形成隔离结构113，所述隔离结构113至少露出所述沟道叠层130的侧壁。
所述隔离结构113用于对相邻器件或相邻沟道叠层130起到隔离作用。本实施例中，所述隔离结构113的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，所述隔离结构113的顶面与所述鳍部112的顶面相齐平，也就是说，所述隔离结构113露出所述沟道叠层130的侧壁。在其他实施例中，所述隔离结构还可以露出所述鳍部的部分侧壁。
需要说明的是，在形成所述隔离结构113的工艺过程中，去除所述沟道叠层130顶部的鳍部掩膜层200(如图3所示)。
结合参考图5至图7，图5是基于图4的剖面结构示意图，图6是图5沿鳍部延伸方向(如图5中A1A2方向所示)割线的剖面结构示意图，图7是基于图6的剖面结构示意图，形成横跨所述沟道叠层130的伪栅层220(如图7所示)，所述伪栅层220覆盖所述沟道叠层130的部分顶部和部分侧壁。
所述伪栅层220作为伪栅结构(Dummy Gate)的一部分，所述伪栅层220用于为后续金属栅结构的形成占据空间位置。
本实施例中，所述伪栅层220的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
本实施例中，所述伪栅结构为叠层结构，因此如图5和图6所示，形成所述伪栅层220之前，还包括：形成保形覆盖所述沟道叠层130的伪栅氧化层210，所述伪栅氧化层210与所述伪栅层220构成所述伪栅结构。在其他实施例中，所述伪栅结构还可以为单层结构，所述伪栅结构相应仅包括所述伪栅层。
本实施例中，所述伪栅氧化层210的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
具体地，形成所述伪栅结构的步骤包括：形成保形覆盖所述沟道叠层130的伪栅氧化层210后，在所述伪栅氧化层210上形成横跨所述沟道叠层130的伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层230(如图7所示)；以所述栅极掩膜层230为掩膜刻蚀所述伪栅材料层，形成所述伪栅层220，所述伪栅层220覆盖所述伪栅氧化层210的部分顶部和部分侧壁。
需要说明的是，形成所述伪栅层220后，保留位于所述伪栅层220顶部的栅极掩膜层230。所述栅极掩膜层230的材料为氮化硅，所述栅极掩膜层230用于在后续工艺过程中对所述伪栅层220顶部起到保护作用。
还需要说明的是，随着器件尺寸的减小，沿所述沟道叠层130的延伸方向，相邻沟道叠层130末端之间的距离(Head to Head，HTH)越来越小，相邻鳍部112末端之间的距离越来越小，后续制程还包括刻蚀所述伪栅层220两侧的沟道叠层130，在所述沟道叠层130内形成露出所述鳍部112顶部的凹槽，为了能够改善刻蚀工艺对所述隔离结构113的过刻蚀问题，以避免所述凹槽形貌因所述隔离结构113的损耗而发生改变的问题，在形成所述伪栅结构的工艺过程中，还在所述隔离结构113上形成掩膜栅结构(图未示)，所述掩膜栅结构顶部和所述伪栅结构顶部齐平，所述掩膜栅结构可用于在形成所述凹槽的过程中起到刻蚀掩膜的作用。
本实施例中，为了便于图示，未示意出所述掩膜栅结构。
此外，继续参考图7，形成所述伪栅层220后，还包括：在所述伪栅层220的侧壁上形成侧墙250。
所述侧墙250可作为后续刻蚀工艺的刻蚀掩膜，用于定义后续源漏掺杂层的形成区域。
具体地，通过所述侧墙250，使得形成于所述沟道叠层130内的凹槽与所述伪栅层220之间具有一定距离，从而使后续形成于所述凹槽中的源漏掺杂层与所述伪栅层220之间具有一定距离。
所述侧墙250的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙250可以为单层结构或叠层结构。本实施例中，所述侧墙250为单层结构，所述侧墙250的材料为氮化硅。
本实施例中，根据实际工艺需求，所述侧墙250的厚度为8nm至12nm。其中，所述侧墙250的厚度指的是：沿垂直于所述伪栅层220侧壁的方向上，所述侧墙250的尺寸。
需要说明的是，形成所述侧墙250后，还包括刻蚀去除所述侧墙250露出的伪栅氧化层210，保留所述伪栅层220和侧墙250覆盖的伪栅氧化层210，以露出所述伪栅层220两侧的沟道叠层130，便于后续工艺步骤的进行。
相应的，去除所述侧墙250露出的伪栅氧化层210后，所述伪栅结构覆盖所述沟道叠层130的部分顶部和部分侧壁。
参考图8，刻蚀所述伪栅层220两侧的沟道叠层130，在所述沟道叠层130内形成露出所述鳍部112的凹槽150。
所述凹槽150用于为后续形成源漏掺杂层提供空间位置。
需要说明的是，所述伪栅层220侧壁上形成有所述侧墙250，因此在刻蚀所述伪栅层220两侧的沟道叠层130的工艺过程中，所述侧墙250能够起到刻蚀掩膜的作用。因此，沿所述鳍部112的延伸方向(即沿垂直于所述伪栅层220侧壁的方向)，所述伪栅层220露出所述沟道层132和鳍部112的两端。
具体地，沿垂直于所述伪栅层220侧壁的方向，所述凹槽150中朝向所述伪栅层220的侧壁与所述侧墙250背向所述伪栅层220的侧壁齐平，即所述凹槽150露出的沟道叠层130端面与所述侧墙250的侧壁齐平。
本实施例中，采用各向异性刻蚀工艺刻蚀所述伪栅层220两侧的沟道叠层130，从而提高所述凹槽150的形貌质量。具体地，所述各向异性刻蚀工艺可以为反应离子刻蚀工艺。
结合参考图9至图15，沿垂直于所述伪栅层220侧壁的方向，刻蚀所述凹槽150(如图8所示)露出的部分第一牺牲层131b，使与所述第一牺牲层131b相邻的沟道层132和剩余第一牺牲层131b围成第一沟槽136(如图10所示)；在所述第一沟槽136中形成第一阻挡层260(如图13所示)；沿垂直于所述伪栅层220侧壁的方向，刻蚀所述凹槽150露出的部分第二牺牲层131c，使所述沟道层132和剩余第二牺牲层131c围成第二沟槽137(如图14所示)，且沿垂直于所述伪栅层220侧壁的方向，所述第二沟槽137的深度D2(如图14所示)大于所述第一沟槽136的深度D1(如图10所示)；在所述第二沟槽137中形成第二阻挡层270(如图15所示)。
在后续制程中，金属栅结构形成于所述伪栅结构(未标示)和剩余牺牲层131所对应位置处，所述金属栅结构通常包括高k栅介质层以及位于所述高k栅介质层上的栅电极，通过所述第一阻挡层260和第二阻挡层270，增加了所述栅电极和后续源漏掺杂层之间的距离，从而能够减小所述栅电极与所述源漏掺杂层之间的寄生电容，有利于改善器件性能。
因此，沿垂直于所述伪栅层220侧壁的方向，所述第二沟槽137的深度D2和所述第一沟槽136的深度D1越大，所述第一阻挡层260和第二阻挡层270的厚度(未标示)相应越大，减小寄生电容的效果则越好。
但是，后续制程还包括去除所述伪栅结构(未标示)、剩余第一牺牲层131b和剩余第二牺牲层131c，在所述伪栅结构、剩余第一牺牲层131b和剩余第二牺牲层131c的位置处形成所述金属栅结构，如果所述第二沟槽137的深度D2和所述第一沟槽136的深度D1过大，则所述剩余第一牺牲层131b和剩余第二牺牲层131c所占据的空间过小；相应的，后续形成所述金属栅结构时，容易降低所述金属栅结构在所述剩余第一牺牲层131b和剩余第二牺牲层131c位置处的填充性能，从而降低所述金属栅结构的形成质量。
为此，本实施例中，综合考虑寄生电容和所述金属栅结构形成质量两个因素，使所述第二沟槽137的深度D2大于所述第一沟槽136的深度D1。也就是说，后续形成所述金属栅结构时，沿所述沟道叠层130顶部指向所述沟道叠层130底部的方向，靠近所述沟道叠层130顶部位置处的空间更大，从而降低所述金属栅结构的形成难度，提高所述金属栅结构的形成质量。
相应的，所述第一阻挡层260厚度小于所述第二阻挡层270厚度，所述第二阻挡层270具有较大的厚度，从而使所述金属栅结构中的部分栅电极与源漏掺杂层之间仍保持较大的距离，有利于减小所述栅电极与所述源漏掺杂层之间的寄生电容，相应能够弥补所述第一阻挡层260厚度对寄生电容的影响，进而进一步改善器件性能。
具体地，为了降低形成所述第一沟槽136和第二沟槽137的工艺难度，提高工艺可操作性，在形成所述第一沟槽136之后，形成所述第二沟槽137。其中，所述第一阻挡层260可以在形成所述第二沟槽137之前形成，也可以在形成所述第二沟槽137之后形成。
需要说明的是，当在形成所述第二沟槽137之后形成所述第一阻挡层260时，为了简化形成所述第一阻挡层260和第二阻挡层270的工艺步骤，减少工艺时间和成本，可以在同一步骤中形成所述第一阻挡层260和第二阻挡层270。
本实施例中，以形成所述第一阻挡层260之后，形成所述第二沟槽137为例进行说明。
本实施例中，通过湿法刻蚀的方式刻蚀所述凹槽150露出的部分第一牺牲层131b。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能沿垂直于所述伪栅层220侧壁的方向对所述第一牺牲层131b进行刻蚀。
具体地，如图10所示，在所述湿法刻蚀工艺后，沿垂直于所述伪栅层220侧壁的方向，所述沟道层132的端面和所述侧墙250的侧壁齐平，且所述沟道层132的长度大于剩余第一牺牲层131b的长度，从而使剩余第一牺牲层131b以及与所述剩余第一牺牲层131b相邻的沟道层132围成第一沟槽136。
本实施例中，刻蚀部分第一牺牲层131b的过程中，所述湿法刻蚀工艺对所述第一牺牲层131b的刻蚀速率远大于对所述沟道层132和鳍部112的刻蚀速率，从而降低所述湿法刻蚀工艺对所述沟道层132和鳍部112的损耗，减小对器件性能带来的不良影响。
具体地，所述沟道层132和鳍部112的材料为Si，所述第一牺牲层131b的材料为SiGe，所以通过HCl蒸汽刻蚀部分第一牺牲层131b。HCl蒸汽对SiGe材料刻蚀速率与HCl蒸汽对Si材料刻蚀速率的差值较大，因此采用HCl蒸汽刻蚀部分第一牺牲层131b，能够有效降低所述沟道层132和鳍部112受到损耗的几率，有利于器件性能的改善。
本实施例中，所述HCl蒸汽的体积百分比浓度为40％到85％，从而能够提高对所述第一牺牲层131b的刻蚀效率，并防止所述沟道层132和鳍部112发生损耗。
需要说明的是，在其他实施例中，当所述沟道层和鳍部的材料为SiGe，所述牺牲层的材料为Si时，所述湿法刻蚀工艺所采用的刻蚀溶液相应为四甲基氢氧化铵(TMAH)溶液。四甲基氢氧化铵溶液对Si材料刻蚀速率与对SiGe材料刻蚀速率的差值较大，因此采用四甲基氢氧化铵溶液刻蚀部分第一牺牲层131b，也能够有效降低所述沟道层和鳍部受到损耗的几率。
为了避免对全包围栅极晶体管的沟道产生影响，刻蚀部分第一牺牲层131b后，沿垂直于所述伪栅层220侧壁的方向，所述第一沟槽136的深度D1小于所述侧墙250的厚度(未标示)，即剩余第一牺牲层131b的端面位于所述伪栅层220的两侧。
需要说明的是，所述第一沟槽136的深度D1不宜过小，也不宜过大。如果所述深度D1过小，则难以减小所述栅电极与源漏掺杂层之间的寄生电容；如果所述深度D1过大，则容易降低所述金属栅结构在所述剩余第一牺牲层131b位置处的填充性能，从而降低所述金属栅结构的形成质量，而且，所述第一沟槽136的深度D1过大，还会增加对刻蚀量的控制难度，容易对所述第一牺牲层131b造成过刻蚀，从而对所述全包围栅极晶体管的沟道产生影响，且还容易增加所述第一阻挡层260在所述第一沟槽136中的形成难度。
为此，本实施例中，综合考虑寄生电容、所述金属栅结构形成质量、所述第一阻挡层260形成质量以及工艺风险四个因素，所述第一沟槽136的深度D1为2nm至6nm。
还需要说明的是，本实施例以所述鳍部112上形成有2个沟道叠层130为例进行说明。在其他实施例中，当所述沟道叠层的数量大于或等于三个，且所述第一牺牲层的数量为两个时，为了降低工艺难度，两个第一沟槽的深度相等。
具体地，结合参考图9和图10，形成所述第一沟槽136的步骤包括：在所述凹槽150(如图8所示)内形成第一保护层140(如图9所示)，所述第一保护层140露出所述第一牺牲层131b的侧壁；形成所述第一保护层140后，沿垂直于所述伪栅层220侧壁的方向，对所述第一保护层140露出的第一牺牲层131b进行刻蚀，去除部分第一牺牲层131b，形成所述第一沟槽136。
所述第一保护层140用于在刻蚀所述第一牺牲层131b的过程中，对所述第二牺牲层131c起到保护作用，防止所述刻蚀工艺对所述第二牺牲层131c产生影响。
为此，所述刻蚀工艺对所述第一牺牲层131b和第一保护层140具有较高的刻蚀选择比，从而降低所述第一保护层140露出所述第二牺牲层131c的概率；而且，后续还需去除所述第一保护层140，因此所述第一保护层140的材料为易于去除的材料，且去除所述第一保护层140的工艺对其他材料层的影响较小。
本实施例中，选取填充性能较好且工艺常用的材料作为所述第一保护层140的材料。具体地，所述第一保护层140的材料为底部抗反射涂层(Bottom Anti-ReflectiveCoating，BARC)材料。
在其他实施例中，根据所述牺牲层、沟道层、鳍部、隔离结构、伪栅氧化层、侧墙和栅极掩膜层的材料设定，所述第一保护层的材料还可以为介电抗反射涂层(DielecticAnti-Reflective Coating，DARC)材料、有机介电层(Organic Dielectric Layer，ODL)材料、先进图膜(Advanced Patterning Film，APF)材料、无定形碳、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、氮化硼或多晶硅。
结合参考图11，本实施例中，形成所述第一沟槽136后，去除所述第一保护层140(如图10所示)。
本实施例中，采用湿法刻蚀工艺，去除所述第一保护层140，从而避免所述鳍部112和沟道层132受到等离子体损伤，进而减小对器件性能的影响。
结合参考图12和图13，所述第一阻挡层260用于减小后续形成于所述剩余第一牺牲层131b位置处的栅电极与源漏掺杂层之间的寄生电容。
所述第一阻挡层260的材料不仅能够较好地起到减小寄生电容的作用，且为了减小对器件性能的影响，所述阻挡层260的材料为介质材料。为此，本实施例中，所述阻挡层260的材料为SiN。在其他实施例中，所述阻挡层的材料还可以为SiON、SiBCN或SiCN。
需要说明的是，为了简化后续形成所述第二沟槽137(如图14所示)的工艺步骤，减小工艺时间和成本，所述阻挡层260还能够在后续刻蚀所述第二牺牲层131c的过程中，对剩余第一牺牲层131b起到保护作用，从而避免额外保护层的形成。
本实施例中，采用沉积工艺和刻蚀工艺形成所述第一阻挡层260，且所述沉积工艺具有良好的填充性能，从而使得所述阻挡层260在所述第一沟槽136中具有较好的填充质量。具体地，由于所述第一沟槽136(如图10所示)的深度D1(如图10所示)较小，因此所述沉积工艺可以为原子层沉积工艺。在其他实施例中，所述沉积工艺还可以为低压化学气相沉积工艺。
形成所述第一阻挡层260的步骤包括：形成保形覆盖所述伪栅层220顶部和侧壁、沟道层132侧壁、第二牺牲层131c侧壁和鳍部112表面的第一阻挡膜265(如图12所示)，所述第一阻挡膜265还填充于所述第一沟槽136内；采用无掩膜刻蚀工艺，去除所述伪栅层220顶部和侧壁、沟道层132侧壁、第二牺牲层131c侧壁和鳍部112表面的第一阻挡膜265，保留所述第一沟槽136内的剩余第一阻挡膜265作为所述第一阻挡层260。
具体地，所述伪栅层220侧壁上形成所述侧墙250，所述伪栅层220顶部形成有所述栅极掩膜层230，所述伪栅层220和侧墙250底部形成有所述伪栅氧化层210，因此所述第一阻挡膜265还覆盖所述侧墙250侧壁和顶部、伪栅氧化层210侧壁、栅极掩膜层230顶部以及所述隔离结构113表面。
本实施例中，所述无掩膜刻蚀工艺为干法刻蚀工艺。通过无掩膜刻蚀工艺，能够去除所述侧墙250侧壁和顶部、伪栅氧化层210侧壁、栅极掩膜层230顶部、沟道层132侧壁、鳍部112表面和隔离结构113表面的第一阻挡膜265，而所述第一沟槽136中的第一阻挡膜265在所述侧墙250和沟道层132的覆盖下被保留。
结合参考图14，所述第二沟槽137用于为所述第二阻挡层270(如图15所示)的形成提供空间位置。
本实施例中，通过湿法刻蚀的方式刻蚀所述凹槽150露出的部分第二牺牲层131c。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能沿垂直于所述伪栅层220侧壁的方向对所述第二牺牲层131c进行刻蚀。
具体地，在所述湿法刻蚀工艺后，沿所述鳍部112的延伸方向，所述沟道层132的端面和所述侧墙250的侧壁齐平，且所述沟道层132的长度大于剩余第二牺牲层131c的长度，从而使所述沟道层132和剩余第二牺牲层131c围成第二沟槽137。
本实施例中，所述鳍部112上形成有2个沟道叠层130，因此所述第二沟槽137由所述鳍部112、与所述鳍部112相邻的沟道层132和所述剩余第二牺牲层131c围成。
在另一实施例中，当所述沟道叠层的数量大于或等于三个，且所述第一牺牲层的数量为一个时，所述第二沟槽相应包括露出所述鳍部顶部的底部第二沟槽以及位于所述底部第二沟槽上方的顶部第二沟槽，所述底部第二沟槽由所述鳍部、与所述鳍部相邻的沟道层和剩余第二牺牲层围成，所述顶部第二沟槽由相邻沟道层和位于所述相邻沟道层之间的剩余第二牺牲层围成。
在其他实施例中，当所述沟道叠层的数量为三个，且所述第一牺牲层的数量为两个时，则所述第二沟槽由所述鳍部、与所述鳍部相邻的沟道层和剩余第二牺牲层围成；或者，当所述沟道叠层的数量大于三个，且所述第一牺牲层的数量为两个时，所述第二沟槽相应包括露出所述鳍部顶部的底部第二沟槽以及位于所述底部第二沟槽上方的顶部第二沟槽，所述底部第二沟槽由所述鳍部、与所述鳍部相邻的沟道层和剩余第二牺牲层围成，所述顶部第二沟槽由相邻沟道层和位于所述相邻沟道层之间的剩余第二牺牲层围成。
对刻蚀所述第二牺牲层131c的工艺的具体描述，请参考前述刻蚀所述第一牺牲层131b中的相关描述，在此不再赘述。其中，通过合理调整所述湿法刻蚀工艺的时间，沿垂直于所述伪栅层220侧壁方向，使得所述第二沟槽137的深度D2大于所述第一沟槽136的深度D1(如图10所示)。
本实施例中，所述第二沟槽137的深度D2大于所述第一沟槽136的深度D1，从而使后续形成于所述剩余第二牺牲层131c位置处的栅电极与源漏掺杂层之间保持较大的距离，进而有利于减小寄生电容，相应能够弥补所述第一阻挡层260的厚度设定对寄生电容的影响。
需要说明的是，为了避免对全包围栅极晶体管的沟道产生影响，刻蚀部分第二牺牲层131c后，沿垂直于所述伪栅层220侧壁的方向，所述第二沟槽137的深度D2也小于所述侧墙250的厚度(未标示)，即剩余第二牺牲层131c的端面位于所述伪栅层220的两侧。
还需要说明的是，所述第二沟槽137的深度D2与所述第一沟槽136的深度D1的差值不宜过小，也不宜过大。如果所述差值过小，虽能改善金属栅结构的形成质量，但所述第二阻挡层270的厚度不足以起到减小寄生电容的作用，反而容易降低器件性能；如果所述差值过大，也容易降低所述金属栅结构在剩余第二牺牲层131c位置处的填充性能，还容易增加对所述第二牺牲层131c的刻蚀量的控制难度，从而导致对所述第二牺牲层131c造成过刻蚀。
为此，本实施例中，综合考虑寄生电容、所述金属栅结构形成质量以及工艺风险，所述第二沟槽137的深度D2与所述第一沟槽136的深度D1的差值为2nm至4nm。
具体地，所述第一沟槽136的深度D1为2nm至6nm，相应的，所述第二沟槽137的深度D2为3nm至8nm。
通过合理调整所述第二沟槽137的深度D2与所述第一沟槽136的深度D1，在有效提高金属栅结构形成质量的同时，保障了对寄生电容问题的改善效果。
结合参考图15，所述第二阻挡层270用于减小后续形成于所述剩余第一牺牲层131b位置处的栅电极与源漏掺杂层之间的寄生电容。
所述第二阻挡层270的材料可以为SiN、SiON、SiBCN或SiCN。
本实施例中，为了提高工艺兼容性，所述第二阻挡层270和所述第一阻挡层260的材料相同。具体地，所述第二阻挡层270的材料为SiN。
本实施例中，形成所述第二阻挡层270的工艺包括原子层沉积工艺或低压化学气相沉积工艺。
具体地，形成所述第二阻挡层270的步骤包括：形成保形覆盖所述伪栅结构(未标示)顶部和侧壁、沟道层132侧壁、第一阻挡层260侧壁和鳍部112表面的第二阻挡膜(图未示)，所述第二阻挡膜还填充于所述第二沟槽137(如图14所示)内；采用无掩膜刻蚀工艺，去除所述伪栅结构顶部和侧壁、沟道层132侧壁、第一阻挡层260侧壁和鳍部112表面的第二阻挡膜，保留所述第二沟槽136内的剩余第二阻挡膜作为所述第二保护层270。
对所述第二阻挡层270以及形成所述第二阻挡层270的工艺的具体描述，请参考前述对所述第一阻挡层260的相关描述，在此不再赘述。
参考图16，形成所述第一阻挡层260和第二阻挡层270后，在所述凹槽150(如图15所示)内形成源漏掺杂层280。
本实施例中，通过外延和掺杂工艺形成所述源漏掺杂层280，所述源漏掺杂层280包括应力层。
其中，当所述全包围栅极晶体管为PMOS晶体管时，所述应力层的材料为Si或SiGe，所述应力层内的掺杂离子为P型离子；当所述全包围栅极晶体管为NMOS晶体管时，所述应力层的材料为Si或SiC，所述应力层内的掺杂离子为N型离子。
具体的，形成所述源漏掺杂层280的步骤包括：采用选择性外延工艺，向所述凹槽150内填充应力材料，以形成所述应力层，且在形成所述应力层的工艺过程中，原位自掺杂相应类型的离子，形成所述源漏掺杂层280。在其他实施例中，还可以在所述凹槽内形成应力层之后，对所述应力层进行离子掺杂以形成所述源漏掺杂层。
本实施例中，所述源漏掺杂层280的顶部高于所述沟道叠层130的顶部，且由于选择性外延工艺的特性，所述源漏掺杂层280还覆盖所述侧墙250的部分侧壁。在其他实施例中，根据实际工艺需求，所述源漏掺杂层顶部还可以与所述沟道叠层顶部齐平。
需要说明的是，所述凹槽150露出所述鳍部112，因此所述源漏掺杂层280能够与所述鳍部112相接触，从而保障所述全包围栅极晶体管良好的电学性能。
结合参考图17和图18，形成所述源漏掺杂层280后，在所述伪栅结构(未标示)、剩余第一牺牲层131b(如图16所示)和剩余第二牺牲层131c(如图16所示)的位置处形成金属栅结构300(如图18所示)。
本实施例中，所述金属栅结构300包括栅介质层(图未示)以及位于所述栅介质层上的栅电极(图未示)。
由于所形成全包围栅极晶体管的沟道位于所述沟道层132和鳍部112内，因此所述栅介质层还覆盖所述沟道层132的上表面、下表面和侧面，且还覆盖所述鳍部112的部分顶部和部分侧壁。
本实施例中，所述栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述栅介质层的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，所述栅电极的材料为W。在其他实施例中，所述栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。
具体地，形成所述金属栅结构300的步骤包括：在所述伪栅层220露出的衬底111上形成层间介质层114(如图17所示)，所述层间介质层114露出所述伪栅层220顶部；去除所述伪栅层220以及位于所述伪栅层220底部的伪栅氧化层210，在所述层间介质层114内形成露出所述沟道叠层130(如图16所示)的栅极开口115(如图17所示)；去除所述栅极开口115露出的剩余第一牺牲层131b(如图16所示)和剩余第二牺牲层131c(如图16所示)；去除所述剩余第一牺牲层131b和剩余第二牺牲层131c后，在所述栅极开口115内形成金属栅结构300，所述金属栅结构300填充满所述栅极开口115并包围所述沟道层132。
所述层间介质层114用于实现相邻半导体结构之间的电隔离，所述层间介质层114还用于定义所述金属栅结构300的尺寸和位置。所述层间介质层114的材料为绝缘材料。本实施例中，所述层间介质层114的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述层间介质层114的步骤包括：在所述伪栅层220露出的衬底111上形成介质材料层，所述介质材料层覆盖所述伪栅层220顶部；对所述介质材料层进行平坦化处理，去除高于所述伪栅层220顶部的介质材料层，所述平坦化处理后的剩余介质材料层作为所述层间介质层114。
本实施例中，所述介质材料层覆盖所述栅极掩膜层230(如图16所示)顶部，因此在形成所述层间介质层114的过程中，还去除所述栅极掩膜层230。
本实施例中，所述伪栅结构(未标示)横跨所述沟道叠层130且覆盖所述沟道叠层130部分顶部和部分侧壁的表面，所以所述栅极开口115至少露出所述沟道叠层130的部分顶部和部分侧壁。具体地，去除所述伪栅层220以及位于所述伪栅层220底部的伪栅氧化层210后，所述沟道叠层130凸出于所述栅极开口115底部，且沿垂直于鳍部112延伸方向，所述栅极开口115露出剩余牺牲层131的侧壁。
因此，去除所述栅极开口115露出的剩余第一牺牲层131b和剩余第二牺牲层131c后，在所述剩余第一牺牲层131b位置处形成与所述栅极开口115连通的第一间隙116(如图17所示)，在所述剩余第二牺牲层131c位置处形成与所述栅极开口115连通的第二间隙117(如图17所示)，且所述沟道层132与所述鳍部112之间的第二间隙117底部露出所述鳍部112，从而使所述沟道层132实现悬空于所述鳍部112上，进而为所述金属栅结构300(如图18所示)能够包围所述沟道层132提供基础。
本实施例中，通过湿法刻蚀的方式去除所述栅极开口115露出的剩余第一牺牲层131b和剩余第二牺牲层131c，以降低所述湿法刻蚀的方式对所述沟道层132和鳍部112的损伤，有利于提高器件性能，且还能提高对所述剩余第一牺牲层131b和剩余第二牺牲层131c的去除效果。具体的，所述湿法刻蚀工艺对所述牺牲层131的刻蚀速率远大于对所述沟道层132和鳍部112的刻蚀速率。
本实施例中，所述沟道层132的材料为Si，所述牺牲层131的材料为SiGe。所以通过HCl蒸汽去除所述剩余第一牺牲层131b和剩余第二牺牲层131c。
本实施例中，所述HCl蒸汽的体积百分比浓度为40％到85％，从而能够提高对所述剩余第一牺牲层131b和剩余第二牺牲层131c的刻蚀效率，并防止所述沟道层132和鳍部112发生损耗。
需要说明的是，由于剩余牺牲层131(如图16所示)在所述源漏掺杂层280形成之后去除，因此所述剩余牺牲层131去除之后，沿所述鳍部112延伸方向，所述沟道层132两端与所述源漏掺杂层280相连，悬空于所述栅极开口115内。
本实施例中，由于所述栅极开口115与所述第一间隙116和第二间隙117相连通，而且所述金属栅结构300填充满所述栅极开口115，因此所述金属栅结构300还填充满所述第一间隙116和第二间隙117，所述金属栅结构300能够从所述栅极开口115内露出的沟道层132四周包围所述沟道层132，且还覆盖所述鳍部112顶部，即所述金属栅结构300能够覆盖所述沟道层132的上表面、下表面和侧面以及所述鳍部112顶部。
还需要说明的是，沿垂直于所述伪栅层220侧壁的方向，所述第一阻挡层260的厚度小于所述第二阻挡层270的厚度，因此所述第一间隙116的宽度尺寸大于所述第二间隙117的宽度尺寸，所述第一间隙116的空间相应更大，从而便于所述金属栅结构300的形成，提高了所述金属栅结构300的形成质量，进而提高器件性能。其中，所述第一间隙116的宽度尺寸指的是：所述第一间隙116沿垂直于所述伪栅层220侧壁方向的尺寸，所述第二间隙117的宽度尺寸指的是：所述第二间隙117沿垂直于所述伪栅层220侧壁方向的尺寸。
图19至图24是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：在形成所述第一沟槽436(如图19所示)和第二沟槽437(如图21所示)之后，在所述第一沟槽436中形成第一阻挡层560(如图23所示)，并在所述第二沟槽437中形成第二阻挡层570(如图23所示)。
本实施例中，在形成所述第二沟槽437之后形成所述第一阻挡层560，从而能够避免形成所述第二沟槽437的工艺对所述第一阻挡层560造成影响，进而避免对所述第一阻挡层560在减小寄生电容方面的作用产生不良影响，有利于改善器件性能。
而且，所述第一阻挡层560和第二阻挡层570可以在同一步骤中形成，有利于提高所述第一阻挡层560和第二阻挡层570的质量均一性，从而提高所述第一阻挡层560和第二阻挡层570在减小寄生电容方面的作用均一性。
具体地，结合参考图19和图20，刻蚀部分第一牺牲层431b，使剩余第一牺牲层431b以及与所述剩余第一牺牲层431b相邻的沟道层432围成第一沟槽436(如图19所示)后；在所述第一沟槽436中形成第二保护层500(如图20所示)。
需要说明的是，对形成所述第一沟槽436(如图19所示)之前的工艺、以及形成所述第一沟槽436的工艺的具体描述，请参考前述实施例中的相关描述，本实施例不再赘述。
所述第二保护层500用于在后续刻蚀所述第二牺牲层431c的过程中，对所述剩余第一牺牲层431b起到保护作用。
本实施例中，所述第二保护层500的材料为底部抗反射涂层材料。在其他实施例中，所述第二保护层的材料还可以为介电抗反射涂层材料、有机介电层材料、先进图膜材料、无定形碳、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、氮化硼或多晶硅。
对所述第二保护层500的具体描述，可参考前述实施例中对第一保护层140(如图9所示)的相关描述，本实施例在此不再赘述。
本实施例中，采用沉积工艺和刻蚀工艺形成所述第二保护层500。具体地，形成第二保护层500的步骤包括：形成保形覆盖所述伪栅结构(未标示)顶部和侧壁、沟道层432侧壁、第二牺牲层431c侧壁和鳍部412表面的保护膜(图未示)，所述保护膜还填充于所述第一沟槽436内；采用无掩膜刻蚀工艺，去除所述伪栅结构顶部和侧壁、沟道层432侧壁、第二牺牲层431c侧壁和鳍部412表面的保护膜，保留所述第一沟槽436内的剩余保护膜作为所述第二保护层500。
对形成所述第二保护层500的工艺步骤的具体描述，可参考前述实施例中对形成所述第一阻挡层260(如图13所示)的工艺步骤的相关描述，本实施例在此不再赘述。
参考图21，形成所述第二保护层500后，沿垂直于所述伪栅结构(未标示)侧壁的方向刻蚀部分第二牺牲层431c，形成所述第二沟槽437。
对所述第二沟槽437以及形成所述第二沟槽437的工艺步骤的具体描述，请参考前述实施例中的相关描述，本实施例在此不再赘述。
参考图22，形成所述第二沟槽437后，去除所述第二保护层500(如图21所示)。
本实施例中，采用湿法刻蚀工艺，去除所述第二保护层500，从而避免所述鳍部412和沟道层432受到等离子体损伤，且还能提高所述第二保护层500的去除效果，进而减小对器件性能的影响。
参考图23，去除所述第二保护层500(如图21所示)，在同一工艺步骤中，在所述第一沟槽436(如图22所示)内形成第一阻挡层560，并在所述第二沟槽437(如图22所示)内形成第二阻挡层570。
本实施例中，采用沉积工艺和刻蚀工艺形成所述第一阻挡层560和第二阻挡层570，所述沉积工艺可以为原子层沉积工艺或低压化学气相沉积工艺，所述刻蚀工艺可以为无掩膜刻蚀工艺。
需要说明的是，对形成所述第一阻挡层560和第二阻挡层570的工艺以及后续工艺的具体描述，请参考前述实施例中的相关描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图24，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底611；鳍部612，凸出于所述衬底611表面；沟道结构层630，位于所述鳍部612上且与所述鳍部612间隔设置，所述沟道结构层630包括多个间隔设置的沟道层632；横跨所述沟道结构层630的金属栅结构800，所述金属栅结构800位于所述鳍部612上且包围所述沟道层632，且沿垂直于所述金属栅结构800侧壁的方向，所述金属栅结构800露出所述沟道层632和鳍部612的两端，其中，所述沟道层632的数量为两个，覆盖所述沟道结构层630顶部和侧壁的金属栅结构800作为金属栅结构第一部分810，位于相邻沟道层632之间的金属栅结构800作为金属栅结构第二部分820，剩余金属栅结构800作为金属栅结构第三部分830；源漏掺杂层780，位于所述金属栅结构800两侧的沟道结构层630内且与所述鳍部612相接触；第一阻挡层760，位于所述源漏掺杂层780和所述金属栅结构第二部分820之间；第二阻挡层770，位于所述源漏掺杂层780和所述金属栅结构第三部分830之间，沿垂直于所述金属栅结构800侧壁的方向，所述第二阻挡层770的厚度T2大于所述第一阻挡层760的厚度T1。
所述衬底611用于为全包围栅极晶体管的形成提供工艺平台。具体地，所述全包围栅极晶体管可以为PMOS晶体管和NMOS晶体管中的一种或两种。
本实施例中，所述衬底611为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部612与所述衬底611为一体结构，所述鳍部612的材料与所述衬底611的材料相同，所述鳍部612的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
所述沟道结构层630位于所述鳍部612上且与所述鳍部612间隔设置，且所述沟道结构层630包括一个或多个间隔设置的沟道层632，从而使所述金属栅结构800能够包围所述沟道层632。
所述全包围栅极晶体管的沟道位于所述鳍部612和沟道结构层630(即所述沟道层632)内。本实施例中，所述沟道层632的材料与所述鳍部612的材料相同，所述沟道层632的材料为Si。
在其他实施例中，当所述全包围栅极晶体管为PMOS晶体管时，为了提升PMOS晶体管的性能，通常采用SiGe沟道技术，相应的，所述鳍部和沟道层的材料均为SiGe。
本实施例中，所述沟道结构层630包括两个间隔设置的沟道层632。所述金属栅结构800能够以全包围的形式从四面有效地控制每一层沟道，相比单沟道结构，增加了沟道的有效宽度和有效面积，从而有效地提高了载流子迁移率、抑制了短沟道效应，进而提高器件性能。
在其他实施例中，根据实际工艺需求，所述沟道结构层所包含的沟道层数量还可以大于或等于三个。
需要说明的是，所述半导体结构还包括：隔离结构613，位于所述鳍部612露出的衬底611上。
所述隔离结构613用于对相邻器件起到隔离作用。本实施例中，所述隔离结构613的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
需要说明的是，本实施例中，所述隔离结构613的顶部与所述鳍部612的顶部齐平。在其他实施例中，所述隔离结构的顶部还可以低于所述鳍部的顶部，即所述隔离结构露出所述鳍部的部分侧壁。
本实施例中，所述金属栅结构800横跨所述沟道结构层630，所述金属栅结构800包围所述沟道层632且还覆盖所述鳍部612的部分顶部，即所述金属栅结构800覆盖所述沟道层632的上表面、下表面和侧面以及所述鳍部612的部分顶部。
本实施例中，所述沟道结构层630包含两个沟道层632，其中，覆盖所述沟道结构层630顶部和侧壁的金属栅结构800作为金属栅结构第一部分810，位于相邻沟道层632之间的金属栅结构800作为金属栅结构第二部分820，剩余金属栅结构800作为金属栅结构第三部分830。具体地，所述金属栅结构第三部分830位于所述鳍部612以及与所述鳍部612相邻的沟道层632之间。
本实施例中，所述金属栅结构800包括栅介质层(未标示)和位于所述栅介质层上的栅电极(未标示)。
由于所述全包围栅极晶体管的沟道位于所述沟道层632和鳍部612内，因此所述栅介质层覆盖所述沟道层632的上表面、下表面和侧面，还覆盖所述鳍部612的部分顶部。
所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，所述栅电极的材料为W。在其他实施例中，所述栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
还需要说明的是，随着器件尺寸的减小，沿所述鳍部612的延伸方向，相邻沟道层632末端之间的距离越来越小，相邻鳍部612末端之间距离越来越小；由于所述源漏掺杂层780通过先刻蚀形成凹槽、再在所述凹槽中进行填充的方式形成，为了能够在形成所述凹槽的刻蚀工艺过程中，改善所述刻蚀工艺对所述隔离结构613的过刻蚀问题，以避免所述凹槽的形貌因所述隔离结构613的损耗而发生改变的问题，所述半导体结构还包括位于所述隔离结构613上的掩膜栅结构。其中，所述掩膜栅结构和所述金属栅结构800在同一工艺步骤中形成，所述掩膜栅结构和所述金属栅结构800的顶部齐平。本实施例中，为了便于图示，未示意出所述掩膜栅结构。
本实施例中，所述半导体结构还包括：侧墙750，所述侧墙750覆盖所述金属栅结构第一部分810的侧壁。
所述侧墙750用于定义所述源漏掺杂层780的形成区域。具体地，用于容纳所述源漏掺杂层780的凹槽通过以所述侧墙750作为刻蚀掩膜的方式形成，即沿垂直于所述金属栅结构800侧壁的方向，所述凹槽朝向所述金属栅结构800的侧壁与所述侧墙750背向所述金属栅结构800的侧壁齐平，从而使得形成于所述凹槽中的源漏掺杂层780与所述金属栅结构800之间具有一定距离。
因此，沿垂直于所述金属栅结构800侧壁的方向，所述金属栅结构第一部分810露出所述沟道层632和鳍部612的两端，所述侧墙750还覆盖所述金属栅结构第一部分810露出的沟道结构层630顶部。
所述侧墙750的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙750可以为单层结构或叠层结构。本实施例中，所述侧墙750为单层结构，所述侧墙750的材料为氮化硅。
本实施例中，所述源漏掺杂层780通过外延和掺杂的方式形成，所述源漏掺杂层780包括应力层。具体地，当所述全包围栅极晶体管为PMOS晶体管时，所述应力层的材料为Si或SiGe，所述应力层内的掺杂离子为P型离子；当所述全包围栅极晶体管为NMOS晶体管时，所述应力层的材料为Si或SiC，所述应力层内的掺杂离子为N型离子。
本实施例中，所述源漏掺杂层780的顶部高于所述沟道结构层630的顶部，且所述源漏掺杂层780还覆盖所述侧墙750的部分侧壁。在其他实施例中，根据实际工艺需求，所述源漏掺杂层顶部还可以与所述沟道结构层顶部齐平。
需要说明的是，所述源漏掺杂层780位于所述金属栅结构800两侧的沟道结构层630内且与所述鳍部612相接触，从而保障所述全包围栅极晶体管良好的电学性能。
本实施例中，所述第一阻挡层760位于所述源漏掺杂层780和所述金属栅结构第二部分820之间，所述第二阻挡层770位于所述源漏掺杂层780和所述金属栅结构第三部分830之间。
所述第一阻挡层760和第二阻挡层770的设置，增加了所述金属栅结构第二部分820中的栅电极和所述源漏掺杂层780之间的距离，增加了所述金属栅结构第三部分830中的栅电极和所述源漏掺杂层780之间的距离，从而能够减小所述栅电极与所述源漏掺杂层780之间的寄生电容，有利于改善器件性能。
所述第一阻挡层760和第二阻挡层770的材料不仅能够较好地起到减小寄生电容的作用，且为了减小对所述全包围栅极晶体管性能的影响，所述第一阻挡层760和第二阻挡层770的材料均为介质材料。为此，所述第一阻挡层的材料可以为SiN、SiON、SiBCN或SiCN，所述第二阻挡层的材料可以为SiN、SiON、SiBCN或SiCN。
本实施例中，为了提高工艺兼容性，所述第一阻挡层760和第二阻挡层770的材料相同，且所述第一阻挡层760和第二阻挡层770的材料与所述侧墙750的材料相同。具体地，所述第一阻挡层760和第二阻挡层770的材料均为SiN。
本实施例中，在形成所述半导体结构的工艺过程中，通常采用后形成高k栅介质层后形成金属栅极(high k last metal gate last)工艺形成所述金属栅结构800，因此在形成所述金属栅结构800之前，通过横跨所述沟道结构层630顶部和侧壁的伪栅结构，以及位于相邻所述沟道层632之间、位于所述沟道层632和鳍部612之间的牺牲层占据所述金属栅结构800的位置。
其中，形成所述第一阻挡层760和第二阻挡层770的步骤通常包括：以所述侧墙750为掩膜，通过刻蚀工艺，形成用于容纳所述源漏掺杂层780的凹槽后，沿垂直于所述伪栅结构侧壁的方向刻蚀去除所述凹槽露出的部分牺牲层，在被去除牺牲层的位置处形成沟槽，随后在所述沟槽中形成所述第一阻挡层760和第二阻挡层770，也就是说，所述第一阻挡层760和第二阻挡层770代替了部分牺牲层。
为此，沿垂直于所述金属栅结构800侧壁的方向，所述金属栅结构第二部分820和金属栅结构第三部分830也露出所述沟道层632和鳍部612的两端，且所述第一阻挡层760远离所述金属栅结构800一侧的端面与所述侧墙750背向所述金属栅结构800的侧壁齐平，所述第二阻挡层770远离所述金属栅结构800一侧的端面与所述侧墙750背向所述金属栅结构800的侧壁齐平。
需要说明的是，为了避免对所述全包围栅极晶体管的沟道产生影响，沿垂直于所述金属栅结构800侧壁的方向，所述第二阻挡层770的厚度T2和所述第一阻挡层760的厚度T1均小于所述侧墙750的厚度T3。
还需要说明的是，所述第二阻挡层770的厚度T2和所述第一阻挡层760的厚度T1越大，减小寄生电容的效果则越好。但是，所述第二阻挡层770的厚度T2和所述第一阻挡层760的厚度T1越大，所述沟道层632和第一阻挡层760所围成的空间则越小，所述沟道层632和第二阻挡层770所围成的空间也越小，容易降低所述金属栅结构第二部分820和金属栅结构第三部分830的填充性能，从而降低所述金属栅结构800的形成质量。
为此，本实施例中，综合考虑寄生电容和所述金属栅结构800形成质量两个因素，使所述第二阻挡层770的厚度T2大于所述第一阻挡层760的厚度T1。也就是说，沿所述沟道结构层630顶部指向所述沟道结构层630底部的方向，靠近所述沟道结构层630顶部位置处的空间更大，从而便于所述金属栅结构800的形成，进而提高了所述金属栅结构800的形成质量。
相应的，所述第二阻挡层770的厚度T2较大，从而使所述金属栅结构第三部分830中的栅电极与所述源漏掺杂层780之间仍保持较大的距离，有利于减小所述栅电极与所述源漏掺杂层780之间的寄生电容，相应能够弥补所述第一阻挡层760的厚度T1对寄生电容的影响，进而进一步改善器件性能。
其中，所述第一阻挡层760的厚度T1不宜过小，也不宜过大。如果所述厚度T1过小，则难以减小所述栅电极与源漏掺杂层780之间的寄生电容，不利于器件性能的改善；如果所述厚度T1过大，则所述沟道层632和第一阻挡层760所围成的空间较小，容易降低所述金属栅结构800的填充性能，从而降低所述金属栅结构800的形成质量，而且，所述厚度T1过大，还会增加对所述牺牲层刻蚀量的控制难度，容易对所述全包围栅极晶体管的沟道产生影响，且还容易增加所述第一阻挡层760在所述沟槽中的形成难度。
为此，本实施例中，综合考虑寄生电容、所述金属栅结构800的形成质量、所述第一阻挡层760形成质量以及工艺风险四个因素，所述第一阻挡层760的厚度T1为2nm至6nm。
所述第二阻挡层770的厚度T2大于所述第一阻挡层760的厚度T1，但所述第二阻挡层770厚度T2与所述第一阻挡层760厚度T1的差值不宜过小，也不宜过大。如果所述差值过小，虽能改善所述金属栅结构800的形成质量，但所述第二阻挡层770的厚度T2不足以起到减小寄生电容的作用，反而容易降低器件性能；如果所述差值过大，也容易降低所述金属栅结构800的形成质量，还容易增加对所述牺牲层刻蚀量的控制难度。
为此，本实施例中，综合考虑寄生电容、所述金属栅结构800的形成质量以及工艺风险，所述第二阻挡层770与所述第一阻挡层760的厚度差值为2nm至4nm。
具体地，所述第一阻挡层760的厚度T1为2nm至6nm，所述第二阻挡层770的厚度T2相应为3nm至8nm。
通过合理调整所述第一阻挡层760的厚度T1与所述第二阻挡层770的厚度T2，在有效提高所述金属栅结构800的形成质量的同时，保障了对寄生电容问题的改善效果。
还需要说明的是，本实施例以所述沟道结构层630包含两个沟道层632为例进行说明。在其他实施例中，当所述沟道结构层所包含的沟道层数量大于或等于三个时，覆盖所述沟道结构层顶部和侧壁的金属栅结构作为金属栅结构第一部分，沿所述沟道结构层顶部指向底部的方向，至少一个靠近所述沟道结构层顶部且位于相邻沟道层之间的金属栅结构作为金属栅结构第二部分，剩余金属栅结构作为金属栅结构第三部分。
其中，由于所述第一阻挡层位于所述金属栅结构第二部分和源漏掺杂层之间，所述第二阻挡层位于所述金属栅结构第三部分和源漏掺杂层之间，如果所述金属栅结构第二部分的数量过多，则形成用于容纳所述第一阻挡层的沟槽的工艺时间和成本相应增加，且所述第一阻挡层的数量相应过多，所述第二阻挡层相应过少，不利于改善寄生电容的问题。为此，当所述沟道结构层包含的沟道层数量大于或等于三个时，所述金属栅结构第二部分的数量为一个或两个。
具体地，所述金属栅结构第二部分的数量为一个时，所述金属栅结构第三部分位于所述鳍部以及与所述鳍部相邻的沟道层之间，还位于相邻沟道层之间；当所述沟道层的数量为三个，且所述金属栅结构第二部分的数量为两个时，所述金属栅结构第三部分位于所述鳍部以及与所述鳍部相邻的沟道层之间；当所述沟道层的数量大于三个，且所述金属栅结构第二部分的数量为两个时，所述金属栅结构第三部分位于所述鳍部以及与所述鳍部相邻的沟道层之间，还位于相邻沟道层之间。
本实施例中，所述半导体还包括：层间介质层614，位于所述金属栅结构800露出的衬底611上，所述层间介质层614露出所述金属栅结构800的顶部。
所述层间介质层614用于实现相邻半导体结构之间的电隔离，所述层间介质层614还用于定义所述金属栅结构800的尺寸和位置。
所述层间介质层614的材料为绝缘材料。本实施例中，所述层间介质层614的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
需要说明的，本实施例中，在形成所述半导体结构的工艺过程中，所采用的伪栅结构为叠层结构，包括伪栅氧化层710以及位于所述伪栅氧化层710上的伪栅层，因此所述半导体结构还包括：位于所述侧墙750和所述沟道层632之间的伪栅氧化层710。其中，在去除所述伪栅结构以形成所述金属栅结构800的过程中，所述侧墙750和所述沟道层632之间的伪栅氧化层710在所述侧墙750的保护作用下被保留。
本实施例中，所述伪栅氧化层710的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
在其他实施例中，当所采用的伪栅结构为单层结构时，即所述伪栅结构仅包括伪栅层时，所述半导体结构也可以不含有所述伪栅氧化层。
所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用前述第二实施例所述的形成方法所形成，还可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (28)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底上的分立的鳍部、以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，其中，所述沟道叠层的数量为两个，靠近所述沟道叠层顶部的牺牲层作为第一牺牲层，剩余牺牲层作为第二牺牲层，或者，所述沟道叠层的数量大于或等于三个，沿所述沟道叠层顶部指向底部的方向，至少一个靠近所述沟道叠层顶部的牺牲层作为第一牺牲层，剩余牺牲层作为第二牺牲层；
形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；
刻蚀所述伪栅结构两侧的沟道叠层，在所述沟道叠层内形成露出所述鳍部的凹槽；
沿垂直于所述伪栅结构侧壁的方向，刻蚀所述凹槽露出的部分第一牺牲层，使与所述第一牺牲层相邻的沟道层和剩余第一牺牲层围成第一沟槽；
在所述第一沟槽中形成第一阻挡层；
沿垂直于所述伪栅结构侧壁的方向，刻蚀所述凹槽露出的部分第二牺牲层，使所述沟道层和剩余第二牺牲层围成第二沟槽，且沿垂直于所述伪栅结构侧壁的方向，所述第二沟槽的深度大于所述第一沟槽的深度；
在所述第二沟槽中形成第二阻挡层；
形成所述第一阻挡层和第二阻挡层后，在所述凹槽内形成源漏掺杂层；
形成所述源漏掺杂层后，在所述伪栅结构、剩余第一牺牲层和剩余第二牺牲层位置处形成金属栅结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第一沟槽之后，形成所述第二沟槽。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述第一沟槽的步骤包括：在所述凹槽内形成第一保护层，所述第一保护层露出所述第一牺牲层的侧壁；
沿垂直于所述伪栅结构侧壁的方向，对所述第一保护层露出的第一牺牲层进行刻蚀，去除部分第一牺牲层，形成所述第一沟槽；
形成所述第一沟槽后，去除所述第一保护层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一保护层的材料为底部抗反射涂层材料、介电抗反射涂层材料、有机介电层材料、先进图膜材料、无定形碳、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、氮化硼或多晶硅。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第一沟槽中形成所述第一阻挡层之后，形成所述第二沟槽。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述第一沟槽和第二沟槽后，在所述第一沟槽中形成第一阻挡层，并在所述第二沟槽中形成第二阻挡层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述第二沟槽的步骤包括：在所述第一沟槽中形成第二保护层；
形成所述第二保护层后，沿垂直于所述伪栅结构侧壁的方向刻蚀部分第二牺牲层，形成所述第二沟槽；
形成所述第二沟槽后，去除所述第二保护层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二保护层的材料为底部抗反射涂层材料、介电抗反射涂层材料、有机介电层材料、先进图膜材料、无定形碳、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、氮化硼或多晶硅。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺，去除所述第二保护层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成横跨所述沟道叠层的伪栅结构后，在所述沟道叠层内形成凹槽之前，还包括：在所述伪栅结构的侧壁形成侧墙；
形成所述第一沟槽的步骤中，沿垂直于所述伪栅结构侧壁的方向，所述第一沟槽的深度小于所述侧墙的厚度；
形成所述第二沟槽的步骤中，沿垂直于所述伪栅结构侧壁的方向，所述第二沟槽的深度小于所述侧墙的厚度。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述伪栅结构侧壁的方向，所述第二沟槽与所述第一沟槽的深度差值为2nm至4nm。
12.如权利要求1或11所述的半导体结构的形成方法，其特征在于，沿垂直于所述伪栅结构侧壁的方向，所述第一沟槽的深度为2nm至6nm，所述第二沟槽的深度为3nm至8nm。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一阻挡层的材料为SiN、SiON、SiBCN或SiCN，所述第二阻挡层的材料为SiN、SiON、SiBCN或SiCN。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一阻挡层的工艺包括原子层沉积工艺或低压化学气相沉积工艺，形成所述第二阻挡层的工艺包括原子层沉积工艺或低压化学气相沉积工艺。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道叠层的数量为两个，形成所述第二沟槽的步骤中，所述第二沟槽由所述鳍部、与所述鳍部相邻的沟道层和剩余第二牺牲层围成。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道叠层的数量大于或等于三个，所述第一牺牲层的数量为一个或两个。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述沟道叠层的数量大于或等于三个，且所述第一牺牲层的数量为一个，形成所述第二沟槽的步骤中，所述第二沟槽包括露出所述鳍部顶部的底部第二沟槽以及位于所述底部第二沟槽上方的顶部第二沟槽，所述底部第二沟槽由所述鳍部、与所述鳍部相邻的沟道层和剩余第二牺牲层围成，所述顶部第二沟槽由相邻沟道层和位于所述相邻沟道层之间的剩余第二牺牲层围成；
或者，
所述沟道叠层的数量为三个，且所述第一牺牲层的数量为两个，形成所述第二沟槽的步骤中，所述第二沟槽由所述鳍部、与所述鳍部相邻的沟道层和剩余第二牺牲层围成；
或者，
所述沟道叠层的数量大于三个，且所述第一牺牲层的数量为两个，形成所述第二沟槽的步骤中，所述第二沟槽包括露出所述鳍部顶部的底部第二沟槽以及位于所述底部第二沟槽上方的顶部第二沟槽，所述底部第二沟槽由所述鳍部、与所述鳍部相邻的沟道层和剩余第二牺牲层围成，所述顶部第二沟槽由相邻沟道层和位于所述相邻沟道层之间的剩余第二牺牲层围成。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为SiGe，所述沟道层的材料为Si；或者，所述牺牲层的材料为Si，所述沟道层的材料为SiGe。
19.如权利要求1或18所述的半导体结构的形成方法，其特征在于，形成所述第一沟槽的步骤包括：采用湿法刻蚀工艺，沿垂直于所述伪栅结构侧壁的方向刻蚀部分第一牺牲层；
形成所述第二沟槽的步骤包括：采用湿法刻蚀工艺，沿垂直于所述伪栅结构侧壁的方向刻蚀部分第二牺牲层。
20.一种半导体结构，其特征在于，包括：
衬底；
鳍部，凸出于所述衬底表面；
沟道结构层，位于所述鳍部上且与所述鳍部间隔设置，所述沟道结构层包括多个间隔设置的沟道层；
横跨所述沟道结构层的金属栅结构，所述金属栅结构位于所述鳍部上且包围所述沟道层，且沿垂直于所述金属栅结构侧壁的方向，所述金属栅结构露出所述沟道层和鳍部的两端，其中，所述沟道层的数量为两个，覆盖所述沟道结构层顶部和侧壁的金属栅结构作为金属栅结构第一部分，位于相邻沟道层之间的金属栅结构作为金属栅结构第二部分，剩余金属栅结构作为金属栅结构第三部分，或者，所述沟道层的数量大于或等于三个，覆盖所述沟道结构层顶部和侧壁的金属栅结构作为金属栅结构第一部分，沿所述沟道结构层顶部指向底部的方向，至少一个靠近所述沟道结构层顶部且位于相邻沟道层之间的金属栅结构作为金属栅结构第二部分，剩余金属栅结构作为金属栅结构第三部分，沿垂直于所述金属栅结构侧壁的方向，所述金属栅结构第三部分的宽度小于金属栅结构第二部分的宽度；
源漏掺杂层，位于所述金属栅结构两侧的沟道结构层内且与所述鳍部相接触；
第一阻挡层，位于所述源漏掺杂层和所述金属栅结构第二部分之间；
第二阻挡层，位于所述源漏掺杂层和所述金属栅结构第三部分之间，沿垂直于所述金属栅结构侧壁的方向，所述第二阻挡层的厚度大于所述第一阻挡层的厚度。
21.如权利要求20所述的半导体结构，其特征在于，所述半导体结构还包括：侧墙，所述侧墙覆盖所述金属栅结构第一部分的侧壁以及所述金属栅结构第一部分露出的沟道结构层顶部；
沿垂直于所述金属栅结构侧壁的方向，所述第二阻挡层的厚度和所述第一阻挡层的厚度均小于所述侧墙的厚度。
22.如权利要求20所述的半导体结构，其特征在于，沿垂直于所述金属栅结构侧壁的方向，所述第二阻挡层与所述第一阻挡层的厚度差值为2nm至4nm。
23.如权利要求20或22所述的半导体结构，其特征在于，沿垂直于所述金属栅结构侧壁的方向，所述第一阻挡层的厚度为2nm至6nm，所述第二阻挡层的厚度为3nm至8nm。
24.如权利要求20所述的半导体结构，其特征在于，所述第一阻挡层的材料为SiN、SiON、SiBCN或SiCN，所述第二阻挡层的材料为SiN、SiON、SiBCN或SiCN。
25.如权利要求20所述的半导体结构，其特征在于，所述沟道层的数量为两个，所述金属栅结构第三部分位于所述鳍部以及与所述鳍部相邻的沟道层之间。
26.如权利要求20所述的半导体结构，其特征在于，所述沟道层的数量大于或等于三个，所述金属栅结构第二部分的数量为一个或两个。
27.如权利要求26所述的半导体结构，其特征在于，所述沟道层的数量大于或等于三个，且所述金属栅结构第二部分的数量为一个，所述金属栅结构第三部分位于所述鳍部以及与所述鳍部相邻的沟道层之间，还位于相邻沟道层之间；
或者，
所述沟道层的数量为三个，且所述金属栅结构第二部分的数量为两个，所述金属栅结构第三部分位于所述鳍部以及与所述鳍部相邻的沟道层之间；
或者，
所述沟道层的数量大于三个，且所述金属栅结构第二部分的数量为两个，所述金属栅结构第三部分位于所述鳍部以及与所述鳍部相邻的沟道层之间，还位于相邻沟道层之间。
28.如权利要求20所述的半导体结构，其特征在于，所述沟道层的材料为Si或SiGe。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130311B (zh) * 2019-12-30 2023-09-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11424338B2 (en) * 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
CN113838803B (zh) * 2020-06-24 2024-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112908853B (zh) * 2021-01-27 2022-08-16 复旦大学 Gaa晶体管及其制备方法、电子设备
CN115274445A (zh) * 2021-04-30 2022-11-01 北方集成电路技术创新中心(北京)有限公司 半导体结构的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110003451A1 (en) * 2008-02-08 2011-01-06 Freescale Semiconductor, Inc. Intermediate product for a multichannel fet and process for obtaining an intermediate product
CN107924946A (zh) * 2015-09-25 2018-04-17 英特尔公司 使用选择性氮化硅覆盖对具有自对准内部间隔件和soi finfet的多沟道纳米线器件的制造
US20180122703A1 (en) * 2016-10-31 2018-05-03 International Business Machines Corporation Stacked transistors with different channel widths
US9978678B1 (en) * 2017-02-02 2018-05-22 International Business Machines Corporation Vertically integrated nanosheet fuse

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110003451A1 (en) * 2008-02-08 2011-01-06 Freescale Semiconductor, Inc. Intermediate product for a multichannel fet and process for obtaining an intermediate product
CN107924946A (zh) * 2015-09-25 2018-04-17 英特尔公司 使用选择性氮化硅覆盖对具有自对准内部间隔件和soi finfet的多沟道纳米线器件的制造
US20180122703A1 (en) * 2016-10-31 2018-05-03 International Business Machines Corporation Stacked transistors with different channel widths
US9978678B1 (en) * 2017-02-02 2018-05-22 International Business Machines Corporation Vertically integrated nanosheet fuse

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