CN112309864B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，第一区域基底表面高于第二区域基底表面，第二区域基底上形成有一个或多个堆叠的底部沟道叠层，第一区域基底上和第二区域底部沟道叠层上形成有一个或多个堆叠的顶部沟道叠层；形成栅极结构，第一区域栅极结构横跨顶部沟道叠层，第二区域栅极结构横跨顶部沟道叠层和底部沟道叠层；刻蚀第一区域栅极结构两侧的顶部沟道叠层、以及第二区域栅极结构两侧的顶部沟道叠层和底部沟道叠层，在第一区域顶部沟道叠层中第一凹槽，在第二区域顶部沟道叠层和底部沟道叠层中形成第二凹槽；在第一凹槽和第二凹槽中形成源漏掺杂层。本发明满足不同电路中对具有不同性能的器件的需求。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生，使晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，满足不同电路中对具有不同性能的器件的需求。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成第一器件的第一区域和用于形成第二器件的第二区域，所述第一区域的基底表面高于所述第二区域的基底表面，所述第二区域的基底上形成有一个或多个堆叠的底部沟道叠层，所述第一区域基底上和第二区域的底部沟道叠层上形成有一个或多个堆叠的顶部沟道叠层，每一个所述底部沟道叠层或顶部沟道叠层均包括牺牲层以及位于所述牺牲层上的沟道层；形成栅极结构，所述第一区域的栅极结构横跨所述顶部沟道叠层且覆盖所述顶部沟道叠层的部分顶部和部分侧壁，所述第二区域的栅极结构横跨所述顶部沟道叠层和底部沟道叠层，且覆盖所述顶部沟道叠层的部分顶部和部分侧壁、以及所述底部沟道叠层的部分侧壁；刻蚀所述第一区域栅极结构两侧的顶部沟道叠层、以及所述第二区域栅极结构两侧的顶部沟道叠层和底部沟道叠层，在所述第一区域栅极结构两侧的顶部沟道叠层中形成露出所述基底的第一凹槽，在所述第二区域栅极结构两侧的顶部沟道叠层和底部沟道叠层中形成露出所述基底的第二凹槽；在所述第一凹槽和第二凹槽中形成源漏掺杂层。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括用于形成第一器件的第一区域和用于形成第二器件的第二区域，所述第一区域的基底表面高于所述第二区域的基底表面；底部沟道结构层，位于所述第二区域的基底上且与所述基底间隔设置；顶部沟道结构层，位于所述第一区域的基底、以及所述第二区域的底部沟道结构层上，顶部沟道结构层与所述第一区域的基底间隔设置、还与第二区域的底部沟道结构层间隔设置；其中，所述底部沟道结构层或顶部沟道结构层均包括一个或多个间隔设置的沟道层；金属栅结构，包围所述沟道层，且位于所述第一区域的金属栅结构横跨所述顶部沟道结构层且覆盖所述顶部沟道结构层的部分顶部，位于所述第二区域的金属栅结构横跨所述顶部沟道结构层和底部沟道结构层且覆盖所述顶部沟道结构层的部分顶部；源漏掺杂层，位于所述第一区域金属栅结构两侧的顶部沟道结构层中、以及所述第二区域金属栅结构两侧的顶部沟道结构层和底部沟道结构层中。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中，与所述第一区域相比，所述第二区域的基底上还形成有一个或多个堆叠的所述底部沟道叠层，也就是说，所述第二区域的沟道叠层数量较多，所述第二区域的沟道层数量相应也较多，在半导体领域中，沟道层的数量不同，全包围栅极晶体管的性能(例如：驱动电流、电压分布均匀性等性能)相应也不同，因此，后续在第一区域形成所述第一器件、在第二区域形成所述第二器件后，所形成的第一器件和第二器件具有不同的性能，从而满足不同电路中对具有不同性能的器件的需求；实际工艺中，还可以通过调节第一器件和第二器件中沟道叠层的数量来调节第一器件和第二器件的性能，从而在同一晶圆上形成具有不同性能的器件，有利于提高工艺整合度和工艺兼容性、降低工艺成本。
附图说明
图1至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图16至图20是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
在半导体领域中，目前在晶圆上形成的全包围栅极晶体管沟道层的数量通常相同，所形成的全包围栅极晶体管的性能通常也相同，这难以满足不同电路中对具有不同性能的器件的需求。
为了解决所述技术问题，本发明实施例中，与第一区域相比，第二区域的基底上还形成有一个或多个堆叠的底部沟道叠层，也就是说，第二区域的沟道叠层数量较多，第二区域的沟道层数量相应也较多，在半导体领域中，沟道层的数量不同，全包围栅极晶体管的性能(例如：驱动电流、电压分布均匀性等性能)相应也不同，因此，后续在第一区域形成第一器件、在第二区域形成第二器件后，所形成的第一器件和第二器件具有不同的性能，从而满足不同电路中对具有不同性能的器件的需求；实际工艺中，还可以通过调节第一器件和第二器件中沟道叠层的数量来调节第一器件和第二器件的性能，从而在同一晶圆上形成具有不同性能的器件，有利于提高工艺整合度和工艺兼容性、降低工艺成本。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1至图4，提供基底(未标示)，基底包括用于形成第一器件的第一区域I和用于形成第二器件的第二区域II，第一区域I的基底表面高于第二区域II的基底表面，第二区域II的基底上形成有一个或多个堆叠的底部沟道叠层120(如图3所示)，第一区域I基底上和第二区域II的底部沟道叠层120上形成有一个或多个堆叠的顶部沟道叠层125(如图3所示)，每一个底部沟道叠层120或顶部沟道叠层125均包括牺牲层10以及位于牺牲层10上的沟道层11。
与第一区域I相比，第二区域II的基底上还形成有一个或多个堆叠的底部沟道叠层120，也就是说，第二区域II的沟道叠层数量较多，第二区域II的沟道层11数量相应也较多，在半导体领域中，沟道层11的数量不同，全包围栅极晶体管的性能(例如：驱动电流、电压分布均匀性等性能)相应也不同，因此，后续在第一区域I形成第一器件、在第二区域II形成第二器件后，所形成的第一器件和第二器件具有不同的性能，从而满足不同电路中对具有不同性能的器件的需求；实际工艺中，还可以通过调节第一器件和第二器件中沟道叠层的数量来调节第一器件和第二器件的性能，从而在同一晶圆上形成具有不同性能的器件，有利于提高工艺整合度和工艺兼容性、降低工艺成本。
基底为形成全包围栅极(Gate-all-around，GAA)晶体管提供工艺平台。
本实施例中，基底为立体基底，基底包括衬底100以及凸出于衬底100的鳍部110。在其他实施例中，当基底为平面结构时，基底相应仅包括衬底。
因此，第一区域I的鳍部110顶部高于第二区域II的鳍部110顶部。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
鳍部110露出部分衬底100，从而为形成隔离结构提供工艺基础。
本实施例中，鳍部110与衬底100的材料相同，鳍部110的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
每一个底部沟道叠层120或顶部沟道叠层125均包括牺牲层10以及位于牺牲层10上的沟道层11，从而为后续形成悬空间隔设置的沟道层11提供工艺基础。具体地，牺牲层10用于支撑沟道层11，也为后续金属栅结构的形成占据空间位置，沟道层11用于提供全包围栅极晶体管的沟道。
本实施例中，沟道层11的材料为Si，牺牲层10的材料为SiGe。在后续去除牺牲层10的过程中，SiGe和Si的刻蚀选择比较高，所以通过将牺牲层10的材料设置为SiGe、将沟道层11的材料设置为Si的做法，能够有效降低牺牲层10的去除工艺对沟道层11的影响，从而提高沟道层11的质量，进而有利于改善器件性能。其他实施例中，当形成PMOS器件时，为提升PMOS器件的性能，可采用SiGe沟道技术，鳍部和沟道层的材料为SiGe，牺牲层的材料为Si。
本实施例中，底部沟道叠层120和顶部沟道叠层125的数量均为一个。其他实施例中，底部沟道叠层和顶部沟道叠层的数量可以不仅限于一个。
本实施例中，底部沟道叠层120仅形成在第二区域II的基底上，且第一区域I的基底表面高于第二区域II的基底表面，且第二区域II的底部沟道叠层120顶部与第一区域I的基底顶部相齐平。具体地，第二区域II的底部沟道叠层120顶部与第一区域I的鳍部110的顶部相齐平。
相应地，第一区域I顶部沟道叠层125的顶部和第二区域II顶部沟道叠层125的顶部相齐平，从而为后续工艺提供高度一致的顶部沟道叠层125顶部。
本实施例中，第二区域II的底部沟道叠层120和顶部沟道叠层125用于构成第二区域II的沟道叠层(未标示)。相应地，每一个沟道叠层包括牺牲层10以及位于牺牲层10上的沟道层11。
本实施例中，提供基底的步骤包括：
如图1所示，提供初始基底(未标示)，第一区域I的初始基底顶部高于第二区域II的初始基底顶部，且第二区域II的初始基底上形成有一个或多个堆叠的底部沟道材料叠层103，第二区域II的底部沟道材料叠层103顶部与第一区域I的初始基底顶部相齐平。
初始基底用于后续形成基底。初始基底还为后续形成顶部沟道材料叠层提供工艺平台，且第二区域II的底部沟道材料叠层103顶部与第一区域I的初始基底顶部相齐平，为后续形成顶部高度一致的顶部沟道材料叠层作准备。
底部沟道材料叠层103用于形成底部沟道叠层。每个底部沟道材料叠层103包括底部牺牲材料层101和位于底部牺牲材料层101上的底部沟道材料层102。
本实施例中，提供初始基底的步骤包括：形成第一半导体层107(如图1所示)；在第一半导体层107上形成一个或多个堆叠的初始沟道材料叠层(图未示)；去除第一区域I上的初始沟道材料叠层，位于第二区域II上的剩余初始沟道材料叠层作为底部沟道材料叠层103；在第一区域I的第一半导体层107上形成第二半导体层108，第二半导体层108的顶部与第二区域II底部沟道材料叠层103的顶部相齐平，第一区域I的第二半导体层108与第一半导体层107构成第一区域I的初始基底，第二区域II的第一半导体层107构成第二区域II的初始基底。
本实施例中，采用干法刻蚀工艺去除第一区域I上的初始沟道材料叠层。干法刻蚀工艺易于实现各向异性的刻蚀，从而将第一区域I上的初始沟道材料叠层去除，且干法刻蚀工艺的工艺控制性和剖面控制性较好，有利于防止对第一区域I的第一半导体层107顶部产生损伤。
本实施例中，形成第二半导体层108的工艺包括外延工艺。通过采用外延工艺，有利于获得纯度较高、质量较好的第二半导体层108。
如图2所示，在第一区域I的初始基底和第二区域II的底部沟道材料叠层103上形成一个或多个堆叠的顶部沟道材料叠层106。顶部沟道材料叠层106用于形成顶部沟道叠层。
每一个顶部沟道材料叠层106包括顶部牺牲材料层104和位于顶部牺牲材料层104上的顶部沟道材料层105。
本实施例中，第二区域II的底部沟道材料叠层103顶部与第一区域I的初始基底顶部相齐平，因此，形成顶部沟道材料叠层106的步骤中，第一区域I和第二区域II的每一个顶部沟道材料叠层106顶部均相齐平。
如图3和图4所示，示出了沿底部沟道叠层120延伸方向的剖面图、以及沿垂直于底部沟道叠层120延伸方向的剖面图，依次刻蚀第一区域I和第二区域II的顶部沟道材料叠层106、以及第一区域I的初始基底与第二区域II的底部沟道材料叠层103，剩余初始基底作为基底，剩余顶部沟道材料叠层106作为顶部沟道叠层125，剩余底部沟道材料叠层103作为底部沟道叠层120。
本实施例中，第一区域I的初始基底包括第一半导体层107以及位于第一半导体层107上的第二半导体层108，第二区域II的初始基底仅包括第一半导体层107。因此，依次刻蚀第一区域I和第二区域II的顶部沟道材料叠层106、第一区域I的第二半导体层108和第二区域II的底部沟道材料叠层103。
本实施例中，基底为立体结构，因此，刻蚀第一区域I的第二半导体层108和第二区域II的底部沟道材料叠层103后，还刻蚀第一区域I和第二区域II的第一半导体层107，为后续形成隔离结构做准备。
相应地，位于第一区域I顶部沟道叠层125下方的剩余初始基底作为第一区域I的鳍部110，第一区域I未被刻蚀的剩余初始基底作为第一区域I的衬底100；位于第二区域II底部沟道叠层120下方的剩余初始基底作为第二区域II的鳍部110，第二区域II未被刻蚀的剩余初始基底作为第二区域II的衬底100。
形成方法还包括：形成隔离结构140(如图3所示)，位于第一区域I鳍部110露出的衬底100上、以及第二区域II鳍部110露出的衬底100上，隔离结构140露出第一区域I的顶部沟道叠层125、以及第二区域II的顶部沟道叠层125和底部沟道叠层120。隔离结构140用于对相邻器件起到隔离作用。
本实施例中，隔离结构140的材料为氧化硅。
本实施例中，第一区域I隔离结构140顶面与鳍部110顶面相齐平，、第二区域II隔离结构140也与鳍部110的顶面相齐平，从而防止鳍部110用于作为沟道。因此，第一区域I隔离结构140顶面高于第二区域II隔离结构140顶面。
本实施例中，形成隔离结构140的步骤包括：在第一区域I顶部沟道叠层125和鳍部110露出的衬底100上、以及第二区域II顶部沟道叠层125和底部沟道叠层120与鳍部110露出的衬底上形成隔离材料层(图未示)，覆盖第一区域I和第二区域II顶部沟道叠层125的顶部；采用平坦化工艺，去除高于顶部沟道叠层125顶部的隔离材料层；在平坦化工艺后，在第二区域II的隔离材料层上形成第一掩膜层；以第一掩膜层为掩膜，刻蚀第一区域I部分厚度的隔离材料层，第一区域I剩余隔离材料层露出顶部沟道叠层125；去除第一掩膜层；在第一区域I的剩余隔离材料层上形成第二掩膜层；以第二掩膜层为掩膜，去除第二区域II部分厚度的隔离材料层，第二区域II的剩余隔离材料层露出底部沟道叠层120和顶部沟道叠层125，剩余隔离材料层作为隔离结构140。
参考图5和图6，示出了沿鳍部110延伸方向的剖面图、以及沿垂直于鳍部110延伸方向的剖面图，形成栅极结构130，第一区域I的栅极结构130横跨顶部沟道叠层125且覆盖顶部沟道叠层125的部分顶部和部分侧壁，第二区域II的栅极结构130横跨顶部沟道叠层125和底部沟道叠层120，且覆盖顶部沟道叠层125的部分顶部和部分侧壁、以及底部沟道叠层120的部分侧壁。
本实施例中，栅极结构130为伪栅结构，用于为后续形成金属栅结构占据空间位置。本实施例中，栅极结构130包括栅极层122。本实施例中，栅极层122的材料为多晶硅。在其他实施例中，栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
本实施例中，栅极结构130为叠层结构，因此，形成栅极层122之前，还包括：形成栅氧化层121，保形覆盖第一区域I顶部沟道叠层125表面、以及第二区域II顶部沟道叠层125和底部沟道叠层120表面。其中，在形成栅极层122之后，被栅极层122覆盖的栅氧化层121与栅极层122构成栅极结构130。
本实施例中，栅氧化层121的材料为氧化硅。在其他实施例中，栅氧化层的材料还可以为氮氧化硅。
另一些实施例中，栅极结构还可以为单层结构，栅极结构仅包括栅极层。
本实施例中，栅极层122的顶部上还形成有栅极掩膜层123。栅极掩膜层123用于作为形成栅极层122时的刻蚀掩膜，栅极掩膜层123还用于对栅极层122起到保护作用。本实施例中，栅极掩膜层123的材料为氮化硅。
本实施例中，形成栅极结构130后，还包括：在栅极层122的侧壁上形成侧墙124。侧墙124用于作为后续刻蚀工艺的刻蚀掩膜，以定义后续源漏掺杂层的形成区域，侧墙124还用于保护栅极层122的侧壁。
本实施例中，侧墙124为单层结构，侧墙124的材料为氧化硅。
参考图7至图12，刻蚀第一区域I栅极结构130两侧的顶部沟道叠层125、以及第二区域II栅极结构130两侧的顶部沟道叠层125和底部沟道叠层120，在第一区域I栅极结构130两侧的顶部沟道叠层125中形成露出基底的第一凹槽300(如图12所示)，在第二区域II栅极结构130两侧的顶部沟道叠层125和底部沟道叠层120中形成露出基底的第二凹槽400(如图12所示)。
第一凹槽300和第二凹槽400为后续形成源漏掺杂层提供空间位置。
本实施例中，第一凹槽300露出第一区域I的基底，第二凹槽400露出第二区域II的基底。因此，第一凹槽300的底部高于第二凹槽400的顶部。
本实施例中，形成第一凹槽300和第二凹槽400的步骤包括：
如图7和图8所示，形成保护层150，保护层150覆盖第一区域I的顶部沟道叠层125，且露出第二区域II的顶部沟道叠层125。
保护层150用于作为后续刻蚀第二区域II沟道叠层的刻蚀掩膜。
保护层150的材料包括氮化硅、掺碳氮化硅、或碳氮化硅硼。硅或硅锗与所述材料均具有较大的刻蚀选择比，从而保证保护层150能够起到刻蚀掩膜的作用，且能够保护第一区域I的顶部沟道叠层125。本实施例中，保护层150的材料为氮化硅。
本实施例中，保护层150保形覆盖第一区域I的顶部沟道叠层125顶部和侧壁、以及栅极结构130的顶部和侧壁。通过使保护层150为保形覆盖的方式，形成保护层150所需的工艺简单、时间短，同时有利于节省工艺材料，且有利于减小后续去除保护层150的工艺难度和所需的时间。
本实施例中，形成保护层150的工艺包括原子层沉积工艺。原子层沉积工艺的间隙填充性能和阶梯覆盖能力较好，有利于提高保护层150的保形覆盖能力，而且，原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的膜层，有利于提高保护层150的厚度均一性，并精确控制保护层150的厚度。
保护层150的厚度不宜过小，也不宜过大。如果保护层150的厚度过小，保护层150容易在后续刻蚀过程被损耗，从而容易降低保护层150用于作为刻蚀掩膜的工艺效果；如果保护层150的厚度过大，形成保护层150所需的时间过长，并容易浪费工艺材料，后续去除保护层150的难度也较大、所需的时间也过长。为此，本实施例中，保护层150的厚度为2纳米至5纳米。
本实施例中，形成保护层150的步骤包括：如图7所示，形成保护膜145，保形覆盖第一区域I栅极结构130的顶部和侧壁、顶部沟道叠层125的顶部和侧壁，以及第二区域II上栅极结构130的顶部和侧壁、顶部沟道叠层125的顶部和侧壁、底部沟道叠层120的侧壁；如图8所示，去除第二区域II上的保护膜145，位于第一区域I上的剩余保护膜145作为保护层150。
本实施例中，采用原子层沉积工艺形成保护膜145。
本实施例中，采用各向同性的干法刻蚀工艺去除第二区域II上的保护膜145。采用干法刻蚀工艺，易于通过调整工艺参数实现各向同性的刻蚀，从而将第二区域II栅极结构130的顶部和侧壁、顶部沟道叠层125的顶部和侧壁、底部沟道叠层120侧壁上的保护膜145去除，且干法刻蚀工艺的刻蚀控制性较好，有利于降低造成过刻蚀的概率，从而防止对第二区域II其他膜层结构造成损耗。
如图9所示，以保护层150为掩膜，刻蚀第二区域II栅极结构130两侧的沟道叠层，使第二区域II未被刻蚀的剩余沟道叠层数量与第一区域I顶部沟道叠层125的数量相同，在第二区域II栅极结构130两侧的沟道叠层内形成初始凹槽200。初始凹槽200底部露出第二区域II的剩余沟道叠层，为后续刻蚀第二区域II的剩余沟道叠层以形成凹槽做准备。
通过使第二区域II未被刻蚀的剩余沟道叠层数量与第一区域I顶部沟道叠层125的数量相同，从而后续能够在同一步骤刻蚀第一区域I的顶部沟道叠层125和第二区域II的剩余沟道叠层。
本实施例中，顶部沟道叠层125的数量为一个，底部沟道叠层120的数量为一个，顶部沟道叠层125和底部沟道叠层120的数量相同。因此，以保护层150为掩膜，仅刻蚀第二区域II栅极结构130两侧的顶部沟道叠层125。
在其他实施例中，根据实际顶部沟道叠层和底部沟道叠层的数量，以保护层为掩膜，刻蚀第二区域栅极结构两侧的顶部沟道叠层和部分数量的底部沟道叠层，或者，仅刻蚀第二区域栅极结构两侧部分数量的顶部沟道叠层，形成初始凹槽。例如：当顶部沟道叠层的数量大于底部沟道叠层的数量时，仅刻蚀第二区域栅极结构两侧部分数量的顶部沟道叠层，形成初始凹槽，顶部沟道叠层的被刻蚀数量与第二区域的底部沟道叠层的数量相同。
本实施例中，采用干法刻蚀工艺刻蚀第二区域II栅极结构130两侧的顶部沟道叠层125。干法刻蚀工艺易于实现各向异性的刻蚀，从而能够沿栅极结构130顶部指向基底的方向，刻蚀第二区域II的顶部沟道叠层125。
如图10至图11所示，去除保护层150，露出第一区域I的顶部沟道叠层125。为后续在同一步骤中刻蚀第一区域I的顶部沟道叠层125和第二区域II的剩余沟道叠层做准备。
本实施例中，去除保护层150的工艺包括各向同性的干法刻蚀工艺。采用干法刻蚀工艺，易于通过调整刻蚀工艺参数实现各向同性的刻蚀，从而能够将第一区域II栅极结构130的顶部和侧壁、顶部沟道叠层125的顶部和侧壁上的保护层150去除，且干法刻蚀工艺的刻蚀控制性较好，有利于降低造成过刻蚀的概率，从而防止刻蚀工艺对其他膜层结构造成损耗。
如图12所示，刻蚀第一区域I栅极结构130两侧的顶部沟道叠层125、以及第二区域II初始凹槽200底部的剩余沟道叠层，在第一区域I栅极结构130两侧的顶部沟道叠层125内形成第一凹槽300，在第二区域II栅极结构130两侧的顶部沟道叠层125和底部沟道叠层120内形成第二凹槽400。
本实施例中，第一区域I顶部沟道叠层125和第二区域II初始凹槽200底部的剩余沟道叠层数量相同，因此，能够在同一步骤中进行刻蚀步骤，工艺兼容性和工艺整合度高，且有利于降低对基底产生损伤的概率。
本实施例中，采用干法刻蚀工艺刻蚀第一区域I栅极结构130两侧的顶部沟道叠层125、以及第二区域II初始凹槽200底部的剩余沟道叠层。干法刻蚀工艺易于实现各向异性的刻蚀，从而能够沿栅极结构130顶部指向基底的方向，刻蚀第一区域I的顶部沟道叠层125和第二区域II的剩余沟道叠层。
本实施例中，第二区域II初始凹槽200底部的剩余沟道叠层为底部沟道叠层120，因此，刻蚀第一区域I栅极结构130两侧的顶部沟道叠层125、以及第二区域II初始凹槽200底部的剩余沟道叠层的步骤中，刻蚀第一区域I的顶部沟道叠层125、以及第二区域II的底部沟道叠层120。
需要说明的是，本实施例中，形成初始凹槽200后，去除保护层150之前，还包括：如图10所示，以保护层150为掩膜，对第二区域II上初始凹槽200侧壁露出的沟道层11、以及位于栅极结构130下方的剩余沟道叠层中的沟道层11进行离子注入250，离子注入250适于调节第二器件的阈值电压。
通过进行离子注入250，从而进一步对第一器件和第二器件的阈值电压做区分，进而使第一器件和第二器件的性能差异更显著。而且，通过离子注入250，从而能够根据实际工艺需求调节第二器件的阈值电压，进一步满足不同电路中形成具有不同性能器件的要求。
后续还包括去除保护层150的步骤，本实施例在去除保护层150之前，进行离子注入250，从而使保护层150能够在离子注入250的过程中起到掩膜的作用，进而防止将离子注入到第一区域I上，且不需额外形成离子注入的掩膜，有利于简化工艺步骤、提高工艺兼容性，并有利于节约成本。
本实施例中，所述离子注入250适于增大第二器件的阈值电压。
本实施例中，第二区域II的基底用于形成NMOS晶体管，注入离子包括B离子或CF2离子。所述注入离子的类型与NMOS晶体管沟道层11中的掺杂离子类型相同，通过所述离子注入250，有利于提高沟道层11中的掺杂离子浓度，从而使沟道更难开启，进而增大第二器件的阈值电压。
离子注入250的注入能量不宜过小，也不宜过大。如果注入能量过小，则难以将离子注入到沟道层11的预设区域内；如果注入能量过大，容易对沟道层11造成过大的注入损伤。为此，本实施例中，第二区域II的基底用于形成NMOS晶体管，注入离子为B离子，注入能量为3KeV至15KeV。
注入方向与基底表面法线的夹角不宜过小，也不宜过大。如果夹角过小，难以将离子注入到第二区域II上初始凹槽200侧壁露出的沟道层11、以及位于栅极结构130下方的沟道叠层中的沟道层11内；如果夹角过大，由于遮蔽效应(shadowing effect)，注入离子容易被相邻器件的栅极结构130或顶部沟道叠层125所遮挡，注入到第二区域II沟道层11中的离子剂量难以达到预设需求，甚至使离子难以注入到第二区域II上初始凹槽200侧壁露出的沟道层11、以及位于栅极结构130下方的沟道叠层中的沟道层11中，进而使离子用于调节阈值电压的效果不佳。为此，本实施例中，离子注入250的注入方向与基底表面法线的夹角为7°至25°。
在其他实施例中，第二区域的基底用于形成PMOS晶体管时，注入离子包括P离子或As离子。所述注入离子的类型与PMOS晶体管沟道层中的掺杂离子类型相同，通过所述离子注入，提高了沟道层中的掺杂离子浓度，从而使沟道更难开启，进而有利于增大第二器件的阈值电压。
相应地，在该实施例中，为保证离子能够注入到第二区域的沟道层内，且使离子用于调节阈值电压的效果较佳，离子注入的参数包括：注入离子为P离子，注入能量为5KeV至35KeV，注入方向与基底表面法线的夹角为7°至25°。
参考图13，在第一凹槽300和第二凹槽400中形成源漏掺杂层160。
本实施例中，通过外延和掺杂工艺形成源漏掺杂层160，源漏掺杂层160包括应力层。其中，当全包围栅极晶体管为PMOS晶体管时，应力层的材料为Si或SiGe，应力层内的掺杂离子为P型离子；当全包围栅极晶体管为NMOS晶体管时，应力层的材料为Si或SiC，应力层内的掺杂离子为N型离子。
本实施例中，形成源漏掺杂层160的步骤包括：采用选择性外延工艺，向第一凹槽300和第二凹槽400内填充应力材料，以形成应力层，且在形成应力层的过程中，原位自掺杂相应类型的离子，以形成源漏掺杂层160。
本实施例中，源漏掺杂层160的顶部高于顶部沟道叠层125的顶部，且源漏掺杂层160还覆盖侧墙124的部分侧壁。在其他实施例中，源漏掺杂层的顶部还可以与顶部沟道叠层的顶部齐平。
本实施例中，形成源漏掺杂层160后，后续工艺步骤还包括：
参考图14，在栅极结构130露出的基底上形成层间介质层155，层间介质层155露出栅极结构130的顶部；去除栅极结构130(如图13所示)，在层间介质层155中形成栅极开口350，露出第一区域I的顶部沟道叠层125、以及第二区域II的顶部沟道叠层125和底部沟道叠层120。
栅极开口350为后续形成金属栅结构提供空间位置，且栅极开口350露出第一区域I的顶部沟道叠层125、以及第二区域II的顶部沟道叠层125和底部沟道叠层120，为后续去除第一区域I的顶部沟道叠层125、以及第二区域II的顶部沟道叠层125和底部沟道叠层120中的牺牲层10做准备。
层间介质层155用于实现相邻半导体结构之间的电隔离。本实施例中，层间介质层155的材料为氧化硅。
具体地，形成层间介质层155的步骤包括：在栅极结构130露出的衬底100上形成介质材料层(图未示)，覆盖栅极结构130顶部；采用平坦化工艺去除高于栅极结构130顶部的介质材料层，剩余介质材料层作为层间介质层155。
本实施例中，介质材料层覆盖栅极掩膜层123(如图13所示)顶部，因此，在形成层间介质层155的过程中，还去除栅极掩膜层123。
继续参考图14，去除第一区域I顶部沟道叠层125中的牺牲层10(如图13所示)、以及第二区域II顶部沟道叠层125和底部沟道叠层120中的牺牲层10，形成通槽161，通槽161由相邻沟道层11与源漏掺杂层160围成，或者，由基底、与基底相邻的沟道层11、以及源漏掺杂层160围成，通槽161与栅极开口350相连通。通槽161为后续形成金属栅结构提供空间位置。
本实施例中，通过湿法刻蚀工艺去除栅极开口350露出的牺牲层10。具体的，沟道层11的材料为Si，牺牲层10的材料为SiGe，因此通过HCl蒸汽去除栅极开口350露出的牺牲层10，湿法刻蚀工艺对牺牲层10的刻蚀速率远大于对沟道层11和鳍部110的刻蚀速率。
牺牲层10在形成源漏掺杂层160之后去除，因此去除栅极开口350露出的牺牲层10后，沿鳍部110延伸方向，沟道层11两端与源漏掺杂层160相连，悬空于栅极开口350内，从而为后续金属栅结构能够包围沟道层11提供基础。
本实施例中，去除牺牲层10后，沟道层11间隔设置。其中，所述底部沟道叠层120中的沟道层11构成底部沟道结构层(未标示)，所述底部沟道结构层位于所述第二区域II的基底上且与所述基底间隔设置；所述顶部沟道叠层125中的沟道层11构成顶部沟道结构层(未标示)，顶部沟道结构层位于第一区域I的基底、以及第二区域II的底部沟道结构上，且顶部沟道结构层与第一区域I的基底间隔设置、以及与第二区域II的底部沟道结构层间隔设置。
参考图15，在栅极开口350(如图14所示)和通槽161(如图14所示)中形成金属栅结构170。
栅极开口350与通槽161相连通，因此在栅极开口350内形成金属栅结构170后，金属栅结构170还位于通槽161内，金属栅结构170能够从栅极开口350内露出的沟道层11四周包围沟道层11，且还覆盖鳍部110顶部，即金属栅结构170能够覆盖沟道层11的上表面、下表面和侧面以及鳍部110部分顶部和部分侧壁。具体的，第一区域I的金属栅结构170横跨顶部沟道结构层且覆盖顶部沟道结构层的部分顶部，第二区域II的金属栅结构170横跨顶部沟道结构层和底部沟道结构层且覆盖顶部沟道结构层的部分顶部。
本实施例中，金属栅结构170包括栅介质层165以及位于栅介质层165上的栅电极166。具体地，栅介质层165覆盖沟道层11的上表面、下表面和侧面，且还覆盖鳍部110的部分顶部和部分侧壁。
本实施例中，栅介质层165的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，栅介质层165的材料为HfO2。在其他实施例中，栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，栅电极166的材料为W。在其他实施例中，栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。
图16至图20是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：刻蚀第一区域栅极结构两侧的顶部沟道叠层、以及第二区域栅极结构两侧的顶部沟道叠层和底部沟道叠层，以形成第一凹槽和第二凹槽的步骤与前述实施例不同。
参考图16至图20，刻蚀第一区域i栅极结构430两侧的顶部沟道叠层425、以及第二区域ii栅极结构430两侧的顶部沟道叠层425和底部沟道叠层420，在第一区域i栅极结构430两侧的顶部沟道叠层425中形成露出基底的第一凹槽500(如图16所示)，在第二区域ii栅极结构430两侧的顶部沟道叠层425和底部沟道叠层420中形成露出基底的第二凹槽600(如图18所示)。
第一凹槽500和第二凹槽600为后续形成源漏掺杂层提供空间位置。
本实施例中，形成第一凹槽500和第二凹槽600的步骤包括：
如图16所示，刻蚀栅极结构430两侧的顶部沟道叠层425，在第一区域i栅极结构430两侧的顶部沟道叠层425中形成第一凹槽500，在第二区域ii栅极结构430两侧的顶部沟道叠层425中形成初始凹槽550，初始凹槽550的底部露出底部沟道叠层420的顶部。
初始凹槽550底部露出第二区域ii的底部沟道叠层420的顶部，为后续刻蚀第二区域ii的底部沟道叠层420以形成第二凹槽做准备。
本实施例中，采用干法刻蚀工艺刻蚀栅极结构430两侧的顶部沟道叠层425。刻蚀顶部沟道叠层425的工艺与前述实施例刻蚀第二区域栅极结构两侧的沟道叠层的工艺相同，在此不再赘述。
如图17所示，形成保护层450，覆盖第一区域i的基底和第一凹槽500的侧壁，且露出初始凹槽550的底部。保护层450用于作为后续刻蚀第二区域ii的底部沟道叠层420时的刻蚀掩膜。
本实施例中，保护层450的材料为氮化硅。关于保护层450材料的详细描述，可参考前述实施例对保护层材料的相关描述，在此不再赘述。
本实施例中，保护层450保形覆盖第一凹槽500的底部和侧壁、以及第一区域i栅极结构430的顶部和侧壁。通过使保护层450为保形覆盖的方式，形成保护层450工艺简单、所需的时间短，同时有利于节省工艺材料，且有利于减小后续去除保护层450的工艺难度和所需的时间。
本实施例中，为保证保护层450能够起到相应的刻蚀掩膜作用，并减小形成和去除保护层450的工艺难度、节约工艺材料和工艺时间，保护层450的厚度为2纳米至5纳米。
本实施例中，形成保护层450的步骤包括：形成保护膜(图未示)，保形覆盖第一凹槽500的底部和侧壁、初始凹槽550的底部和侧壁以及栅极结构430的顶部和侧壁；去除第二区域ii上的保护膜，位于第一区域i上的剩余保护膜作为保护层450。
本实施例中，采用原子层沉积工艺形成保护膜，有利于提高保护膜的保形覆盖能力和厚度均一性。
本实施例中，采用各向同性的干法刻蚀工艺去除第二区域ii上的保护膜。去除第二区域ii上的保护膜的工艺与前述实施例相同，在此不再赘述。
如图18和图19所示，以保护层450为掩膜，刻蚀初始凹槽550底部露出的底部沟道叠层420，在第二区域ii栅极结构430两侧的顶部沟道叠层425和底部沟道叠层420中形成第二凹槽600。
本实施例中，刻蚀初始凹槽550底部露出的底部沟道叠层420与前述刻蚀栅极结构430两侧的顶部沟道叠层425相同，在此不再赘述。
如图20所示，形成第二凹槽600后，还包括：去除保护层450。从而露出第一凹槽600的底部和侧壁，为后续形成源漏掺杂层做准备。
本实施例中，去除保护层450的工艺与前述实施例相同，在此不再赘述。
需要说明的是，本实施例中，形成第二凹槽600后，去除保护层450之前，还包括：如图19所示，以保护层450为掩膜，对第二凹槽600侧壁露出的沟道层41进行离子注入650，离子注入650适于调节第二器件的阈值电压。
通过进行离子注入650，从而进一步对第一器件和第二器件的阈值电压做区分，进而使第一器件和第二器件的性能差异更显著。而且，通过离子注入650，能够根据实际工艺需求调节第二器件的阈值电压，进一步满足不同电路中形成具有不同性能器件的要求。
本实施例在去除保护层450之前，进行离子注入650，从而使保护层450能够在离子注入250的过程中起到掩膜的作用，进而防止将离子注入到第一区域i上，且不需额外形成离子注入的掩膜，有利于简化工艺步骤、提高工艺兼容性，并有利于节约成本。
本实施例中，离子注入650适于增大第二器件的阈值电压。
本实施例中，第二区域ii的基底用于形成NMOS晶体管，注入离子包括B离子或CF2离子。所述注入离子的类型与NMOS晶体管沟道层41中的掺杂离子类型相同，从而有利于提高NMOS沟道层41中的掺杂离子浓度，相应使NMOS晶体管的沟道越难开启，进而增大第二器件的阈值电压。
在其他实施例中，第二区域的基底用于形成PMOS晶体管时，注入离子包括P离子或As离子。所述注入离子的类型与PMOS晶体管沟道层中的掺杂离子类型相同，从而有利于提高PMOS沟道层中的掺杂离子浓度，相应使PMOS晶体管的沟道越难开启，进而增大第二器件的阈值电压。
后续步骤与前述实施例相同，在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图15，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(未标示)，所述基底包括用于形成第一器件的第一区域I和用于形成第二器件的第二区域II，所述第一区域I的基底表面高于所述第二区域II的基底表面；底部沟道结构层(未标示)，位于所述第二区域II的基底上且与所述基底间隔设置；顶部沟道结构层(未标示)，位于所述第一区域I的基底、以及所述第二区域II的底部沟道结构层上，顶部沟道结构层与所述第一区域I的基底间隔设置、还与第二区域II的底部沟道结构层间隔设置；其中，所述底部沟道结构层或顶部沟道结构层均包括一个或多个间隔设置的沟道层11；金属栅结构170，包围所述沟道层11，且位于所述第一区域I的金属栅结构170横跨所述顶部沟道结构层且覆盖所述顶部沟道结构层的部分顶部，位于所述第二区域II的金属栅结构170横跨所述顶部沟道结构层和底部沟道结构层且覆盖所述顶部沟道结构层的部分顶部；源漏掺杂层160，位于所述第一区域I金属栅结构170两侧的顶部沟道结构层中、以及所述第二区域II金属栅结构170两侧的顶部沟道结构层和底部沟道结构层中。
与第一区域I相比，第二区域II的基底上还形成有顶部沟道结构层，也就是说，第二区域II的沟道层11数量较多，在半导体领域中，沟道层11的数量不同，全包围栅极晶体管的性能(例如：驱动电流、电压分布均匀性等性能)相应也不同，因此，在第一区域I所形成的第一器件和在第二区域II所形成的第二器件具有不同的性能，从而满足不同电路中对具有不同性能的器件的需求。
基底为全包围栅极晶体管的形成提供工艺平台。本实施例中，基底为立体基底，基底包括衬底100以及凸出于衬底100的鳍部110。在其他实施例中，当基底为平面结构时，基底相应仅包括衬底。本实施例中，衬底100为硅衬底。
因此，第一区域I的鳍部110顶部高于第二区域II的鳍部110顶部。
鳍部110露出部分衬底100，从而为隔离结构的形成提供工艺基础。本实施例中，鳍部110的材料为硅。
沟道层11用于提供全包围栅极晶体管的沟道。本实施例中，沟道层11的材料与鳍部110的材料相同，沟道层11的材料为Si。其他实施例中，当形成PMOS器件时，为提升PMOS器件的性能，可采用SiGe沟道技术，相应地，鳍部和沟道层的材料为SiGe。
本实施例中，所述底部沟道结构层包括一个沟道层11，顶部沟道结构层包括一个沟道层11。其他实施例中，底部沟道结构层中的沟道层数量、以及顶部沟道结构层中的沟道层数量也可以不仅限于一个。
本实施例中，底部沟道结构层仅位于第二区域II的基底上，且第一区域I的基底表面高于第二区域II的基底表面。因此，第二区域II的底部沟道结构层顶部与第一区域I的基底顶部相齐平。具体地，第二区域II的底部沟道叠层120顶部与第一区域I的鳍部110的顶部相齐平。
相应地，第一区域I顶部沟道结构层的顶部和第二区域II顶部沟道结构层的顶部相齐平，从而为半导体结构的形成提供高度一致的顶部沟道结构层顶部，有利于提高工艺兼容性、降低工艺复杂度。
需要说明的是，本实施例中，第二区域II的沟道层11中掺杂有用于调节阈值电压的离子。通过在第二区域II的沟道层11中掺杂有用于调节阈值电压的离子，从而进一步对第一器件和第二器件的阈值电压做区分，进而使第一器件和第二器件的性能差异更显著，而且，能够根据实际工艺需求，对第二器件的阈值电压进行调节，进一步满足不同电路中形成具有不同性能器件的要求。
本实施例中，第二器件为NMOS晶体管，掺杂离子包括B离子或CF2离子。所述掺杂离子的类型与NMOS晶体管沟道层11中的掺杂离子类型相同，有利于提高NMOS沟道层11中的掺杂离子浓度，沟道层11中掺杂离子浓度越高，沟道越难开启，从而有利于提高第二器件的阈值电压。
在其他实施例中，当所述第二器件为PMOS晶体管时，掺杂离子包括P离子或As离子。所述掺杂离子与PMOS晶体管沟道层中掺杂离子类型相同，从而提高PMOS晶体管沟道层中掺杂离子的浓度，进而使PMOS晶体管更难开启，相应提高了第二器件的阈值电压。
半导体结构还包括：隔离结构140，位于第一区域I鳍部110露出的衬底100上、第二区域II鳍部110露出的衬底100上，隔离结构140露出第一区域I的顶部沟道结构层、以及第二区域II的顶部沟道结构层和底部沟道结构层。
隔离结构140用于对相邻器件起到隔离作用。本实施例中，隔离结构140的材料为氧化硅。
本实施例中，第一区域I隔离结构140顶面与鳍部110顶面相齐平，第二区域II隔离结构140顶面与鳍部110顶面相齐平，从而防止鳍部110用于作为沟道。因此，第一区域I隔离结构140顶面高于第二区域II隔离结构140顶面。
金属栅结构170用于控制器件工作时导电沟道的开启和关断。
本实施例中，金属栅结构170包括栅介质层165以及位于栅介质层165上的栅电极166。具体地，栅介质层165覆盖沟道层11的上表面、下表面和侧面，且还覆盖鳍部110的部分顶部和部分侧壁。
本实施例中，栅介质层165的材料为HfO2，栅电极166的材料为W。
本实施例中，位于基底和与基底相邻的沟道层11之间的金属栅结构170、以及位于相邻沟道层11之间的金属栅结构170为栅极结构第一部分(未标示)，剩余金属栅结构170为栅极结构第二部分(未标示)。
半导体结构还包括：侧墙124，位于栅极结构第二部分的侧壁上。侧墙124用于保护栅极结构第二部分的侧壁，还用于定义源漏掺杂层160的形成区域。
本实施例中，侧墙124为单层结构，侧墙124的材料为氧化硅。
本实施例中，本实施例中，金属栅结构170通过后形成高k栅介质层后形成金属栅极(high k last metal gate last)的工艺所形成，且在形成金属栅结构170之前，采用的栅极结构为叠层结构，因此半导体结构还包括：位于侧墙124和顶部沟道结构层之间的栅氧化层121。其中，在去除栅极结构以形成金属栅结构170的过程中，侧墙124和顶部沟道结构层之间的栅氧化层121在侧墙124的保护作用下被保留。
本实施例中，栅氧化层121的材料为氧化硅。在其他实施例中，当所采用的栅极结构为单层结构时，半导体结构也可以不含有栅氧化层。
本实施例中，源漏掺杂层160包括掺杂有离子的应力层。具体地，当全包围栅极晶体管为PMOS晶体管时，应力层的材料为Si或SiGe，应力层内的掺杂离子为P型离子；当全包围栅极晶体管为NMOS晶体管时，应力层的材料为Si或SiC，应力层内的掺杂离子为N型离子。
本实施例中，源漏掺杂层160的顶部高于顶部沟道结构层的顶部，且源漏掺杂层160还覆盖侧墙124的部分侧壁。在其他实施例中，源漏掺杂层的顶部还可以与顶部沟道叠层的顶部齐平。
半导体结构还包括：层间介质层155，位于金属栅结构170露出的基底上。
层间介质层155用于实现相邻半导体结构之间的电隔离。本实施例中，层间介质层155的材料为氧化硅。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成第一器件的第一区域和用于形成第二器件的第二区域，所述第一区域的基底表面高于所述第二区域的基底表面，所述第二区域的基底上形成有一个或多个堆叠的底部沟道叠层，所述第一区域基底上和第二区域的底部沟道叠层上形成有一个或多个堆叠的顶部沟道叠层，每一个所述底部沟道叠层或顶部沟道叠层均包括牺牲层以及位于所述牺牲层上的沟道层，位于第一区域顶部沟道叠层下方的基底作为第一区域的鳍部，位于第二区域底部沟道叠层下方的基底作为第二区域的鳍部；
形成隔离结构，第一区域的隔离结构与第一区域鳍部的顶面相齐平，第二区域隔离结构与第二区域鳍部的顶面相齐平，第一区域隔离结构顶面高于第二区域隔离结构顶面；
形成栅极结构，所述第一区域的栅极结构横跨所述顶部沟道叠层且覆盖所述顶部沟道叠层的部分顶部和部分侧壁，所述第二区域的栅极结构横跨所述顶部沟道叠层和底部沟道叠层，且覆盖所述顶部沟道叠层的部分顶部和部分侧壁、以及所述底部沟道叠层的部分侧壁；
刻蚀所述第一区域栅极结构两侧的顶部沟道叠层、以及所述第二区域栅极结构两侧的顶部沟道叠层和底部沟道叠层，在所述第一区域栅极结构两侧的顶部沟道叠层中形成露出所述基底的第一凹槽，在所述第二区域栅极结构两侧的顶部沟道叠层和底部沟道叠层中形成露出所述基底的第二凹槽；
在所述第一凹槽和第二凹槽中形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二区域的底部沟道叠层和顶部沟道叠层用于构成所述第二区域的沟道叠层，每一个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层；
形成所述第一凹槽和第二凹槽的步骤包括：形成保护层，所述保护层覆盖所述第一区域的顶部沟道叠层，且露出所述第二区域的顶部沟道叠层；
以所述保护层为掩膜，刻蚀所述第二区域栅极结构两侧的沟道叠层，使第二区域未被刻蚀的剩余沟道叠层数量与所述第一区域顶部沟道叠层的数量相同，在所述第二区域栅极结构两侧的沟道叠层内形成初始凹槽；
去除所述保护层，露出所述第一区域的顶部沟道叠层；
刻蚀所述第一区域栅极结构两侧的顶部沟道叠层、以及所述第二区域初始凹槽底部的剩余沟道叠层，在所述第一区域栅极结构两侧的顶部沟道叠层内形成所述第一凹槽，在所述第二区域栅极结构两侧的顶部沟道叠层和底部沟道叠层内形成所述第二凹槽。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述初始凹槽后，去除所述保护层之前，还包括：以所述保护层为掩膜，对第二区域所述初始凹槽侧壁露出的沟道层、以及位于所述栅极结构下方的剩余沟道叠层中的沟道层进行离子注入，所述离子注入适于调节所述第二器件的阈值电压。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽和第二凹槽的步骤包括：刻蚀所述栅极结构两侧的顶部沟道叠层，在所述第一区域栅极结构两侧的顶部沟道叠层中形成所述第一凹槽，在所述第二区域栅极结构两侧的顶部沟道叠层中形成初始凹槽，所述初始凹槽的底部露出所述底部沟道叠层的顶部；
形成保护层，覆盖所述第一区域的基底和所述第一凹槽的侧壁，且露出所述初始凹槽的底部；
以所述保护层为掩膜，刻蚀所述初始凹槽底部露出的所述底部沟道叠层，在所述第二区域栅极结构两侧的顶部沟道叠层和底部沟道叠层中形成所述第二凹槽；
形成所述第二凹槽后，形成所述源漏掺杂层之前，还包括：去除所述保护层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述第二凹槽后，去除所述保护层之前，还包括：以所述保护层为掩膜，对所述第二凹槽侧壁露出的沟道层进行离子注入，所述离子注入适于调节所述第二器件的阈值电压。
6.如权利要求3或5所述的半导体结构的形成方法，其特征在于，所述离子注入适于增大所述第二器件的阈值电压；
所述第二区域的基底用于形成NMOS晶体管，注入离子包括B离子或CF2离子；
或者，所述第二区域的基底用于形成PMOS晶体管，注入离子包括P离子或As离子。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二区域的基底用于形成NMOS晶体管，注入离子为B离子，所述离子注入的参数包括：注入能量为3KeV至15KeV，注入方向与基底表面法线的夹角为7°至25°。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二区域的基底用于形成PMOS晶体管，注入离子为P离子，所述离子注入的参数包括：注入能量为5KeV至35KeV，注入方向与基底表面法线的夹角为7°至25°。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤包括：提供初始基底，所述第一区域的初始基底顶部高于所述第二区域的初始基底顶部，且所述第二区域的初始基底上形成有一个或多个堆叠的底部沟道材料叠层，所述第二区域的底部沟道材料叠层顶部与所述第一区域的初始基底顶部相齐平；
在所述第一区域的初始基底和第二区域的底部沟道材料叠层上形成一个或多个堆叠的顶部沟道材料叠层；
依次刻蚀所述第一区域和第二区域的顶部沟道材料叠层、以及所述第一区域的初始基底和第二区域的底部沟道材料叠层，剩余所述初始基底作为所述基底，剩余所述顶部沟道材料叠层作为所述顶部沟道叠层，剩余所述底部沟道材料叠层作为所述底部沟道叠层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述提供初始基底的步骤包括：形成第一半导体层；
在所述第一半导体层上形成一个或多个堆叠的初始沟道材料叠层；
去除所述第一区域上的所述初始沟道材料叠层，位于所述第二区域上的剩余所述初始沟道材料叠层作为所述底部沟道材料叠层；
在所述第一区域的第一半导体层上形成第二半导体层，所述第二半导体层的顶部与所述第二区域底部沟道材料叠层的顶部相齐平，所述第一区域的第二半导体层与第一半导体层用于构成所述第一区域的初始基底，所述第二区域的第一半导体层构成所述第二区域的初始基底。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述第二半导体层的工艺包括外延工艺。
12.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层保形覆盖所述第一区域的顶部沟道叠层顶部和侧壁、以及栅极结构的顶部和侧壁。
13.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层保形覆盖所述第一凹槽的底部和侧壁、以及所述第一区域栅极结构的顶部和侧壁。
14.如权利要求2或4所述的半导体结构的形成方法，其特征在于，形成所述保护层的工艺包括原子层沉积工艺。
15.如权利要求12或13所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为2纳米至5纳米。
16.如权利要求2或4所述的半导体结构的形成方法，其特征在于，去除所述保护层的工艺包括各向同性的干法刻蚀工艺。
17.如权利要求2或4所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氮化硅、掺碳氮化硅、或碳氮化硅硼。
18.一种半导体结构，其特征在于，包括：
基底，所述基底包括用于形成第一器件的第一区域和用于形成第二器件的第二区域，所述第一区域的基底表面高于所述第二区域的基底表面；
底部沟道结构层，位于所述第二区域的基底上且与所述基底间隔设置；
顶部沟道结构层，位于所述第一区域的基底、以及所述第二区域的底部沟道结构层上，顶部沟道结构层与所述第一区域的基底间隔设置、还与第二区域的底部沟道结构层间隔设置；其中，所述底部沟道结构层或顶部沟道结构层均包括一个或多个间隔设置的沟道层；金属栅结构，包围所述沟道层，且位于所述第一区域的金属栅结构横跨所述顶部沟道结构层且覆盖所述顶部沟道结构层的部分顶部，位于所述第二区域的金属栅结构横跨所述顶部沟道结构层和底部沟道结构层且覆盖所述顶部沟道结构层的部分顶部；
源漏掺杂层，位于所述第一区域金属栅结构两侧的顶部沟道结构层中、以及所述第二区域金属栅结构两侧的顶部沟道结构层和底部沟道结构层中；
位于第一区域顶部沟道结构层下方的基底为第一区域的鳍部，位于第二区域底部沟道结构层下方的基底作为第二区域的鳍部，所述半导体结构还包括：隔离结构，第一区域的隔离结构与第一区域鳍部的顶面相齐平，第二区域隔离结构与第二区域鳍部的顶面相齐平，第一区域隔离结构顶面高于第二区域隔离结构顶面。
19.如权利要求18所述的半导体结构，其特征在于，所述第二区域的沟道层中掺杂有用于调节阈值电压的离子。
20.如权利要求19所述的半导体结构，其特征在于，所述第二器件为NMOS晶体管，所述掺杂离子包括B离子或CF2离子；
或者，所述第二器件为PMOS晶体管，所述掺杂离子包括P离子或As离子。
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