CN117497587A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体的结构及其形成方法，方法包括：提供基底，包括沟道区域以及位于所述沟道区域两侧的源漏区域；在所述沟道区域和源漏区域中，形成位于所述基底顶部的沟道凸起部、以及位于所述基底上且横跨所述沟道凸起部的栅极结构，所述栅极结构覆盖所述沟道凸起部的部分顶部和部分侧壁；在所述栅极结构两侧的沟道凸起部中形成位于所述源漏区域的凹槽，所述凹槽的侧壁露出所述沟道凸起部；在所述源漏区域的所述基底中形成绝缘层，所述绝缘层的顶面与所述基底的顶面相齐平；在所述凹槽中形成源漏掺杂层，所述源漏掺杂层的底部与所述绝缘层的顶部相接触。绝缘层降低了相邻器件的沟道之间经由源漏掺杂层底部的基底发生穿通的概率。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
目前，全包围栅极(Gate-all-around，GAA)晶体管的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于进一步提高半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构，包括：基底；沟道凸起部，位于所述基底的顶部；器件栅极结构，位于所述基底上且横跨所述沟道凸起部；源漏掺杂层，位于所述器件栅极结构两侧的沟道凸起部中；绝缘层，位于所述源漏掺杂层底部的基底中，所述绝缘层的顶面与所述基底的顶面相齐平，且所述绝缘层的顶部与所述源漏掺杂层的底部相接触。
相应的，本发明还提供一种半导体结构的形成方法，包括：提供基底，包括沟道区域以及位于所述沟道区域两侧的源漏区域；在所述沟道区域和源漏区域中，形成位于所述基底顶部的沟道凸起部、以及位于所述基底上且横跨所述沟道凸起部的栅极结构，所述栅极结构覆盖所述沟道凸起部的部分顶部和部分侧壁；在所述栅极结构两侧的沟道凸起部中形成位于所述源漏区域的凹槽，所述凹槽的侧壁露出所述沟道凸起部；在所述源漏区域的所述基底中形成绝缘层，所述绝缘层的顶面与所述基底的顶面相齐平；在所述凹槽中形成源漏掺杂层，所述源漏掺杂层的底部与所述绝缘层的顶部相接触。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，在所述栅极结构两侧的沟道凸起部中形成位于所述源漏区域的凹槽，所述凹槽的侧壁露出所述沟道凸起部，在所述源漏区域的所述基底中形成绝缘层，所述绝缘层的顶面与所述基底的顶面相齐平，在所述凹槽中形成源漏掺杂层，所述源漏掺杂层的底部与所述绝缘层的顶部相接触，相应的，所述绝缘层对相邻器件的沟道之间起到电隔离的作用，即所述绝缘层降低了相邻器件的沟道之间经由源漏掺杂层底部的基底发生穿通(punch through)的概率，从而改善器件的漏电流问题，进而提高了所述半导体结构的性能。
附图说明
图1是本发明半导体结构一实施例的结构示意图；
图2至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前，全包围栅极晶体管的性能仍有待提高，尤其是相邻栅极结构之间的漏电问题。
为了解决技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括沟道区域以及位于所述沟道区域两侧的源漏区域；在所述沟道区域和源漏区域中，形成位于所述基底顶部的沟道凸起部、以及位于所述基底上且横跨所述沟道凸起部的栅极结构，所述栅极结构覆盖所述沟道凸起部的部分顶部和部分侧壁；在所述栅极结构两侧的沟道凸起部中形成位于所述源漏区域的凹槽，所述凹槽的侧壁露出所述沟道凸起部；在所述源漏区域的所述基底中形成绝缘层，所述绝缘层的顶面与所述基底的顶面相齐平；在所述凹槽中形成源漏掺杂层，所述源漏掺杂层的底部与所述绝缘层的顶部相接触。
本发明实施例在所述栅极结构两侧的沟道凸起部中形成位于所述源漏区域的凹槽，所述凹槽的侧壁露出所述沟道凸起部，在所述源漏区域的所述基底中形成绝缘层，所述绝缘层的顶面与所述基底的顶面相齐平，在所述凹槽中形成源漏掺杂层，所述源漏掺杂层的底部与所述绝缘层的顶部相接触，相应的，所述绝缘层对相邻器件的沟道之间起到电隔离的作用，即所述绝缘层降低了相邻器件的沟道之间经由源漏掺杂层底部的基底发生穿通(punch through)的概率，从而改善器件的漏电流问题，进而提高了所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底；沟道凸起部202，位于所述基底的顶部；器件栅极结构266，位于所述基底上且横跨所述沟道凸起部202；源漏掺杂层260，位于所述器件栅极结构266两侧的沟道凸起部202中；绝缘层250，位于所述源漏掺杂层260底部的基底中，所述绝缘层250的顶面与所述基底的顶面相齐平，且所述绝缘层250的顶部与所述源漏掺杂层260的底部相接触。
具体地，通过在源漏掺杂层260底部的基底中设置绝缘层250，所述绝缘层250对相邻器件的沟道之间起到电隔离的作用，即所述绝缘层250降低了相邻器件的沟道之间经由源漏掺杂层260底部的基底发生穿通(punch through)的概率，从而改善器件的漏电流问题，进而提高了所述半导体结构的性能。
基底用于为形成全包围栅极(Gate-all-around，GAA)晶体管提供工艺平台。
本实施例中，基底为立体基底，基底包括衬底200以及凸出于衬底200的凸起部201。
本实施例中，衬底200为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，凸起部201与衬底200的材料相同，凸起部201的材料为硅。在其他实施例中，凸起部201的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，凸起部201的材料也可以与衬底200的材料不同。
具体地，所述沟道凸起部202用于为晶体管提供导电沟道。
本实施例中，所述沟道凸起部202为悬置于所述基底上的沟道结构层202，所述沟道结构层202包括一个或多个在纵向上间隔设置的沟道层2022。在其他实施例中，所述基底的顶部凸立有鳍部，靠近所述鳍部顶部一侧的部分高度的所述鳍部作为所述沟道凸起部。
本实施例中，沟道结构层202包括多个间隔设置的沟道层2022，多个堆叠的沟道层2022的堆叠方向垂直于衬底200表面。本实施例中，沟道层2022的数量为两个。在其他实施例中，沟道层的数量还可以不仅限于两个。
本实施例中，沟道结构层202与凸起部201的材料相同，沟道结构层202的材料为Si。
器件栅极结构266用于控制器件工作时导电沟道的开启和关断。
具体地，器件栅极结构266为金属栅极结构。
所述器件栅极结构266环绕包括保形覆盖所述沟道凸起部202部分顶部和部分侧壁的栅介质层、以及覆盖所述栅介质层的栅电极层。
本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
具体地，栅介质层包括保形覆盖沟道层2022的部分顶部、部分侧壁和部分底部的栅氧化层，以及保形覆盖栅氧化层的高k栅介质层。其中，高k栅介质层的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
需要说明的是，栅介质层还保形覆盖隔离层的部分顶部。
栅电极层用于后续与外部结构电连接。栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。具体地，栅电极层可以包括功函数层以及覆盖功函数层的电极层，或者，栅电极层也可以仅包括功函数层。
本实施例中，所述半导体结构还包括：侧墙层203，位于所述器件栅极结构266的侧壁上。
本实施例中，侧墙层203为单层结构，侧墙层203的材料为氮化硅。
本实施例中，源漏掺杂层260位于所述器件栅极结构266两侧的沟道凸起部202中。
其中，当全包围栅极晶体管为P型MOS晶体管时，应力层的材料为Si或SiGe，源漏掺杂层260中的掺杂离子为P型离子；当全包围栅极晶体管为N型MOS晶体管时，应力层的材料为Si或SiC，源漏掺杂层260中的掺杂离子为N型离子。
本实施例中，所述半导体结构还包括：内壁侧墙层210，位于所述沟道层2022正下方的所述器件栅极结构266的侧壁和所述源漏掺杂层260之间。
内壁侧墙层210作为内侧墙，增大了所述器件栅极结构266与源漏掺杂层260的距离，有利于减小器件栅极结构266和源漏掺杂层260之间的寄生电容。
本实施例中，内壁侧墙层210的材料为氮化硅。
所述绝缘层250对相邻器件的沟道之间起到电隔离的作用，即所述绝缘层250降低了相邻器件的沟道之间经由源漏掺杂层260底部的基底发生穿通(punch through)的概率，从而改善器件的漏电流问题，进而提高了所述半导体结构的性能。
需要说明的是，源漏掺杂层260底部的基底发生穿通指的是相邻器件栅极结构266通过源漏掺杂层260底部的基底发生漏电的概率。
本实施例中，所述绝缘层250为离子掺杂层。
需要说明的是，在绝缘层250的形成工艺中，通过对所述基底进行掺杂处理，在所述基底中形成离子掺杂层，克服了相邻器件栅极结构266之间的空间位置深宽比过大导致的影响。
还需要说明的是，所述离子掺杂层中掺杂离子的浓度不宜过大，也不宜过小。如果离子掺杂层中掺杂离子的浓度过大，在对离子掺杂层进行热处理的过程中，不易控制注入离子的扩散范围，导致绝缘层250的形成区域过大，在半导体结构处于工作状态的情况下，影响了所述基底的散热效果，从而对半导体结构的性能造成影响；如果离子掺杂层中掺杂离子的浓度过小，则容易导致离子掺杂层对相邻器件的沟道之间起到的电隔离效果得不到保证，增大了相邻器件之间发生经由源漏掺杂层260底部的基底发生穿通的概率，从而影响了所述半导体结构的性能。为此，本实施例中，离子注入工艺中掺杂剂量为1.5E10atom/cm3至4E10atom/cm3。
本实施例中，所述离子掺杂层的掺杂离子包括氧离子和氮离子中的一种或两种。
具体地，采用氧离子和氮离子，在对离子掺杂层中掺杂的离子进行热处理的过程中形成介电材料层，所述介电材料层用于作为绝缘层，具有较好的绝缘作用，能对后续形成的相邻器件栅极结构起到较好的电隔离作用。
本实施例中，所述绝缘层250的材料包括氧化硅和氮化硅中的一种或两种。
具体地，氧化硅和氮化硅均为介电材料，具有较好的绝缘作用，能对后续形成的相邻器件栅极结构266起到较好的电隔离作用，降低了相邻器件栅极结构266之间发生漏电的概率。
需要说明的是，所述绝缘层250的厚度不宜过大，也不宜过小。如果所述绝缘层250的厚度过大，则容易导致位于所述基底中的绝缘层250过多，在半导体结构处于工作状态时，影响了所述基底的散热效果，从而对所述半导体结构的性能造成影响；如果所述绝缘层250的厚度过小，则容易使绝缘层250对相邻器件的沟道之间起到的电隔离效果得不到保证，增大了相邻器件之间发生经由源漏掺杂层260底部的基底发生穿通的概率，从而影响了所述半导体结构的性能。为此，本实施例中，所述绝缘层250的厚度为10纳米至20纳米。
本实施例中，所述半导体结构还包括：层间介质层261，位于所述源漏掺杂层260的顶部，且覆盖所述器件栅极结构266的侧壁。
层间介质层261用于实现相邻器件之间的电隔离。
本实施例中，层间介质层261的材料为氧化硅。
图2至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供基底，包括沟道区域100B以及位于所述沟道区域100B两侧的源漏区域100A。
基底用于为形成全包围栅极(Gate-all-around，GAA)晶体管提供工艺平台。
本实施例中，基底为立体基底，基底包括衬底100以及凸出于衬底100的凸起部101。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
凸起部101露出部分衬底100，从而为后续形成隔离层提供工艺基础。
本实施例中，凸起部101与衬底100的材料相同，凸起部101的材料为硅。在其他实施例中，凸起部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，凸起部的材料也可以与衬底的材料不同。
本实施例中，所述沟道区域100B为后续形成器件栅极结构的区域，所述源漏区域100A为后续形成源漏掺杂层的区域。
参考图2至图3，在所述沟道区域100B和源漏区域100A中，形成位于所述基底顶部的沟道凸起部190、以及位于所述基底上且横跨所述沟道凸起部190的栅极结构104，所述栅极结构104覆盖所述沟道凸起部190的部分顶部和部分侧壁。
具体地，所述沟道凸起部190用于为晶体管提供导电沟道。
本实施例中，所述沟道凸起部190为叠层结构190，所述叠层结构190包括一个或多个在纵向上依次堆叠设置的沟道叠层102，所述沟道叠层102包括牺牲层1021以及位于所述牺牲层1021上的沟道层1022。在其他实施例中，所述基底的顶部凸立有鳍部，靠近所述鳍部顶部一侧的部分高度的所述鳍部作为所述沟道凸起部。
本实施例中，沟道叠层102位于凸起部101的顶部，沟道叠层102的延伸方向与凸起部101的延伸方向相同。
本实施例中，沟道叠层102的数量为多个，多个堆叠的沟道叠层102的堆叠方向垂直于衬底100表面。
每一个所述沟道叠层102包括牺牲层1021以及位于所述牺牲层1021上的沟道层1022。沟道叠层102为后续形成悬空间隔设置的沟道层1022提供工艺基础。具体地，牺牲层1021支撑沟道层1022，从而为后续实现沟道层1022的间隔悬空设置提供工艺基础，也为后续器件栅极结构的形成占据空间位置，沟道层1022用于提供全包围栅极晶体管的导电沟道。
本实施例中，沟道层1022的材料为Si，牺牲层1021的材料为SiGe。在后续去除牺牲层1021的过程中，SiGe和Si的刻蚀选择比较高，所以通过将牺牲层1021的材料设置为SiGe、将沟道层1022的材料设置为Si的做法，能够有效降低牺牲层1021的去除工艺对沟道层1022的影响，从而提高沟道层1022的质量，进而有利于改善器件性能。其他实施例中，当形成PMOS晶体管时，为提升PMOS晶体管的性能，可采用SiGe沟道技术，鳍部和沟道层1022的材料为SiGe，牺牲层1021的材料为Si。
本实施例中，沟道叠层102的数量为两个。在其他实施例中，沟道叠层还可以为其他数量。
本实施例中，凸起部101侧部的衬底100上还形成有隔离层(图未示)，隔离层露出所述沟道叠层102。
所述隔离层用于对相邻凸起部101之间起到隔离作用。
本实施例中，所述隔离层的材料为氧化硅。
本实施例中，栅极结构104为伪栅结构，栅极结构104为后续形成器件栅极结构占据空间位置。本实施例中，所述栅极结构104包括伪栅层。所述伪栅层的材料包括多晶硅。
本实施例中，形成栅极结构104的步骤包括：在沟道叠层102上形成栅极材料层(图未示)；在栅极材料层上形成栅极掩膜层105；以栅极掩膜层105为掩膜，去除栅极掩膜层105露出的栅极材料层，位于沟道叠层102上的剩余栅极材料层作为栅极结构104。
其中，栅极掩膜层105用于作为形成栅极结构104时的刻蚀掩膜，栅极掩膜层105还能够在后续工艺中保护栅极结构104的顶部。
本实施例中，栅极掩膜层105的材料为氮化硅。
参考图4，在所述栅极结构104的侧壁形成侧墙层103。
所述侧墙层103用于定义源漏掺杂层的形成区域，侧墙层103还用于保护栅极结构104的侧壁。
本实施例中，形成所述侧墙层103的步骤包括：在所述栅极结构104的顶部和侧壁、以及所述栅极结构104露出的所述沟道凸起部190的顶部形成侧墙材料层；去除所述栅极结构104露出的所述沟道凸起部190顶部的侧墙材料层、以及所述栅极结构104顶部的侧墙材料层，剩余的位于所述栅极结构104侧壁的侧墙材料层作为所述侧墙层103。
本实施例中，所述侧墙层103为单层结构，侧墙层103的材料为氮化硅。
参考图5，在所述栅极结构104两侧的沟道凸起部190中形成位于所述源漏区域100A的凹槽107，所述凹槽107的侧壁露出所述沟道凸起部190。
所述凹槽107为后续形成源漏掺杂层提供空间位置，同时，也为后续在所述源漏区域100A的所述基底中形成绝缘层提供工艺窗口。
本实施例中，形成所述凹槽107的工艺包括干法刻蚀工艺。
具体地，所述干法刻蚀工艺为各向异性的干法刻蚀工艺。各向异性的干法刻蚀工艺的剖面控制性较好，有利于提高所述凹槽107的剖面形貌质量，此外，通过选用的各向异性的干法刻蚀工艺，有利于实现较高的刻蚀选择比，进而降低对其他膜层造成误刻蚀的概率。
参考图6至图8，沿平行于所述基底且与所述栅极结构104的延伸方向相垂直的方向上，横向刻蚀所述凹槽107侧壁露出的部分所述牺牲层1021，形成开口108，所述开口108由相邻所述沟道层1022与剩余的所述牺牲层1021围成，或者，所述开口108由所述凸起部101、与所述凸起部101相邻的所述沟道层1022以及剩余的所述牺牲层1021围成；在所述开口108中形成内壁侧墙层110。
具体地，所述开口108为形成内壁侧墙层110提供空间位置，从而在后续形成源漏掺杂层、以及在牺牲层1021位置处形成器件栅极结构之后，内壁层位于所述源漏掺杂层与器件栅极结构之间，内壁层能够对源漏掺杂层和器件栅极结构之间起到隔离的作用，有利于增大所述源漏掺杂层与器件栅极结构之间的距离，进而有利于减小源漏掺杂层与器件栅极结构之间的寄生电容。
需要说明的是，本实施例中，在相邻的沟道层1022之间、以及沟道层1022与所述凸起部101之间均形成了开口108。
本实施例中，横向刻蚀所述凹槽107侧壁露出的部分所述牺牲层1021，形成所述开口108的工艺包括湿法刻蚀工艺。
湿法刻蚀工艺为各向同性的刻蚀工艺，从而能够沿平行于所述衬底100且与所述栅极结构104的延伸方向相垂直的方向刻蚀牺牲层1021，且湿法刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻蚀牺牲层1021的难度以及降低对其他膜层结构产生损伤的几率。
本实施例中，牺牲层1021的材料为SiGe，沟道层1022的材料为Si，通过HCl蒸汽对露出的牺牲层1021进行湿法刻蚀。HCl蒸汽对SiGe材料的刻蚀速率远大于对Si材料的刻蚀速率，因此采用HCl蒸汽刻蚀凹槽107侧部的部分牺牲层1021，能有效降低沟道层1022受损的几率。
其他实施例中，当沟道层1022的材料为SiGe，牺牲层1021的材料为Si时，湿法刻蚀工艺所采用的刻蚀溶液相应为四甲基氢氧化铵(TMAH)溶液。四甲基氢氧化铵溶液对Si材料刻蚀速率与对SiGe材料刻蚀速率的差值较大，因此采用四甲基氢氧化铵溶液刻蚀牺牲层1021，也能够有效降低沟道层1022受到损耗的几率。
本实施例中，形成所述内壁侧墙层110的步骤包括：在所述栅极结构104的顶部和侧壁、所述叠层结构190的侧壁、以及所述凹槽107的底部形成内壁侧墙材料层，所述内壁侧墙材料层还填充于所述开口108中；去除所述栅极结构104的顶部和侧壁、所述凹槽107底部、以及所述沟道层1022侧壁的内壁侧墙材料层，剩余的位于所述开口108中的内壁侧墙材料层作为所述内壁侧墙层110。
参考图9，在所述源漏区域100A的所述基底中形成绝缘层150，所述绝缘层150的顶面与所述基底的顶面相齐平。
具体地，所述绝缘层150对相邻器件的沟道之间起到电隔离的作用，即所述绝缘层150降低了相邻器件的沟道之间经由后续形成的源漏掺杂层底部的基底发生穿通(punchthrough)的概率，从而改善器件的漏电流问题，进而提高了所述半导体结构的性能。
需要说明的是，源漏掺杂层底部的基底发生穿通指的是后续形成器件栅极结构通过所述源漏区域100A的基底发生漏电的概率。
本实施例中，形成所述凹槽107后，在所述源漏区域100A的所述基底中形成绝缘层150。
具体地，在形成所述凹槽107后形成绝缘层150，利于在形成所述绝缘层150的过程中，准确的定义出形成所述绝缘层150的位置，使绝缘层150对相邻器件的沟道之间起到电隔离的效果得到提高，从而提高所述半导体结构的性能。
本实施例中，所述绝缘层150的材料包括氧化硅和氮化硅中的一种或两种。
具体地，氧化硅和氮化硅均为介电材料，具有较好的绝缘作用，能对后续形成的相邻器件栅极结构起到较好的电隔离作用，降低了相邻器件栅极结构之间发生漏电的概率。
需要说明的是，所述绝缘层150的厚度不宜过大，也不宜过小。如果所述绝缘层150的厚度过大，则容易导致位于所述基底中的绝缘层150过多，在半导体结构处于工作状态时，影响了所述基底的散热效果，从而对所述半导体结构的性能造成影响；如果所述绝缘层150的厚度过小，则容易使绝缘层150对相邻器件的沟道之间起到的电隔离效果得不到保证，增大了相邻器件之间发生经由后续形成的源漏掺杂层底部的基底发生穿通的概率，从而影响了所述半导体结构的性能。为此，本实施例中，所述绝缘层150的厚度为10纳米至20纳米。
本实施例中，形成所述绝缘层150的步骤包括：对所述源漏区域100A的所述基底进行掺杂处理，在所述源漏区域100A的所述基底中形成离子掺杂层(未标示)，所述离子掺杂层作为绝缘层150。
具体地，通过对所述源漏区域100A的所述基底进行掺杂处理，在所述源漏区域100A的所述基底中形成绝缘层150，克服了凹槽107的深宽比过大导致的影响，同时，也降低了对其他膜层造成影响的概率。
本实施例中，对所述源漏区域100A的所述基底进行掺杂处理的工艺包括离子注入工艺。
需要说明的是，离子注入工艺具有工艺速率快、工艺可控性高等特点，采用离子注入工艺对所述源漏区域100A的所述基底进行掺杂处理，能够准确控制所述离子掺杂层的形成位置、以及离子掺杂层在所述基底中的深度，使得在基底中形成的绝缘层150能够起到电隔离的作用。
本实施例中，离子注入工艺注入离子包括氧离子和氮离子中的一种或两种。
具体地，采用氧离子和氮离子，在后续对离子掺杂层中掺杂的离子进行热处理的过程中形成介电材料层，所述介电材料层用于作为绝缘层，具有较好的绝缘作用，能对后续形成的相邻器件栅极结构起到较好的电隔离作用。
需要说明的是，离子注入工艺中掺杂剂量不宜过大，也不宜过小。如果所述掺杂剂量过大，在后续对离子掺杂层进行热处理的过程中，不易控制注入离子的扩散范围，导致绝缘层150的形成区域过大，在半导体结构处于工作状态的情况下，影响了所述基底的散热效果，从而对半导体结构的性能造成影响；如果所述掺杂剂量过小，则容易导致离子掺杂层对相邻器件的沟道之间起到的电隔离效果得不到保证，增大了相邻器件之间发生经由后续形成的源漏掺杂层底部的基底发生穿通的概率，从而影响了所述半导体结构的性能。为此，本实施例中，离子注入工艺中掺杂剂量为1.5E10atom/cm3至4E10atom/cm3。
还需要说明的是，离子注入工艺中的注入能量不宜过大，也不宜过小。如果所述注入能量过大，则容易导致离子掺杂层在所述基底中的深度过大，在半导体结构处于工作状态时，影响了所述基底的散热效果，从而对所述半导体结构的性能造成影响；如果所述注入能量过小，则容易导致离子掺杂层在所述基底中的深度过小，导致离子掺杂层对相邻器件的沟道之间起到的电隔离效果得不到保证，增大了相邻器件之间发生经由后续形成的源漏掺杂层底部的基底发生穿通的概率，从而影响了所述半导体结构的性能。为此，本实施例中，离子注入工艺中的注入能量为50kev至500kev。
参考图10，在所述栅极结构104的顶部和侧壁、以及所述凹槽107的侧壁和底部形成保护层151。
具体地，在后续对离子掺杂层进行热处理的过程中，所述保护层151对栅极结构104的顶部和侧壁、以及所述凹槽107的侧壁和底部露出的膜层(例如：沟道层)起到保护作用，降低了凹槽107露出的沟道层1022在热处理过程中发生反应的概率，从而提高了所述半导体结构的性能。
本实施例中，形成所述保护层151的工艺包括原子层沉积工艺。
具体地，原子层沉积工艺具有良好的阶梯覆盖性，减少了保护层151与栅极结构104的交界面、以及保护层151与沟道层1022的交界面产生空隙的概率，相应的，也就降低了栅极结构104以及凹槽107露出的沟道层1022在热处理过程中发生反应的概率。
本实施例中，所述保护层151的材料包括氮化硅和碳化硅中的一种或两种。
继续参考图10，对所述源漏区域100A的所述基底进行掺杂处理后，还包括：对所述离子掺杂层进行热处理。
具体地，对所述离子掺杂层进行热处理用于修复掺杂处理带来的晶格缺陷，达到激活掺杂离子的效果，使离子掺杂层能对后续形成的相邻器件栅极结构166起到较好的电隔离作用。
本实施例中，对所述离子掺杂层进行热处理的工艺包括退火工艺。
具体地，退火工艺具有工艺成本低、且退火温度可控性高等特点，采用退火工艺对所述离子掺杂层进行热处理，能够修复掺杂处理带来的晶格缺陷。
参考图11，需要说明的是，本实施例中，在对所述离子掺杂层进行热处理之后，还包括：去除所述保护层151。
本实施例中，去除所述保护层151的工艺包括湿法刻蚀工艺。具体地，湿法刻蚀工艺为各向同性的刻蚀工艺，易于实现较大的刻蚀选择比，有利于降低去除所述保护层151的难度以及降低对其他膜层结构产生损伤的几率。
参考图12，在所述凹槽107中形成源漏掺杂层160，所述源漏掺杂层160的底部与所述绝缘层150的顶部相接触。
本实施例中，在所述凹槽107中形成源漏掺杂层160的工艺包括外延工艺。
其中，当全包围栅极晶体管为P型MOS晶体管时，应力层的材料为Si或SiGe，源漏掺杂层160中的掺杂离子为P型离子；当全包围栅极晶体管为N型MOS晶体管时，应力层的材料为Si或SiC，源漏掺杂层160中的掺杂离子为N型离子
参考图13，形成所述源漏掺杂层160后，所述形成方法还包括：在所述源漏掺杂层160顶部形成层间介质层161，所述层间介质层161覆盖所述栅极结构104的侧壁。
层间介质层161用于实现相邻器件之间的电隔离。
本实施例中，层间介质层161的材料为氧化硅。
本实施例中，形成层间介质层161的步骤包括：在栅极结构104侧壁的基底上形成介质材料层(图未示)，介质材料层还覆盖栅极结构104的顶部；去除高于栅极结构104顶部的介质材料层，剩余的介质材料层作为层间介质层161。
参考图14，去除所述栅极结构104，在所述层间介质层161中形成栅极开口163。
具体地，所述栅极开口163为后续形成去除所述牺牲层1021提供工艺窗口，同时，也为后续形成器件栅极结构提供空间位置。
本实施例中，去除所述栅极结构104的工艺包括干法刻蚀工艺。
本实施例中，在去除栅极结构104之前，所述半导体结构的形成方法还包括：去除所述栅极掩膜层105。
去除栅极掩膜层105，从而暴露出所述栅极结构104的顶部，为去除栅极结构104做准备。
继续参考图14，形成所述栅极开口163之后，去除所述牺牲层1021。
具体地，去除所述牺牲层1021为后续形成器件栅极结构提供空间位置。
本实施例中，采用湿法刻蚀工艺去除牺牲层1021。具体的，沟道层1022的材料为Si，牺牲层1021的材料为SiGe，因此通过HCl蒸汽去除栅极开口163露出的牺牲层1021，湿法刻蚀工艺对牺牲层1021的刻蚀速率远大于对沟道层1022和凸起部101的刻蚀速率。
牺牲层1021在形成源漏掺杂层160之后去除，因此去除牺牲层1021后，沿凸起部101延伸方向，沟道层1022两端与源漏掺杂层160相连，悬空于栅极开口163内，从而为后续器件栅极结构能够包围沟道层1022提供基础。
去除牺牲层1021后，沟道层1022间隔设置，剩余的沟道层1022构成沟道结构层，沟道结构层位于凸起部101上且与凸起部101间隔设置
参考图15，在所述栅极开口163中形成器件栅极结构166，所述器件栅极结构166环绕包括保形覆盖所述沟道凸起部190部分顶部和部分侧壁的栅介质层(图未示)、以及覆盖所述栅介质层的栅电极层(图未示)。
器件栅极结构166用于控制器件工作时导电沟道的开启和关断。
具体地，器件栅极结构166为金属栅极结构。
本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
具体地，栅介质层包括保形覆盖沟道层1022的部分顶部、部分侧壁和部分底部的栅氧化层，以及保形覆盖栅氧化层的高k栅介质层。其中，高k栅介质层的材料为高k介质材料，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
需要说明的是，栅介质层还保形覆盖隔离层的部分顶部。
栅电极层用于后续与外部结构电连接。栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。具体地，栅电极层可以包括功函数层以及覆盖功函数层的电极层，或者，栅电极层也可以仅包括功函数层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底；
沟道凸起部，位于所述基底的顶部；
器件栅极结构，位于所述基底上且横跨所述沟道凸起部；
源漏掺杂层，位于所述器件栅极结构两侧的沟道凸起部中；
绝缘层，位于所述源漏掺杂层底部的基底中，所述绝缘层的顶面与所述基底的顶面相齐平，且所述绝缘层的顶部与所述源漏掺杂层的底部相接触。
2.如权利要求1所述的半导体结构，其特征在于，所述绝缘层为离子掺杂层。
3.如权利要求2所述的半导体结构，其特征在于，所述离子掺杂层中掺杂离子的浓度为1.5E10atom/cm3至4E10atom/cm3。
4.如权利要求1所述的半导体结构，其特征在于，所述离子掺杂层的掺杂离子包括氧离子和氮离子中的一种或两种。
5.如权利要求1所述的半导体结构，其特征在于，所述绝缘层的材料包括氧化硅和氮化硅中的一种或两种。
6.如权利要求1所述的半导体结构，其特征在于，所述绝缘层的厚度为10纳米至20纳米。
7.如权利要求1所述的半导体结构，其特征在于，所述沟道凸起部为悬置于所述基底上的沟道叠层结构，所述沟道叠层结构包括一个或多个在纵向上间隔设置的沟道层；
或者，
所述基底的顶部凸立有鳍部，靠近所述鳍部顶部一侧的部分高度的所述鳍部作为所述沟道凸起部。
8.如权利要求1所述的半导体结构，其特征在于，所述器件栅极结构包括保形覆盖所述沟道凸起部部分顶部和部分侧壁的栅介质层、以及覆盖所述栅介质层的栅电极层；
所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种；
所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括沟道区域以及位于所述沟道区域两侧的源漏区域；
在所述沟道区域和源漏区域中，形成位于所述基底顶部的沟道凸起部、以及位于所述基底上且横跨所述沟道凸起部的栅极结构，所述栅极结构覆盖所述沟道凸起部的部分顶部和部分侧壁；
在所述栅极结构两侧的沟道凸起部中形成位于所述源漏区域的凹槽，所述凹槽的侧壁露出所述沟道凸起部；
在所述源漏区域的所述基底中形成绝缘层，所述绝缘层的顶面与所述基底的顶面相齐平；
在所述凹槽中形成源漏掺杂层，所述源漏掺杂层的底部与所述绝缘层的顶部相接触。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述凹槽后，在所述源漏区域的所述基底中形成绝缘层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述沟道凸起部为叠层结构，所述叠层结构包括一个或多个在纵向上依次堆叠设置的沟道叠层，所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层；
或者，
所述基底的顶部凸立有鳍部，靠近所述鳍部顶部一侧的部分高度的所述鳍部作为所述沟道凸起部。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在形成所述凹槽之后，在形成所述绝缘层之前，还包括：沿平行于所述基底且与所述栅极结构的延伸方向相垂直的方向上，横向刻蚀所述凹槽侧壁露出的部分所述牺牲层，形成开口，所述开口由相邻所述沟道层与剩余的所述牺牲层围成，或者，所述开口由所述鳍部、与所述鳍部相邻的所述沟道层以及剩余的所述牺牲层围成；在所述开口中形成内壁侧墙层。
13.如权利要求9或10所述的半导体结构的形成方法，其特征在于，形成所述绝缘层的步骤包括：对所述源漏区域的所述基底进行掺杂处理，在所述源漏区域的所述基底中形成离子掺杂层，所述离子掺杂层作为绝缘层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，对所述源漏区域的所述基底进行掺杂处理的工艺包括离子注入工艺。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：注入离子包括氧离子和氮离子中的一种或两种；掺杂剂量为1.5E10atom/cm3至4E10atom/cm3；注入能量为50kev至500kev。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，对所述源漏区域的所述基底进行掺杂处理后，还包括：对所述离子掺杂层进行热处理。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，对所述离子掺杂层进行热处理的工艺包括退火工艺。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，对所述源漏区域的所述基底进行掺杂处理之后，在对所述离子掺杂层进行热处理之前，还包括：在所述栅极结构的顶部和侧壁、以及所述凹槽的侧壁和底部形成保护层；
在对所述离子掺杂层进行热处理，还包括：去除所述保护层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，去除所述保护层的工艺包括湿法刻蚀工艺。
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