CN115312517A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：在伪栅结构两侧的初始叠层结构中形成凹槽，剩余的初始叠层结构用于作为叠层结构；在凹槽侧壁的沟道层上形成子掺杂层，且叠层结构中，相邻沟道层上的子掺杂层相接触用于构成初始过渡掺杂层；在初始过渡掺杂层的表面的部分厚度材料中掺杂离子，适于减小初始过渡掺杂层的耐刻蚀度；去除掺杂有离子的初始过渡掺杂层，剩余的初始过渡掺杂层用于作为过渡掺杂层；在凹槽相对侧壁上的过渡掺杂层之间形成主掺杂层，主掺杂层的离子掺杂浓度大于过渡掺杂层的离子掺杂浓度，且主掺杂层用于与过渡掺杂层构成源漏掺杂层。本发明实施例提高源漏掺杂层的形成质量、减少源漏掺杂层内部的缺陷，提升半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
但是，目前器件的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高源漏掺杂层的形成质量、减少源漏掺杂层内部的缺陷，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括多个分立的器件单元区；所述基底包括衬底和凸出于所述器件单元区衬底的多个凸起部；隔离层，位于所述衬底上且围绕所述凸起部；沟道结构层，位于所述凸起部上方且与所述凸起部相间隔，所述沟道结构层包括一个或多个依次间隔设置的沟道层；多个栅极结构，位于所述器件单元区的隔离层上，所述栅极结构横跨所述沟道结构层且包围所述沟道层；源漏掺杂层，位于所述栅极结构两侧的凸起部上且与所述沟道结构层沿延伸方向的端部相接触；所述源漏掺杂层包括：过渡掺杂层，包括位于所述沟道结构层中的相邻沟道层上的子掺杂层，且相邻沟道层上的所述子掺杂层相接触，所述过渡掺杂层的侧壁为光滑的侧壁；主掺杂层，位于相邻所述沟道结构层沿延伸方向的端部上的过渡掺杂层之间且与所述过渡掺杂层相接触，所述主掺杂层的离子掺杂浓度高于所述过渡掺杂层的离子掺杂浓度。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括多个分立的器件单元区，所述基底包括衬底和凸出于所述器件单元区衬底的多个凸起部；所述凸起部上形成有初始叠层结构，包括多个自下而上依次堆叠的沟道叠层，每一个所述沟道叠层均包括牺牲层和位于所述牺牲层上的沟道层；在所述器件单元区形成多个横跨所述初始叠层结构的伪栅结构；在所述伪栅结构两侧的初始叠层结构中形成凹槽，剩余的初始叠层结构用于作为叠层结构；在所述凹槽侧壁的所述沟道层上形成子掺杂层，且所述叠层结构中，相邻沟道层上的子掺杂层相接触用于构成初始过渡掺杂层；在所述初始过渡掺杂层的表面的部分厚度材料中掺杂离子，所述掺杂离子适于减小初始过渡掺杂层的耐刻蚀度；去除掺杂有离子的所述初始过渡掺杂层，剩余的初始过渡掺杂层用于作为过渡掺杂层；在所述凹槽相对侧壁上的过渡掺杂层之间形成主掺杂层，所述主掺杂层的离子掺杂浓度大于所述过渡掺杂层的离子掺杂浓度，且所述主掺杂层用于与所述过渡掺杂层构成源漏掺杂层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，形成所述初始过渡掺杂层，并且还在所述初始过渡掺杂层的表面的部分厚度材料中掺杂离子，适于减小初始过渡掺杂层的耐刻蚀度，在掺杂离子的过程中，当所述初始过渡掺杂层具有凹凸不平的表面时，与初始过渡掺杂层表面的凹陷处相比，离子更容易掺杂以及扩散至初始过渡掺杂层表面的凸出处，从而初始过渡掺杂层表面的凸出处相较于凹陷处能够分布更多的掺杂离子；相应地，在去除掺杂有离子的所述初始过渡掺杂层的过程中，与初始过渡掺杂层表面的凹陷处相比，由于初始过渡掺杂层表面的凸出处具有更多掺杂离子，初始过渡掺杂层表面的凸出处更易被去除且去除速率更快，从而在去除掺杂有离子的所述初始过渡掺杂层以形成所述过渡掺杂层后，所述过渡掺杂层能够获得较为光滑的侧壁表面，进而有利于为形成主掺杂层提供良好的界面态，有利于提高主掺杂层的形成质量以及减少主掺杂层与所述过渡掺杂层之间的界面缺陷，相应提高源漏掺杂层的形成质量、减少源漏掺杂层内部的缺陷，提升了半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2是本发明半导体结构一实施例的结构示意图；
图3至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前器件的性能仍有待提高。现结合一种半导体结构分析器件性能有待提高的原因。
图1是一种半导体结构的结构示意图。
所述半导体结构包括：衬底10，包括多个分立的器件单元区10s；多个凸起部18，分立于所述器件单元区10s的衬底10上；沟道结构层11，位于凸起部18上，所述沟道结构层11包括多个自下而上依次间隔设置的沟道层12；栅极结构13，横跨所述沟道结构层11且覆盖沟道结构层11的顶部，所述栅极结构13填充于相邻的沟道层12之间且包围所述沟道层12；源漏掺杂层14，位于所述栅极结构13的两侧且覆盖所述沟道结构层11的侧壁，且所述器件单元区10s中，位于相邻所述沟道结构层11端部上的所述源漏掺杂层14相接触。
所述半导体结构中，所述源漏掺杂层14包括分别位于各个沟道层12沿延伸方向端部上的子源漏掺杂层15，并且，在同一沟道结构层11中，位于相邻沟道层12上的子源漏掺杂层15之间相接触，构成所述源漏掺杂层14，在相邻的沟道结构层11中，位于相邻沟道结构层11端部上的源漏掺杂层14相接触。
子源漏掺杂层15通过以对应的沟道层12为基础进行外延生长形成，各个子源漏掺杂层15之间形成有晶界，且各个子源漏掺杂层15相接触形成的源漏掺杂层14的表面通常是凹凸不平的，此外，位于相邻沟道结构层11端部上的源漏掺杂层14相接触，位于相邻沟道结构层11端部上的源漏掺杂层14之间形成有晶界，源漏掺杂层14具有较多的晶界，导致源漏掺杂层14中容易形成缺陷的界面，这容易降低源漏掺杂层14内的应力，进而容易降低器件的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，形成所述初始过渡掺杂层后，还在所述初始过渡掺杂层的表面的部分厚度材料中掺杂离子，适于减小初始过渡掺杂层的耐刻蚀度，在掺杂离子的过程中，当所述初始过渡掺杂层具有凹凸不平的表面时，与初始过渡掺杂层表面的凹陷处相比，离子更容易掺杂以及扩散至初始过渡掺杂层表面的凸出处，从而初始过渡掺杂层表面的凸出处相较于凹陷处能够分布更多的掺杂离子；相应地，在去除掺杂有离子的所述初始过渡掺杂层的过程中，和与初始过渡掺杂层表面的凹陷处相比，由于初始过渡掺杂层表面的凸出处具有更多掺杂离子，初始过渡掺杂层表面的凸出处更易被去除且去除速率更快，从而在去除掺杂有离子的所述初始过渡掺杂层以形成所述过渡掺杂层后，过渡掺杂层能够获得较为光滑的侧壁表面，进而有利于为形成主掺杂层提供良好的界面态，有利于提高主掺杂层的形成质量以及减少主掺杂层与所述过渡掺杂层之间的界面缺陷，相应提高源漏掺杂层的形成质量、减少源漏掺杂层内部的缺陷，提升了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图2，示出了本发明半导体结构一实施例的结构示意图。图2为在沟道结构层位置处沿沟道结构层的延伸方向的剖面图。
如图2所示，本实施例中，所述半导体结构包括：基底，包括多个分立的器件单元区100s；基底包括衬底100和凸出于器件单元区100s的衬底100的多个凸起部105；隔离层110(结合参考图5)，位于衬底100上且围绕凸起部105；沟道结构层300，位于凸起部105上方且与凸起部105相间隔，沟道结构层300包括一个或多个依次间隔设置的沟道层30；多个栅极结构220，位于器件单元区100s的隔离层110上，栅极结构220横跨沟道结构层300且包围沟道层30；源漏掺杂层250，位于栅极结构220两侧的凸起部105上且与沟道结构层300沿延伸方向的端部相接触；源漏掺杂层250包括：过渡掺杂层180，包括位于沟道结构层300中的相邻沟道层30上的子掺杂层40，，且相邻沟道层上的所述子掺杂层相接触，所述过渡掺杂层180的侧壁为光滑的侧壁；主掺杂层230，位于相邻沟道结构层300沿延伸方向的端部上的过渡掺杂层180之间且与过渡掺杂层180相接触，主掺杂层230的离子掺杂浓度高于过渡掺杂层180的离子掺杂浓度。
所述主掺杂层230在所述过渡掺杂层180之后形成，所述过渡掺杂层180的侧壁为光滑的侧壁，有利于为形成主掺杂层230提供良好的界面态，有利于提高主掺杂层230的形成质量以及减少主掺杂层230与所述过渡掺杂层180之间的界面缺陷，提升了半导体结构的性能。
基底用于为半导体结构的形成提供工艺平台。本实施例中，半导体结构为全包围栅极(GAA)晶体管为示例进行说明。在其他实施例中，半导体结构还可以为叉型栅极晶体管(Forksheet)或互补场效应晶体管(CFET)。
器件单元区100s用于形成器件单元，多个器件单元区100s之间相互分立。
本实施例中，所述基底包括衬底100和凸出于衬底100的多个凸起部105。
本实施例中，衬底100为硅衬底，即所述衬底100的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述凸起部105与所述衬底100为一体型结构，所述凸起部105的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述凸起部的材料可以与衬底的材料不同，所述凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述凸起部105为沿横向延伸的鳍式结构。
所述沟道结构层300用于提供场效应晶体管的导电沟道。本实施例中，所述沟道结构层300位于凸起部105上方。本实施例中，沟道层30沿横向延伸。
本实施例中，所述沟道层30的数量为多个，多个自下而上依次间隔设置的沟道层30的堆叠方向垂直于衬底100表面。
本实施例中，半导体结构为NMOS晶体管，沟道层30的材料为Si。其他实施例中，当半导体结构为PMOS晶体管时，为提升PMOS晶体管的性能，可采用SiGe沟道技术，沟道层的材料为SiGe。在另一些实施例中，所述沟道层的材料还可以为锗、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述沟道结构层400中，所述沟道层30的数量为多个。作为一种示例，所述沟道层30的数量为三个。在其他实施例中，沟道层还可以为其他数量，例如：一个、两个、四个等。
隔离层110用于隔离相邻的凸起部105，还用于隔离衬底100与栅极结构220。本实施例中，隔离层110的材料为氧化硅。隔离层110还可以是其他的绝缘材料，例如：氧化硅、氮化硅、氮氧化硅和氧化锗硅中的一种或多种。
本实施例中，所述隔离层110的顶面低于所述凸起部105的顶面，即所述隔离层110还暴露出所述凸起部105的部分侧壁。在其他实施例中，所述隔离层的顶面还可以与所述凸起部的顶面相齐平。
在器件工作时，栅极结构220用于控制导电沟道的开启和关断。
本实施例中，所述栅极结构220位于隔离层110上且横跨沟道结构层300。
本实施例中，栅极结构220为金属栅极结构。本实施例中，所述栅极结构220包括栅介质层(图未示)和位于所述栅介质层上的栅电极层(图未示)。
所述栅介质层用于实现栅电极层与沟道之间的电隔离。所述栅介质层的材料包括氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种。
所述栅电极层的材料包括TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。在具体实施中，所述栅电极层可以包括功函数层(图未示)和位于所述功函数层上的电极层(图未示)，功函数层用于调节栅极结构220的功函数，进而调节场效应晶体管的阈值电压。
本实施例中，所述栅极结构220位于相邻所述沟道层30之间的部分、或位于所述沟道层30与所述基底之间的部分作为第一部分220(1)，所述栅极结构220横跨所述沟道结构层300的部分作为第二部分220(2)。
本实施例中，沿沟道层30的延伸方向，所述第一部分220(1)的侧壁相对于所述沟道层30的侧壁缩进，且所述第二部分220(2)的侧壁相对于所述沟道层30的侧壁缩进。具体地，所述栅极结构220位于相邻所述沟道层30之间的部分、或位于所述沟道层30与所述凸起部105之间的部分作为第一部分220(1)。
所述半导体结构还包括：内侧墙150，位于相邻的沟道层30之间、或沟道层30和凸起部105之间，且所述内侧墙150覆盖所述第一部分220(1)的侧壁。
内侧墙150用于实现源漏掺杂层250与第一部分220(1)之间的隔离，而且还增大第一部分220(1)与源漏掺杂层250之间的距离，有利于减小栅极结构220与源漏掺杂层250之间的寄生电容。
本实施例中，内侧墙150的材料为绝缘材料，以实现源漏掺杂层250与栅极结构220之间的隔离。内侧墙150的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。作为示例，内侧墙150的材料为氮化硅。
本实施例中，所述半导体结构还包括：栅极侧墙130，位于所述第二部分的侧壁且暴露出所述沟道结构层300延伸方向的端部。
本实施例中，栅极侧墙130的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料，栅极侧墙130为单层或叠层结构。作为一种示例，栅极侧墙130为单层结构，栅极侧墙130的材料为氮化硅。
所述源漏掺杂层250用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，所述源漏掺杂层250用于提供载流子源。
其中，所述过渡掺杂层180用于作为形成主掺杂层230的过渡层或黏附层，以便为形成主掺杂层230提供良好的界面态。
所述过渡掺杂层180包括位于所述沟道结构层300中的相邻沟道层30上的子掺杂层40，且相邻所述沟道层30上的子掺杂层40相接触。
当形成PMOS晶体管时，过渡掺杂层180包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe；当形成NMOS晶体管时，过渡掺杂层180包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。
本实施例中，所述过渡掺杂层180为U型结构，所述过渡掺杂层180还包括位于所述凸起部105上的底部掺杂层50，且所述底部掺杂层50与所述子掺杂层40相接触。具体地，所述底部掺杂层50嵌入于所述凸起部105内。
本实施例中，所述子掺杂层40包括掺杂有离子的第一应力层，所述底部掺杂层50包括掺杂有离子的第二应力层。
具体地，形成PMOS晶体管时，第一应力层和第二应力层中掺杂有P型离子，第一应力层和第二应力层的材料包括Si或SiGe；当形成NMOS晶体管时，第一应力层和第二应力层中掺杂有N型离子，应力层的材料为包括Si或SiC。
本实施例中，所述过渡掺杂层180覆盖所述内侧墙150的侧壁。
所述主掺杂层230在所述过渡掺杂层180之后形成，所述过渡掺杂层180的侧壁为光滑的侧壁，有利于为形成主掺杂层230提供良好的界面态，有利于提高主掺杂层230的形成质量以及减少主掺杂层230与所述过渡掺杂层180之间的界面缺陷，提升了半导体结构的性能。
所述主掺杂层230用于作为源漏掺杂层250的应力的主要来源。并且，所述主掺杂层230用于作为源漏掺杂层250所提供的载流子的主要来源，因此，所述主掺杂层230的离子掺杂浓度较高。
当形成NMOS晶体管时，所述主掺杂层230的材料包括掺杂有N型离子的第三应力层，所述第三应力层的材料为Si或SiC，从而为NMOS晶体管的沟道区提供拉应力作用，有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。当形成PMOS晶体管时，所述主掺杂层230的材料包括掺杂有P型离子的第三应力层，所述第三应力层的材料为Si或SiGe，从而为PMOS晶体管的沟道区提供压应力作用，有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
本实施例中，所述源漏掺杂层250还包括：盖帽掺杂层240，位于所述主掺杂层230的顶部上，且所述盖帽掺杂层240的离子掺杂浓度低于所述主掺杂层230的离子掺杂浓度。
所述盖帽掺杂层240的离子掺杂浓度相较于主掺杂层230的离子掺杂浓度更低，用于减小所述主掺杂层230中的掺杂离子在半导体结构的形成过程中的热处理制程中向外扩散(out-diffusion)，并且，所述盖帽掺杂层240还用于与源漏插塞相接触，用于作为形成源漏插塞时的缓冲层。
本实施例中，所述盖帽掺杂层240包括掺杂有离子的第四应力层，所述第四应力层的材料与所述第三应力层的材料相同，且所述盖帽掺杂层240中的离子掺杂类型与所述主掺杂层230的离子掺杂类型相同。
本实施例中，所述半导体结构还包括：层间介质层(图未示)，位于所述隔离层110上且覆盖所述源漏掺杂层250以及栅极侧墙130的侧壁。层间介质层用于隔离相邻器件。层间介质层的材料可以是氧化硅、氮氧化硅等绝缘材料。
相应的，本发明还提供一种半导体结构的形成方法。图3至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
参考图3，示出了局部立体结构示意图，提供基底，包括多个分立的器件单元区100s，所述基底包括衬底100和凸出于所述器件单元区100s中衬底100的多个凸起部105；所述凸起部105上形成有初始叠层结构115，包括多个自下而上依次堆叠的沟道叠层210，每一个所述沟道叠层210均包括牺牲层20和位于所述牺牲层20上的沟道层30。
基底用于为后续制程提供工艺平台。本实施例中，以形成全包围栅极(GAA)晶体管为示例进行说明。在其他实施例中，形成方法还可以用于形成叉型栅极晶体管(Forksheet)或互补场效应晶体管(CFET)。
器件单元区100s用于形成器件单元，多个器件单元区100s之间相互分立。
本实施例中，所述基底包括衬底100和凸出于所述衬底100的多个凸起部105；所述初始叠层结构115位于所述凸起部105上。
本实施例中，衬底100为硅衬底，即衬底100的材料为单晶硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，凸起部105与所述衬底100为一体型结构，所述凸起部105的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述凸起部的材料可以与衬底的材料不同，所述凸起部的材料可以是其他适宜的材料，例如：锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述凸起部105为沿X方向(如图3所示)延伸的鳍式结构。
作为一种示例，所述初始叠层结构115为鳍式结构，沿X方向延伸。
所述初始叠层结构115中，所述沟道叠层210的数量为多个，多个沟道叠层210的堆叠方向(如图4中Z方向所示)垂直于衬底100表面。
沟道叠层210为后续形成悬空间隔设置的沟道层30提供工艺基础。具体地，所述沟道层30用于提供场效应晶体管的导电沟道，所述牺牲层20用于支撑沟道层30，从而为后续实现沟道层30的间隔悬空设置提供工艺基础，牺牲层20还用于为后续形成栅极结构占据空间位置。
本实施例中，形成NMOS晶体管，沟道层30的材料为Si，牺牲层20的材料为SiGe。在后续去除牺牲层20的过程中，SiGe和Si的刻蚀选择比较高，所以通过将牺牲层20的材料设置为SiGe、将沟道层30的材料设置为Si的做法，能够有效降低牺牲层20的去除工艺对沟道层30的影响，从而提高沟道层30的质量，进而有利于改善器件性能。其他实施例中，当形成PMOS晶体管时，为提升PMOS晶体管的性能，可采用SiGe沟道技术，沟道层的材料为SiGe，牺牲层的材料为Si。在另一些实施例中，所述沟道层的材料还可以为锗、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
本实施例中，所述初始叠层结构115中，所述沟道叠层210的数量为多个。作为一种示例，所述沟道叠层210的数量为三个。在其他实施例中，沟道叠层还可以为其他数量，例如：一个、两个、四个等。
本实施例中，所述衬底100上还形成有围绕所述凸起部105的隔离层110。
隔离层110用于隔离相邻凸起部105，还用于隔离衬底100与后续形成的栅极结构。本实施例中，隔离层110的材料为氧化硅。隔离层110还可以是其他的绝缘材料，例如：氧化硅、氮化硅、氮氧化硅和氧化锗硅中的一种或多种。
本实施例中，所述隔离层110的顶面低于所述凸起部105的顶面，即所述隔离层110还暴露出所述凸起部105的部分侧壁。在其他实施例中，所述隔离层的顶面还可以与所述凸起部的顶面相齐平。
参考图4，示出了局部立体示意图，在所述器件单元区100s形成多个横跨所述初始叠层结构115的伪栅结构120。
具体地，所述伪栅结构120形成在所述隔离层110上且横跨所述初始叠层结构115；伪栅结构120覆盖初始叠层结构115的部分顶部和部分侧壁。伪栅结构120沿Y方向延伸，所述Y方向垂直于所述X方向。
伪栅结构120用于为后续形成栅极结构预先占据空间位置。
所述伪栅结构120可以为叠层结构或单层结构。本实施例中，所述伪栅结构120为叠层结构，包括伪栅氧化层(图未示)和位于所述伪栅氧化层上的伪栅层(图未示)。具体地，所述伪栅结构120为多晶硅栅极结构，所述伪栅氧化层的材料可以为氧化硅或氮氧化硅，所述伪栅层的材料可以为多晶硅。
本实施例中，在形成所述伪栅结构120之后，所述半导体结构的形成方法还包括：在所述伪栅结构120的侧壁上形成栅极侧墙130。
栅极侧墙130用于与伪栅结构120共同作为后续形成凹槽的刻蚀工艺的刻蚀掩膜，以定义源漏掺杂层的形成位置，栅极侧墙130还用于保护伪栅结构120以及后续栅极结构的侧壁。
本实施例中，栅极侧墙130的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料，栅极侧墙130为单层或叠层结构。作为一种示例，栅极侧墙130为单层结构，栅极侧墙130的材料为氮化硅。
参考图5和图6，图5为立体图，图6为图5沿xx方向的剖面图，在所述伪栅结构120两侧的初始叠层结构115中形成凹槽140，剩余的初始叠层结构115用于作为叠层结构200。
凹槽140用于为形成源漏掺杂层提供空间位置。凹槽140侧壁暴露出叠层结构200，以便于后续沿沟道层30的延伸方向，刻蚀部分厚度的牺牲层20，还便于后续通过外延工艺，在凹槽140侧壁暴露出的沟道层30上形成源漏掺杂层。
本实施例中，所述凹槽140形成在所述伪栅结构120两侧的初始叠层结构115和凸起部105中。具体地，所述凹槽140位于所述伪栅结构120两侧的初始叠层结构115中、以及所述隔离层110暴露出的凸起部105中。
本实施例中，采用各向异性的刻蚀工艺(例如：各向异性的干法刻蚀工艺)，刻蚀伪栅结构120和栅极侧墙130两侧的初始叠层结构115以及部分厚度的所述凸起部105，有利于提高凹槽140的剖面形貌质量。
需要说明的是，本实施例中，在形成凹槽140之后，形成方法还包括：沿所述沟道层30的延伸方向，刻蚀部分厚度的牺牲层20，形成沟槽(图未示)，由沟道层30与凸起部105、以及剩余牺牲层20围成，或者，由相邻的所述沟道层30与剩余的牺牲层20围成；在所述沟槽中形成内侧墙(Inner spacer)150。
沟槽用于为形成内侧墙提供空间位置。
本实施例中，采用蒸汽刻蚀工艺，沿所述沟道层30的延伸方向，刻蚀凹槽140侧壁部分厚度的所述牺牲层20。蒸汽刻蚀工艺为各向同性的刻蚀工艺，从而能够沿所述横向(即X方向或沟道层30的延伸方向)对所述牺牲层20进行刻蚀，且蒸汽刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻蚀牺牲层20的难度以及降低对其他膜层结构(例如：沟道层30)产生损伤的几率。
本实施例中，牺牲层20的材料为SiGe，沟道层30的材料为Si，通过HCl蒸汽对凹槽140侧壁的牺牲层20进行蒸汽刻蚀。HCl蒸汽对SiGe材料的刻蚀速率远大于对Si材料的刻蚀速率，能有效降低沟道层30受损的几率。
其他实施例中，当沟道层的材料为SiGe，牺牲层的材料为Si时，可以采用干法刻蚀工艺，沿所述沟道层的延伸方向，对凹槽侧壁的牺牲层进行刻蚀。
后续在凹槽140侧壁的所述沟道层30上形成源漏掺杂层，并且在伪栅结构120和牺牲层20的位置处形成栅极结构，内侧墙150用于实现源漏掺杂层与栅极结构之间的隔离，而且还增大栅极结构与源漏掺杂层之间的距离，有利于减小栅极结构与源漏掺杂层之间的寄生电容。
本实施例中，内侧墙150的材料为绝缘材料，以实现源漏掺杂层与栅极结构之间的隔离。本实施例中，内侧墙150的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。作为示例，内侧墙150的材料为氮化硅。
参考图7，在凹槽140侧壁的所述沟道层30上形成子掺杂层40，且叠层结构200中，相邻沟道层30上的子掺杂层40相接触用于构成初始过渡掺杂层160。初始过渡掺杂层160用于经后续的离子掺杂以及刻蚀工艺后，形成过渡掺杂层。
本实施例中，所述初始过渡掺杂层160还包括形成于凹槽140侧壁和底部的所述凸起部105上的底部掺杂层50，且底部掺杂层50与子掺杂层40相接触。
本实施例中，采用外延工艺，在所述凹槽140侧壁的所述沟道层30上形成第一应力层，以及在所述凹槽140露出的所述凸起部105上形成第二应力层，并且，在形成所述第一应力层和第二应力层的过程中原位自掺杂离子，掺杂有离子的第一应力层用于作为所述子掺杂层40，掺杂有离子的所述第二应力层用于作为底部掺杂层50。
本实施例中，当形成PMOS晶体管时，所述第一应力层和第二应力层中掺杂有P型离子，所述第一应力层和第二应力层的材料包括Si或SiGe；当形成NMOS晶体管时，所述第一应力层和第二应力层中掺杂有N型离子，所述应力层的材料为包括Si或SiC。
本实施例中，在形成所述子掺杂层40的过程中，所述叠层结构200中的相邻沟道层30上的子掺杂层40相接触并且覆盖所述内侧墙150的侧壁。
在形成所述子掺杂层40的过程中，是以所述凹槽140侧壁的各个沟道层30为基础进行外延生长的，随着各个沟道层30上的子掺杂层40的体积不断变大，相邻沟道层30端部上的子掺杂层40能够逐渐接触在一起。相应地，在每个所述叠层结构200中，相邻沟道层30上的子掺杂层40相接触后，所形成的所述初始过渡掺杂层16的侧壁表面通常不是齐平或平滑的表面，所述初始过渡掺杂层160的表面具有凹陷处和凸出处。
参考图8，在所述初始过渡掺杂层160的表面的部分厚度材料中掺杂离子，所述掺杂离子适于减小初始过渡掺杂层160的耐刻蚀度。
所述掺杂离子适于减小初始过渡掺杂层160的耐刻蚀度，在掺杂离子的过程中，当所述初始过渡掺杂层160具有凹凸不平的表面时，与初始过渡掺杂层160表面的凹陷处相比，离子更容易掺杂以及扩散至初始过渡掺杂层160表面的凸出处，从而初始过渡掺杂层160表面的凸出处相较于凹陷处能够分布更多的掺杂离子；相应地，在去除掺杂有离子的所述初始过渡掺杂层160的过程中，和与初始过渡掺杂层160表面的凹陷处相比，由于初始过渡掺杂层160表面的凸出处具有更多掺杂离子，初始过渡掺杂层160表面的凸出处更易被去除且去除速率更快，从而在去除掺杂有离子的所述初始过渡掺杂层160形成过渡掺杂层后，所述过渡掺杂层易于获得较为光滑的侧壁表面。
本实施例中，在所述初始过渡掺杂层160的表面的部分厚度材料中掺杂的离子包括：Si、C、Ga、B、As、Sb和P中的任意一种或多种。
本实施例中，在初始过渡掺杂层160的表面的部分厚度材料中掺杂离子包括一次或多次的离子注入工艺。离子注入工艺易于通过调整注入角度、注入能量和注入剂量等工艺参数，对离子掺杂的深度、位置及掺杂浓度进行精确控制。
需要说明的是，本实施例中，形成方法还包括：在形成所述初始过渡掺杂层160后，且在所述初始过渡掺杂层160的表面的部分厚度材料中掺杂离子之前，在所述初始过渡掺杂层160上形成掩蔽层165。
所述掩蔽层165用于作为对初始过渡掺杂层160进行离子掺杂的掩蔽层。具体地，所述掩蔽层165用于作为对初始过渡掺杂层160进行离子注入的掩蔽层，以减小沟道效应。
具体地，所述掩蔽层165的材料为非晶化材料。本实施例中，所述掩蔽层165的材料包括：SiO、SiN、SiON、SiC和SiOCN中的一种或多种。作为一种示例，所述掩蔽层165的材料为氧化硅。
需要说明的是，所述掩蔽层165的厚度不宜过小，也不宜过大。如果所述掩蔽层165的厚度过小，容易影响掩蔽层165对离子或注入的掩蔽效果；如果所述掩蔽层165的厚度过大，容易影响离子注入的均匀性和离子注入深度，而且还容易导致位于凹槽140相对侧壁上的初始过渡掺杂层160上的掩蔽层165相接触，并且还容易增加后续去除掩蔽层165的时间和难度。为此，本实施例中，所述掩蔽层165的厚度为1nm至10nm。
参考图9，本实施例中，形成方法还包括：在所述初始过渡掺杂层160的表面的部分厚度材料中掺杂离子之后，对初始过渡掺杂层160进行热处理170。
对所述过渡掺杂层160进行热处理170，用于修复所述过渡掺杂层160中的离子注入损伤，还用于增大前述在过渡掺杂层160表面的部分厚度材料中掺杂的离子的扩散速率。
其中，与初始过渡掺杂层160表面的凹陷处相比，初始过渡掺杂层160表面的凸出处掺杂的离子更多，离子更容易扩散至初始过渡掺杂层160表面的凸出处且初始过渡掺杂层160表面的凸出处的离子扩散速率更快，从而在进行热处理170后，初始过渡掺杂层160表面的凸出处相较于凹陷处能够分布更多的掺杂离子，相应地，在后续去除掺杂有离子的所述初始过渡掺杂层160的过程中，有利于进一步提高初始过渡掺杂层160表面的凸出处被去除的速率。
本实施例中，采用退火工艺(例如：快速热退火工艺)，进行所述热处理。
参考图10，在所述初始过渡掺杂层160的表面的部分厚度材料中掺杂离子之后，去除所述掩蔽层165。具体地，在进行热处理170之后，去除掩蔽层165。
去除所述掩蔽层165，以便暴露出所述初始过渡掺杂层160的表面，进而后续能够去除掺杂有离子的所述初始过渡掺杂层160。
本实施例中，采用各向同性的刻蚀工艺，去除掩蔽层165。其中，各向同性的刻蚀工艺包括湿法刻蚀工艺和各向同性的干法刻蚀工艺中的一种或两种。作为一种示例，采用湿法刻蚀工艺，去除掩蔽层165。具体地，所述掩蔽层165的材料为氧化硅，采用稀释的氢氟酸(DHF)溶液，进行所述湿法刻蚀工艺。
参考图11，去除掺杂有离子的所述初始过渡掺杂层160，剩余的初始过渡掺杂层160用于作为过渡掺杂层180。
初始过渡掺杂层160表面的凸出处相较于凹陷处能够分布更多的掺杂离子，所述掺杂离子适于减小初始过渡掺杂层160的耐刻蚀度；相应地，在去除掺杂有离子的所述初始过渡掺杂层160的过程中，和与初始过渡掺杂层160表面的凹陷处相比，由于初始过渡掺杂层160表面的凸出处具有更多掺杂离子，初始过渡掺杂层160表面的凸出处更易被去除且去除速率更快，从而在去除掺杂有离子的所述初始过渡掺杂层160形成过渡掺杂层180后，所述过渡掺杂层180能够获得较为光滑的侧壁表面，进而有利于为后续在过渡掺杂层180的侧壁上形成主掺杂层提供良好的界面态，有利于提高主掺杂层的形成质量以及减少主掺杂层与所述过渡掺杂层180之间的界面缺陷，提升了半导体结构的性能。
本实施例中，采用各向同性的刻蚀工艺，去除掺杂有离子的所述初始过渡掺杂层160。所述各向同性的刻蚀工艺包括湿法刻蚀工艺和各向同性的干法刻蚀工艺中的一种或两种。作为一种示例，采用湿法刻蚀工艺，去除掺杂有离子的所述初始过渡掺杂层160。湿法刻蚀工艺为各向同性的刻蚀工艺，并且易于实现较高的刻蚀选择比，并且工艺操作简单，成本较低。
本实施例中，去除掺杂有离子的所述初始过渡掺杂层160后，所形成的过渡掺杂层180中，各个子掺杂层40的侧壁相齐平，从而有利于进一步提高所述过渡掺杂层180的侧壁光滑度，进一步为形成主掺杂层提供良好的界面态。
参考图12，在所述凹槽140相对侧壁上的过渡掺杂层180之间形成主掺杂层230，所述主掺杂层230的离子掺杂浓度大于所述过渡掺杂层180的离子掺杂浓度，且所述主掺杂层230用于与所述过渡掺杂层180构成源漏掺杂层250。
所述源漏掺杂层250用于作为场效应晶体管的源极或漏极。
本实施例中，所述过渡掺杂层180的侧壁表面的光滑度高，从而为在过渡掺杂层180的侧壁上形成主掺杂层230提供良好的界面态，有利于提高主掺杂层230的形成质量以及减少主掺杂层230与所述过渡掺杂层180之间的界面缺陷，提升了半导体结构的性能。
所述主掺杂层230用于作为源漏掺杂层250的应力的主要来源。并且，所述主掺杂层230用于作为源漏掺杂层250所提供的载流子的主要来源，因此，所述主掺杂层230的离子掺杂浓度较高。
本实施例中，采用外延工艺，形成第三应力层，且在形成第三应力层的过程中原位自掺杂离子，掺杂离子的所述第三应力层用于作为所述主掺杂层230。
当形成NMOS晶体管时，所述主掺杂层230的材料包括掺杂有N型离子的第三应力层，所述第三应力层的材料为Si或SiC，从而为NMOS晶体管的沟道区提供拉应力作用，有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。
当形成PMOS晶体管时，所述主掺杂层230的材料包括掺杂有P型离子的第三应力层，所述第三应力层的材料为Si或SiGe，从而为PMOS晶体管的沟道区提供压应力作用，有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
本实施例中，形成方法还包括：在形成所述主掺杂层230之后，在所述主掺杂层230的顶部上形成盖帽掺杂层240，所述盖帽掺杂层240的离子掺杂浓度低于所述主掺杂层230的离子掺杂浓度，且所述盖帽掺杂层240与所述主掺杂层230以及所述过渡掺杂层180构成所述源漏掺杂层250。
所述盖帽掺杂层240的离子掺杂浓度相较于主掺杂层230的离子掺杂浓度更低，用于减小所述主掺杂层230中的掺杂离子在后续热处理的过程中的向外扩散(out-diffusion)，并且，所述盖帽掺杂层240还用于与后续的源漏插塞相接触，用于作为形成所述源漏插塞时的缓冲层。
本实施例中，所述盖帽掺杂层240包括掺杂有离子的第四应力层，所述第四应力层的材料与所述第三应力层的材料相同，且所述盖帽掺杂层240中的离子掺杂类型与所述主掺杂层230的离子掺杂类型相同。
关于形成所述盖帽掺杂层240的工艺步骤的具体描述，请结合参考形成主掺杂层230时的具体描述，在此不再赘述。
结合参考图13，形成方法还包括：在形成源漏掺杂层250之后，去除伪栅结构120，形成栅极开口(图未示)，暴露出叠层结构200；去除叠层结构200中的牺牲层20，形成通槽(图未示)，通槽由沟道层30与凸起部105围成，或者，由相邻的沟道层30围成；在通槽和栅极开口中填充栅极结构260。
栅极开口用于为形成栅极结构提供空间位置。栅极开口露出沟道叠层210，以便于通过栅极开口去除牺牲层20。通槽和栅极开口共同为形成栅极结构提供空间位置。通槽与栅极开口相连通。
牺牲层20在形成源漏掺杂层250后去除，因此去除牺牲层20后，沿横向(即沟道层30的延伸方向)，沟道层30的两端与源漏掺杂层250相连，悬空设置于栅极开口内，以便于栅极结构能够包围沟道层30。本实施例中，去除牺牲层20后，一个多个间隔设置的沟道层30用于构成沟道结构层300。
本实施例中，采用蒸汽刻蚀工艺去除牺牲层20。具体地，沟道层30的材料为Si，牺牲层20的材料为SiGe，通过HCl蒸汽去除牺牲层20。
在器件工作时，栅极结构220用于控制导电沟道的开启和关断。本实施例中，栅极结构220为金属栅极结构。本实施例中，栅极结构220包括栅介质层(图未示)和位于栅介质层上的栅电极层(图未示)。
栅介质层用于实现栅电极层与沟道之间的电隔离。栅介质层的材料包括氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种。
在具体实施中，栅电极层可以包括功函数层(图未示)和位于功函数层上的电极层，功函数层用于调节栅极结构220的功函数，进而调节场效应晶体管的阈值电压。栅电极层的材料包括TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。
需要说明的是，在形成源漏掺杂层250之后，在去除伪栅结构120以形成栅极开口之前，形成方法通常还包括：在隔离层110上形成覆盖源漏掺杂层250以及栅极侧墙130侧壁的层间介质层(图未示)，层间介质层暴露出伪栅结构120的顶面。层间介质层用于隔离相邻器件。层间介质层的材料可以是氧化硅、氮氧化硅等绝缘材料。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底，包括多个分立的器件单元区；所述基底包括衬底和凸出于所述器件单元区衬底的多个凸起部；
隔离层，位于所述衬底上且围绕所述凸起部；
沟道结构层，位于所述凸起部上方且与所述凸起部相间隔，所述沟道结构层包括一个或多个依次间隔设置的沟道层；
多个栅极结构，位于所述器件单元区的隔离层上，所述栅极结构横跨所述沟道结构层且包围所述沟道层；
源漏掺杂层，位于所述栅极结构两侧的凸起部上且与所述沟道结构层沿延伸方向的端部相接触；所述源漏掺杂层包括：过渡掺杂层，包括位于所述沟道结构层中的相邻沟道层上的子掺杂层，且相邻沟道层上的所述子掺杂层相接触，所述过渡掺杂层的侧壁为光滑的侧壁；主掺杂层，位于相邻所述沟道结构层沿延伸方向的端部上的过渡掺杂层之间且与所述过渡掺杂层相接触，所述主掺杂层的离子掺杂浓度高于所述过渡掺杂层的离子掺杂浓度。
2.如权利要求1所述的半导体结构，其特征在于，所述栅极结构位于相邻所述沟道层之间的部分、或位于所述沟道层与所述凸起部之间的部分作为第一部分，所述栅极结构横跨所述沟道结构层的部分作为第二部分；沿所述沟道层的延伸方向，所述第一部分的侧壁相对于所述沟道层的侧壁缩进，且所述第二部分的侧壁相对于所述沟道层的侧壁缩进；
所述半导体结构还包括：内侧墙，位于相邻的所述沟道层之间、或沟道层和凸起部之间，且所述内侧墙覆盖所述第一部分的侧壁；栅极侧墙，位于所述第二部分的侧壁且暴露出所述沟道结构层延伸方向的端部；
所述过渡掺杂层覆盖所述内侧墙的侧壁。
3.如权利要求1所述的半导体结构，其特征在于，所述过渡掺杂层为U型结构，所述过渡掺杂层还包括位于所述凸起部上的底部掺杂层，且所述底部掺杂层与所述子掺杂层相接触。
4.如权利要求1所述的半导体结构，其特征在于，所述源漏掺杂层还包括：盖帽掺杂层，位于所述主掺杂层的顶部上，且所述盖帽掺杂层的离子掺杂浓度低于所述主掺杂层的离子掺杂浓度。
5.如权利要求1所述的半导体结构，其特征在于，当形成PMOS晶体管时，所述过渡掺杂层和主掺杂层包括掺杂有P型离子的应力层，应力层的材料包括Si或SiGe；当形成NMOS晶体管时，所述过渡掺杂层和主掺杂层包括掺杂有N型离子的应力层，应力层的材料包括Si或SiC。
6.如权利要求1所述的半导体结构，其特征在于，所述衬底和凸起部的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；
所述沟道层的材料包括单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。
7.如权利要求1所述的半导体结构，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅电极层；
所述栅介质层的材料包括氧化硅、掺氮氧化硅、HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La2O3和Al2O3中的一种或多种；
所述栅电极层的材料包括TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。
8.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括多个分立的器件单元区，所述基底包括衬底和凸出于所述器件单元区衬底的多个凸起部；所述凸起部上形成有初始叠层结构，包括多个自下而上依次堆叠的沟道叠层，每一个所述沟道叠层均包括牺牲层和位于所述牺牲层上的沟道层；
在所述器件单元区形成多个横跨所述初始叠层结构的伪栅结构；
在所述伪栅结构两侧的初始叠层结构中形成凹槽，剩余的初始叠层结构用于作为叠层结构；
在所述凹槽侧壁的所述沟道层上形成子掺杂层，且所述叠层结构中，相邻沟道层上的子掺杂层相接触用于构成初始过渡掺杂层；
在所述初始过渡掺杂层的表面的部分厚度材料中掺杂离子，所述掺杂离子适于减小初始过渡掺杂层的耐刻蚀度；
去除掺杂有离子的所述初始过渡掺杂层，剩余的初始过渡掺杂层用于作为过渡掺杂层；
在所述凹槽相对侧壁上的过渡掺杂层之间形成主掺杂层，所述主掺杂层的离子掺杂浓度大于所述过渡掺杂层的离子掺杂浓度，且所述主掺杂层用于与所述过渡掺杂层构成源漏掺杂层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述初始过渡掺杂层的表面的部分厚度材料中掺杂离子包括一次或多次的离子注入工艺。
10.如权利要求8或9所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述初始过渡掺杂层后，且在所述初始过渡掺杂层的表面的部分厚度材料中掺杂离子之前，在所述初始过渡掺杂层上形成掩蔽层；
在所述初始过渡掺杂层的表面的部分厚度材料中掺杂离子之后，去除掺杂有离子的所述初始过渡掺杂层之前，去除所述掩蔽层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述掩蔽层的材料包括：SiO、SiN、SiON、SiC和SiOCN中的一种或多种。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述掩蔽层的厚度为1nm至10nm。
13.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述初始过渡掺杂层的表面的部分厚度材料中掺杂的离子包括：Si、C、Ga、B、As、Sb和P中的任意一种或多种。
14.如权利要求8所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在所述初始过渡掺杂层的表面的部分厚度材料中掺杂离子之后，在去除掺杂有离子的所述初始过渡掺杂层之前，对所述初始过渡掺杂层进行热处理。
15.如权利要求8所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，所述衬底上还形成有围绕所述凸起部的隔离层；
所述伪栅结构形成在所述隔离层上且横跨所述初始叠层结构；
在形成所述凹槽的步骤中，所述凹槽形成在所述伪栅结构两侧的初始叠层结构和凸起部中；
在形成所述初始过渡掺杂层的步骤中，所述初始过渡掺杂层还包括形成于所述凹槽侧壁和底部的所述凸起部上的底部掺杂层，且所述底部掺杂层与所述子掺杂层相接触。
16.如权利要求8所述的半导体结构的形成方法，其特征在于，采用各向同性的刻蚀工艺，去除掺杂有离子的所述初始过渡掺杂层。
17.如权利要求8所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述主掺杂层之后，在所述主掺杂层的顶部上形成盖帽掺杂层，所述盖帽掺杂层的离子掺杂浓度低于所述主掺杂层的离子掺杂浓度，且所述盖帽掺杂层与所述主掺杂层以及所述过渡掺杂层构成所述源漏掺杂层。
18.如权利要求8所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述伪栅结构之后，在形成所述凹槽之前，在所述伪栅结构的侧壁上形成栅极侧墙；
在形成所述凹槽之后，在所述凹槽侧壁的所述沟道层上形成子掺杂层之前，沿所述沟道层的延伸方向，刻蚀部分厚度的所述牺牲层，形成沟槽，由所述沟道层与所述凸起部、以及剩余牺牲层围成，或者，由相邻的所述沟道层与剩余的牺牲层围成；
在所述沟槽中形成内侧墙；
在形成所述子掺杂层的过程中，所述叠层结构中的相邻沟道层上的子掺杂层相接触并且覆盖所述内侧墙的侧壁。
19.如权利要求8所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述源漏掺杂层之后，去除所述伪栅结构，形成栅极开口，暴露出所述叠层结构；去除所述叠层结构中的牺牲层，形成通槽，所述通槽由所述沟道层与所述凸起部围成，或者，由相邻的沟道层围成；在所述通槽和所述栅极开口中填充栅极结构。
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