CN115602717A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN115602717A
CN115602717A CN202110775609.6A CN202110775609A CN115602717A CN 115602717 A CN115602717 A CN 115602717A CN 202110775609 A CN202110775609 A CN 202110775609A CN 115602717 A CN115602717 A CN 115602717A
Authority
CN
China
Prior art keywords
channel layer
layer
gate
channel
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110775609.6A
Other languages
English (en)
Inventor
金吉松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202110775609.6A priority Critical patent/CN115602717A/zh
Publication of CN115602717A publication Critical patent/CN115602717A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有沟道结构，沟道结构包括一个或多个堆叠的沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的初始沟道层，基底上还形成有层间介质层，层间介质层中形成有栅极开口，栅极开口横跨沟道结构，并露出沟道结构的部分侧壁和部分顶部；去除栅极开口中的牺牲层，露出初始沟道层的顶部和侧壁；去除栅极开口中的牺牲层后，去除部分厚度的初始沟道层，形成沟道层；在栅极开口中形成栅极结构，栅极结构横跨沟道层，栅极结构包括沿栅极结构延伸方向环绕覆盖沟道层的栅介质层、以及位于栅极介质层上的栅电极层。适当减小沟道层的厚度，使得沟道层顶面和底面能获得更高的电子迁移率。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管和叉型栅极(Forksheet)晶体管。但是，目前三维立体式的晶体管的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；沟道层结构，悬置于所述基底上方，沿所述基底表面的法线方向，所述沟道层结构包括一个或多个间隔的沟道层；栅极结构，位于所述基底上且横跨所述沟道层结构，所述栅极结构包括沿所述栅极结构延伸方向环绕所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层；侧墙，覆盖所述栅极结构的侧壁，被所述栅极结构覆盖的部分或全部所述沟道层厚度小于被所述侧墙覆盖的所述沟道层厚度。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有沟道结构，沿所述基底表面的法线方向，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的初始沟道层，所述基底上还形成有层间介质层，所述层间介质层中形成有栅极开口，所述栅极开口横跨所述沟道结构，并露出所述沟道结构的部分侧壁和部分顶部；去除所述栅极开口中的牺牲层，露出所述初始沟道层的顶部和侧壁；去除所述栅极开口中的牺牲层后，去除部分厚度的所述初始沟道层，形成沟道层；在所述栅极开口中形成栅极结构，所述栅极结构横跨所述沟道层，所述栅极结构包括沿所述栅极结构延伸方向环绕覆盖所述沟道层的栅介质层、以及位于所述栅极介质层上的栅电极层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构包括，覆盖所述栅极结构的侧壁的侧墙，被所述栅极结构覆盖的部分或全部所述沟道层厚度小于被所述侧墙覆盖的所述沟道层厚度；所述栅极结构环绕覆盖所述沟道层，则所述沟道层的顶面、底面和侧壁都可以用于作为沟道，当所述沟道层的厚度较小时，所述沟道层的顶面和底面能获得更高的电子迁移率，本发明实施例中，被所述栅极结构覆盖的所述沟道层厚度小于被所述侧墙覆盖的所述沟道层厚度，则适当减小了所述沟道层用于作为沟道的部分的厚度，使得所述沟道层顶面和底面能获得更高的电子迁移率，从而提高所述半导体结构的性能。
本发明实施例提供的形成方法中，去除所述栅极开口中的牺牲层后，去除部分厚度的所述初始沟道层，形成沟道层；所述栅极结构环绕覆盖所述沟道层，则所述沟道层的顶面、底面和侧壁都可以用于作为沟道，当所述沟道层的厚度较小时，所述沟道层的顶面和底面能获得更高的电子迁移率，本发明实施例中，去除部分厚度的所述初始沟道层，形成沟道层，则适当减小了所述沟道层的厚度，使得所述沟道层作为沟道时，顶面和底面能获得更高的电子迁移率，从而提高所述半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图6是本发明半导体结构一实施例的结构示意图；
图7至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，所述基底10上形成有沟道结构20，沿所述基底10表面的法线方向，所述沟道结构20包括一个或多个堆叠的沟道叠层21，所述沟道叠层21包括牺牲层22和位于所述牺牲层22上的沟道层23，所述基底10上还形成有层间介质层(未示出)，所述层间介质层中形成有栅极开口(未示出)，所述栅极开口横跨所述沟道结构20，并露出所述沟道结构20的部分侧壁和部分顶部。
参考图2，去除所述栅极开口中的牺牲层22，露出所述沟道层23的顶部和侧壁。
参考图3，在所述栅极开口中形成栅极结构30，所述栅极结构30横跨所述沟道层23，并沿所述栅极结构30延伸方向环绕覆盖所述沟道层23。
所述栅极结构30环绕覆盖所述沟道层23，则所述沟道层23的顶面、底面和侧壁都可以用于作为沟道，而所述沟道层23的厚度较大，则所述沟道层23的顶面和底面难以获得较高的电子迁移率，从而难以提高所述半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有沟道结构，沿所述基底表面的法线方向，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的初始沟道层，所述基底上还形成有层间介质层，所述层间介质层中形成有栅极开口，所述栅极开口横跨所述沟道结构，并露出所述沟道结构的部分侧壁和部分顶部；去除所述栅极开口中的牺牲层，露出所述初始沟道层的顶部和侧壁；去除所述栅极开口中的牺牲层后，去除部分厚度的所述初始沟道层，形成沟道层；在所述栅极开口中形成栅极结构，所述栅极结构横跨所述沟道层，所述栅极结构包括沿所述栅极结构延伸方向环绕覆盖所述沟道层的栅介质层、以及位于所述栅极介质层上的栅电极层。
本发明实施例提供的形成方法中，去除所述栅极开口中的牺牲层后，去除部分厚度的所述初始沟道层，形成沟道层；所述栅极结构环绕覆盖所述沟道层，则所述沟道层的顶面、底面和侧壁都可以用于作为沟道，当所述沟道层的厚度较小时，所述沟道层的顶面和底面能获得更高的电子迁移率，本发明实施例中，去除部分厚度的所述初始沟道层，形成沟道层，则适当减小了所述沟道层的厚度，使得所述沟道层作为沟道时，顶面和底面能获得更高的电子迁移率，从而提高所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图6是本发明半导体结构一实施例的结构示意图，其中，图4为立体图，图5为图4基于AA方向的剖视图，图6为图4的俯视图。
所述半导体结构包括：基底101；沟道层结构201，悬置于所述基底101上方，沿所述基底101表面的法线方向，所述沟道层结构201包括一个或多个间隔的沟道层241；栅极结构301，位于所述基底101上且横跨所述沟道层结构201，所述栅极结构301包括沿所述栅极结构301延伸方向环绕所述沟道层241的栅介质层311、以及位于所述栅介质层311上的栅电极层321；侧墙141，覆盖所述栅极结构301的侧壁，被所述栅极结构301覆盖的部分或全部所述沟道层241厚度小于被所述侧墙141覆盖的所述沟道层厚度。
所述基底101为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极(gate-all-around，GAA)晶体管和叉型栅极(Forksheet)晶体管。
所述基底101包括衬底(未标示)。
本实施例中，所述衬底的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
需要说明的是，基底101还可以包括：鳍部(未标示)，位于所述衬底上。
本实施例中，所述衬底顶部还形成有隔离层111，所述隔离层111露出所述鳍部的顶面，所述隔离层111用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层111。
本实施例中，所述隔离层111的材料为绝缘材料。作为一种示例，所述隔离层111的材料为氧化硅。
本实施例中，以所述半导体结构为全包围栅极晶体管为例，沿所述基底101表面的法线方向，所述沟道层结构201包括一个或多个间隔的沟道层241，所述沟道层241用于作为半导体结构的沟道。
本实施例中，被所述栅极结构301覆盖的所述沟道层241厚度小于被所述侧墙141覆盖的所述沟道层241厚度。
所述栅极结构301环绕覆盖所述沟道层241，则被所述栅极结构301覆盖的所述沟道层241的顶面、底面和侧壁都可以用于作为沟道，当所述沟道层241的厚度较小时，所述沟道层241的顶面和底面能获得更高的电子迁移率，本实施例中，被所述栅极结构301覆盖的所述沟道层241厚度小于被所述侧墙141覆盖的所述沟道层241厚度，则适当减小了所述沟道层241用于作为沟道的部分的厚度，使得所述沟道层241顶面和底面能获得更高的电子迁移率，从而提高所述半导体结构的性能。
而且，被所述栅极结构301覆盖的所述沟道层241厚度小于被所述侧墙141覆盖的所述沟道层241厚度，也就是说，所述栅极结构301侧部的剩余沟道层241厚度较大，从而减小对半导体结构中其他部件的影响。
需要说明的是，在形成所述栅极结构301之前，形成所述沟道层241的步骤中，采用刻蚀工艺对所述沟道层241中被所述栅极结构301覆盖的部分进行减薄处理，以去除被所述栅极结构301覆盖的部分厚度的所述沟道层241，从而使得被所述栅极结构301覆盖的所述沟道层241厚度小于被所述侧墙141覆盖的所述沟道层241厚度，在实际工艺中，所述刻蚀工艺不仅会进行纵向刻蚀，通常还会对沟道层241的侧壁进行横向刻蚀，所述沟道层241中被所述栅极结构301覆盖的侧壁会受到横向刻蚀，导致所述沟道层241的宽度减小，因此，本实施例中，被所述栅极结构301覆盖的所述沟道层241宽度w2小于被所述侧墙141覆盖的所述沟道层241宽度w1。其中，纵向指的是基底101的法线方向，横向指的是所述栅极结构301的延伸方向。
还需要说明的是，在实际工艺中，在减薄处理的过程中，被所述侧墙141覆盖的所述沟道层241未露出，则对被所述侧墙141覆盖的所述沟道层241不进行刻蚀，从而在刻蚀过程中，沟道层241远离所述侧墙141的部分易被刻蚀，也就是说，沿垂直于所述栅极结构301的延伸方向，所述沟道层241的中心部分比两侧与侧墙141接触部分的刻蚀量大，因此，本实施例中，沿所述栅极结构301的延伸方向，所述沟道层241与栅极结构301接触的侧壁呈内凹形状。
本实施例中，被所述侧墙301覆盖的所述沟道层241厚度与被所述栅极结构301覆盖的所述沟道层241最薄处厚度的差值为1.5nm至4.5nm。
需要说明的是，被所述侧墙301覆盖的所述沟道层241厚度与被所述栅极结构301覆盖的所述沟道层241最薄处厚度的差值不宜过大，也不宜过小。如果被所述侧墙301覆盖的所述沟道层241厚度与被所述栅极结构301覆盖的所述沟道层241厚度最薄处的差值过大，则对被所述栅极结构301覆盖的所述沟道层241进行刻蚀时，需要较大的刻蚀量，对所述刻蚀过程造成不必要的困难；如果被所述侧墙301覆盖的所述沟道层241厚度与被所述栅极结构301覆盖的所述沟道层241最薄处厚度的差值过小，则去除的被所述栅极结构301覆盖的所述沟道层241的厚度过小，难以提升所述沟道层241顶面和底面的电子迁移率，难以提高所述半导体结构的性能。
本实施例中，被所述栅极结构301覆盖的所述沟道层241厚度为3.5nm至4.5nm，被所述侧墙141覆盖的所述沟道层241厚度为5nm至8nm。
需要说明的是，被所述栅极结构301覆盖的所述沟道层241厚度不宜过大，也不宜过小。如果被所述栅极结构301覆盖的所述沟道层241厚度过大，则难以提升所述沟道层241顶面和底面的电子迁移率，难以提高所述半导体结构的性能；如果被所述栅极结构301覆盖的所述沟道层241厚度过小，所述沟道层241顶面和底面的电子迁移率反而又会有所下降，影响了所述半导体结构的性能。
还需要说明的是，被所述侧墙141覆盖的所述沟道层241厚度不宜过大，也不宜过小。如果被所述侧墙141覆盖的所述沟道层241厚度过大，被所述栅极结构301覆盖的所述沟道层241厚度为了达到工艺需求，则对被所述栅极结构301覆盖的所述沟道层241进行刻蚀时，需要较大的刻蚀量，对所述刻蚀过程造成不必要的困难；形成所述沟道层241的工艺包括外延生长工艺，而在外延生长时，难以形成厚度过小的沟道层241，如果被所述侧墙141覆盖的所述沟道层241厚度过小，则对所述外延生长工艺造成不必要的困难，影响半导体形成工艺。
本实施例中，所述沟道层241的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述沟道层241的材料为硅。在其他实施例中，所述沟道层的材料根据晶体管的类型和性能决定。
需要说明的是，在本实施例中，所述沟道层241和基底101的材料相同，在其他实施例中，所述沟道层和基底的材料还可以不相同。
本实施例中，所述栅极结构301用于控制晶体管的沟道的开启或关断。
本实施例中，所述栅极结构301包括沿所述栅极结构301延伸方向环绕所述沟道层241的栅介质层311、以及位于所述栅介质层311上的栅电极层321。
本实施例中，栅介质层311保形覆盖所述沟道层241的侧壁、顶部和底部，所述栅极结构311环绕覆盖所述栅介质层241，则所述栅极结构311保形覆盖所述沟道层241的侧壁、顶部和底部。
需要说明是的，沟道层241中被栅极结构301所覆盖的顶部、底部和侧壁用来作为沟道，本实施例中，所述栅极结构301包覆沟道层241的顶部、相对侧壁和底部，则所述沟道层241的顶部、底部和侧壁均能够作为沟道，增大了沟道层241中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
本实施例中，所述栅极结构301包括金属栅极结构。
所述栅介质层311用于隔离栅极结构301与沟道层241。
所述栅介质层311的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层311的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k介质材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，所述栅电极层321包括功函数层(未标示)、以及位于功函数层上的电极层(未标示)。所述功函数层用于调节晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。
本实施例中，所述栅电极层321的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
本实施例中，所述半导体结构还包括：源漏掺杂区401，位于所述栅极结构301两侧的基底101上，所述源漏掺杂区401与所述沟道层结构201的端部相接触。
所述源漏掺杂区401用于作为晶体管的源区或漏区，所述源漏掺杂区401的掺杂类型与相对应的晶体管的沟道导电类型相同。
具体地，当所述基底101用于形成NMOS晶体管时，所述源漏掺杂区401内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述基底101用于形成PMOS晶体管时，所述源漏掺杂区401内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。
本实施例中，所述侧墙141包括栅极侧墙161和内侧墙171，所述栅极侧墙161横跨所述沟道层结构201，且覆盖所述沟道层241的部分顶部和部分侧壁，沿所述基底101表面的法线方向，所述内侧墙171位于相邻所述沟道层241之间或者位于相邻的所述沟道层241和基底101之间。
所述栅极侧墙161用于保护栅极结构301的侧壁。
所述栅极侧墙161可以为单层结构或叠层结构，所述栅极侧墙161的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述栅极侧墙161为单层结构，所述栅极侧墙161的材料为氮化硅。
本实施例中，沿与所述栅极结构301延伸方向垂直的方向上，所述内侧墙171位于所述栅极结构301的侧壁与所述源漏掺杂区401之间。
所述内侧墙171起到隔离栅极结构301和源漏掺杂区401的作用，以减小栅极结构301和源漏掺杂区401之间的寄生电容。
所述内侧墙171的材料为绝缘材料。本实施例中，所述内侧墙171的材料包括氧化硅、氮氧化硅或氮化硅，或者，所述内侧墙171包括空气间隙。
需要说明的是，形成所述内侧墙171的过程中，可以进行多层沉积，并且调节工艺参数，使得所述内侧墙171中形成有空气间隙，从而降低所述内侧墙171的介电常数，因此，所述内侧墙171还可以包括空气间隙。
本实施例中，所述半导体结构还包括：层间介质层121，位于所述栅极结构301侧部的基底101上，所述层间介质层121覆盖所述栅极结构301的侧壁，并露出所述栅极结构301的顶部。
所述层间介质层121用于相邻器件之间起到隔离作用。
所述层间介质层121的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
图7至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图7至图11，其中，图9为立体图，图10为图9基于AA方向的剖视图，图11为图9的俯视图，图7为基于图10的剖视图，图8为基于图11的俯视图，提供基底100，所述基底100上形成有沟道结构200，沿所述基底100表面的法线方向，所述沟道结构200包括一个或多个堆叠的沟道叠层210，所述沟道叠层210包括牺牲层220和位于所述牺牲层220上的初始沟道层230，所述基底100上还形成有层间介质层120，所述层间介质层120中形成有栅极开口150，所述栅极开口150横跨所述沟道结构200，并露出所述沟道结构200的部分侧壁和部分顶部。
所述基底100为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极(gate-all-around，GAA)晶体管和叉型栅极(Forksheet)晶体管。
所述基底100包括衬底(未标示)。
本实施例中，所述衬底的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
需要说明的是，基底100还可以包括：鳍部(未标示)，分立于所述衬底上。
本实施例中，所述衬底顶部还形成有隔离层110，所述隔离层110围绕所述鳍部，所述隔离层110露出所述鳍部的顶面。所述隔离层110用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层110。
本实施例中，所述隔离层110的材料为绝缘材料。作为一种示例，所述隔离层110的材料包括氧化硅。
本实施例中，以所述半导体结构为全包围栅极晶体管为例，所述沟道结构200中的初始沟道层230用于后续形成沟道层，所述牺牲层220用于为后续实现所述沟道层的悬空设置提供工艺基础，也用于为后续形成的栅极结构占据空间位置。后续制程中，去除所述牺牲层220，使得沟道层悬空，在所述沟道层与所述基底100之间，以及相邻所述沟道层之间形成栅极结构，从而使得栅极结构环绕覆盖沟道层。
需要说明的是，所述初始沟道层230的厚度d1不宜过大，也不宜过小。后续还需要去除所述栅极开口150露出的部分厚度的所述初始沟道层230，形成达到工艺需求的厚度的沟道层，如果被所述初始沟道层230的厚度d1过大，为了形成达到工艺需求的厚度的沟道层，则对所述栅极开口150露出的所述初始沟道层230进行刻蚀时，需要较大的刻蚀量，对所述刻蚀过程造成不必要的困难；形成所述初始沟道结构230的工艺包括外延生长工艺，而在外延生长时，难以形成厚度过小的初始沟道层230，如果所述初始沟道层230的厚度d1过小，则对所述外延生长工艺造成不必要的困难，影响半导体形成工艺。为此，本实施例中，所述初始沟道层230的厚度为5nm至8nm。
本实施例中，所述初始沟道层230的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述初始沟道层230的材料为硅。在其他实施例中，所述初始沟道层的材料根据晶体管的类型和性能决定。
需要说明的是，在本实施例中，所述初始沟道层230和基底100的材料相同，在其他实施例中，所述初始沟道层和基底的材料还可以不相同。
本实施例中，所述初始沟道层230的材料为硅，因此，所述牺牲层220的材料为锗化硅。
所述锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除所述牺牲层220，并减少对初始沟道层230的损伤。
在其他实施例中，可以根据初始沟道层的材料，选取与初始沟道层具有刻蚀选择比的相适宜的材料，以便后续去除牺牲层时，减小对初始沟道层的损伤。
所述层间介质层120用于相邻器件之间起到隔离作用，所述层间介质层120还用于为形成栅极开口150提供平台。
所述层间介质层120的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述栅极开口150用于为后续形成栅极结构提供空间位置，形成所述栅极开口150还为后续去除牺牲层220做准备。
本实施例中，所述栅极开口150两侧的基底100上形成有源漏掺杂区400，所述源漏掺杂区400与所述沟道结构200的端部相接触。
所述源漏掺杂区400用于作为晶体管的源区或漏区，所述源漏掺杂区400的掺杂类型与相对应的晶体管的沟道导电类型相同。
具体地，当所述基底100用于形成NMOS晶体管时，所述源漏掺杂区400内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述基底100用于形成PMOS晶体管时，所述源漏掺杂区400内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。
本实施例中，所述提供基底100的步骤中，所述栅极开口150的侧壁还形成有横跨所述沟道结构200的侧墙140。
本实施例中，所述侧墙140包括栅极侧墙160和内侧墙170，所述栅极侧墙横160跨所述沟道结构200，且覆盖所述初始沟道层230的部分顶部和部分侧壁，沿所述基底100表面的法线方向，所述内侧墙170位于相邻所述初始沟道层230之间或者位于相邻的所述初始沟道层230和基底100之间。
所述栅极侧墙160用于保护后续形成的栅极结构的侧壁。
所述栅极侧墙160可以为单层结构或叠层结构，所述栅极侧墙160的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述栅极侧墙160为单层结构，所述栅极侧墙160的材料为氮化硅。
本实施例中，沿与所述栅极开口150延伸方向垂直的方向上，所述内侧墙170与所述源漏掺杂区400相接触，且所述栅极开口150露出所述内侧墙170的侧壁。
所述内侧墙170起到隔离源漏掺杂区400和后续形成的栅极结构的作用，以减小栅极结构和源漏掺杂区400之间的寄生电容。
本实施例中，所述内侧墙170的材料包括氧化硅、氮氧化硅或氮化硅，或者，所述内侧墙170包括空气间隙。
需要说明的是，形成所述内侧墙170的过程中，可以进行多层沉积，并且调节工艺参数，使得所述内侧墙170中形成有空气间隙，从而降低所述内侧墙170的介电常数，因此，所述内侧墙170还可以包括空气间隙。
结合参考图7和图8，所述提供基底100的步骤中，形成所述栅极开口150之前，还包括：形成横跨所述沟道结构200的伪栅结构130，所述伪栅结构130覆盖所述沟道结构200的部分顶部和部分侧壁。
所述伪栅结构130用于为后续形成栅极结构占据空间位置。
本实施例中，所述伪栅结构130可以为单层结构或叠层结构，所述伪栅结构130的材料包括无定形硅和多晶硅的一种或两种。在其他实施例中，所述伪栅结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、谈氮化硅、碳氮氧化硅或非晶碳。
本实施例中，所述伪栅结构130为单层结构，所述伪栅结构130的材料为无定形硅。无定形硅不具有晶向，因此，对无定形硅的刻蚀速率均一性和刻蚀效果均一性较佳，从而提高后续对所述伪栅结构130的去除效果。
需要说明的是，根据工艺需求，所述伪栅结构130和沟道结构200之间还可以形成有栅氧化层(未示出)。其中，所述栅氧化层的材料可以为氧化硅。
本实施例中，在所述伪栅结构130的侧壁形成横跨所述沟道结构200的栅极侧墙160，则去除伪栅结构130后，所述栅极开口150由所述栅极侧墙160和基底100围成。
本实施例中，形成栅极侧墙160后，去除所述伪栅结构130和栅极侧墙140露出的部分沟道结构200，形成源漏凹槽(未示出)，为形成源漏掺杂区400提供空间位置。
本实施例中，形成源漏凹槽后，沿所述沟道结构200的延伸方向，横向刻蚀部分所述牺牲层220，形成沟槽(未示出)，为形成内侧墙170提供空间位置，其中，横向指的是：平行于基底100表面且与伪栅结构130延伸方向相垂直的方向。
本实施例中，在所述沟槽中形成所述内侧墙170，所述内侧墙170和栅极侧墙160一同作为所述侧墙140。
本实施例中，形成所述内侧墙170后，在所述源漏凹槽中形成源漏掺杂区400。
本实施例中，形成覆盖所述源漏掺杂区400的层间介质层120，所述层间介质层120覆盖侧墙140侧壁，并露出所述伪栅结构130的顶部，从而为去除所述伪栅结构130做准备。
本实施例中，去除所述伪栅结构130，形成由所述侧墙140与基底100围成的栅极开口150。
结合参考图12和图13，图12为基于图10的剖视图，图13为基于图11的俯视图，去除所述栅极开口150中的牺牲层220，露出所述初始沟道层230的顶部和侧壁。
去除所述栅极开口150中的牺牲层220，实现后续形成的沟道层的悬空设置，也用于为形成栅极结构提供空间位置，所述栅极开口150露出所述初始沟道层230的顶部和侧壁，为后续去除所述栅极开口150露出的部分厚度的初始沟道层230做准备，也使得后续形成的栅极结构环绕覆盖沟道层。
本实施例中，采用湿法刻蚀工艺去除所述牺牲层220。所述湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于在去除所述牺牲层220的过程中，减小对所述初始沟道层230的损伤。
本实施例中，所述栅极开口150的侧壁还形成有横跨所述沟道结构200的侧墙，则所述栅极开口150露出所述沟道结构200的部分顶部和部分侧壁，因此，参考图13，去除所述栅极开口150中的牺牲层220的步骤中，所述侧墙140露出所述初始沟道层230的部分顶部和部分侧壁。
结合参考图14和图15，图14为基于图12的剖视图，图15为基于图13的俯视图，去除所述栅极开口150中的牺牲层220后，去除部分厚度的所述初始沟道层230，形成沟道层240。
后续形成的栅极结构环绕覆盖所述沟道层240，则所述沟道层240的顶面、底面和侧壁都可以用于作为沟道，当所述沟道层240的厚度较小时，所述沟道层240的顶面和底面能获得更高的电子迁移率，本发明实施例中，去除部分厚度的所述初始沟道层230，形成沟道层240，则适当减小了所述沟道层240的厚度，使得所述沟道层240作为沟道时，顶面和底面能获得更高的电子迁移率，从而提高所述半导体结构的性能。
而且，仅对所述栅极开口150露出的初始沟道层230进行减薄处理，以去除部分厚度的所述初始沟道层230，对被所述侧墙140覆盖的初始沟道层230的影响小，有利于源漏掺杂区400的生长。此外，所述栅极开口150用于为栅极结构的形成提供空间位置，利用栅极开口150，去除部分厚度的所述初始沟道层230，因此，减薄处理与目前制程的改动小，工艺兼容性较高。
所述沟道层240中被栅极结构所覆盖的顶部和侧壁用来作为沟道，本实施例中，所述沟道层240的顶部、底部和侧壁均能够作为沟道，增大了沟道层240中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
本实施例中，所述侧墙140露出所述初始沟道层230的部分顶部和部分侧壁，因此，去除部分厚度的所述初始沟道层230的步骤中，去除所述侧墙140露出的部分厚度的所述初始沟道层230。
本实施例中，去除部分厚度的所述初始沟道层230的步骤中，采用选择性湿法刻蚀工艺去除部分厚度的所述初始沟道层230，所述选择性湿法刻蚀工艺为纵向刻蚀速率大于横向刻蚀速率的刻蚀工艺。
采用选择性湿法刻蚀工艺具有方向性，有利于在去除部分厚度的所述初始沟道层230的过程中，减小对所述初始沟道层230宽度的影响，且有利于提高形成的所述沟道层240的尺寸精度。
在其他实施例中，还可以采用其他各向同性或各向异性的刻蚀工艺，去除部分厚度的所述初始沟道层。
需要说明的是，由于所述初始沟道层230的侧壁也暴露于栅极开口150中，则在实际工艺过程中，去除部分厚度的所述初始沟道层230的过程中，还相应去除部分宽度的所述初始沟道层230。
还需要说明的是，在实际工艺中，对所述栅极开口150露出的所述初始沟道层230进行刻蚀时，被所述侧墙140覆盖的所述初始沟道层230未露出，则对被所述侧墙140覆盖的所述初始沟道层230不进行刻蚀，从而在刻蚀过程中，初始沟道层230远离所述侧墙140的部分易被刻蚀，也就是说，沿垂直于所述栅极开口150的延伸方向，所述初始沟道层230的中心部分比两侧与侧墙140接触部分的刻蚀量大，因此，如图15所示，沿所述栅极开口150的延伸方向，在所述栅极开口150中，所述沟道层240的侧壁呈内凹形状。
参考图14，图14中虚线框表示形成所述沟道层240之前，所述初始沟道层230的轮廓。
需要说明的是，去除部分厚度的所述初始沟道层230的步骤中，去除的部分厚度的所述初始沟道层230中，最大去除厚度不宜过大，也不宜过小。如果去除的部分厚度的所述初始沟道层230中，最大去除厚度过大，则对所述栅极开口150露出的所述初始沟道层230进行刻蚀时，需要较大的刻蚀量，对所述刻蚀过程造成不必要的困难；如果去除的部分厚度的所述初始沟道层230中，最大去除厚度过小，则去除的所述栅极开口150露出的所述初始沟道层230的厚度过小，难以提升所述沟道层240顶面和底面的电子迁移率，难以提高所述半导体结构的性能。为此，本实施例中，去除部分厚度的所述初始沟道层230的步骤中，去除的部分厚度的所述初始沟道层230的厚度为1.5nm至4.5nm。
还需要说明的是，去除部分厚度的所述初始沟道层230，形成沟道层240的步骤中，所述沟道层240的厚度d2不宜过大，也不宜过小。如果所述沟道层240的厚度d2过大，则难以提升所述沟道层240顶面和底面的电子迁移率，难以提高所述半导体结构的性能；如果所述沟道层240的厚度d2过小，所述沟道层240顶面和底面的电子迁移率反而又会有所下降，影响了所述半导体结构的性能。为此，本实施例中，去除部分厚度的所述初始沟道层230，形成沟道层240的步骤中，所述沟道层240的厚度d2为3.5nm至4.5nm。
结合参考图16和图17，图16为基于图14的剖视图，图17为基于图15的俯视图，在所述栅极开口150中形成栅极结构300，所述栅极结构300横跨所述沟道层240，所述栅极结构300包括沿所述栅极结构300延伸方向环绕覆盖所述沟道层240的栅介质层310、以及位于所述栅介质层310上的栅电极层320。
所述栅极结构300用于控制晶体管的沟道的开启或关断。
所述栅极结构300包覆所述沟道层240，则所述沟道层240的顶部、底部和侧壁均能够作为沟道，增大了沟道层240中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
本实施例中，所述栅极结构300包括金属栅极结构。
所述栅介质层310用于隔离栅极结构300与沟道层240。
所述栅介质层310的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层310的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，所述栅介质层310还可以包括位于沟道层240和高k栅介质层之间的栅氧化层(未示出)。作为一种示例，栅氧化层的材料可以为SiO2。
本实施例中，所述栅电极层320包括功函数层(未示出)、以及位于功函数层上的电极层(未示出)。所述功函数层用于调节所形成晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。
本实施例中，所述栅电极层320的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底；
沟道层结构，悬置于所述基底上方，沿所述基底表面的法线方向，所述沟道层结构包括一个或多个间隔的沟道层；
栅极结构，位于所述基底上且横跨所述沟道层结构，所述栅极结构包括沿所述栅极结构延伸方向环绕所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层；
侧墙，覆盖所述栅极结构的侧壁，被所述栅极结构覆盖的部分或全部所述沟道层厚度小于被所述侧墙覆盖的所述沟道层厚度。
2.如权利要求1所述的半导体结构，其特征在于，被所述栅极结构覆盖的所述沟道层宽度小于被所述侧墙覆盖的所述沟道层宽度。
3.如权利要求1所述的半导体结构，其特征在于，沿所述栅极结构的延伸方向，所述沟道层与栅极结构接触的侧壁呈内凹形状。
4.如权利要求1所述的半导体结构，其特征在于，被所述侧墙覆盖的所述沟道层厚度与被所述栅极结构覆盖的所述沟道层最薄处厚度的差值为1.5nm至4.5nm。
5.如权利要求1所述的半导体结构，其特征在于，被所述栅极结构覆盖的所述沟道层厚度为3.5nm至4.5nm，被所述侧墙覆盖的所述沟道层厚度为5nm至8nm。
6.如权利要求1所述的半导体结构，其特征在于，所述侧墙包括栅极侧墙和内侧墙，所述栅极侧墙横跨所述沟道层结构，且覆盖所述沟道层的部分顶部和部分侧壁，沿所述基底表面的法线方向，所述内侧墙位于相邻所述沟道层之间或者位于相邻的所述沟道层和基底之间。
7.如权利要求1所述的半导体结构，其特征在于，所述沟道层的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。
8.如权利要求6所述的半导体结构，其特征在于，所述栅极侧墙的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼中的一种或多种。
9.如权利要求6所述的半导体结构，其特征在于，所述内侧墙的材料包括氧化硅、氮氧化硅或氮化硅，或者，所述内侧墙包括空气间隙。
10.如权利要求1所述的半导体结构，其特征在于，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
11.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有沟道结构，沿所述基底表面的法线方向，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的初始沟道层，所述基底上还形成有层间介质层，所述层间介质层中形成有栅极开口，所述栅极开口横跨所述沟道结构，并露出所述沟道结构的部分侧壁和部分顶部；
去除所述栅极开口中的牺牲层，露出所述初始沟道层的顶部和侧壁；
去除所述栅极开口中的牺牲层后，去除部分厚度的所述初始沟道层，形成沟道层；
在所述栅极开口中形成栅极结构，所述栅极结构横跨所述沟道层，所述栅极结构包括沿所述栅极结构延伸方向环绕覆盖所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述栅极开口的侧壁还形成有横跨所述沟道结构的侧墙；
去除所述栅极开口中的牺牲层的步骤中，所述侧墙露出所述初始沟道层的部分顶部和部分侧壁；
去除部分厚度的所述初始沟道层的步骤中，去除所述侧墙露出的部分厚度的所述初始沟道层。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，去除部分厚度的所述初始沟道层的过程中，还去除部分宽度的所述初始沟道层，形成所述沟道层。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述侧墙包括栅极侧墙和内侧墙，所述栅极侧墙横跨所述沟道结构，且覆盖所述初始沟道层的部分顶部和部分侧壁，沿所述基底表面的法线方向，所述内侧墙位于相邻所述初始沟道层之间或者位于相邻的所述初始沟道层和基底之间。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，形成所述栅极开口之前，还包括：形成横跨所述沟道结构的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分顶部和部分侧壁；
在所述伪栅结构的侧壁形成横跨所述沟道结构的栅极侧墙；
形成所述栅极侧墙后，去除所述伪栅结构和栅极侧墙露出的部分沟道结构，形成源漏凹槽；
形成所述凹槽后，沿所述沟道结构的延伸方向，横向刻蚀部分所述牺牲层，形成沟槽；
在所述沟槽中形成所述内侧墙，所述内侧墙和栅极侧墙一同作为所述侧墙；
形成所述内侧墙后，在所述源漏凹槽中形成源漏掺杂区；
形成覆盖所述源漏掺杂区的层间介质层，所述层间介质层覆盖所述侧墙的侧壁，并露出所述伪栅结构的顶部；
去除所述伪栅结构，形成由所述侧墙与基底围成的栅极开口。
16.如权利要求11所述的半导体结构的形成方法，其特征在于，去除部分厚度的所述初始沟道层的步骤中，采用选择性湿法刻蚀工艺去除部分厚度的所述初始沟道层，所述选择性湿法刻蚀工艺为纵向刻蚀速率大于横向刻蚀速率的刻蚀工艺。
17.如权利要求11所述的半导体结构的形成方法，其特征在于，去除部分厚度的所述初始沟道层的步骤中，去除的部分厚度的所述初始沟道层中，最大去除厚度为1.5nm至4.5nm。
18.如权利要求11所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述初始沟道层的厚度为5nm至8nm；去除部分厚度的所述初始沟道层，形成沟道层的步骤中，所述沟道层的厚度为3.5nm至4.5nm。
19.如权利要求11所述的半导体结构的形成方法，其特征在于，所述初始沟道层的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。
CN202110775609.6A 2021-07-08 2021-07-08 半导体结构及其形成方法 Pending CN115602717A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110775609.6A CN115602717A (zh) 2021-07-08 2021-07-08 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110775609.6A CN115602717A (zh) 2021-07-08 2021-07-08 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN115602717A true CN115602717A (zh) 2023-01-13

Family

ID=84841438

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110775609.6A Pending CN115602717A (zh) 2021-07-08 2021-07-08 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN115602717A (zh)

Similar Documents

Publication Publication Date Title
CN112309860B (zh) 半导体结构及其形成方法
CN109427779B (zh) 半导体结构及其形成方法
CN108461544B (zh) 半导体结构及其形成方法
US10707305B2 (en) Method of fabricating tunneling transistor
CN110718465B (zh) 半导体结构及其形成方法
CN117652014A (zh) 半导体结构及其形成方法
CN111554578A (zh) 半导体结构及其形成方法
US20220223706A1 (en) Semiconductor device
CN113314605B (zh) 半导体结构及半导体结构的形成方法
CN115249705A (zh) 半导体结构及其形成方法
CN115249706A (zh) 半导体结构及其形成方法
CN111463275B (zh) 半导体结构及其形成方法
CN111261517B (zh) 半导体结构及其形成方法
CN115602717A (zh) 半导体结构及其形成方法
CN112309858A (zh) 半导体结构及其形成方法
CN112951725B (zh) 半导体结构及其形成方法
CN112151606B (zh) 半导体结构及其形成方法
US20220328642A1 (en) Semiconductor structure and forming method thereof
US20230395432A1 (en) P-Type Semiconductor Devices With Different Threshold Voltages And Methods Of Forming The Same
CN111048417B (zh) 半导体结构及其形成方法
CN110690286B (zh) 半导体结构及其形成方法
CN115274445A (zh) 半导体结构的形成方法
CN115527933A (zh) 半导体结构的形成方法
CN115732415A (zh) 半导体结构及其形成方法
CN115377101A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination