CN115377101A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN115377101A
CN115377101A CN202110556076.2A CN202110556076A CN115377101A CN 115377101 A CN115377101 A CN 115377101A CN 202110556076 A CN202110556076 A CN 202110556076A CN 115377101 A CN115377101 A CN 115377101A
Authority
CN
China
Prior art keywords
layer
channel
material layer
forming
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110556076.2A
Other languages
English (en)
Inventor
任烨
卜伟海
武咏琴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
North Ic Technology Innovation Center Beijing Co ltd
Original Assignee
North Ic Technology Innovation Center Beijing Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by North Ic Technology Innovation Center Beijing Co ltd filed Critical North Ic Technology Innovation Center Beijing Co ltd
Priority to CN202110556076.2A priority Critical patent/CN115377101A/zh
Publication of CN115377101A publication Critical patent/CN115377101A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括用于形成第一器件的第一器件区和用于形成第二器件的第二器件区；在第一器件区的基底上形成沟道结构，在第二器件区的基底上形成器件鳍部，沟道结构包括一个或多个沟道叠层，沟道叠层包括第一牺牲层和位于第一牺牲层上的沟道层，沿沟道结构或器件鳍部的延伸方向，沟道结构和器件鳍部均包括沟道区；去除沟道区的牺牲层；去除沟道区的牺牲层后，形成栅极结构，在第一器件区，栅极结构环绕覆盖沟道区的沟道层，在第二器件区，栅极结构横跨器件鳍部，并覆盖沟道区的器件鳍部的侧壁和顶部。本发明采用混合集成的方式，同时满足第一器件和第二器件的性能需求，有利于提高半导体结构的工作性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)和全包围栅极(Gate-all-around，GAA)晶体管。在鳍式场效应晶体管中，栅极从顶部和两侧包围沟道所在的区域，全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，鳍式场效应晶体管和全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底包括用于形成第一器件的第一器件区和用于形成第二器件的第二器件区；沟道层结构，悬置于所述第一器件区的基底上，所述沟道层结构包括一层或多层间隔设置的沟道层；器件鳍部，凸立于所述第二器件区的基底；栅极结构，位于所述基底上，在所述第一器件区，所述栅极结构横跨所述沟道层，在所述第二器件区，所述栅极结构横跨所述器件鳍部，所述栅极结构包括栅介质层、以及位于所述栅介质层上的栅电极层，在所述第一器件区，所述栅介质层环绕覆盖所述沟道层，在所述第二器件区，所述栅介质层覆盖所述器件鳍部的部分侧壁和部分顶部；源漏掺杂层，在所述第一器件区中，所述源漏掺杂层位于所述栅极结构两侧的基底上、并与所述栅极结构下方的沟道层结构的端部接触，在所述第二器件区中，所述源漏掺杂层位于所述栅极结构两侧的基底上、并与所述栅极结构下方的器件鳍部的端部接触。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成第一器件的第一器件区和用于形成第二器件的第二器件区；在所述第一器件区的基底上形成沟道结构，在所述第二器件区的基底上形成器件鳍部，所述沟道结构包括一个或多个沟道叠层，所述沟道叠层包括第一牺牲层和位于所述第一牺牲层上的沟道层，沿所述沟道结构或器件鳍部的延伸方向上，所述沟道结构和器件鳍部均包括沟道区；去除所述沟道区的牺牲层；去除所述沟道区的牺牲层后，形成栅极结构，在所述第一器件区中，所述栅极结构环绕覆盖所述沟道区的沟道层，在所述第二器件区中，所述栅极结构横跨所述器件鳍部，并覆盖所述沟道区的器件鳍部的侧壁和顶部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构，包括沟道层结构，悬置于所述第一器件区的基底上，所述沟道层结构包括一层或多层间隔设置的沟道层，还包括器件鳍部，凸立于所述第二器件区的基底；本发明实施例采用混合集成的方式，同时满足所述第一器件和第二器件各自的性能需求，又减小统一采用沟道层结构而产生性能过剩的概率，例如，本发明实施例对于性能需求较高且沟道长度较小的第一器件，可以采用沟道层结构中的沟道层作为沟道，对于性能需求较低且沟道长度较大的第二器件，可以采用器件鳍部作为沟道，有利于提高所述半导体结构的工作性能。
本发明实施例提供的形成方法中，在所述第一器件区的基底上形成沟道结构，在所述第二器件区的基底上形成器件鳍部；本发明实施例采用混合集成的方式，同时满足所述第一器件和第二器件各自的性能需求，又减小统一采用沟道结构而产生性能过剩的概率，例如，对于性能需求较高且沟道长度较小的第一器件，可以采用沟道结构中的沟道层作为沟道，对于性能需求较低且沟道长度较大的第二器件，可以采用器件鳍部作为沟道，有利于提高所述半导体结构的工作性能。
附图说明
图1和图2是本发明半导体结构一实施例的结构示意图；
图3至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
但是，全包围栅极晶体管难以适用于各种类型的器件。例如，全包围栅极晶体管应用于沟道尺寸较长的器件时，沟道结构容易发生变形，对于工作电压较高的器件，采用全包围栅极晶体管容易产生性能过剩的问题。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成第一器件的第一器件区和用于形成第二器件的第二器件区；在所述第一器件区的基底上形成沟道结构，在所述第二器件区的基底上形成器件鳍部，所述沟道结构包括一个或多个沟道叠层，所述沟道叠层包括第一牺牲层和位于所述第一牺牲层上的沟道层，沿所述沟道结构或器件鳍部的延伸方向上，所述沟道结构和器件鳍部均包括沟道区；去除所述沟道区的第一牺牲层；去除所述沟道区的第一牺牲层后，形成栅极结构，在所述第一器件区中，所述栅极结构环绕覆盖所述沟道区的沟道层，在所述第二器件区中，所述栅极结构横跨所述器件鳍部，并覆盖所述沟道区的器件鳍部的侧壁和顶部。
本发明实施例提供的形成方法中，在所述第一器件区的基底上形成沟道结构，在所述第二器件区的基底上形成器件鳍部；本发明实施例采用混合集成的方式，同时满足所述第一器件和第二器件各自的性能需求，又减小统一采用沟道结构而产生性能过剩的概率，例如，对于性能需求较高且沟道长度较小的第一器件，可以采用沟道结构中的沟道层作为沟道，对于性能需求较低且沟道长度较大的第二器件，可以采用器件鳍部作为沟道，有利于提高所述半导体结构的工作性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1和图2是本发明半导体结构一实施例的结构示意图，其中，图1是沿鳍部和沟道层延伸方向的剖视图，图2是与鳍部和沟道层延伸方向相垂直的方向的剖视图。
所述半导体结构包括：基底11，所述基底11包括用于形成第一器件的第一器件区101A和用于形成第二器件的第二器件区101B；沟道层结构231，悬置于所述第一器件区101A的基底11上，所述沟道层结构231包括一层或多层间隔设置的沟道层251；器件鳍部311，凸立于所述第二器件区101B的基底11；栅极结构431，位于所述基底11上，在所述第一器件区101A中，所述栅极结构431环绕覆盖所述沟道层251，在所述第二器件区101B中，所述栅极结构431横跨所述器件鳍部311，并覆盖所述器件鳍部311的侧壁和顶部；源漏掺杂层511，在所述第一器件区101A中，所述源漏掺杂层511位于所述栅极结构431两侧的基底11上、并与所述栅极结构431下方的沟道层结构231的端部接触，在所述第二器件区100B中，所述源漏掺杂层511位于所述栅极结构431两侧的基底11上、并与所述栅极结构431下方的器件鳍部311的端部接触。
本发明实施例采用混合集成的方式，同时满足所述第一器件和第二器件各自的性能需求，又减小统一采用沟道层结构231而产生性能过剩的概率，例如，对于性能需求较高且沟道长度较小的第一器件，可以采用沟道层结构231中的沟道层251作为沟道，对于性能需求较低且沟道长度较大的第二器件，可以采用器件鳍部311作为沟道，有利于提高所述半导体结构的工作性能。
所述基底11为所述半导体结构的形成工艺提供工艺操作基础。本实施例中，所述半导体结构包括鳍式场效应(FinFET)和全包围栅极(gate-all-around，GAA)晶体管中的两种。
本实施例中，采用混合集成的方式，以半导体结构为鳍式场效应晶体管和全包围栅极晶体管为例，基底11包括衬底101和凸立于所述衬底101的底部鳍部171，在所述第一器件区101A中，所述底部鳍部171位于所述沟道层结构231和衬底之间，在所述第二器件区101B中，所述底部鳍部171位于所述器件鳍部311和衬底之间。
本实施例中，所述衬底101的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。作为一种示例，所述底部鳍部171的材料和衬底101的材料相同。具体地，所述底部鳍部171和衬底101为一体结构。
本实施例中，所述基底11还包括隔离层141，位于所述底部鳍部171露出的衬底101上，所述隔离层141用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层。
本实施例中，所述隔离层141覆盖所述底部鳍部171的侧壁。所述隔离层141的材料为绝缘材料。作为一种示例，所述隔离层141的材料为氧化硅。
所述基底11包括第一器件区101A和第二器件区101B，本实施例中，所述第一器件的沟道长度小于所述第二器件的沟道长度。
所述第一器件的沟道长度较小，则所述第一器件的工作电压较低，且性能需求较高，所述沟道层结构231位于所述第一器件区101A，则采用沟道层结构231中的沟道层251作为沟道，能够满足所述第一器件较高的性能需求，而且，所述第一器件的沟道长度较小，则所述沟道层251的长度较小，减小了所述沟道层251因长度过大而导致沟道层251变形的概率；所述第二器件的沟道长度较大，则所述第二器件的工作电压较高，且性能需求较低，所述器件鳍部311位于所述第二器件区101B，则采用器件鳍部311作为沟道，足以满足所述第二器件较地的性能需求，同时，有利于避免在性能需求较低的第二器件区101B形成沟道层结构231而导致性能过剩的问题。
而且，所述沟道层结构231通过去除沟道层之间的牺牲层获得，则在形成所述沟道层结构231时，由于所述第二器件区101B中的沟道长度较长，所述第一器件区101A中的沟道长度较短，则去除所述牺牲层时，去除所述第二器件区101B的牺牲层需要的时间较长，去除所述第一器件区101A需要的时间较短，本实施例采用混合集成的方式，减小了去除所述牺牲层的过程中，对所述第一器件区101A中的沟道层251过刻蚀的概率，从而提高半导体结构的性能。
本实施例中，所述第一器件为核心(core)器件，所述第二器件为输入输出(IO)器件。核心器件用于实现集成电路主要的功能，输入输出器件用于为核心器件提供相应的输入信号或者将核心器件的相应信号输出，输入输出器件的工作电压高于所述核心器件的工作电压。例如，核心器件的工作电压为0.4V至1.2V，输入输出器件的工作电压为1.0V至3.5V。
沟道层251中被栅极结构411所覆盖的顶部、底部和侧壁用来作为沟道，本实施例中，所述沟道层结构231悬置于所述第一器件区101A的基底11上，所述沟道层结构231包括一层或多层间隔设置的沟道层251，所述沟道层251的顶部、底部和侧壁均能够作为沟道，因此，所述沟道层结构231增大了用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
作为一种示例，所述沟道层251的数量为多层，所述多层沟道层251沿所述基底11表面的法线方向堆叠且间隔设置。
本实施例中，沟道层251的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，沟道层251的材料为硅。在其他实施例中，沟道层的材料根据晶体管的类型和性能决定。
所述器件鳍部311凸立于所述第二器件区101B的基底11上，用于提供鳍式场效应晶体管的沟道。
本实施例中，所述器件鳍部311是外延生长于所述基底11的半导体层，从而达到精确控制所述器件鳍部311高度的目的。在其他实施例中，所述器件鳍部也可以与所述基底为一体结构。
本实施例中，所述器件鳍部311的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述器件鳍部311的材料为硅。在其他实施例中，所述器件鳍部的材料根据晶体管的类型和性能决定。
本实施例中，所述沟道层结构231和器件鳍部311的高度相等。所述沟道层结构231和器件鳍部311的高度相等，则在形成所述沟道层结构231和器件鳍部311的过程中，有利于简化工艺流程，有利于同时在所述第一器件区101A和第二器件区101B中，分别形成沟道层结构231和器件鳍部311。
栅极结构431为器件栅极结构，用于控制晶体管的沟道的开启或关断。
本实施例中，所述栅极结构431包括栅介质层441、以及位于所述栅介质层441上的栅电极层451。
所述栅介质层441用于隔离栅电极层451与沟道层251、以及栅电极层451于器件鳍部311。所述栅介质层441的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
本实施例中，栅极结构431为金属栅极结构，相应的，栅介质层441包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，高k介质材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，所述栅介质层441还可以包括位于高k栅介质层和沟道层251之间、以及高k栅介质层和器件鳍部311之间的栅氧化层。作为一种示例，栅氧化层的材料为氧化硅。
因此，本实施例中，在所述第一器件区101A中，所述栅电极层451横跨所述沟道层结构231并覆盖所述栅介质层441，在所述第二器件区101B中，所述栅电极层451横跨所述器件鳍部311并覆盖所述栅介质层441。
所述栅电极层451用于将金属栅极结构的电性引出。所述栅电极层451的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
作为一种示例，所述栅电极层451包括功函数层(图未示)、以及位于功函数层上的电极层(图未示)。其中，所述功函数层还用于调节晶体管的阈值电压。
在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构等其他类型的器件栅极结构。
所述源漏掺杂层511用于作为所形成鳍式场效应晶体管的源区或漏区。具体地，所述源漏掺杂层511的掺杂类型与相对应的晶体管的沟道导电类型相同。
本实施例中，所述半导体结构还包括：内侧墙261，在纵向上位于相邻沟道层251之间、以及所述沟道层251和基底11之间，且在所述沟道层结构231的延伸方向上，所述内侧墙261位于所述栅极结构441和源漏掺杂层511之间。
所述内侧墙261起到隔离栅极结构431和源漏掺杂层511的作用，以减小器件栅极结构431和源漏掺杂层511之间的寄生电容。所述内侧墙261的材料为绝缘材料。所述内侧墙261的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述内侧墙261的材料为氮化硅。
本实施例中，所述半导体结构还包括：栅极侧墙411，位于栅极结构431的侧壁。栅极侧墙411用于保护栅极结构431的侧壁。栅极侧墙还可以为叠层结构，栅极侧墙的材料还可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，栅极侧墙411为单层结构，栅极侧墙431的材料为氮化硅。
本实施例中，所述半导体结构还包括：层间介质层601，所述层间介质层601覆盖所述栅极结构431侧壁和沟道层结构231、以及器件鳍部311，所述层间介质层601露出所述栅极结构431的顶部。
所述层间介质层601用于相邻器件之间起到隔离作用。所述层间介质层601的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
相应的，本发明实施例还提供一种半导体结构的形成方法。
图3至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供基底10，所述基底10包括用于形成第一器件的第一器件区100A和用于形成第二器件的第二器件区100B。
所述基底10为半导体结构的形成工艺提供工艺操作基础。其中，半导体结构包括鳍式场效应(FinFET)或全包围栅极(gate-all-around，GAA)晶体管。
本实施例中，采用混合集成的方式，以半导体结构为鳍式场效应晶体管和全包围栅极晶体管为例，所述基底10还包括衬底(未标示)和位于所述衬底上的底部鳍部材料层(未标示)。
本实施例中，所述衬底的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。作为一种示例，所述底部鳍部材料层的材料和衬底的材料相同。具体地，所述底部鳍部材料层和所述衬底为一体结构。
所述基底10包括第一器件区100A和第二器件区100B，本实施例中，所述第一器件的沟道长度小于所述第二器件的沟道长度。
所述第一器件的沟道长度较小，则所述第一器件的工作电压较低，且性能需求较高，后续在第一器件区100A形成沟道结构，则采用沟道结构中的沟道层作为沟道，能够满足所述第一器件较高的性能需求，而且，所述第一器件的沟道长度较小，减小了所述沟道层因长度过大而导致沟道层变形的概率；所述第二器件的沟道长度较大，则所述第二器件的工作电压较高，且性能需求较低，后续在第二器件区100B形成器件鳍部，则采用器件鳍部作为沟道，足以满足所述第二器件较地的性能需求，同时，有利于避免在性能需求较低的第二器件区100B形成沟道结构而导致性能过剩的问题。
而且，后续形成沟道层为通过去除沟道层之间的牺牲层获得，则在形成沟道层时，由于所述第二器件区100B中的沟道长度较长，所述第一器件区100A中的沟道长度较短，则去除所述牺牲层时，去除所述第二器件区100B的牺牲层需要的时间较长，去除所述第一器件区100A需要的时间较短，本实施例采用混合集成的方式，减小了去除所述牺牲层的过程中，对所述第一器件区100A中的沟道层过刻蚀的概率，从而提高半导体结构的性能。
本实施例中，所述第一器件为核心器件，所述第二器件为输入输出器件。
结合参考图3至图12，在所述第一器件区100A的基底10上形成沟道结构230，在所述第二器件区100B的基底10上形成鳍部310，所述沟道结构230包括一个或多个沟道叠层270，所述沟道叠层270包括第一牺牲层240和位于所述第一牺牲层240上的沟道层250，沿所述沟道结构230或器件鳍部310的延伸方向上，所述沟道结构230和器件鳍部310均包括沟道区20c(如图12所示)。
本发明实施例采用混合集成的方式，同时满足所述第一器件和第二器件各自的性能需求，又减小统一采用沟道结构230而产生性能过剩的概率，例如，对于性能需求较高且沟道长度较小的第一器件，可以采用沟道结构230中的沟道层250作为沟道，对于性能需求较低且沟道长度较大的第二器件，可以采用器件鳍部310作为沟道，有利于提高所述半导体结构的工作性能。
沟道层250中后续被栅极结构所覆盖的顶部、底部和侧壁用来作为沟道，本实施例中，所述沟道结构230位于所述第一器件区100A的基底10上，所述沟道结构230包括一层或多层间隔设置的沟道层250，所述沟道层250的顶部、底部和侧壁均能够作为沟道，因此，所述沟道结构230增大了用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
作为一种示例，所述沟道层250的数量为多层，所述多层沟道层250沿所述基底10表面的法线方向上且间隔设置。
本实施例中，所述沟道层250的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述沟道层250的材料为硅。在其他实施例中，所述沟道层的材料根据晶体管的类型和性能决定。
本实施例中，沟道层250的材料为硅，因此，第一牺牲层240的材料为锗化硅。锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除第一牺牲层240，并减少对沟道层250的损伤。在其他实施例中，可以根据沟道层的材料，选取与沟道层具有刻蚀选择比的相适宜的材料，以便后续去除第一牺牲层时，减小对沟道层的损伤。
所述器件鳍部310凸立于所述第二器件区100B的基底10上，用于提供鳍式场效应晶体管的沟道。
本实施例中，所述器件鳍部310是外延生长于所述基底10的半导体层，从而达到精确控制所述器件鳍部310高度的目的。在其他实施例中，所述器件鳍部也可以与所述基底为一体结构。
本实施例中，所述器件鳍部310的材料为硅。在其他实施例中，所述器件鳍部的材料还可以是锗、锗化硅或Ⅲ-Ⅴ族半导体材料中的一种或多种。
本实施例中，沟道结构230和器件鳍部310的高度相等，则在形成沟道结构230和器件鳍部310的过程中，有利于简化工艺流程，有利于同时在第一器件区100A和第二器件区100B中，分别形成沟道结构230和器件鳍部310。
参考图12，图12是任一个沟道结构230和器件鳍部310的俯视图，沿沟道结构230和器件鳍部310的延伸方向，沟道结构230和器件鳍部310均包括沟道区20c，沟道区20c的沟道层250和器件鳍部310用于作为晶体管的沟道。
具体地，结合参考图3至图8，在所述第一器件区100A的基底10上形成沟道结构230，在所述第二器件区100B的基底10上形成器件鳍部310的步骤包括：在所述第一器件区100A的基底10上形成沟道结构材料层200(如图5所示)，所述沟道结构材料层200包括一个或多个沟道材料叠层280(如图5所示)，所述沟道材料叠层280包括第一牺牲材料层210(如图5所示)和位于所述第一牺牲材料层210上的沟道材料层220(如图5所示)。
沟道结构材料层200用于形成沟道结构230，本实施例中，沟道结构材料层200用于同时在多个区域形成多个沟道结构230，简化工艺流程，提高工艺效率。其中，沟道叠层材料层280用于形成沟道叠层270，第一牺牲材料层210用于形成第一牺牲层240，沟道材料层220用于形成沟道层250。
沟道材料层220的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料，用于直接形成沟道层250，第一牺牲材料层210的材料包括锗化硅，用于直接形成第一牺牲层240。
本实施例中，采用外延生长工艺形成所述沟道结构材料层200。所述外延生长工艺能够较好地控制工艺参数，工艺可控性较高，易于获得较精准的膜层厚度尺寸，且所述外延生长工艺易于形成杂质较少的膜层，使得所述沟道结构材料层200的质量较高，而且，所述第一牺牲材料层210的材料为锗化硅，所述沟道材料层220的材料为硅，则采用外延生长工艺能够在所述沟道材料层220上生长出第一牺牲材料层210，在所述第一牺牲材料层210上生长出沟道材料层220，从而使得所述沟道结构材料层200在同一工序中形成。
本实施例中，所述形成方法还包括：在所述第二器件区100B的基底10上形成器件鳍部材料层300。
所述器件鳍部材料层300用于形成器件鳍部310，本实施例中，所述器件鳍部材料层300用于同时在多个区域形成多个器件鳍部310，简化了工艺流程，提高了工艺效率，节约了工艺成本。
所述器件鳍部材料层300的材料包括硅，用于直接形成器件鳍部310。
本实施例中，采用外延生长工艺形成所述器件鳍部材料层300。所述外延生长工艺能够较好地控制工艺参数，工艺可控性较高，易于获得较精准的膜层厚度尺寸，且所述外延生长工艺易于形成杂质较少的膜层，使得所述器件鳍部材料层300的质量较高。
以下结合参考图3至图8，对形成所述沟道结构材料层200和器件鳍部材料层300的步骤做详细说明。
结合参考图3和图4，在所述第二器件区100B的基底10上形成第一掩膜层110，所述第一掩膜层110还覆盖所述第二器件区100B和第一器件区100A交界处的部分基底10。
后续在第一掩膜层110露出的基底10上形成第一材料层，其中，当第一掩膜层110位于第二器件区100B时，第一材料层为所述沟道结构材料层200，当第一掩膜层110位于第一器件区100A时，第一材料层为所述器件鳍部材料层300，所述第一掩膜层110作为后续形成第一材料层的掩膜。
本实施例中，以所述第一材料层为所述沟道结构材料层200为例，通过所述第一掩膜层110，使得所述沟道结构材料层200得以沿纵向生长，而且，与先在第一器件区和第二器件区的基底上形成沟道结构材料层，再去除位于所述第二器件区的沟道结构材料层的方案相比，本方案无需进行刻蚀工艺形成沟道结构材料层200，使得形成的所述沟道结构材料层200的侧壁质量较高，同时，所述第一掩膜层110露出所述第一器件区100A或第二器件区100B的基底10，为后续形成第二材料层做准备。其中，当所述第一材料层为所述沟道结构材料层200时，所述第二材料层为所述器件鳍部材料层300，当所述第一材料层为所述器件鳍部材料层300时，所述第二材料层为所述沟道结构材料层200。
参考图3，形成第一掩膜层110的步骤包括：在基底上形成掩膜材料层150，所述掩膜材料层150覆盖所述第一器件区100A和第二器件区100B的基底10。
所述掩膜材料层150用于形成第一掩膜层110。本实施例中，所述掩膜材料层150的材料包括介电材料，所述介电材料包括氧化硅。
所述掩膜材料层150形成的第一掩膜层110还需要隔离所述沟道结构材料层200和器件鳍部材料层300，因此所述掩膜材料层150的材料包括介电材料，同时，所述氧化硅具有较好的隔离效果。
参考图4，去除部分所述第一器件区100A的掩膜材料层150，保留位于所述第二器件区100B、以及所述第二器件区100B和第一器件区100A交界处的部分掩膜材料层150，形成露出所述第一器件区100A基底10的第一掩膜层110。
参考图5，在所述第一掩膜层110露出的基底10上形成第一材料层(未标示)，所述第一材料层为所述沟道结构材料层200。
形成第一材料层为后续形成沟道结构230或器件鳍部310做准备。
参考图6，形成覆盖所述第一材料层和第一掩膜层110的第二掩膜层160。
第二掩膜层160用于保护第一材料层的顶部，且用于后续形成第三掩膜层。
本实施例中，第二掩膜层160的材料包括介电材料，介电材料包括氧化硅。
所述第二掩膜层160还用于加强所述沟道结构材料层200和器件鳍部材料层300的隔离效果，因此，所述第二掩膜层160的材料包括介电材料，而且，所述氧化硅具有较好的隔离效果，同时，所述第二掩膜层160选用与所述第一掩膜材料层150相同的材料，有利于后续简化去除所述第一掩膜层110和第三掩膜层的工艺流程，节省工艺成本。
参考图7，去除第一材料层侧部的部分第二掩膜层160和部分第一掩膜层110，保留位于第二器件区100B和第一器件区100A交界处的剩余第一掩膜层110、以及覆盖所述第一材料层顶部的剩余第二掩膜层160作为第三掩膜层120。
第三掩膜层120作为第一材料层和后续形成的第二材料层的隔离结构，第三掩膜层120还用于保护第一材料层的顶部，减少第一材料层在后续形成第二材料层的过程中受到的污染，且防止后续在第一材料层上进行外延生长，第三掩膜层120露出第二器件区100B或第一器件区100A的基底10，为形成第二材料层做准备。
参考图8，在所述第三掩膜层120露出的基底10上形成第二材料层(未标示)，所述第二材料层为所述器件鳍部材料层300。
形成所述第二材料层，为形成器件鳍部310或沟道结构230做准备。
需要说明的是，由于形成所述沟道结构材料层200较形成所述器件鳍部材料层300相对复杂，且所述沟道结构材料层200形成的所述沟道结构230用于性能需求较高的第一器件区100A，因此，所述沟道结构材料层200的形成质量要求相对更高，从而本实施例中，先形成所述沟道结构材料层200，再形成所述器件鳍部材料层300，也就是说，所述第一材料层为沟道结构材料层200，所述第二材料层为器件鳍部材料层300，降低形成所述器件鳍部材料层300对所述第一器件区100A产生污染的概率。
本实施例中，通过形成第一掩膜层110、第二掩膜层160和第三掩膜层120，使得在形成所述沟道结构材料层200和器件鳍部材料层300的过程中，仅采用外延工艺，而未经历额外的刻蚀步骤，有利于提高沟道结构材料层200和器件鳍部材料层300的质量。此外，所述第一掩膜层110阻隔了所述沟道结构材料层200和器件鳍部材料层300的横向生长，使得所述沟道结构材料层200和器件鳍部材料层300纵向生长，具有较好的方向性。
本实施例中，以先形成沟道结构材料层200，后形成器件鳍部材料层300为例，在其他实施例中，也可以先形成器件鳍部材料层，再形成沟道结构材料层。相应的，在所述第一器件区的基底上形成第一掩膜层；所述第一材料层为所述器件鳍部材料层，所述第二材料层为所述沟道结构材料层。
结合参考图9和图10，图形化沟道结构材料层200和器件鳍部材料层300之前，所述形成方法还包括：去除位于所述第一材料层顶部的第三掩膜层120。
去除位于所述第一材料层顶部的第三掩膜层120，露出所述沟道结构材料层200和器件鳍部材料层300的顶部，为图形化所述沟道结构材料层200和器件鳍部材料层300做准备。
参考图9，去除位于所述第一材料层顶部的所述第三掩膜层120的步骤包括：形成覆盖所述第三掩膜层120和所述第二材料层的第二牺牲层130。
所述第二牺牲层130用于在去除第三掩膜层120的过程中，对所述第二材料层的顶部起到保护作用。
本实施例中，第二牺牲层130的材料包括介电材料，介电材料包括氧化硅。
所述第二牺牲层130的材料包括介电材料，加强所述沟道结构材料层200和器件鳍部材料层300之间的隔离效果，所述氧化硅具有较好的隔离效果。
本实施例中，所述第二牺牲层130、第二掩膜层160和第一掩膜层110的材料相同，则在去除所述第一材料层侧部的部分第二掩膜层160和部分第一掩膜层110的过程中，有利于将部分第二掩膜层160和部分第一掩膜层110一同去除，后续去除所述第三掩膜层120和第二牺牲层130的过程中，有利于将所述第三掩膜层120和第二牺牲层130一同去除，简化工艺流程，节省工艺成本。
参考图10，对第三掩膜层120和第二牺牲层130进行平坦化处理，去除高于沟道结构材料层200顶部和器件鳍部材料层300顶部的第三掩膜层120和第二牺牲层130。
采用平坦化处理去除高于所述沟道结构材料层200顶部和器件鳍部材料层300顶部的第三掩膜层120和第二牺牲层130，有利于提高所述沟道结构材料层200顶部和器件鳍部材料层300顶部的平坦度。
本实施例中，采用化学机械研磨工艺进行平坦化处理，工艺操作简单，且有利于使得沟道结构材料层200顶部和器件鳍部材料层300顶部的平坦度较高。
参考图11，在同一步骤中，图形化所述沟道结构材料层200和器件鳍部材料层300，将所述沟道结构材料层200图形化为沟道结构230，将所述器件鳍部材料层300图形化为器件鳍部310。
在同一步骤中，图形化所述沟道结构材料层200和器件鳍部材料层300，简化了工艺流程，提高了工艺效率，节省了工艺成本。
本实施例中，采用干法刻蚀工艺(例如各向异性的干法刻蚀工艺)图形化所述沟道结构材料层200和器件鳍部材料层300，所述干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，有利于减小对所述基底10的损伤，同时，所述干法刻蚀更具刻蚀方向性，有利于提高沟道结构230和器件鳍部310的侧壁形貌质量和尺寸精度。
本实施例中，图形化沟道结构材料层200和器件鳍部材料层300的过程中，去除位于第二器件区100B和第一器件区100A交界处剩余的第三掩膜层120。
去除位于所述第二器件区100B和第一器件区100A交界处剩余的所述第二掩膜层120，为后续形成伪栅结构提供工艺基础。
本实施例中，图形化所述沟道结构材料层200和器件鳍部材料层300的过程中，还图形化所述底部器件鳍部材料层，形成底部器件鳍部170。
本实施例中，所述底部器件鳍部170与所述衬底为一体化结构。
本实施例中，形成底部器件鳍部170之后，后续形成伪栅结构之前，还包括：在衬底上形成隔离层140，隔离层140覆盖所述底部器件鳍部的侧壁。
所述隔离层140用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层140。所述隔离层140的材料为绝缘材料。作为一种示例，所述隔离层140的材料为氧化硅。
结合参考图13至图17，去除所述沟道区20c的第一牺牲层240。
去除所述沟道区20c的第一牺牲层240，实现所述沟道层250的悬空设置，也用于为形成栅极结构提供空间位置。
本实施例中，采用各向同性的刻蚀工艺去除第一牺牲层240。各向同性的刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于在去除所述第一牺牲层240的过程中，减小对所述沟道层250的损伤。
参考图13，在所述第一器件区100A的基底10上形成沟道结构230，在所述第二器件区100B的基100上形成器件鳍部310之后，去除所述沟道区的第一牺牲层240之前，还包括：在所述基底10上形成伪栅结构400，所述伪栅结构400分别横跨所述沟道结构230和器件鳍部310，且覆盖所述沟道区的沟道结构230的侧壁和顶部、以及所述沟道区的器件鳍部310的侧壁和顶部。
形成所述伪栅结构400用于为后续形成栅极结构占据空间位置。
具体地，所述伪栅结构400为叠层结构，包括伪栅氧化层(图未示)以及覆盖所述伪栅氧化层的伪栅层(图未示)。作为一种示例，所述伪栅氧化层的材料为氧化硅，所述伪栅层的材料为多晶硅。
参考图14，图14是沿所述沟道结构230和器件鳍部310延伸方向，且垂直于所述基底10的剖面图，形成所述伪栅结构400之后，后续形成层间介质层之前，所述形成方法还包括：在所述伪栅结构400的侧壁形成栅极侧墙410。
需要说明的是，图14中示出了沟道结构230在第一器件区100A、以及器件鳍部310在第二器件区100B的示意图，但是，所述沟道结构230与器件鳍部310不一定相邻。
栅极侧墙410用于后续保护栅极结构的侧壁。栅极侧墙410可以为单层结构或叠层结构，所述栅极侧墙410的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述栅极侧墙410为单层结构，所述栅极侧墙410的材料为氮化硅。
参考图15，图15是基于图14的剖面图，形成所述伪栅结构400之后，后续形成层间介质层之前，还包括：去除所述第一器件区100A伪栅结构400两侧的沟道结构230、以及第二器件区100B伪栅结构400两侧的器件鳍部310。
去除第一器件区100A伪栅结构400两侧的沟道结构230、以及第二器件区100B伪栅结构400两侧的器件鳍部310，为后续形成源漏掺杂层提供空间位置。
继续参考图15，去除所述第一器件区100A伪栅结构400两侧的沟道结构230、以及第二器件区100B伪栅结构400两侧的器件鳍部310之后，在所述第一器件区100A中，在所述伪栅结构400两侧，对暴露的所述沟道结构230的第一牺牲层240进行横向刻蚀，形成凹槽(未示出)。
形成所述凹槽为后续形成内侧墙提供空间位置。
本实施例中，在凹槽中形成内侧墙260。内侧墙260后续起到隔离栅极结构和源漏掺杂层的作用，以减小器件栅极结构和源漏掺杂层之间的寄生电容。内侧墙260的材料为绝缘材料。本实施例中，内侧墙260的材料包括氮化硅。
参考图16，形成所述内侧墙260后，在所述伪栅结构400两侧的基底10上形成源漏掺杂层510，在所述第一器件区100A，所述源漏掺杂层510与所述伪栅结构400下方的沟道层250相接触，在所述第二器件区100B，所述源漏掺杂层510与所述伪栅结构400下方的器件鳍部310相接触。
所述源漏掺杂区510用于作为所形成晶体管的源区或漏区。具体地，所述源漏掺杂区510的掺杂类型与相对应的晶体管的沟道导电类型相同。
继续参考图16，形成伪栅结构400之后，在所述伪栅结构400侧部的基底上形成层间介质层600，所述层间介质层600露出所述伪栅结构400的顶部。
所述层间介质层600用于相邻器件之间起到隔离作用，所述层间介质层600还用于为后续去除所述伪栅结构400形成栅极开口提供工艺基础。所述层间介质层600的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
参考图17，去除所述伪栅结构400，在所述层间介质600层中形成栅极开口420，所述栅极开口420露出所述第一牺牲层240。
所述栅极开口为后续形成栅极结构提供空间位置，所述栅极开口420露出所述第一牺牲层240，为去除所述第一牺牲层240做准备。
继续参考图17，去除所述栅极开口420露出的所述第一牺牲层240，为形成栅极结构提供空间位置。
参考图18，去除所述沟道区20c的第一牺牲层240后，形成栅极结构430，在所述第一器件区100A中，所述栅极结构430环绕覆盖所述沟道区20c的沟道层250，在所述第二器件区100B中，所述栅极结构430横跨所述器件鳍部310，并覆盖所述沟道区20c的器件鳍部310的侧壁和顶部。
栅极结构430为器件栅极结构，用于控制晶体管的沟道的开启或关断。
本实施例中，所述栅极结构430包括栅介质层440、以及位于所述栅介质层440上的栅电极层450。
所述栅介质层440用于隔离栅电极层450与沟道层250、以及栅电极层450与器件鳍部310。所述栅介质层440的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
本实施例中，栅极结构430为金属栅极结构，相应的，栅介质层440包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，高k介质材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，所述栅介质层440还可以包括位于高k栅介质层和沟道层250之间、以及高k栅介质层和器件鳍部310之间的栅氧化层。作为一种示例，栅氧化层的材料为氧化硅。
因此，本实施例中，在所述第一器件区100A中，所述栅电极层450横跨所述沟道层结构230并覆盖所述栅介质层440，在所述第二器件区100B中，所述栅电极层450横跨所述器件鳍部310并覆盖所述栅介质层440。
所述栅电极层450用于将金属栅极结构的电性引出。所述栅电极层450的材料TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
作为一种示例，所述栅电极层450包括功函数层(图未示)、以及位于功函数层上的电极层(图未示)。其中，所述功函数层还用于调节晶体管的阈值电压。
在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构等其他类型的器件栅极结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括用于形成第一器件的第一器件区和用于形成第二器件的第二器件区；
沟道层结构，悬置于所述第一器件区的基底上，所述沟道层结构包括一层或多层间隔设置的沟道层；
器件鳍部，凸立于所述第二器件区的基底；
栅极结构，位于所述基底上，在所述第一器件区，所述栅极结构横跨所述沟道层，在所述第二器件区，所述栅极结构横跨所述器件鳍部，所述栅极结构包括栅介质层、以及位于所述栅介质层上的栅电极层，在所述第一器件区，所述栅介质层环绕覆盖所述沟道层，在所述第二器件区，所述栅介质层覆盖所述器件鳍部的部分侧壁和部分顶部；
源漏掺杂层，在所述第一器件区中，所述源漏掺杂层位于所述栅极结构两侧的基底上、并与所述栅极结构下方的沟道层结构的端部接触，在所述第二器件区中，所述源漏掺杂层位于所述栅极结构两侧的基底上、并与所述栅极结构下方的器件鳍部的端部接触。
2.如权利要求1所述的半导体结构，其特征在于，所述沟道层结构和器件鳍部的高度相等。
3.如权利要求1所述的半导体结构，其特征在于，所述基底包括：衬底和凸立于所述衬底的底部鳍部；
在所述第一器件区中，所述沟道结构悬置于所述底部鳍部上；
在所述第二器件区中，所述器件鳍部位于所述底部鳍部上；
所述半导体结构还包括：隔离层，位于所述衬底上并覆盖所述底部鳍部的侧壁。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：内侧墙，在纵向上位于相邻所述沟道层之间、以及所述沟道层和基底之间，且在所述沟道层结构的延伸方向上，所述内侧墙位于所述栅极结构和源漏掺杂层之间。
5.如权利要求1所述的半导体结构，其特征在于，所述第一器件的沟道长度小于所述第二器件的沟道长度。
6.如权利要求1或5所述的半导体结构，其特征在于，所述第一器件为核心器件，所述第二器件为输入输出器件。
7.如权利要求1所述的半导体结构，其特征在于，所述沟道层的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料；所述器件鳍部的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。
8.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成第一器件的第一器件区和用于形成第二器件的第二器件区；
在所述第一器件区的基底上形成沟道结构，在所述第二器件区的基底上形成器件鳍部，所述沟道结构包括一个或多个沟道叠层，所述沟道叠层包括第一牺牲层和位于所述第一牺牲层上的沟道层，沿所述沟道结构或器件鳍部的延伸方向上，所述沟道结构和器件鳍部均包括沟道区；
去除所述沟道区的第一牺牲层；
去除所述沟道区的第一牺牲层后，形成栅极结构，在所述第一器件区中，所述栅极结构环绕覆盖所述沟道区的沟道层，在所述第二器件区中，所述栅极结构横跨所述器件鳍部，并覆盖所述沟道区的器件鳍部的侧壁和顶部。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第一器件区的基底上形成沟道结构，在所述第二器件区的基底上形成器件鳍部的步骤包括：在所述第一器件区的基底上形成沟道结构材料层，所述沟道结构材料层包括一个或多个沟道材料叠层，所述沟道材料叠层包括第一牺牲材料层和位于所述第一牺牲材料层上的沟道材料层；
在所述第二器件区的基底上形成器件鳍部材料层；
形成所述沟道结构和器件鳍部的步骤包括：在同一步骤中，图形化所述沟道结构材料层和器件鳍部材料层，将所述沟道结构材料层图形化为沟道结构，将所述器件鳍部材料层图形化为器件鳍部。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述沟道结构材料层和器件鳍部材料层的步骤包括：在所述第一器件区或所述第二器件区的基底上形成第一掩膜层，所述第一掩膜层还覆盖所述第二器件区和第一器件区交界处的部分基底；
在所述第一掩膜层露出的基底上形成第一材料层，其中，当所述第一掩膜层位于所述第二器件区时，所述第一材料层为所述沟道结构材料层，当所述第一掩膜层位于所述第一器件区时，所述第一材料层为所述器件鳍部材料层；
形成覆盖所述第一材料层和第一掩膜层的第二掩膜层；
去除所述第一材料层侧部的部分第二掩膜层和部分第一掩膜层，保留位于所述第二器件区和第一器件区交界处的剩余第一掩膜层、以及覆盖所述第一材料层顶部的剩余第二掩膜层作为第三掩膜层；
在所述第三掩膜层露出的基底上形成第二材料层，且当所述第一材料层为所述沟道结构材料层时，所述第二材料层为所述器件鳍部材料层，当所述第一材料层为所述器件鳍部材料层时，所述第二材料层为所述沟道结构材料层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，图形化所述沟道结构材料层和器件鳍部材料层之前，所述形成方法还包括：去除位于所述第一材料层顶部的所述第三掩膜层；
图形化所述沟道结构材料层和器件鳍部材料层的过程中，去除位于所述第二器件区和第一器件区交界处剩余的所述第三掩膜层。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜层的步骤包括：在所述基底上形成掩膜材料层，所述掩膜材料层覆盖所述第一器件区和第二器件区的基底；
去除部分所述第一器件区的掩膜材料层，保留位于所述第二器件区中的掩膜材料层、以及所述第二器件区和第一器件区交界处的部分掩膜材料层，形成露出所述第一器件区基底的第一掩膜层；
或者，去除部分所述第二器件区的掩膜材料层，保留位于所述第一器件区中的掩膜材料层、以及所述第二器件区和第一器件区交界处的部分掩膜材料层，形成露出所述第二器件区基底的第一掩膜层。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，去除位于所述第一材料层顶部的所述第三掩膜层的步骤包括：形成覆盖所述第三掩膜层和第二材料层的第二牺牲层；
对所述第三掩膜层和第二牺牲层进行平坦化处理，去除高于所述沟道结构材料层顶部和器件鳍部材料层顶部的第三掩膜层和第二牺牲层。
15.如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第一器件区的基底上形成沟道结构，在所述第二器件区的基底上形成器件鳍部之后，去除所述沟道区的第一牺牲层之前，还包括：在所述基底上形成伪栅结构，所述伪栅结构分别横跨所述沟道结构和器件鳍部，且覆盖所述沟道区的沟道结构的侧壁和顶部、以及所述沟道区的器件鳍部的侧壁和顶部；
形成所述伪栅结构之后，在所述伪栅结构侧部的基底上形成层间介质层，所述层间介质层露出所述伪栅结构的顶部；
去除所述伪栅结构，在所述层间介质层中形成栅极开口，所述栅极开口露出所述第一牺牲层；
形成所述栅极结构的步骤中，所述栅极结构形成于所述栅极开口中。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底还包括衬底和位于所述衬底上的底部鳍部材料层；
图形化所述沟道结构材料层和器件鳍部材料层的过程中，还图形化所述底部鳍部材料层，形成底部鳍部；
形成所述底部鳍部之后，形成所述伪栅结构之前，还包括：在所述衬底上形成隔离层，所述隔离层覆盖所述底部鳍部的侧壁。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述伪栅结构之后，形成所述层间介质层之前，还包括：去除所述第一器件区伪栅结构两侧的沟道结构、以及第二器件区伪栅结构两侧的器件鳍部；
去除所述第一器件区伪栅结构两侧的沟道结构、以及第二器件区伪栅结构两侧的器件鳍部之后，在所述第一器件区中，在所述伪栅结构两侧，对暴露的所述沟道结构的第一牺牲层进行横向刻蚀，形成凹槽；
在所述凹槽中形成内侧墙；
形成所述内侧墙后，在所述伪栅结构两侧的基底上形成源漏掺杂层，在所述第一器件区，所述源漏掺杂层与所述伪栅结构下方的沟道层端部相接触，在所述第二器件区，所述源漏掺杂层与所述伪栅结构下方的器件鳍部相接触。
18.如权利要求10所述的半导体结构的形成方法，其特征在于，采用外延生长工艺形成所述沟道结构材料层，采用外延生长工艺形成所述器件鳍部材料层。
19.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述沟道结构材料层和器件鳍部材料层的步骤中，所述沟道结构材料层和器件鳍部材料层的高度相等。
20.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第二牺牲层、第二掩膜层和掩膜材料层均为介电材料，且所述第二牺牲层、第二掩膜层和掩膜材料层的材料相同。
CN202110556076.2A 2021-05-21 2021-05-21 半导体结构及其形成方法 Pending CN115377101A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110556076.2A CN115377101A (zh) 2021-05-21 2021-05-21 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110556076.2A CN115377101A (zh) 2021-05-21 2021-05-21 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN115377101A true CN115377101A (zh) 2022-11-22

Family

ID=84059784

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110556076.2A Pending CN115377101A (zh) 2021-05-21 2021-05-21 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN115377101A (zh)

Similar Documents

Publication Publication Date Title
US7785944B2 (en) Method of making double-gated self-aligned finFET having gates of different lengths
US11676869B2 (en) Semiconductor device and manufacturing method thereof
EP3653568B1 (en) A method for forming a semiconductor device comprising nanowire field-effect transistors
US11404321B2 (en) Semiconductor structure and method of manufacturing the same
US11164949B2 (en) Semiconductor structure and method formation method thereof
CN111863609B (zh) 半导体结构及其形成方法
US10748814B2 (en) Fabrication method of semiconductor device by removing sacrificial layer on gate structures
CN113809010A (zh) 半导体结构及其形成方法
CN113314605B (zh) 半导体结构及半导体结构的形成方法
CN114678329A (zh) 一种半导体器件的制造方法
CN105336624A (zh) 鳍式场效应晶体管及其假栅的制造方法
CN115249705A (zh) 半导体结构及其形成方法
CN115249706A (zh) 半导体结构及其形成方法
CN115377101A (zh) 半导体结构及其形成方法
CN111554578A (zh) 半导体结构及其形成方法
CN113745112B (zh) 半导体器件的形成方法
CN114068700B (zh) 半导体结构及其形成方法
CN113314595B (zh) 半导体结构及半导体结构的形成方法
CN115527933A (zh) 半导体结构的形成方法
CN115602717A (zh) 半导体结构及其形成方法
CN115714133A (zh) 半导体结构及其形成方法
CN115274445A (zh) 半导体结构的形成方法
CN117438427A (zh) 半导体结构及其形成方法
CN115376998A (zh) 半导体结构的形成方法
CN115440818A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination