CN114068700B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：刻蚀第一区域的伪栅两侧且位于底部功能层上方的顶部功能层和第二功能层，形成初始凹槽；去除底部功能层；在顶部功能层下方的第二功能层与基底之间、相邻的第二功能层之间填充牺牲结构，并去除位于初始凹槽下方的第二功能层，或仅在顶部功能层下方的第二功能层与基底之间填充牺牲结构，形成第一凹槽；在第一凹槽中形成第一源漏掺杂层；去除伪栅形成栅极开口；去除牺牲结构和第一区域第二功能层形成第一通槽，去除第二区域第一功能层形成第二通槽；对栅极开口和第一通槽、第二通槽进行填充，形成第一器件栅极和第二器件栅极。本发明实施例满足对叉型栅极晶体管不同类型器件具有不同沟道层数量的需求。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
随着器件尺寸的进一步缩小，如何使具有全包围栅极结构的NMOS器件与具有全包围栅极结构的PMOS器件之间实现更小的间隔，越来越具有较高的难度和挑战。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于满足叉型栅极晶体管中对不同的器件具有不同沟道层数量的需求。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括沿第一方向排布的第一区域和第二区域，所述基底上形成有沿第二方向延伸的多个堆叠的沟道叠层，所述第二方向垂直于第一方向，所述沟道叠层包括第一功能层和位于第一功能层上的第二功能层，所述第一区域靠近基底的一个或多个第一功能层为底部功能层，位于所述底部功能层上方的第一功能层为顶部功能层；沿所述第一方向，在所述第一区域和第二区域的沟道叠层之间形成介电墙；形成横跨所述沟道叠层和介电墙的伪栅；刻蚀位于所述第一区域的伪栅两侧且位于底部功能层上方的顶部功能层和第二功能层，形成初始凹槽；去除所述底部功能层；在所述顶部功能层下方的第二功能层与基底之间、相邻的第二功能层之间填充牺牲结构，并去除位于初始凹槽下方的第二功能层，或者，仅在所述顶部功能层下方的第二功能层与基底之间填充牺牲结构，形成位于第一区域的伪栅两侧的第一凹槽；在所述第一凹槽中形成第一源漏掺杂层；在所述第二区域的伪栅两侧的沟道叠层中形成第二源漏掺杂层；去除所述伪栅，形成栅极开口；通过所述栅极开口，去除所述牺牲结构和第一区域的第二功能层以形成第一通槽，以及去除第二区域的第一功能层以形成第二通槽；对所述栅极开口、第一通槽和第二通槽进行填充，形成位于所述第一区域且包围介电墙露出的第一功能层的第一器件栅极，以及位于所述第二区域且包围介电墙露出的第二功能层的第二器件栅极。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括沿第一方向排布的第一区域和第二区域；沿第二方向延伸的第一沟道结构层，位于所述第一区域的基底上且与所述基底间隔设置，所述第二方向垂直于所述第一方向，所述第一沟道结构层包括一个或多个间隔设置的第一沟道层；沿所述第二方向延伸的第二沟道结构层，位于所述第二区域的基底上且与所述基底间隔设置，所述第二沟道结构层包括多个间隔设置的第二沟道层，所述第二沟道层的数量大于第一沟道层的数量，所述第二沟道结构层的顶面高于第一沟道结构层的顶面，低于所述第一沟道结构层的一个或多个第二沟道层作为底部沟道层，位于所述底部沟道层上方的第二沟道层作为顶部沟道层，所述顶部沟道层与所述第一沟道层交错设置；介电墙，沿所述第一方向位于所述第一区域和第二区域交界处的基底上，且覆盖所述第一沟道结构层和第二沟道结构层的侧壁；位于所述第一区域基底上的第一器件栅极，覆盖第一沟道结构层的顶部且包围所述第一沟道层，所述第一器件栅极还覆盖介电墙的侧壁；位于所述第二区域基底上的第二器件栅极，覆盖第二沟道结构层的顶部且包围所述第二沟道层，所述第二器件栅极还覆盖介电墙的侧壁；第一源漏掺杂层，位于所述第一器件栅极两侧且覆盖所述第一沟道结构层的侧壁；第二源漏掺杂层，位于所述第二器件栅极两侧且覆盖所述第二沟道结构层的侧壁。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，所述沟道叠层包括第一功能层和位于第一功能层上的第二功能层，第一功能层和第二功能层的数量相同；通过去除所述底部功能层，从而使第一区域的第一功能层数量小于第二区域的第一功能层数量，相应使第一区域的第一功能层数量小于第二区域的第二功能层数量；之后形成位于第一区域且包围介电墙露出的第一功能层的第一器件栅极，以及位于第二区域且包围介电墙露出的第二功能层的第二器件栅极，被器件栅极包围的功能层用于作为沟道层，也就是说，第一区域的沟道层数量小于第二区域的沟道层数量，因此，本发明实施例能够在第一区域和第二区域形成不同数量的沟道层，有利于满足叉型栅极晶体管(Forksheet)中对不同类型器件具有不同沟道层数量的需求，相应满足对叉型栅极晶体管中对不同器件具有不同性能的要求，例如：当叉型栅极晶体管用于形成SRAM器件时，第一区域和第二区域的沟道层数量不同，有利于减小器件单元漏电流、改善器件稳定性能、以及提高SRAM器件的密度；而且，本发明实施例在提供基底的步骤中，第一区域和第二区域都形成有沟道叠层，之后再去除第一区域的第二功能层和第一区域的第一功能层，将第一区域的第一功能层、以及第二区域的第二功能层保留以作为沟道层，从而将形成第一区域的沟道层和第二区域的沟道层的工艺相整合，有利于提高工艺整合度和工艺兼容性，进而有利于简化工艺步骤、缩短生产周期。
附图说明
图1至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图15至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
图18至图19是本发明半导体结构一实施例的结构示意图。
具体实施方式
随着器件尺寸的进一步缩小，如何使具有全包围栅极结构的NMOS器件与具有全包围栅极结构的PMOS器件之间实现更小的间隔，越来越具有较高的难度和挑战。
目前提出了一种叉型栅极晶体管(Forksheet)，在叉型栅极晶体管中，在NMOS器件和PMOS器件之间设置有介电墙(Dielectric Wall)，有利于使NMOS器件和PMOS器件之间实现更小的间隔。
但是，目前在叉型栅极晶体管中，NMOS器件和PMOS器件的沟道层数量相同，难以满足对叉型栅极晶体管中对器件性能的要求。
为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，所述沟道叠层包括第一功能层和位于第一功能层上的第二功能层，第一功能层和第二功能层的数量相同；通过去除所述底部功能层，从而使第一区域的第一功能层数量小于第二区域的第一功能层数量，相应使第一区域的第一功能层数量小于第二区域的第二功能层数量；之后形成位于第一区域且包围介电墙露出的第一功能层的第一器件栅极，以及位于第二区域且包围介电墙露出的第二功能层的第二器件栅极，被器件栅极包围的功能层用于作为沟道层，也就是说，第一区域的沟道层数量小于第二区域的沟道层数量，因此，本发明实施例能够在第一区域和第二区域形成不同数量的沟道层，有利于满足叉型栅极晶体管中对不同类型器件具有不同沟道层数量的需求，相应满足对叉型栅极晶体管中对不同器件具有不同性能的要求，例如：当叉型栅极晶体管用于形成SRAM器件时，第一区域和第二区域的沟道层数量不同，有利于减小器件单元漏电流、改善器件稳定性能、以及提高SRAM器件的密度；而且，本发明实施例在提供基底的步骤中，第一区域和第二区域都形成有沟道叠层，之后再去除第一区域的第二功能层和第一区域的第一功能层，将第一区域的第一功能层、以及第二区域的第二功能层保留以作为沟道层，从而将形成第一区域的沟道层和第二区域的沟道层的工艺相整合，有利于提高工艺整合度和工艺兼容性，进而有利于简化工艺步骤、缩短生产周期。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，图1a为俯视图，图1b为图1a在BB位置处的剖面图，提供基底10，包括分立的器件单元区(未标示)，器件单元区包括沿第一方向(如图1a中x方向所示)排布的第一区域I和第二区域II，第一区域I和第二区域II的基底10上形成有沿第二方向(如图1a中y方向所示)延伸的多个堆叠的沟道叠层120，第二方向垂直于第一方向，沟道叠层120包括第一功能层11和位于第一功能层11上的第二功能层12，第一区域I靠近基底的一个或多个第一功能层11为底部功能层11a，位于所述底部功能层11a上方的第一功能层11为顶部功能层11b。
基底10用于为工艺制程提供平台。
所述第一区域I用于形成第一型晶体管，第二区域II用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同。其中，第一型或第二型指的是晶体管的掺杂类型，也就是指晶体管中源漏掺杂层的掺杂类型。
作为一种示例，所述第一区域I用于形成PMOS晶体管，所述第二区域II用于形成NMOS晶体管。在其他实施例中，所述第一区域用于形成NMOS晶体管，所述第二区域用于形成PMOS晶体管。
作为一种示例，基底10为立体型结构，基底10包括衬底100、以及分立于第一区域I和第二区域II的衬底100上的鳍部110。其他实施例中，基底还可以为平面型衬底。本实施例中，衬底100为硅衬底，鳍部110与衬底100的材料相同，鳍部110的材料为硅。
相应地，本实施例中，沟道叠层120形成在鳍部110上，沟道叠层120与鳍部110的延伸方向相同。多个沟道叠层120的堆叠方向垂直于衬底100表面。
沟道叠层120为后续形成悬空间隔设置的沟道层提供工艺基础。
作为一种示例，沟道叠层120的数量为三个。在其他实施例中，沟道叠层的数量还可以为其他数量。
本实施例中，第一区域I的第一功能层11用于作为第一沟道层，所述第一区域I的第二功能层12用于作为第一牺牲层；所述第二区域II的第一功能层12用于作为第二牺牲层，第二区域II的第二功能层12用于作为第二沟道层。
第一区域I的第一功能层11用于作为第一沟道层，第二功能层12用于作为第一牺牲层，也就是说，第一功能层11用于提供第一型晶体管的导电沟道，第二功能层12用于支撑第一功能层11，后续去除第二功能层12后能够实现第一功能层11的间隔悬空设置，第二功能层12还为形成第一器件栅极占据空间。
第二区域II的第一功能层11用于作为第二牺牲层，第二功能层12用于作为第二沟道层，也就是说，第二功能层12用于提供第二型晶体管的导电沟道，第一功能层11用于支撑第二功能层12，后续去除第一功能层11后能够实现第二功能层12的间隔悬空设置，第一功能层11还为形成第二器件栅极占据空间。
沟道叠层120包括第一功能层11和位于第一功能层11上的第二功能层12，在提供基底10的步骤中，第一功能层11和第二功能层12的数量相同。
第一区域I靠近基底10的一个或多个第一功能层11为底部功能层11a。后续去除底部功能层11a，从而使第一区域I的第一功能层11数量小于第二区域II的第一功能层11数量，相应使第一区域I的第一沟道层数量小于第二区域II的第二沟道层数量。
顶部功能层11b用于提供第一型晶体管的导电沟道。后续去除底部功能层11a和第一区域I的第二功能层12后，顶部功能层11b与基底10间隔悬空设置。
本实施例以所述底部功能层11a的数量为一个作为示例。在其他实施例中，底部功能层的数量还能够大于或等于两个。
本实施例中，所述第一区域I用于形成PMOS晶体管，所述第二区域II用于形成NMOS晶体管。作为一种示例，所述第一功能层11的材料包括硅锗；所述第二功能层12的材料包括硅。第一区域I的第一沟道层的材料为硅锗，对PMOS晶体管采用SiGe沟道技术，有利于提高PMOS晶体管的性能；第二区域II的第二沟道层的材料为硅，对NMOS晶体管采用Si沟道技术，有利于提高NMOS晶体管的性能。
在其他实施例中，当第一区域用于形成NMOS晶体管，所述第二区域用于形成PMOS晶体管时，第一功能层的材料包括硅；第二功能层的材料包括硅锗。
本实施例中，在提供基底10的步骤中，所述沟道叠层120的顶部上还形成有硬掩膜层125。硬掩膜层125用于作为形成沟道叠层120和鳍部110时的图形化掩膜。本实施例中，硬掩膜层125的材料为氮化硅。
参考图2，图2a为俯视图，图2b为图2a在BB位置处的剖面图，沿第一方向，在所述第一区域I和第二区域II的沟道叠层120之间形成介电墙140。
沿第一方向，介电墙140能够对第一区域I和第二区域II的沟道叠层120之间起到隔离的作用，介电墙140用于隔离第一型晶体管和第二型晶体管，有利于使第一型晶体管和第二型晶体管之间实现更小的间隔。
本实施例中，介电墙140还位于第一区域I和第二区域II的鳍部110之间，还用于对第一区域I和第二区域II的鳍部110之间起到隔离的作用。
为此，介电墙140的材料为介电材料，例如：氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种，从而保证介电墙140能够起到隔离的作用。本实施例中，介电墙140的材料为氮化硅。
作为一种示例，介电墙140顶面高于沟道叠层120的顶面。
本实施例中，形成介电墙140的步骤包括：在所述第一区域I和第二区域II交界处的基底10上形成覆盖沟道叠层120侧壁的介电材料层(图未示)，介电材料层还形成在硬掩膜层125之间且覆盖硬掩膜层125的顶面；以硬掩膜层125顶面为停止位置，对介电材料层进行平坦化处理，形成介电墙140。
本实施例中，以硬掩膜层125的顶面为停止位置，对介电材料层进行平坦化处理之后，所述形成方法还包括：去除硬掩膜层125。去除硬掩膜层125，从而暴露出沟道叠层120的顶面，以便后续形成横跨沟道叠层120和介电墙140的伪栅。
需要说明的是，本实施例中，在形成介电墙140之后，形成方法还包括：在介电墙140和鳍部110露出的衬底100上形成隔离结构130，隔离结构130覆盖鳍部110的侧壁且暴露出沟道叠层120。
隔离结构130用于隔离相邻鳍部110，隔离结构130还用于隔离衬底100与后续的器件栅极。作为一种示例，所述隔离结构130的材料为氧化硅。
本实施例以在形成介电墙140之后，形成所述隔离结构130作为一种示例。在其他实施例中，还能够在形成沟道叠层之后，且在形成介电墙之前，形成所述隔离结构。相应地，形成介电墙的步骤中，所述介电墙还形成于第一区域和第二区域的鳍部之间的隔离结构上。
参考图3，图3a为俯视图，图3b为图3a在BB位置处的剖面图，形成横跨所述沟道叠层120和介电墙140的伪栅145。
伪栅145用于为后续形成第一器件栅极和第二器件栅极占据空间位置。
本实施例中，伪栅145横跨沟道叠层120和介电墙140，也就是说，伪栅145覆盖所述沟道叠层120和介电墙140的部分顶部，介电墙140的部分侧壁，以及沟道叠层120与介电墙140相背的部分侧壁。
本实施例中，伪栅145包括伪栅层。伪栅层的材料包括多晶硅。
伪栅145为条型结构，伪栅145沿第一方向(如图3a中x方向所示)延伸。
参考图4，图4a为俯视图，图4b为图4a在AA位置处的剖面图，刻蚀位于所述第一区域I的伪栅145两侧且位于底部功能层11a上方的顶部功能层11b和第二功能层12，形成初始凹槽10。
本实施例中，刻蚀位于所述第一区域I的伪栅145两侧且位于底部功能层11a上方的顶部功能层11b和第二功能层12，在第一区域I的伪栅145两侧形成有初始凹槽10，初始凹槽10的底部暴露出所述底部功能层11a。
初始凹槽10的底部暴露出底部功能层11a，以便后续去除底部功能层11a。
本实施例中，在形成伪栅145之后，形成初始凹槽10之前，所述形成方法还包括：在基底10上形成覆盖所述第二区域II的沟道叠层120的第一掩膜层101，第一掩膜层101暴露出所述第一区域I的沟道叠层120。
第一掩膜层101用于作为刻蚀第一区域I的沟道叠层120的掩膜，在刻蚀位于第一区域I的伪栅145两侧、且位于底部功能层11a上方的顶部功能层11b和第二功能层12的过程中，第一掩膜层101能够保护第二区域II的沟道叠层120，以免第二区域II的沟道叠层120受损。
第一掩膜层101的材料包括光刻胶、旋涂碳等有机材料。形成第一掩膜层101的工艺包括曝光、显影等光刻工艺。
本实施例中，以所述第一掩膜层101为掩膜，刻蚀位于所述第一区域I的伪栅145两侧、且位于底部功能层11a上方的顶部功能层11b和第二功能层12。具体地，以第一掩膜层101和伪栅145为掩膜，刻蚀位于底部功能层11a上方的顶部功能层11b和第二功能层12。
本实施例中，刻蚀位于所述第一区域I的伪栅145两侧、且位于底部功能层11a上方的顶部功能层11b和第二功能层12的工艺包括各向异性的干法刻蚀工艺。各向异性的干法刻蚀工艺具有各向异性刻蚀的特性，剖面控制性较高，有利于降低对位于伪栅145下方的第一功能层11和第二功能层12造成横向误刻蚀的概率，从而提高初始凹槽10的剖面形貌质量。
结合参考图5，本实施例中，在形成所述初始凹槽10之后，所述半导体结构的形成方法还包括：在所述初始凹槽10的侧壁形成保护层150。
保护层150用于对初始凹槽10侧壁露出的顶部功能层11b和第二功能层12起到保护的作用，从而降低后续去除底部功能层11a的工艺，对初始凹槽10侧壁露出的顶部功能层11b和第二功能层12造成误刻蚀的概率。
而且，后续还需去除保护层150，因此，为降低后续去除保护层150对第一功能层11、第二功能层12和介电墙140的影响，以及降低后续去除保护层150的难度，所述保护层150选用与第一功能层11和第二功能层12以及介电墙140的材料具有刻蚀选择性的材料。
本实施例中，所述保护层150的材料包括氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
本实施例中，形成保护层150的步骤包括：在初始凹槽10的侧壁和底部、以及伪栅145的顶面和侧壁上形成保护材料层(图未示)；去除位于初始凹槽10的底部以及伪栅145的顶面的保护材料层，形成所述保护层150。
本实施例中，形成保护材料层的工艺包括原子层沉积工艺。
本实施例中，采用各向异性的干法刻蚀工艺，去除位于初始凹槽10的底部以及伪栅145的顶面的保护材料层。
参考图6，图6a为在伪栅145位置处沿第一方向的剖面图，图6b为图6a沿CC方向的剖视图，去除底部功能层11a(如图5所示)。
去除所述底部功能层11a，从而使第一区域I的第一功能层11数量小于第二区域II的第一功能层11数量，相应使第一区域I的第一功能层11数量小于第二区域II的第二功能层12数量；之后形成位于第一区域I且包围介电墙140露出的第一功能层11的第一器件栅极，以及位于第二区域II且包围介电墙140露出的第二功能层12的第二器件栅极，被器件栅极包围的功能层用于作为沟道层，也就是说，第一区域I的沟道层数量小于第二区域II的沟道层数量，因此，本发明实施例能够在第一区域I和第二区域II形成不同数量的沟道层，有利于满足叉型栅极晶体管(Forksheet)中对第一区域I的器件和第二区域II的器件具有不同沟道层数量的需求，也就是使第一型晶体管和第二型晶体管具有不同数量的沟道层，相应满足对叉型栅极晶体管中对器件性能的要求。
本实施例中，底部功能层11a的数量为一个，因此，去除所述底部功能层11a之后，形成由所述介电墙140、第一区域I的第二功能层12与基底10围成的沟槽20。在其他实施例中，当底部功能层的数量大于或等于两个时，去除底部功能层后，形成沟槽，所形成的沟槽由所述介电墙、第一区域的第二功能层与基底围成，或者，由介电墙与第一区域的相邻的第二功能层围成。
沟槽20用于为后续形成牺牲结构预留空间。本实施例中，以所述第一掩膜层101为掩膜，并以所述保护层150为掩膜，去除所述底部功能层11a。
本实施例中，在去除底部功能层11a的过程中，初始凹槽10侧壁暴露出的第二功能层12和顶部功能层11b被所述保护层150覆盖，第二区域II的第一功能层11和第二功能层12被第一掩膜层101覆盖，从而能够仅去除底部功能层11a，且去除底部功能层11a的工艺对初始凹槽10侧壁暴露出的第二功能层12和顶部功能层11b、以及第二区域II的第一功能层11和第二功能层12造成误刻蚀的概率低。
本实施例中，去除所述底部功能层11a的工艺包括干法刻蚀工艺。干法刻蚀工艺的工艺可控性较高，有利于进一步降低去除底部功能层11a对其他膜层造成损伤的几率。具体地，干法刻蚀工艺为各向同性的干法刻蚀工艺，从而不仅能够将初始凹槽10底部的底部功能层11a去除，还能够将位于伪栅145下方的底部功能层11a去除。
参考图7，图7a是在伪栅145位置处沿第一方向的剖面图，图7b是图7a沿CC方向的剖视图，在所述顶部功能层11b下方的第二功能层12与基底10之间、相邻的第二功能层11b之间填充牺牲结构155，并去除位于初始凹槽10下方的第二功能层12，或者，仅在所述顶部功能层11b下方的第二功能层12与基底10之间填充牺牲结构155，形成位于第一区域I的伪栅145两侧的第一凹槽30。
第一凹槽30用于为形成第一源漏掺杂层提供空间位置。
通过形成牺牲结构155，牺牲结构155能够为第二功能层12和顶部功能层11b提供支撑，而且，后续在第一凹槽30中形成第一源漏掺杂层的步骤中，牺牲结构155还用于防止第一源漏掺杂层形成在伪栅145的下方，此外，本发明实施例中，后续步骤还包括沿第一方向，对第一凹槽30侧壁露出的牺牲结构155和第二功能层12横向刻蚀，并在第一凹槽30侧壁露出的牺牲结构155和第二功能层12的侧壁上形成第一内壁层，所述牺牲结构155还能够为形成第一内壁层提供支撑的作用。同时，牺牲结构155与第一区域I的伪栅145和剩余的第二功能层12，共同用于为形成第一器件栅极占位。
本实施例中，以所述底部功能层11a的数量为一个作为示例，在所述顶部功能层11b下方的第二功能层12与基底10之间填充所述牺牲结构155，形成所述第一凹槽30。相应地，第一凹槽30由牺牲结构155、顶部功能层11b以及第一区域I的第二功能层12和基底10围成。
在其他实施例中，当所述底部功能层的数量大于或等于两个时；去除所述底部功能层后，形成沟槽，所述沟槽由所述介电墙、第一区域的第二功能层与基底围成，或者，由介电墙与第一区域的相邻第二功能层围成；形成所述牺牲结构的步骤中，在所述沟槽中填充所述牺牲结构；去除位于初始凹槽下方的第二功能层的步骤中，去除位于初始凹槽下方的第二功能层和牺牲结构，形成所述第一凹槽。
本实施例中，牺牲结构155的材料与第二功能层12的材料相同，从而后续能够在同一步骤中，去除牺牲结构155和第一区域I的第二功能层12，不仅有利于降低去除牺牲结构155的工艺难度，还有利于提高工艺整合度和工艺兼容性，且不需单独进行去除牺牲结构155的步骤，相应有利于简化工艺流程、缩短生产周期。在其他实施例中，根据实际的工艺需求，牺牲结构的材料也可以与第二功能层的材料不同。
本实施例中，形成所述牺牲结构155的工艺包括外延工艺。通过外延工艺能够形成纯度和质量均较高的膜层，从而提高牺牲结构155的形成质量，且外延工艺能够以沟槽20露出的第二功能层12为基础进行外延，形成牺牲结构155，易于使牺牲结构155与第二功能层12的材料相同。
具体地，本实施例中，外延工艺为选择性外延工艺，从而能够仅在顶部功能层11b下方形成牺牲结构155，相应省去了去除位于其他膜层上的牺牲结构材料的过程，例如：省去了去除位于伪栅两侧基底上的牺牲结构材料的过程，有利于降低工艺复杂度。
本实施例中，在形成牺牲结构155的过程中，位于第一区域I的沟槽20上方的顶部功能层11b和第二功能层12侧壁被保护层150覆盖，从而防止牺牲结构形成在第一区域I的沟槽20上方的顶部功能层11b和第二功能层12侧壁上。
本实施例中，在形成牺牲结构155之后，所述形成方法还包括：去除保护层150，从而暴露出牺牲结构155上方的第二功能层12和顶部牺牲层11b的侧壁，以便后续能够在第一凹槽30中形成覆盖第二功能层12和第一功能层11侧壁的第一源漏掺杂层。
需要说明的是，结合参考图8，所述半导体结构的形成方法还包括：在形成所述第一凹槽30之后，形成第一源漏掺杂层之前，沿第二方向，刻蚀所述第一凹槽30侧壁露出的第二功能层12和牺牲结构155；在所述第一凹槽30侧壁露出的第二功能层12和牺牲结构155侧壁上形成第一内壁层160。
具体地，在去除所述保护层150之后，沿第二方向，刻蚀第一凹槽30侧壁露出的第二功能层12和牺牲结构155，以及形成第一内壁层160。
本实施例中，采用各向同性的刻蚀工艺，沿第二方向，刻蚀第一凹槽30侧壁露出的第二功能层12和牺牲结构155。各向同性的刻蚀工艺具有各向同性刻蚀的特性，从而能够沿着第二方向，对第一凹槽30侧壁露出的第二功能层12和牺牲结构155进行刻蚀。具体地，所述各向同性的刻蚀工艺包括湿法刻蚀工艺，湿法刻蚀工艺易于实现各向同性的刻蚀。
后续在第一凹槽30中形成第一源漏掺杂层，以及在第一区域I的第二功能层12和牺牲结构155位置处形成第一器件栅极后，第一内壁层160位于第一源漏掺杂层与第一器件栅极之间，能够对第一源漏掺杂层与第一器件栅极之间起到隔离的作用，且有利于减小第一源漏掺杂层与第一器件栅极之间的寄生电容。
本实施例中，第一内壁层160的材料为介质材料。第一内壁层160的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。作为一种示例，第一内壁层160的材料为氮化硅。
参考图9，在所述第一凹槽30中形成第一源漏掺杂层161。
在器件工作时，第一源漏掺杂161用于提供载流子源。而且，本实施例中，第一源漏掺杂层161的材料包括应力层，从而能够在器件工作时为沟道提供应力，有利于提高第一型晶体管的载流子的迁移率。作为一种示例，第一区域I的基底10用于形成PMOS晶体管，第一源漏掺杂161包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。
第一源漏掺杂层161覆盖第一功能层11和第一内壁层160的侧壁。
本实施例中，在形成第一源漏掺杂层161之后，去除所述第一掩膜层101。
参考图10，在第二区域II的伪栅145两侧的沟道叠层120中形成第二源漏掺杂层162。沿第一方向，第二源漏掺杂层162和第一源漏掺杂层161之间由所述介电墙140相隔离。
在器件工作时，第二源漏掺杂层162用于提供载流子源。而且，本实施例中，第二源漏掺杂层162的材料包括应力层，从而在器件工作时为沟道提供应力，有利于提高第二型晶体管的载流子的迁移率。作为一种示例，第二区域II的基底10用于形成NMOS晶体管，第二源漏掺杂层162包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。
本实施例中，形成所述第二源漏掺杂层162的步骤包括：在第二区域II的伪栅145两侧的沟道叠层120中形成第二凹槽(图未示)；在第二凹槽中形成所述第二源漏掺杂层162。第二凹槽用于为形成第二源漏掺杂层提供形成空间。
需要说明的是，本实施例中，所述形成方法还包括：在形成第二凹槽之后，在形成第二源漏掺杂层162之前，沿第二方向，刻蚀第二凹槽侧壁露出的第一功能层11；在第二凹槽侧壁露出的第一功能层11侧壁上形成第二内壁层165。
本实施例中，采用各向同性的刻蚀工艺，沿第二方向，刻蚀第二凹槽侧壁露出的第一功能层11。各向同性的刻蚀工艺具有各向同性刻蚀的特性，从而能够沿着第二方向，对第二凹槽侧壁露出的第一功能层11进行刻蚀。具体地，各向同性的刻蚀工艺包括湿法刻蚀工艺，湿法刻蚀工艺易于实现各向同性的刻蚀。
后续在第二凹槽中形成第二源漏掺杂层，以及在第二区域II的第一功能层11形成第二器件栅极后，所述第二内壁层165位于第二源漏掺杂层与第二器件栅极之间，能够对第二源漏掺杂层与第二器件栅极之间起到隔离的作用，且有利于减小第二源漏掺杂层与第二器件栅极之间的寄生电容。
本实施例中，所述第二内壁层165的材料为介质材料。所述第二内壁层165的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。作为一种示例，所述第二内壁层165的材料为氮化硅。
参考图11至图12，去除所述伪栅145，形成栅极开口40(如图12所示)。
栅极开口40用于为后续形成器件栅极提供空间位置。
而且，去除伪栅145后，栅极开口40暴露出第二功能层12、第一功能层11以及牺牲结构155，以便于后续通过栅极开口40去除牺牲结构155和第一区域I的第二功能层12、以及第二区域II的第一功能层11。具体地，去除伪栅145的工艺包括干法刻蚀和湿法刻蚀中的一种或两种工艺。
如图11所示，本实施例中，在形成第一源漏掺杂层161和第二源漏掺杂层162之后，去除伪栅145之前，形成方法还包括：在所述伪栅145侧部的基底10上形成覆盖第一源漏掺杂层161和第二源漏掺杂层162的层间介质层170。
层间介质层170用于实现相邻器件之间的电隔离。本实施例中，层间介质层170的材料为氧化硅。相应地，如图12所示，形成栅极开口40之后，栅极开口40位于所述层间介质层170中。
参考图13，通过所述栅极开口40，去除所述牺牲结构155和第一区域I的第二功能层12以形成第一通槽50，以及去除第二区域II的第一功能层11以形成第二通槽60。
第一通槽50和第一区域I的栅极开口40为后续形成第一器件栅极提供空间位置。第二通槽60和第二区域II的栅极开口40为后续形成第二器件栅极提供空间位置。第一通槽50与第一区域I的栅极开口40相连通，第二通槽60与第二区域II的栅极开口40相连通。
去除牺牲结构155和第一区域I的第二功能层12，第一区域I的剩余第一功能层11用于作为第一沟道层，用于提供第一型晶体管工作时的导电沟道。所述第一通槽50由相邻的第一沟道层，或者，由第一沟道层与基底10围成。
本实施例中，形成第一通槽50后，沿第一功能层11的延伸方向(即第二方向)，第一功能层11的两端与第一源漏掺杂层161相连且悬空于栅极开口40内，为后续第一器件栅极能够包围第一区域I的第一功能层11提供基础。去除所述牺牲结构155和第一区域I的第二功能层12后，第一区域I的第一功能层11间隔设置，一个或多个间隔设置的第一功能层11构成第一沟道结构层180，第一沟道结构层180位于基底10上且与基底10间隔设置。
去除第二区域II的第一功能层11，第二区域II的剩余第二功能层12用于作为第二沟道层，用于提供第二型晶体管工作时的导电沟道。第二通槽60由相邻的第二沟道层，或者，由第二沟道层与基底10围成。
本实施例中，形成第二通槽60后，沿第二功能层12的延伸方向(即第二方向)，第二功能层12的两端与第二源漏掺杂层162相连且悬空于栅极开口40内，为后续第二器件栅极能够包围第二区域II的第二功能层12提供基础。去除第二区域II的第一功能层11后，第二区域II的第二功能层12间隔设置，一个或多个间隔设置的第二功能层12构成第二沟道结构层190，第一沟道结构层190位于基底10上且与基底10间隔设置。
本发明实施例中，由于去除了所述底部功能层11a，从而使得第一区域I的第一功能层11数量小于第二区域II的第二功能层12数量，第一区域I的剩余第一功能层11用于作为第一沟道层，第二区域II的剩余第二功能层12用于作为第二沟道层，也就是说，第一区域I的沟道层数量小于第二区域II的沟道层数量，因此，本发明实施例能够在第一区域I和第二区域II形成不同数量的沟道层，有利于满足叉型栅极晶体管中对第一区域I的器件和第二区域II的器件具有不同沟道层数量的需求，相应满足对叉型栅极晶体管中对器件性能的要求，例如：当叉型栅极晶体管用于形成SRAM器件时，第一区域I和第二区域II的沟道层数量不同，有利于减小器件单元漏电流、改善器件稳定性能、以及提高SRAM器件的密度。
而且，本发明实施例在提供基底10的步骤中，第一区域I和第二区域II都形成有沟道叠层120，之后再去除第一区域I的第二功能层12和第一区域I的第一功能层11，将第一区域I的第一功能层11保留作为第一功能层、以及第二区域II的第二功能层12保留作为的第二沟道层，从而将形成第一区域I的沟道层和第二区域II的沟道层的工艺相整合，有利于提高工艺整合度和工艺兼容性，进而有利于简化工艺复杂度、缩短生产周期。
本实施例中，第一功能层11和第二功能层12的材料不同，因此，在不同步骤中，分别去除所述牺牲结构155和第一区域I的第二功能层12，以及去除第二区域II的第一功能层11。
本实施例中，所述第二沟道层的数量大于第一沟道层的数量，所述第二沟道结构层的顶面高于所述第一沟道结构层的顶面，低于所述第一沟道结构层的一个或多个第二沟道层作为底部沟道层，位于所述底部沟道层上方的第二沟道层作为顶部沟道层，所述顶部沟道层与所述第一沟道层交错设置。
本实施例中，所述顶部沟道层与第一沟道层交错设置的意思是：沿平行于基底10表面的方向，第一沟道层与相邻顶部沟道层12b之间的间隙相对应，或者第一沟道层11与顶部沟道层12b和底部沟道层12a之间的间隙相对应。
本实施例中，介电墙140的顶面高于第一沟道结构层180和第二沟道结构层190的顶面。
参考图14，对所述栅极开口40、第一通槽50和第二通槽60进行填充，形成位于所述第一区域I的基底10上且包围介电墙140露出的第一功能层11的第一器件栅极191，以及位于所述第二区域II的基底10上且包围介电墙140露出的第二功能层12的第二器件栅极192。
本实施例中，沿第一方向，介电墙140位于第一通槽50和第二沟道结构层190之间、以及第二通槽60和第一沟道结构层180之间，有利于防止在第一区域I和第二区域II上形成对应的器件栅极的过程互相影响，例如：器件栅极包括功函数层，当第一区域I和第二区域II用于形成不同类型的器件时，不同区域对应的器件栅极中的功函数层的材料不同，因此半导体结构的形成过程还包括去除一个区域上的功函数层的步骤，通过形成介电墙140，从而将相第一通槽50和第二沟道结构层190隔离、以及将第二通槽60和第一沟道结构层180隔离，有利于降低在去除一个区域上的功函数层的工艺对另外一个区域上的沟道层或功函数层造成损伤的概率，相应有利于保证不同器件栅极的完整性，进而有利于提高半导体结构的性能和工艺制程良率；而且，介电墙140用于隔离第一区域I和第二区域II，还有利于使第一区域I和第二区域II之间实现更小的间隔。
在器件工作时，第一器件栅极191用于控制第一型晶体管的导电沟道的开启或关断，第二器件栅极192用于控制第二型晶体管的导电沟道的开启或关断。
本实施例中，第一器件栅极191和第二器件栅极192之间由所述介电墙140相隔离。本实施例中，第一器件栅极191和第二器件栅极192为金属栅极。
作为一种示例，第一器件栅极191包括位于栅极开口40的底部和侧壁、以及包围介电墙140露出的第一功能层11的高k栅介质层(图未示)、位于第一区域I的高k栅介质层上的第一功函数层(图未示)、以及位于第一功函数层上且填充于第一区域I的栅极开口40和第一通槽50的栅电极层(图未示)。
作为一种示例，第二器件栅极192包括位于栅极开口40的底部和侧壁、以及包围介电墙140露出的第二功能层12的高k栅介质层、位于第二区域II的高k栅介质层上的第二功函数层(图未示)、以及位于第二功函数层上且填充于第二区域II的栅极开口40和第二通槽60的栅电极层(图未示)。
第一区域I的高k栅介质层用于电隔离第一沟道层与第一功函数层、以及电隔离第一区域I的基底10与第一功函数层；第二区域II的高k栅介质层用于电隔离第二区域I的第二沟道层与第二功函数层、以及电隔离第二区域II的基底10与第二功函数层。本实施例中，高k栅介质层的材料包括高k介质材料，例如：HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3。
第一功函数层用于调节第一型晶体管的功函数。本实施例中，第一型晶体管为PMOS晶体管，第一功函数层材料为P型功函数材料，包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。第二功函数层用于调节第二型晶体管的功函数。本实施例中，第二型晶体管为NMOS晶体管，第二功函数层材料为N型功函数材料，包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。
栅电极层作为电极，用于实现第一器件栅极191与外部电路或其他互连结构之间的电连接，以及实现第二器件栅极192与外部电路或其他互连结构之间的电连接。栅电极层的材料包括W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，形成第一器件栅极191和第二器件栅极192的步骤包括：在栅极开口40的底面和侧壁，形成包围介电墙140露出的第一沟道层和第二沟道层的初始高k栅介质层，初始高k栅介质层还形成在介电墙140和层间介质层170上；在初始高k栅介质层上形成第一初始功函数层；去除第二区域II的第一初始功函数层；在第二区域II的初始高k栅介质层上形成第二初始功函数层；形成填充栅极开口40、第一通槽50和第二通槽60的初始栅电极层，初始栅电极层还覆盖于所述介电墙140和层间介质层170的顶面；采用平坦化工艺，去除高于介电墙140的初始栅电极层、第一初始功函数层、第二初始功函数层以及初始高k栅介质层，形成所述第一器件栅极191和第二器件栅极192。
其中，在采用平坦化工艺，去除高于介电墙140的初始栅电极层、第一初始功函数层、第二初始功函数层以及初始高k栅介质层的过程中，还去除高于所述介电墙140的层间介质层170。
图15至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：
参考图15，包括图15a和图15b，图15a为在伪栅245位置处沿第一方向的剖面图，图15b为图15a沿CC方向的剖视图，当所述底部功能层的数量大于或等于两个时，去除所述底部功能层后，形成沟槽20a，所述沟槽20a由所述介电墙240、第一区域I的第二功能层22与基底200围成，或者，由介电墙240与第一区域I的相邻第二功能层22围成。
本实施例中，以底部功能层的数量为两个作为一种示例，沟槽20a的数量相应为两个。在其他实施例中，底部功能层的数量还可以大于两个。
参考图16至图17，在所述顶部功能层21b下方的第二功能层22与基底200之间、相邻的第二功能层22之间填充牺牲结构255，并去除位于初始凹槽10a下方的第二功能层22，形成位于第一区域I的伪栅245两侧的第一凹槽30a。
本实施例中，形成所述牺牲结构255的步骤中，在所述沟槽20a中填充所述牺牲结构255。
本实施例中，采用外延工艺，在所述沟道20a中填充所述牺牲结构255。因此，在形成所述牺牲结构255之后，去除位于初始凹槽10a下方的第二功能层22，且在去除位于初始凹槽10a下方的第二功能层22的步骤中，去除位于初始凹槽10a下方的第二功能层22和牺牲结构255，形成所述第一凹槽30a。
本实施例中，去除位于初始凹槽10a下方的第二功能层22的工艺包括干法刻蚀工艺。具体的，所述干法刻蚀工艺为各向异性的干法刻蚀工艺。
本实施例中，在形成所述牺牲结构255之后，去除位于初始凹槽10a下方的第二功能层22之前，形成方法还包括：去除所述保护层250。去除保护层250，从而后续能够沿着初始凹槽10a的侧壁，对第二功能层22进行刻蚀。
本实施例中，以在形成牺牲结构255之后，去除位于初始凹槽10a下方的第二功能层22作为一种示例。在其他实施例中，还能够在去除位于初始凹槽下方的第二功能层之后，形成所述牺牲结构。相应地，在形成牺牲结构的过程中，牺牲结构能够仅位于顶部牺牲层的下方。
后续去除第一区域I的牺牲结构255和第二功能层22，第一区域I的第一功能层21用于作为第一沟道层；去除第二区域II的第一功能层21，第二区域II的第二功能层22用于作为第二沟道层，相应地，第二沟道层的数量大于第一沟道层的数量，且本实施例中，第二沟道层的数量比第一沟道层的数量多两个。在另一些实施例中，当底部沟道层的熟练大于两个时，第二沟道层的数量和第一沟道层的数量的差值还可以大于两个。
后续步骤与前述实施例相同，本实施例在此不再赘述。
对本实施例半导体结构的形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图18至图19，示出了本发明半导体结构一实施例的结构示意图。其中，图18中的图18a为俯视图，图18b为图18a在BB位置处的剖面图，图19中的图19a为图18a在AA位置处的剖面图，图19中的图19b为图18a在EE位置处的剖面图。
所述半导体结构包括：基底30，包括分立的器件单元区(未标示)，器件单元区包括沿第一方向(如图18a中x方向所示)排布的第一区域I和第二区域II；沿第二方向(如图18a中y方向所示)延伸的第一沟道结构层380，位于所述第一区域I的基底30上且与所述基底30间隔设置，第二方向垂直于第一方向，所述第一沟道结构层380包括一个或多个间隔设置的第一沟道层31；沿第二方向延伸的第二沟道结构层390，位于所述第二区域II的基底30上且与所述基底30间隔设置，所述第二沟道结构层390包括多个间隔设置的第二沟道层32，所述第二沟道层32的数量大于第一沟道层31的数量，所述第二沟道结构层390的顶面高于所述第一沟道结构层380的顶面，低于所述第一沟道结构层380的一个或多个第二沟道层32作为底部沟道层32a，位于所述底部沟道层32a上方的第二沟道层32作为顶部沟道层32b，所述顶部沟道层32b与所述第一沟道层31交错设置；介电墙340，沿第一方向位于所述第一区域I和第二区域II交界处的基底30上，且覆盖所述第一沟道结构层380和第二沟道结构层390的侧壁；位于所述第一区域I基底30上的第一器件栅极391，覆盖第一沟道结构层380的顶部且包围所述第一沟道层31，所述第一器件栅极391还覆盖介电墙340的侧壁；位于所述第二区域II基底30上的第二器件栅极392，覆盖第二沟道结构层390的顶部且包围所述第二沟道层32，所述第二器件栅极392还覆盖介电墙340的侧壁；第一源漏掺杂层361，位于所述第一器件栅极391两侧且覆盖所述第一沟道结构层380的侧壁；第二源漏掺杂层362，位于所述第二器件栅极392两侧且覆盖所述第二沟道结构层390的侧壁。
本发明实施例提供的半导体结构中，所述第二沟道层32的数量大于第一沟道层31的数量，所述第二沟道结构层390的顶面高于所述第一沟道结构层380的顶面，低于所述第一沟道结构层380的一个或多个第二沟道层32作为底部沟道层32a，位于所述底部沟道层32a上方的第二沟道层32作为顶部沟道层32b，所述顶部沟道层32b与所述第一沟道层31交错设置，因此，本发明实施例能够在第一区域I和第二区域II形成不同数量的沟道层，有利于满足叉型栅极晶体管(Forksheet)中对第一区域I的器件和第二区域II的器件具有不同沟道层数量的需求，相应满足对叉型栅极晶体管中对器件性能的要求，例如：当叉型栅极晶体管用于形成SRAM器件时，第一区域I和第二区域II的沟道层数量不同，有利于减小器件单元漏电流、改善器件稳定性能、以及提高SRAM器件的密度。
第一区域I用于形成第一型晶体管，第二区域II用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同。其中，第一型或第二型指的是晶体管的掺杂类型，也就是指晶体管中源漏掺杂层的掺杂类型。
作为一种示例，所述第一区域I用于形成PMOS晶体管，所述第二区域II用于形成NMOS晶体管。
作为一种示例，基底30包括衬底300、以及分立于第一区域I和第二区域II的衬底300上的鳍部310。本实施例中，衬底300为硅衬底，鳍部310与衬底300的材料相同，鳍部310的材料为硅。
半导体结构还包括：隔离结构330，位于鳍部310侧部的衬底300上，隔离结构330露出第一沟道结构层380和第二沟道结构层390。隔离结构330用于对相邻鳍部310起到隔离作用。隔离结构330还用于隔离第一器件栅极391与衬底300、以及隔离第二器件栅极392与衬底300。
本实施例中，隔离结构330的材料为氧化硅。
第一沟道层31用于提供第一型晶体管的导电沟道。第二沟道层32用于提供第二型晶体管的导电沟道。本实施例中，第一沟道结构层380和第二沟道结构层390分别位于鳍部310上，且与鳍部310间隔设置。
本实施例中，所述顶部沟道层32b与所述第一沟道层31交错设置的意思是，沿平行于基底30表面的方向，所述第一沟道层31与相邻顶部沟道层32b之间的间隙相对应，或者第一沟道层31与顶部沟道层12b和底部沟道层12a之间的间隙相对应。
本实施例中，第二沟道层32数量与第一沟道层31数量相差一个。在其他实施例中，第二沟道层的数量与第一沟道层的数量还可以相差两个或多于两个。
本实施例中，最接近基底30的一个第一沟道层31的顶面，高于最接近基底30的一个第二沟道层32顶面，而且，最接近基底30的一个第一沟道层31底面与最接近基底30的一个第二沟道层32顶面之间，相差一个或多个第一沟道层31的厚度。
本实施例中，第一区域I用于形成PMOS晶体管，第二区域II用于形成NMOS晶体管。作为一种示例，第一沟道层31的材料包括硅锗；所述第二功能层32的材料包括硅。因此，第一沟道层31的材料为硅锗，对PMOS晶体管采用SiGe沟道技术，有利于提高PMOS晶体管的性能；第二沟道层32的材料为硅，对NMOS晶体管采用Si沟道技术，有利于提高NMOS晶体管的性能。
在其他实施例中，当第一区域用于形成NMOS晶体管，所述第二区域用于形成PMOS晶体管时，第一沟道层的材料包括硅，第二沟道层的材料包括硅锗。
沿第一方向，介电墙340对第一沟道结构层380和第二沟道结构层390之间、第一器件栅极391和第二器件栅极392之间、以及第一源漏掺杂层361和第二源漏掺杂层362之间起到隔离的作用，介电墙340用于隔离第一型晶体管和第二型晶体管，有利于使第一型晶体管和第二型晶体管之间实现更小的间隔。
本实施例中，介电墙340还位于第一区域I和第二区域II的鳍部310之间，用于对第一区域I和第二区域II的鳍部310之间起到隔离的作用。
本实施例中，介电墙340的材料为氮化硅。
作为一种示例，介电墙340顶面高于第二沟道结构层390的顶面。
在器件工作时，第一器件栅极391用于控制第一型晶体管的导电沟道的开启或关断，第二器件栅极392用于控制第二型晶体管的导电沟道的开启或关断。
本实施例中，第一器件栅极391和第二器件栅极392之间由所述介电墙340相隔离。本实施例中，第一器件栅极391和第二器件栅极392为金属栅极。
作为一种示例，第一器件栅极391包括高k栅介质层(图未示)、位于第一区域I的高k栅介质层上的第一功函数层(图未示)、以及位于第一功函数层上的栅电极层(图未示)。作为一种示例，第二器件栅极392包括高k栅介质层、位于第二区域II的高k栅介质层上的第二功函数层(图未示)、以及位于第二功函数层上的栅电极层(图未示)。
所述第一器件栅极391位于相邻第一沟道层31之间、位于第一沟道层31与基底30之间、或覆盖于第一沟道结构层380的顶部且位于第一源漏掺杂层361之间的部分，作为第一部分41。所述第二器件栅极392位于相邻第二沟道层32之间、以及位于第二沟道层32与基底30之间的部分，作为第二部分42。
在器件工作时，第一源漏掺杂层361用于提供载流子源。而且，本实施例中，第一源漏掺杂层361在第一型晶体管工作时为沟道提供应力，从而提高载流子的迁移率。作为一种示例，第一型晶体管为PMOS晶体管，第一源漏掺杂361包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。
在器件工作时，第二源漏掺杂层362用于提供载流子源。而且，本实施例中，第二源漏掺杂层362在第二型晶体管工作时为沟道提供应力，从而提高载流子的迁移率。作为一种示例，第二型晶体管为NMOS晶体管，第二源漏掺杂层362包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。
本实施例中，沿所述第一方向，所述第二源漏掺杂层361与所述第一源漏掺杂层362之间由所述介电墙340相隔离。
本实施例中，所述半导体结构还包括：第一内壁层360，位于所述第一部分41与所述第一源漏掺杂层361之间。所述第一内壁层360位于第一源漏掺杂层361与第一部分41之间，能够对第一源漏掺杂层361与第一器件栅极391之间起到隔离的作用，且有利于减小第一源漏掺杂层361与第一器件栅极391之间的寄生电容。本实施例中，所述第一内壁层360的材料为氮化硅。
所述半导体结构还包括：第二内壁层365，位于所述第二部分42与所述第二源漏掺杂层362之间。所述第二内壁层365位于第二源漏掺杂层与第二部分42之间，能够对第二源漏掺杂层362与第二器件栅极392之间起到隔离的作用，且有利于减小第二源漏掺杂层362与第二器件栅极392之间的寄生电容。
本实施例中，所述第二内壁层365的材料为氮化硅。
本实施例中，半导体结构还包括：层间介质层370，位于所述第一器件栅极391和第二器件栅极392侧部的基底30上，且覆盖第一源漏掺杂层361和第二源漏掺杂层362。层间介质层370用于实现相邻器件之间的电隔离。
本实施例中，层间介质层370的材料为氧化硅
本实施例中，为方便示意和说明，仅在图18b中示意出了层间介质层370。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括沿第一方向排布的第一区域和第二区域，所述基底上形成有沿第二方向延伸的多个堆叠的沟道叠层，所述第二方向垂直于第一方向，所述沟道叠层包括第一功能层和位于第一功能层上的第二功能层，所述第一区域靠近基底的一个或多个第一功能层为底部功能层，位于所述底部功能层上方的第一功能层为顶部功能层；
沿所述第一方向，在所述第一区域和第二区域的沟道叠层之间形成介电墙；形成横跨所述沟道叠层和介电墙的伪栅；
刻蚀位于所述第一区域的伪栅两侧且位于底部功能层上方的顶部功能层和第二功能层，形成初始凹槽；
去除所述底部功能层；
在所述顶部功能层下方的第二功能层与基底之间、相邻的第二功能层之间填充牺牲结构，并去除位于初始凹槽下方的第二功能层，或者，仅在所述顶部功能层下方的第二功能层与基底之间填充牺牲结构，形成位于第一区域的伪栅两侧的第一凹槽；
在所述第一凹槽中形成第一源漏掺杂层；
在所述第二区域的伪栅两侧的沟道叠层中形成第二源漏掺杂层；
去除所述伪栅，形成栅极开口；通过所述栅极开口，去除所述牺牲结构和第一区域的第二功能层以形成第一通槽，以及去除第二区域的第一功能层以形成第二通槽；
对所述栅极开口、第一通槽和第二通槽进行填充，形成位于所述第一区域且包围介电墙露出的第一功能层的第一器件栅极，以及位于所述第二区域且包围介电墙露出的第二功能层的第二器件栅极。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域用于形成第一型晶体管，所述第二区域用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同；
所述第一区域的第一功能层用于作为第一沟道层，所述第一区域的第二功能层用于作为第一牺牲层；所述第二区域的第一功能层用于作为第二牺牲层，所述第二区域的第二功能层用于作为第二沟道层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述初始凹槽之后，去除所述底部功能层之前，所述半导体结构的形成方法还包括：在所述初始凹槽的侧壁形成保护层；
以所述保护层为掩膜，去除所述底部功能层
在形成所述牺牲结构之后，形成所述第一源漏掺杂层之前，所述半导体结构的形成方法还包括：去除所述保护层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述底部功能层的数量为一个；
在所述顶部功能层下方的第二功能层与基底之间填充所述牺牲结构，形成所述第一凹槽。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述底部功能层的数量大于或等于两个；
去除所述底部功能层后，形成沟槽，所述沟槽由所述介电墙、第一区域的第二功能层与基底围成，或者，由所述介电墙与第一区域的相邻第二功能层围成；
形成所述牺牲结构的步骤中，在所述沟槽中填充所述牺牲结构；
去除位于初始凹槽下方的第二功能层的步骤中，去除位于初始凹槽下方的第二功能层和牺牲结构，形成所述第一凹槽。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲结构的材料与所述第二功能层的材料相同。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲结构的工艺包括外延工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，去除位于初始凹槽下方的第二功能层的工艺包括各向异性的干法刻蚀工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述底部功能层的工艺包括各向同性的干法刻蚀工艺。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述伪栅之后，形成所述初始凹槽之前，所述半导体结构的形成方法还包括：在所述基底上形成覆盖所述第二区域的沟道叠层的第一掩膜层，所述第一掩膜层暴露出所述第一区域的沟道叠层；
以所述第一掩膜层为掩膜，刻蚀位于所述第一区域的伪栅两侧且位于底部功能层上方的顶部功能层和第二功能层；
以所述第一掩膜层为掩膜，去除所述底部功能层；
以所述第一掩膜层为掩膜，去除所述初始凹槽下方的第二功能层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述第一凹槽之后，形成所述第一源漏掺杂层之前，沿第二方向，刻蚀所述第一凹槽侧壁露出的第二功能层和牺牲结构；在所述第一凹槽侧壁露出的第二功能层和牺牲结构侧壁上形成第一内壁层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二源漏掺杂层的步骤包括：在所述第二区域的伪栅两侧的沟道叠层中形成第二凹槽；在所述第二凹槽中形成所述第二源漏掺杂层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述第二凹槽之后，在形成所述第二源漏掺杂层之前，沿第二方向，刻蚀所述第二凹槽侧壁露出的第一功能层；在所述第二凹槽侧壁露出的第一功能层侧壁上形成第二内壁层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域用于形成PMOS晶体管，所述第二区域用于形成NMOS晶体管；所述第一功能层的材料包括硅锗；所述第二功能层的材料包括硅；
或者，所述第一区域用于形成NMOS晶体管，所述第二区域用于形成PMOS晶体管；所述第一功能层的材料包括硅；所述第二功能层的材料包括硅锗。
15.一种半导体结构，其特征在于，包括：
基底，包括沿第一方向排布的第一区域和第二区域；
沿第二方向延伸的第一沟道结构层，位于所述第一区域的基底上且与所述基底间隔设置，所述第二方向垂直于所述第一方向，所述第一沟道结构层包括一个或多个间隔设置的第一沟道层；
沿所述第二方向延伸的第二沟道结构层，位于所述第二区域的基底上且与所述基底间隔设置，所述第二沟道结构层包括多个间隔设置的第二沟道层，所述第二沟道层的数量大于第一沟道层的数量，所述第二沟道结构层的顶面高于第一沟道结构层的顶面，低于所述第一沟道结构层的一个或多个第二沟道层作为底部沟道层，且所述底部沟道层与所述基底间隔设置，位于所述底部沟道层上方的第二沟道层作为顶部沟道层，所述顶部沟道层与所述第一沟道层交错设置；
介电墙，沿所述第一方向位于所述第一区域和第二区域交界处的基底上，且覆盖所述第一沟道结构层和第二沟道结构层的侧壁；
位于所述第一区域基底上的第一器件栅极，覆盖第一沟道结构层的顶部且包围所述介电墙露出的第一沟道层，所述第一器件栅极还覆盖介电墙的侧壁；所述第一器件栅极位于相邻第一沟道层之间、位于第一沟道层与基底之间、或覆盖于第一沟道结构层的顶部且位于第一源漏掺杂层之间的部分，作为第一部分，第一部分和所述第一沟道层构成第一叠层结构；
位于所述第二区域基底上的第二器件栅极，覆盖第二沟道结构层的顶部且包围所述介电墙露出的第二沟道层，所述第二器件栅极还覆盖介电墙的侧壁；所述第二器件栅极位于相邻第二沟道层之间、或位于第二沟道层与基底之间的部分，作为第二部分，第二部分和第二沟道层构成第二叠层结构；
第一源漏掺杂层，位于所述第一器件栅极两侧且覆盖所述第一沟道结构层的侧壁；
第二源漏掺杂层，位于所述第二器件栅极两侧且覆盖所述第二沟道结构层的侧壁；
其中，所述介电墙沿第一方向位于所述第一叠层结构和第二叠层结构之间、以及位于所述第一源漏掺杂层和第二源漏掺杂层之间，且所述介电墙和所述第一沟道结构层、第二沟道结构层、第一部分和第二部分相接触，沿第一方向，介电墙对第一沟道结构层和第二沟道结构层之间、第一器件栅极和第二器件栅极之间、以及第一源漏掺杂层和第二源漏掺杂层之间起到隔离的作用；
层间介质层，位于所述第一器件栅极和第二器件栅极以及介电墙侧部的基底上，且覆盖第一源漏掺杂层和第二源漏掺杂层。
16.如权利要求15所述的半导体结构，其特征在于，所述第一区域用于形成第一型晶体管，第二区域用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同。
17.如权利要求15所述的半导体结构，其特征在于，所述第一区域用于形成PMOS晶体管，所述第二区域用于形成NMOS晶体管；所述第一沟道层的材料包括硅锗，所述第二沟道层的材料包括硅；
或者，所述第一区域用于形成NMOS晶体管，所述第二区域用于形成PMOS晶体管；所述第一沟道层的材料包括硅，所述第二沟道层的材料包括硅锗。
18.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：第一内壁层，位于所述第一部分与所述第一源漏掺杂层之间。
19.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：第二内壁层，位于所述第二部分与所述第二源漏掺杂层之间。
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