CN104126221A - 具有调制的纳米线数目的半导体器件 - Google Patents

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Abstract

描述了具有调制纳米线数目的半导体器件和形成这种器件的方法例如，半导体结构包括第一半导体器件，第一半导体器件具有设置于衬底上方并且在具有第一最高纳米线的第一垂直平面中叠置的多个纳米线。第二半导体器件具有设置于衬底上方并且在具有第二最高纳米线的第二垂直平面中叠置的一个或多个纳米线。第二半导体器件包括比第一半导体器件少一个或多个的纳米线。第一和第二最高纳米线设置于与第一和第二垂直平面正交的平面中。

Description

具有调制的纳米线数目的半导体器件
技术领域
本发明的实施例涉及纳米线半导体器件的领域，具体而言，涉及具有调制的纳米线数目的半导体器件以及形成这种器件的方法的领域。
背景技术
在过去几十年间，集成电路中特征的缩放已经成为持续增长的半导体工业背后的驱动力。缩放到越来越小的特征能够在半导体芯片有限的面积上增大功能单元的密度。例如，缩小晶体管的尺寸允许在芯片上纳入更大数量的存储器件，给产品的制造带来更大能力。不过，对容量越来越大的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
在微电子器件尺度比例尺跨过15纳米(nm)的节点时，维持迁移率改进和短沟道控制为器件制造带来了挑战。用于制造器件的纳米线提供了改进的短沟道控制。例如，硅锗(SixGe1-x)纳米线沟道结构(其中x<0.5)在相当大的Eg下提供了迁移率增大，这适用于很多利用更高电压工作的常规产品。此外，硅锗(SixGe1-x)纳米线沟道(其中x>0.5)在更低的Eg下提供了增强的迁移率(例如，适于移动/手持式领域中的低压产品)。
很多不同的技术已经在尝试制造基于纳米线的器件并设定其尺寸。不过，在这种半导体器件的Z调制领域中仍然需要显著的改进。
发明内容
本发明的实施例包括具有调制的纳米线数目的半导体器件和形成这种器件的方法。
在实施例中，半导体结构包括第一半导体器件，所述第一半导体器件具有设置于衬底上方并且在具有第一最高纳米线的第一垂直平面中叠置的多条纳米线。第二半导体器件具有设置于衬底上方并且在具有第二最高纳米线的第二垂直平面中叠置的一条或多条纳米线。第二半导体器件包括比第一半导体器件少一条或多条的纳米线。第一和第二最高纳米线设置于与第一和第二垂直平面正交的平面中。
在另一实施例中，半导体结构包括第一半导体器件，所述第一半导体器件具有设置于衬底上方并且在具有第一最高纳米线的第一垂直平面中叠置的第一多条纳米线。第二半导体器件具有设置于衬底上方并且在具有第二最高纳米线的第二垂直平面中叠置的第二多条纳米线。第二半导体器件包括比第一半导体器件少一条或多条的纳米线。第三半导体器件具有设置于衬底上方并且在具有第三最高纳米线的第三垂直平面中叠置的一条或多条纳米线。第三半导体器件包括比第二半导体器件少一条或多条的纳米线。在与第一、第二和第三垂直平面正交的同一平面中设置第一、第二和第三最高纳米线。
在另一实施例中，一种制造纳米线半导体结构的方法包括在衬底上方形成半导体层的叠置体。所述半导体层的叠置体包括多个有源层。由所述半导体层的叠置体的第一区域形成第一鳍。所述第一鳍包括所述有源层的两个或更多个构图部分。由所述半导体层的叠置体的第二区域形成第二鳍。所述第二鳍包括比所述第一鳍少一个或多个有源层的构图部分。在所述第二鳍下方形成电介质层。分别由第一和第二鳍形成第一和第二半导体器件。
附图说明
图1A示出了根据本发明实施例，基于纳米线的半导体器件的三维截面图。
图1B示出了根据本发明实施例，沿a-a'轴截取的图1A的基于纳米线的半导体器件的截面图。
图1B'示出了根据本发明另一实施例，沿a-a'轴截取的图1A的另一基于纳米线的半导体器件的截面图。
图2A-2G示出了根据本发明实施例，表示制造纳米线半导体结构的方法中各个操作的截面图。
图3示出了根据本发明实施例，表示制造纳米线半导体结构的方法中操作的截面图。
图4示出了根据本发明实施例，表示制造纳米线半导体结构的方法中操作的截面图。
图5A-5H示出了根据本发明实施例，表示制造纳米线半导体结构的方法中各个操作的截面图。
图6示出了根据本发明的一种实施方式的计算装置。
具体实施方式
描述了具有调制纳米线数目的半导体器件和形成这种器件的方法。在以下描述中,阐述了很多具体细节,例如具体的纳米线集成和材料体系,以便提供对本发明实施例的透彻理解。对于本领域的技术人员显而易见的是，可以无需这些具体细节来实践本发明的实施例。在其他情况下，未详细描述公知的特征，例如集成电路设计的布局，以免不必要地使本发明的实施例模糊不清。此外，要理解，图中示出的各实施例是例示性表达，未必是按比例描绘的。
本发明的一个或多个实施例实际涉及为由多条纳米线制造的器件选择性去除纳米线。这样的实施例可以实现具有变化的Z(例如变化的有源区域面积)的基于纳米线的器件制造。在一个这样的实施例中，在鳍前体构图操作期间确定要包括在具体器件中的纳米线数量，在所述操作中针对给定的Z(也称为Zwa或有源区的宽度Z)对特定数量的有源层进行构图。可以制造出在某些器件之内具有不同数量纳米线的器件，所有器件都在公共衬底上。
本发明的实施例可以被描述为选择性去除纳米线或在有源区构图期间预定的制造次数。从任一种方式看来，其中具有第一数目纳米线的第一Z值的第一器件可以与其中具有第二数目的纳米线的第二Z值的第二器件在同一衬底上制造。相对于与其他三维器件类比，可以将数量变化的纳米线视为Z调制或Hsi(硅高度)调制。在实施例中，使用间隔体技术来选择要制造并且作为鳍结构中有效扩散而包括的纳米线数量。
在电路设计中，可能关键的是实现各个晶体管驱动强度之间相互平衡的能力，以便优化N/P比。这种优化可以实现鲁棒的电路功能和/或改善电路性能和功率平衡。在SRAM存储单元设计中，Vccmin受到正确单元平衡的强烈影响。通常通过选择晶体管宽度(对于3D FinFET、三栅极或纳米线器件而言，Zwa)来改变晶体管的驱动强度。在平面器件中，可以通过在布局期间绘制更短或更长的物理宽度(Z)来容易地调制晶体管驱动强度。相反地，对于三栅极或FinFET器件，通常通过选择每个器件的鳍数来改变晶体管Z。不过，随着鳍变得更高，用于这种量化鳍数目的可用Z显然有更大的量增加，导致电路操作未优化的可能。
因此，本文中描述的一个或多个实施例涉及在纳米线叠置体鳍侧壁附近构建间隔体，以便暴露要转变成电介质的选定区域。受到间隔体保护的有源区的数量最终对应于为给定器件制造的纳米线数量。在实施例中，对于同一衬底上制造的一对器件，纳米线数量不同，从而能够调制两个器件的有源区，从而调制Z。于是，有效地选择性去除(或仅仅在开始就不制造)了纳米线，使其不再导电，从而独立于同一晶片上的另一个鳍调制了一个鳍(其最终变成纳米线堆)的Hsi。在实施例中，这样的调制允许制造单个SRAM模板以支持多种不同工艺变体(例如SP、LP、GP)而无需改变现有的板组。
在一实施例中，用于实现纳米线数目调制的方法涉及从下到上在扩散鳍区域中切入，与本来在替换栅极工艺流程中从顶部切割扩散鳍的方法相比，这样能够实现寄生电容的减小。在一个实施例中，利用鳍下氧化(UFO)工艺进行子鳍与体硅起始材料的隔离。利用调制的高度形成间隔体允许使用这种方式提供变化的纳米线数量，这与在产品管芯上获得恒定鳍高度相反，从而与相等数量的纳米线相反。在具体的这种实施例中，在鳍蚀刻区域进行有源纳米线数量的调制，在源极区和漏极区域下方以及在沟道下方进行去除。下面与图2A-2G、3、4和5A-5H相关联地描述关于具体方法的更多细节。
因此，在一方面中，通过本文描述的方法提供了公共衬底上具有纳米线数目调制的器件。在一个范例中，图1A示出了根据本发明实施例，基于纳米线的半导体器件100和100'的三维截面图。图1B示出了沿a-a'轴截取的，图1A的基于纳米线的半导体器件100的截面图。图1B'示出了沿a-a'轴截取的，图1A的基于纳米线的半导体器件100'的截面图。
参考图1A，半导体器件100或100'包括设置于衬底102上方的一条或多条垂直叠置的纳米线(104组)。这里的实施例涉及多线器件和单线器件。作为范例，示出了具有纳米线104A、104B和104C的基于三条纳米线的器件100。在另一个范例中，示出了具有纳米线104B和104C的基于二条纳米线的器件100'(亦即，从器件100'排除纳米线104A，如利用用于104A的不同阴影所示)。为了描述方便起见，将纳米线104C用作范例，其中描述仅集中于纳米线之一。要理解的是，在描述一条纳米线的属性时，基于多条纳米线的实施例可以具有针对每条纳米线的同样属性。
在实施例中，公共衬底上设置有具有不同纳米线数目的器件。例如，半导体器件100和100'可以包括在同一衬底上。前一种器件具有的纳米线数目为三个，而后一种器件具有的纳米线数目为两个。图1B和1B'中详细描绘了器件。要理解的是，这里的实施例可以想到器件间的任何数目，只要对于具有不同“数目”，因此具有不同Z的器件，数目相差一条或多条纳米线即可。
参考图1B，包括来自图1A的两个器件100和100'的半导体结构包括具有设置于衬底102上方并且在第一垂直面105中叠置的多条纳米线(三条：104A，104B，和104C)的第一半导体器件100，最高的纳米线为104C。参考图1B'，第二半导体器件100'具有设置于衬底102上方并且在第二垂直面105'中叠置的一条或多条纳米线(两条：104B'和104C’)，最高的纳米线为104C’。第二半导体器件100'包括比第一半导体器件100少一条或多条的纳米线，例如两条纳米线，而不是本具体范例中所示的三条。第一和第二最高纳米线104C和104C'分别设置于彼此相同的平面中，与第一和第二垂直平面105和105'正交。亦即，纳米线104C和104C'在公共衬底102上方等间距分布。
如图1A、1B和1B'中所示，在实施例中，每条纳米线都具有分立的沟道区域106。沟道区106是分立的，因为它完全被栅极电极叠置体108(如下所述)围绕，没有任何居间材料，例如下方的衬底材料或上方的沟道制造材料。因此，在具有多条纳米线104的实施例中，纳米线的沟道区106也是彼此分立的，如图1B和1B'中所示。在一个这种实施例中，每条纳米线还包括一对分立的源极区和漏极区110和112，如图1A中所示。亦即，源极/漏极区110/112完全被接触部114围绕(如下所述)，没有任何居间的材料，例如下方的衬底材料或上方的沟道制造材料。因此，在具有多条纳米线104的这种实施例中，纳米线的源极/漏极区110/112也是彼此分立的。不过，在替代的这种实施例(未示出)中，纳米线的叠置体包括一对非分立的源极区和漏极区。
衬底102可以由适于制造半导体器件的材料构成。在一个实施例中，衬底102包括由单晶材料构成的下方体衬底，所述材料可以包括，但不限于硅、锗、硅-锗或III-V族化合物半导体材料。在下方体衬底上设置上方绝缘体层，该绝缘体层由可以包括，但不限于二氧化硅、氮化硅或氮氧化硅的材料构成。于是，可以由绝缘体上半导体起始衬底制造结构100或者可以形成它以在制造纳米线期间具有这样的绝缘层，如下文更详细所述。图1A，1B和1B'示出了具有下方体晶体部分和上方绝缘部分的衬底102。
或者，直接从体衬底形成结构100，并且使用局部氧化来形成电绝缘部分，代替上述上方绝缘体层。在另一替代实施例中，直接从体衬底形成结构100，使用掺杂在其上形成电隔离有源区，例如纳米线。在一个这种实施例中，第一纳米线(即与衬底紧邻)是Ω-FET型结构的形式。
在实施例中，可以设定纳米线104的尺寸使其作为线或带，并且可以使其具有抹圆方角或圆角。在实施例中，纳米线104由例如，但不限于硅、锗或其组合的材料构成。在一个这种实施例中，纳米线是单晶的。例如，对于硅纳米线104而言，单晶纳米线可以基于(100)全局取向，例如具有z方向上的<100>平面。在实施例中，从截面的角度看，纳米线104尺度处在纳米尺度上。例如，在具体实施例中，纳米线104的最小尺度小于大约20纳米。在实施例中，纳米线104由应变材料构成，尤其在沟道区域106中。每个沟道区106的宽度和高度被示为在图1B和1B'中大致相同，不过，它们未必相同。例如，在另一实施例中(未示出)，纳米线104的宽度显著大于高度。在具体实施例中，宽度大约是高度的2-10倍。这种几何形状的纳米线可以称为纳米带。在替换实施例中(也未示出)，纳米带是垂直取向的。亦即，每条纳米线104都具有宽度和高度，宽度显著小于高度。
参考图1B和1B'，在实施例中，半导体器件100和100'还包括分别设置于衬底102和底部纳米线(104A或104B')之间的居间电介质层130或130'。这样一来，居间电介质层130或130'在衬底102和半导体器件100'之间比在衬底102和半导体器件100之间更厚。在这样的实施例中，器件的最低纳米线的至少一部分不是分立的，或者在源极/漏极区，或者在沟道区，或两者。居间电介质层130或130'可能是用于提供调制纳米线数目结构的制造过程的人工制品。要理解，尽管在部分制造器件存在，但可以在完成半导体器件之前去除任何居间的电介质层130或130'。下文更详细地描述了这种居间电介质层130或130'的形成。
参考图1A，1B和1B'，在实施例中，半导体器件100或100'还包括相应的栅极电极叠置体108或108'，其围绕器件多条纳米线的每一条的一部分。在一个这种实施例中，栅极电极叠置体108或108'均包括栅极电介质层和栅极电极层(未示出)。在实施例中，栅极电极叠置体108或108'的栅极电极由金属栅极构成，栅极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由一种材料构成，该材料例如是，但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合。此外，栅极电介质层的一部分可以包括一层由顶部几层纳米线104形成的天然氧化物。在实施例中，栅极电介质层由顶部高k部分和由半导体材料氧化物构成的下部构成。在一个实施例中，栅极电介质层由氧化铪的顶部和二氧化硅或氮氧化硅的底部构成。
在一个实施例中，栅极电极由金属层构成，所述金属层例如是，但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅极电极由金属逸出功设置层上方形成的非逸出功设置填充材料构成。
再次参考图1A，在实施例中，半导体器件100或100'还包括围绕多条纳米线104中的每一条纳米线的相应部分的第一接触部和第二接触部114。在实施例中，接触部114是由金属物质制造的。所述金属物质可以是纯金属，例如镍或钴，或者可以是合金，例如金属-金属合金或金属-半导体合金(例如硅化物材料)。
在实施例中，半导体器件100或100'还包括分别设置于栅极电极叠置体108和第一接触部和第二接触部114之间的第一间隔体和第二间隔体116，如图1A中所示。如上所述，至少在几个实施例中，将纳米线104的沟道区和源极/漏极区做成分立的。不过，并非纳米线104的所有区域都需要分立，甚至可以做成不是分立的。例如，纳米线104A-104C可以在间隔体116下方的位置处不是分立的。在一个实施例中，纳米线104A-104C的叠置体在其间具有居间半导体材料，例如硅纳米线之间的硅锗，或反之亦然，如下文结合图2A-2G、3、4和5A-5H所述。于是，在实施例中，间隔体之一或两者下方多个垂直叠置的纳米线的一部分不是分立的。在实施例中，间隔体116由绝缘电介质材料构成，例如，但不限于二氧化硅、氮氧化硅或氮化硅。
尽管上文针对单个器件，例如NMOS或PMOS器件，描述了器件100或100'，但也可以形成CMOS架构以包括设置于同一衬底上或上方的基于NMOS和PMOS纳米线的应变沟道器件。不过，可以制造多个这样的NMOS器件，以具有不同的纳米线数目。同样地，可以制造多个这样的PMOS器件，以具有不同的纳米线数目。在实施例中，半导体器件100和100'形成于公共衬底上，具有由硅构成的纳米线，并且都是NMOS器件。在另一实施例中，半导体器件100和100'形成于公共衬底上，具有由硅锗构成的纳米线，并且都是PMOS器件。在实施例中，参考图1B和1B'，第一和第二垂直平面105和105'分别彼此平行。
在实施例中，可以通过在体硅衬底上开始制造，沉积纳米线叠置层并且利用间隔体构图技术通过选择性掩蔽要蚀刻的区域来对鳍进行构图，实现纳米线数目的调制。将鳍的蚀刻执行到对特定结构进行子鳍隔离(例如，将若干线设置为有源的操作)所需的深度。在一个这种实施例中，实现两种不同的深度，如结合图2A-2G所述。在另一实施例中，实现三种不同的深度，如结合图5A-5H所述。
因此，在另一方面中，提供了制造纳米线半导体结构的方法。例如，图2A-2G、3和4示出了根据本发明实施例，表示制造纳米线半导体结构的方法中各个操作的截面图。
参考图2A，制造纳米线半导体结构的方法包括在衬底202上方形成半导体层的叠置体。半导体层202的叠置体包括多个有源层。在一个这样的实施例中，有源层是具有居间制造层(相对的206和210或204和208)的有源层对(204和208，或206和210)，如图2A中所示。在实施例中，衬底202是体晶体衬底，例如体硅衬底，层204直接设置于体晶体衬底上。在另一实施例中，已经存在居间电介质层(被示为图2A中的任选层)。不过，图2B-2G的其余部分假设体晶体衬底没有预先形成的居间电介质层。在一个这种实施例中，衬底202是体晶体硅衬底，在体晶体硅衬底上直接形成有源层的叠置体。在特定的这种实施例中，层204和208由硅锗构成，而层206和210由硅构成。
参考图2B，在鳍蚀刻之前，在层204-210的叠置体上方形成第一硬掩模层220和第二硬掩模层222。形成掩蔽层230以覆盖包括硬掩模层220的区域。在图2B-2G中，为了方便起见，使用虚线区分公共衬底202的两个不同区域。这些区域可以彼此接触，例如，似乎虚线不存在一样，或者可以彼此分开。
然后对层204-210的叠置体的未被掩蔽层230保护的部分构图，以具有硬掩模222的图案并且形成鳍240，如图2中所示。参考图2D，利用掩蔽层250覆盖鳍240和(如果仍然有的话)硬掩模222。此外，去除掩蔽层230，然后对层208和210的未被掩蔽层250覆盖的部分进行构图，以具有硬掩模220的图案并形成鳍242。不过，不在层204和206上进行蚀刻。
参考图2E，去除掩蔽层250，沿着鳍240的侧壁形成第一组电介质间隔体260，同时沿着鳍242的侧壁形成第二组电介质间隔体262。要理解的是，在结构直接相邻的情况下，侧壁间隔体可以沿着层204和206的暴露部分的侧壁形成。然后氧化层204和206的暴露部分(未被间隔体260或262保护的那些部分)连同衬底202的顶部，以形成居间电介质层270，如图2F中所示。然后，参考图2G，去除任何剩余的硬掩模层和侧壁间隔体以在居间电介质层270上方提供鳍240和鳍242。图3示出了鳍240的另一视图，而图4示出了鳍242的另一视图。要指出的是，居间电介质层270在鳍242下方的部分比居间电介质层270在鳍240下方的部分厚上一由图4中虚线所示的量。
再次参考图2F，在实施例中，氧化层204和206的暴露部分，连同衬底202的顶部，以通过“鳍下方氧化”(UFO)形成居间电介质层270。在实施例中，如果在对相同或相似材料进行氧化，可能需要使用间隔体，如果使用不相似的材料，甚至可以包括间隔体。在实施例中，可以为UFO使用氧化气氛或相邻氧化材料。不过，在另一实施例中，使用氧注入。在一些实施例中，在UFO之前使材料的一部分凹陷，这样可以减小氧化期间所谓的鸟嘴形成的程度。于是，可以通过首先凹陷，或通过氧注入或其组合，直接进行氧化。
再次参考图3和4，该方法于是包括由半导体层的叠置体的第一区域形成第一鳍240。第一鳍包括有源层中的两个或更多的构图部分。第二鳍242是由半导体层的叠置体的第二区域形成的。第二鳍包括比第一鳍少一个或多个有源层的构图部分。在第二鳍下方，可能还在第一鳍下方形成电介质层。
然后可以分别由第一和第二鳍240和242形成第一和第二半导体器件。在实施例中，形成第一半导体器件包括形成多条具有分立部分的纳米线，形成第二半导体器件包括形成也具有分立部分的一条或多条纳米线。可以通过使栅极占位体处在适当位置或使源极区和漏极区向下跨接，或在不同处理阶段做出两种操作，使纳米线成为分立的。例如，在实施例中，利用湿法蚀刻有选择地蚀刻硅层206和210，湿法蚀刻有选择地去除硅206/210，同时不蚀刻硅锗纳米线结构204和208。可以利用这样的蚀刻化学物质，例如水性氢氧化物化学物质，包括氢氧化铵和氢氧化钾，有选择地蚀刻硅。在另一实施例中，利用湿法蚀刻有选择地蚀刻硅锗层204和208，湿法蚀刻有选择地去除硅锗，同时不蚀刻硅纳米线结构206和210。例如，可以利用这样的蚀刻化学物质，如羧酸/硝酸/HF化学物质，以及柠檬酸/硝酸/HF，有选择地蚀刻硅锗。于是，可以从鳍类型的结构240或242去除硅层以形成硅锗纳米线，或者可以从鳍类型的结构240或242去除硅锗层以形成硅沟道纳米线。
在实施例中，如结合图2F所述，在第二鳍下方形成电介质层包括氧化第二鳍下方半导体层的叠置体的第二区域中的一个或多个半导体层。在一个这样的实施例中，在衬底上形成半导体层的叠置体，该方法还包括氧化第一和第二鳍两者下方的衬底部分。
在实施例中，该方法还包括由半导体层的叠置体的第三区域形成第三鳍，第三鳍包括比第二鳍少一个或多个有源层的构图部分。那么电介质层在第三鳍下方。然后由第三鳍形成第三半导体器件。例如，图5A-5H示出了截面图，表示根据本发明的实施例，制造纳米线半导体结构的方法中的各个操作。
参考图5A，在鳍蚀刻之前，在衬底502上方形成的有源层和居间层504、506、508、510、512和514的叠置体上方形成第二硬掩模层522和第三硬掩模层524。然后形成掩蔽层530以覆盖包括硬掩模层520和522的区域，如图5B所示。在图5A-5H中，为了方便起见，使用虚线区分公共衬底502的三个不同区域。这些区域可以彼此接触，例如，似乎虚线不存在一样，或者可以彼此分开。
然后对层508-514的受到掩蔽层530保护的部分进行构图以具有硬掩模524的图案并形成鳍540，如图5B中所示。参考图5C，利用掩蔽层550覆盖鳍540和(如果仍然有的话)硬掩模524。此外，从层514和512的中心部分和未被掩蔽层550保护的部分去除掩蔽层530，或者然后对其余部分530进行构图以具有硬掩模522的图案并形成鳍542。不过，不在层504、506、508或510上进行蚀刻。
参考图5D，利用掩蔽层590覆盖鳍542和(如果仍然有的话)硬掩模522。此外，从层504-514的左侧区域和未被掩蔽层590保护的部分去除掩蔽层530/550，或者然后对其余部分550进行构图以具有硬掩模520的图案并形成鳍544。
参考图5E，去除掩蔽层的任何剩余部分，沿鳍540的侧壁形成第一组电介质间隔体560，沿鳍542的侧壁形成第二组电介质间隔体562，沿鳍544的侧壁形成第三组电介质间隔体564。要理解的是，在结构直接相邻的情况下，侧壁间隔体可以沿着层204、206、208和210的暴露部分的侧壁形成。然后氧化层504、506、508和510的暴露部分(未被间隔体560、562或564保护的那些部分)，连同衬底502的顶部，以形成居间的电介质层570，如图5F中所示。
然后可以进行氧化物填充和平坦的凹陷，以提供修改的居间电介质层570'，如图5G中所示。然后，参考图5H，去除任何剩余的硬掩模层和侧壁间隔体，以提供修改的居间电介质层570'上方的鳍540、542和544。
因此，可以在公共衬底上形成具有不同纳米线数目的超过两个器件，例如均具有不同纳米线数目的三个不同器件。例如，在实施例中，可以使用图5H中所示的结构制造三个不同的纳米线器件。在一个这样的实施例中，半导体结构包括第一半导体器件，第一半导体器件具有设置于衬底上方并且在具有第一最高纳米线的第一垂直平面中叠置的第一多条纳米线。第二半导体器件具有设置于衬底上方并且在具有第二最高纳米线的第二垂直平面中叠置的第二多条纳米线。第二半导体器件包括比第一半导体器件少一条或多条的纳米线。第三半导体器件具有设置于衬底上方并且在具有第三最高纳米线的第三垂直平面中叠置的一条或多条纳米线。第三半导体器件包括比第二半导体器件少一条或多条的纳米线。在与第一、第二和第三垂直平面正交的同一平面中设置第一、第二和第三最高纳米线。
在实施例中，每条纳米线具有分立的沟道区。在一个这种实施例中，每条纳米线还具有一对分立的源极区和漏极区。在备选实施例中，不过，第一半导体器件的第一多条纳米线具有第一对非分立源极区和漏极区，第二半导体器件的第二多条纳米线具有第二对非分立的源极区和漏极区，第三半导体器件的一条或多条纳米线具有第三对非分立的源极区和漏极区。
在实施例中，该半导体结构还包括设置于衬底和第一、第二和第三半导体器件之间的居间电介质层。居间电介质层在衬底和第三半导体器件之间比在衬底和第一和第二半导体器件之间更厚。居间电介质层在衬底和第二半导体器件之间也比在衬底和第一半导体器件之间更厚。
在实施例中，第一半导体器件还包括围绕第一多条纳米线中的每一条纳米线的一部分的第一栅极电极叠置体，第二半导体器件还包括围绕第二多条纳米线中的每一条纳米线的一部分的第二栅极电极叠置体，第三半导体器件还包括围绕一条或多条纳米线中的每一条纳米线的一部分的第三栅极电极叠置体。在一个这种实施例中，第一、第二和第三栅极电极叠置体均由高K栅极电介质层和金属栅极电极层构成。
在实施例中，半导体结构的每一条纳米线均由硅构成，第一、第二和第三半导体器件是NMOS器件。在另一实施例中，半导体结构的每一条纳米线均由硅锗构成，第一、第二和第三半导体器件是PMOS器件。在实施例中，第一、第二和第三垂直平面彼此平行。在实施例中，第三半导体器件设置于第一和第二半导体器件之间。
在实施例中，第一半导体器件还包括围绕第一多条纳米线的每一条纳米线的相应部分的第一接触部和第二接触部，第二半导体器件还包括围绕第二多条纳米线中的每一条纳米线的相应部分的第三接触部和第四接触部，第三半导体器件还包括围绕一条或多条纳米线中的每一条纳米线的相应部分的第五和第六接触部。在一个这样的实施例中，第一半导体器件还包括分别设置于第一栅极电极叠置体和第一接触部和第二接触部之间的第一间隔体和第二间隔体。第二半导体器件还包括分别设置于第二栅极电极叠置体和第三接触部和第四接触部之间的第三间隔体和第四间隔体。第三半导体器件还包括分别设置于第三栅极电极叠置体和第五和第六接触部之间的第五和第六间隔体。
因此，本文中描述的一个或多个实施例涉及通过自下向上的方式调制纳米线数目。亦即，每个器件都在与其他器件的顶部纳米线相同的平面中具有顶部纳米线，尽管如此数目还是可以变化的。这样一来，在每个器件的底部纳米线如何邻近下方公共衬底方面存在差异。与自上向下的纳米线去除方式相反，可以证实，自下向上的方式提供了最好的性能。例如，FEM电路对于自下向上方式可能表现出延迟和功率方面的优点(例如，通过相对于整个鳍的延迟或相对于完整鳍的功率减小)。这里描述的实施例可以改善14nm节点产品的性能，并减小待机泄露，例如，对于具有极严格待机功率要求的14nm节点芯片上系统(SOC)产品而言。这里描述的实施例可以允许更好的单元重新平衡，从而减小Vccmin。此外，本发明的一个或多个实施例包括使用鳍下氧化物(UFO)工艺方法来调制有源扩散区域的高度。
图6示出了根据本发明的一种实施方式的计算装置600。计算装置600容纳板602。板602可以包括若干部件，包括，但不限于处理器604和至少一个通信芯片606。处理器604物理和电耦合至板602。在一些实施方式中，至少一个通信芯片606也物理和电耦合至板602。在另一实施方式中，通信芯片606是处理器604的部分。
根据其应用，计算装置600可以包括其他部件，它们可以物理和电耦合至或不耦合至板602。这些其他部件包括，但不限于易失性存储器(例如DRAM)、非易失性存储器(例如ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)装置、指南针、加速度计、陀螺仪、扬声器、摄像机、大容量存储装置(例如硬盘驱动器、紧致盘(CD)、数字多用盘(DVD)等)。
通信芯片606使得能够往返于计算装置600对数据传输进行无线通信。可以使用术语“无线”及其派生词描述可以利用调制的电磁辐射通过非固体介质传输数据的电路、装置、系统、方法、技术、通信信道等。该术语不暗示关联装置不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片606可以实施若干无线标准或协议的任一种，包括，但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G及更高的任何其他无线协议。计算装置600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于更短距离的无线通信，例如Wi-Fi和蓝牙，第二通信芯片606可以专用于更长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算装置600的处理器604包括封装于处理器604之内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明实施方式而内置的MOS-FET晶体管。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据，以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的一部分。
通信芯片606还包括封装于通信芯片606之内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明实施方式而内置的MOS-FET晶体管。
在另一实施方式中，计算装置600之内容纳的另一部件可以包含集成电路管芯，其包括根据本发明实施方式内置的一个或多个器件，例如MOS-FET晶体管。
在各种实施方式中，计算装置600可以是膝上计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字摄像机、便携式音乐播放机或数字摄像机。在另一实施方式中，计算装置600可以是处理数据的任何其他电子装置。
因此，公开了具有调制的纳米线数目的半导体器件和形成这种器件的方法。在实施例中，半导体结构包括第一半导体器件，第一半导体器件具有设置于衬底上方并且在具有第一最高纳米线的第一垂直平面中叠置的多条纳米线。第二半导体器件具有设置于衬底上方并且在具有第二最高纳米线的第二垂直平面中叠置的一条或多条纳米线。第二半导体器件包括比第一半导体器件少一条或多条的纳米线。第一和第二最高纳米线设置于与第一和第二垂直平面正交的平面中。在一个实施例中，第一和第二垂直平面彼此平行。

Claims (30)

1.一种半导体结构，包括：
第一半导体器件，所述第一半导体器件包括设置于衬底上方并且在具有第一最高纳米线的第一垂直平面中叠置的多条纳米线；以及
第二半导体器件，所述第二半导体器件包括设置于所述衬底上方并且在具有第二最高纳米线的第二垂直平面中叠置的一条或多条纳米线，所述第二半导体器件包括比所述第一半导体器件少一条或多条的纳米线，并且所述第一最高纳米线和第二最高纳米线设置于与所述第一垂直平面和第二垂直平面正交的同一平面中。
2.根据权利要求1所述的半导体结构，其中每条所述纳米线包括分立的沟道区。
3.根据权利要求2所述的半导体结构，其中每条所述纳米线包括一对分立的源极区和漏极区。
4.根据权利要求2所述的半导体结构，其中所述第一半导体器件的所述多条纳米线包括第一对非分立的源极区和漏极区，并且所述第二半导体器件的所述一条或多条纳米线包括第二对非分立的源极区和漏极区。
5.根据权利要求1所述的半导体结构，还包括：
设置于所述衬底和所述第一半导体器件和第二半导体器件之间的居间电介质层，所述居间电介质层在所述衬底和所述第二半导体器件之间比在衬底和所述第一半导体器件之间更厚。
6.根据权利要求1所述的半导体结构，其中所述第一半导体器件还包括围绕所述多条纳米线中的每一条纳米线的一部分的第一栅极电极叠置体，并且所述第二半导体器件还包括围绕所述一条或多条纳米线中的每一条纳米线的一部分的第二栅极电极叠置体。
7.根据权利要求6所述的半导体结构，其中所述第一栅极电极和所述第二栅极电极叠置体均包括高K栅极电介质层和金属栅极电极层。
8.根据权利要求1所述的半导体结构，其中所述纳米线中的每一条纳米线实质上由硅构成，并且所述第一半导体器件和第二半导体器件是NMOS器件。
9.根据权利要求1所述的半导体结构，其中所述纳米线中的每一条纳米线实质上由硅锗构成，并且所述第一半导体器件和第二半导体器件是PMOS器件。
10.根据权利要求1所述的半导体结构，其中所述第一垂直平面和第二垂直平面彼此平行。
11.根据权利要求6所述的半导体结构，其中所述第一半导体器件还包括围绕所述多条纳米线中的每一条纳米线的相应部分的第一接触部和第二接触部，并且所述第二半导体器件还包括围绕所述一条或多条纳米线中的每一条纳米线的相应部分的第三接触部和第四接触部。
12.根据权利要求11所述的半导体结构，其中所述第一半导体器件还包括分别设置于所述第一栅极电极叠置体与所述第一接触部和第二接触部之间的第一间隔体和第二间隔体，并且其中所述第二半导体器件还包括分别设置于所述第二栅极电极叠置体与所述第三接触部和第四接触部之间的第三间隔体和第四间隔体。
13.一种半导体结构，包括：
第一半导体器件，所述第一半导体器件包括设置于衬底上方并且在具有第一最高纳米线的第一垂直平面中叠置的第一多条纳米线；
第二半导体器件，所述第二半导体器件包括设置于所述衬底上方并且在具有第二最高纳米线的第二垂直平面中叠置的第二多条纳米线，所述第二半导体器件包括比所述第一半导体器件少一条或多条的纳米线；以及
第三半导体器件，所述第三半导体器件包括设置于所述衬底上方并且在具有第三最高纳米线的第三垂直平面中叠置的一条或多条纳米线，所述第三半导体器件包括比所述第二半导体器件少一条或多条的纳米线，并且所述第一最高纳米线、第二最高纳米线和第三最高纳米线设置于与所述第一垂直平面、第二垂直平面和第三垂直平面正交的同一平面中。
14.根据权利要求13所述的半导体结构，其中每条所述纳米线包括分立的沟道区。
15.根据权利要求14所述的半导体结构，其中每条所述纳米线包括一对分立的源极区和漏极区。
16.根据权利要求14所述的半导体结构，其中所述第一半导体器件的所述第一多条纳米线包括第一对非分立的源极区和漏极区，所述第二半导体器件的所述第二多条纳米线包括第二对非分立的源极区和漏极区，并且所述第三半导体器件的所述一条或多条纳米线包括第三对非分立的源极区和漏极区。
17.根据权利要求13所述的半导体结构，还包括：
设置于所述衬底和所述第一半导体器件、第二半导体器件和第三半导体器件之间的居间电介质层，所述居间电介质层在所述衬底和所述第三半导体器件之间比在所述衬底和所述第一半导体器件和第二半导体器件之间更厚，并且在所述衬底和所述第二半导体器件之间比在所述衬底和所述第一半导体器件之间更厚。
18.根据权利要求13所述的半导体结构，其中所述第一半导体器件还包括围绕所述第一多条纳米线中的每一条纳米线的一部分的第一栅极电极叠置体，所述第二半导体器件还包括围绕所述第二多条纳米线中的每一条纳米线的一部分的第二栅极电极叠置体，并且所述第三半导体器件还包括围绕所述一条或多条纳米线中的每一条纳米线的一部分的第三栅极电极叠置体。
19.根据权利要求18所述的半导体结构，其中所述第一栅极电极叠置体、第二栅极电极叠置体和第三栅极电极叠置体均包括高K栅极电介质层和金属栅极电极层。
20.根据权利要求13所述的半导体结构，其中每条所述纳米线实质上由硅构成，并且所述第一半导体器件、第二半导体器件和第三半导体器件是NMOS器件。
21.根据权利要求13所述的半导体结构，其中每条所述纳米线实质上由硅锗构成，并且所述第一半导体器件、第二半导体器件和第三半导体器件是PMOS器件。
22.根据权利要求13所述的半导体结构，其中所述第一垂直平面、第二垂直平面和第三垂直平面彼此平行。
23.根据权利要求18所述的半导体结构，其中所述第一半导体器件还包括围绕所述第一多条纳米线中的每一条纳米线的相应部分的第一接触部和第二接触部，所述第二半导体器件还包括围绕所述第二多条纳米线中的每一条纳米线的相应部分的第三接触部和第四接触部，并且所述第三半导体器件还包括围绕所述一条或多条纳米线中的每一条纳米线的相应部分的第五和第六接触部。
24.根据权利要求23所述的半导体结构，其中所述第一半导体器件还包括分别设置于所述第一栅极电极叠置体与所述第一接触部和第二接触部之间的第一间隔体和第二间隔体，其中所述第二半导体器件还包括分别设置于所述第二栅极电极叠置体与所述第三接触部和第四接触部之间的第三间隔体和第四间隔体，并且其中所述第三半导体器件还包括分别设置于所述第三栅极电极叠置体和所述第五和第六接触部之间的第五和第六间隔体。
25.根据权利要求13所述的半导体结构，其中第三半导体器件设置于所述第一半导体器件和第二半导体器件之间。
26.一种制造纳米线半导体结构的方法，所述方法包括：
在衬底上方形成半导体层的叠置体，所述半导体层的叠置体包括多个有源层；
由所述半导体层的叠置体的第一区域形成第一鳍，所述第一鳍包括两个或更多个有源层的构图部分；
由所述半导体层的叠置体的第二区域形成第二鳍，所述第二鳍包括比所述第一鳍少一个或多个有源层的构图部分；
在所述第二鳍下方形成电介质层；以及
分别由所述第一鳍和第二鳍形成第一半导体器件和第二半导体器件。
27.根据权利要求26所述的方法，其中形成所述第一半导体器件包括形成具有分立的部分的多条纳米线；并且形成所述第二半导体器件包括形成具有分立的部分的一条或多条纳米线。
28.根据权利要求26所述的方法，其中在所述第二鳍下方形成所述电介质层包括氧化所述半导体层的叠置体的所述第二区域中的所述半导体层的位于所述第二鳍下方的一个或多个半导体层。
29.根据权利要求28所述的方法，其中在所述衬底上形成所述半导体层的叠置体，并且其中所述方法还包括氧化所述第一鳍和第二鳍两者下方的所述衬底的部分。
30.根据权利要求26所述的方法，还包括：
由所述半导体层的叠置体的第三区域形成第三鳍，所述第三鳍包括比所述第二鳍少一个或多个有源层的构图部分；
在所述第三鳍下方形成电介质层；以及
由所述第三鳍形成第三半导体器件。
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