CN110945656B - 晶体管制造中的集成的纳米线及纳米带图案化 - Google Patents

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Abstract

基于专门的窄掩模结构的光刻图案化来制作窄结构和宽结构。可以采用多重图案化来限定窄掩模结构。可以通过对多个窄掩模结构的基于工艺的合并而获得宽掩模结构。所述合并可以包括在所述窄结构上方沉积帽盖层，填满最小空间。可以去除所述帽盖层，仅留下最小空间内的残留的帽盖材料。可以基于窄掩模结构和残留的帽盖材料的加和将窄结构和宽结构蚀刻到下层当中。插塞图案可以进一步掩蔽帽盖层的未完全填满相邻的掩模结构之间的空间的部分。之后，可以基于窄掩模结构、插塞图案和残留的帽盖材料的加和对下层进行蚀刻。这样的方法可以用于对集成电路(IC)中的纳米带晶体管与纳米线晶体管进行集成。

Description

晶体管制造中的集成的纳米线及纳米带图案化
背景技术
集成电路(IC)中的器件密度持续提高。在不断缩小的器件占据区域内，垂直器件取向变得越来越重要。垂直取向的晶体管架构(例如，纳米线晶体管堆叠体)可能变成IC的基本晶体管单元设计。纳米线材料堆叠体内的沟道层的数量以及每个纳米线的横向宽度可以设置纳米线晶体管的电流承载宽度。具有给定数量的沟道层的晶体管如果被图案化为具有更大横向宽度，则因此可以具有更大的电流承载宽度。具有比纳米线晶体管的占据区域大的占据区域的晶体管可以被称为纳米带晶体管。
与给定横向宽度相关联的纳米带晶体管可以和与小于该纳米带晶体管的某一横向宽度相关联的纳米线晶体管集成，从而(例如)为电路设计者提供包括不同电流承载宽度的晶体管度量的菜单。然而，包括纳米带晶体管可能使晶体管图案化工艺复杂化。例如，如果在光刻操作期间被成像的晶体管多边形因纳米带晶体管的宽多边形散布在纳米线晶体管的窄多边形之间而变得不太均匀，那么图案化工艺的最终分辨率可能变差，从而限制纳米线晶体管可实现的最小特征尺寸。
附图说明
在附图中通过示例性方式而非通过限制性方式示出了本文描述的素材。为了图示的简单和清楚起见，图中所示元件未必是按比例绘制的。例如，为了清楚起见，某些元件的外形尺寸可能相对于其他元件被放大。而且，各种物理特征可能是按照其简化的“理想”形式和几何结构表示的，以达到论述清楚的目的，但是尽管如此仍然要理解实际的实施方式可能只是近似于所示出的理想形式。例如，可能绘出的是平滑的表面和方形的相交部位，而未考虑通过纳米制作技术形成的结构的有限的粗糙度、圆拐角以及不理想的有角度的相交部位特性。此外，在认为适当的地方，在各附图之间采用重复的附图标记来表示对应的和类似的要素。在附图中：
图1是示出了根据一些实施例的将宽结构连同窄结构一起制作的非选择性方法的流程图；
图2是示出了根据一些实施例的将宽结构连同窄结构一起制作的选择性方法的流程图；
图3A、4A、5A、6A、7A和8A是根据一些实施例的在实践图1所示的方法中的操作时涉及的包括纳米带晶体管和纳米线晶体管两者的IC结构的平面图；
图3B、4B、5B、6B、7B和8B是根据一些实施例的在实践图1所示的方法中的操作时涉及的包括纳米带晶体管和纳米线晶体管两者的IC结构的截面图；
图8C是根据一些实施例的包括纳米带晶体管和纳米线晶体管两者的IC结构的截面图；
图9是根据一些实施例的包括纳米带晶体管和纳米线晶体管两者的IC结构的截面图；
图10A、11A、12A、13A、14A、15A、16A和17A是根据一些实施例的在实践图2所示的方法中的操作时涉及的包括纳米带晶体管和纳米线晶体管两者的IC结构的平面图；
图10B、11B、12B、13B、14B、15B、16B和17B是根据一些实施例的在实践图2所示的方法中的操作时涉及的包括纳米带晶体管和纳米线晶体管两者的IC结构的截面图；
图18示出了根据一些实施例的采用包括纳米线晶体管和纳米带晶体管的IC的移动计算平台和数据服务器机器；以及
图19是根据一些实施例的电子计算装置的功能框图。
具体实施方式
将参考附图描述一个或多个实施例。虽然对具体配置和布置给出了图示和详细的讨论，但应当理解，这只是出于示例性目的而进行的。相关领域技术人员将认识到其他配置和布置也是可能的而不脱离本说明书的实质和范围。对于相关领域技术人员而言，显然可以将本文描述的技术和/或布置用到除了本文详细描述的之外的各种各样的其他系统和应用当中。
在下文的详细描述中将参考附图，附图构成了描述的一部分并且示出了示例性实施例。此外，应当理解，可以采用其他实施例并且可以做出结构和逻辑上的改变，而不脱离所要求保护的主题的范围。应当指出，方向和参照(例如，上、下、顶部、底部等)可以只是用来促进对附图中的特征进行描述。因此，不应从限定的意义上理解下文的详细说明，并且所要求保护的主题的范围仅由所附权利要求及其等价方案限定。
在下文的描述当中将阐述很多细节。然而，对于本领域技术人员将显而易见的是，可以在无需这些具体细节的情况下实践本发明。在一些情况下，公知的方法和装置被以方框图的形式而非详尽的方式示出，以便避免使本发明难以理解。整个说明书中所提到的“实施例”或“一个实施例中”或“一些实施例”意味着结合所述实施例所描述的具体的特征、结构、功能或特性被包括在本发明的至少一个实施例中。因而，在本说明书中各处出现的短语“在实施例中”或“在一个实施例中”或“在一些实施例中”未必是指本发明的相同的实施例。此外，可以将该具体的特征、结构、功能或特性通过适当的方式结合到一个或多个实施例中。例如，只要与第一和第二实施例相关联的具体的特征、结构、功能或特性不是相互排斥的，就可以将这两个实施例相结合。
除非语境中以其他方式明确地指出，否则如说明书和所附权利要求中所使用的，单数形式“一个”和“所述”也旨在包括复数形式。还将理解的是，本文中所使用的术语“和/或”是指并且涵盖相关联的列举的项中的一个或多个项的任何以及全部可能的组合。
术语“耦合”和“连接”连同它们的派生词在本文中可以用于描述部件之间的功能关系或结构关系。应当理解，这些术语并非旨在彼此是同义的。相反，在具体的实施例中，“连接”可以用于指示两个或更多元件相互直接物理接触、光学接触或电接触。“耦合”可以用于指示两个或更多元件相互直接或者间接(其间具有其他中间元件)物理接触或电接触，和/或两个或更多元件相互协同操作或交互(例如，如同处于因果关系当中)。
文中使用的术语“在……上方”、“在……下方”、“在……之间”和“在……上”是指一个部件或一种材料相对于其他部件或材料的相对位置，其中，这样的物理关系是值得注意的。例如，在材料语境下，设置在另一材料上方或下方的一种材料或材料可以与所述另一材料直接接触，或者可以具有一种或多种中间材料。此外，设置在两种材料之间的一种材料可以与两个层直接接触，或者可以具有一个或多个中间层。相比之下，在第二材料“上”的第一材料则与所述第二材料/材料直接接触。在部件组件的语境下可以做出类似的区分。
如本说明书和权利要求中通篇使用的，通过术语“……中的至少一个”或“……中的一个或多个”联结的项的列举可以指所列举的项的任何组合。例如，短语“A、B或C中的至少一个”是指A；B；C；A和B；A和C；B和C；以及A、B和C。
下文将描述与图案化IC的结构相关联的方法和架构。在一些示例性实施例中，所述方法被应用于一个或多个半导体层中的鳍状物结构的制作。这样的鳍状物结构可以(例如)限定晶体管的一个或多个部分(例如，晶体管沟道)的几何结构。在一些实施例中，所述方法适用于宽结构(例如，具有适于纳米带晶体管几何结构的大的横向宽度的鳍状物)与窄结构(例如，具有适于纳米线晶体管几何结构的小的横向宽度的鳍状物)的集成。一些这样的实施例可以有利地实现宽结构的形成，而无需借助于超出窄结构所用的光刻掩模图案化之外的任何光刻掩模图案化。因而，可以专门针对窄结构优化光刻图案化技术，所述窄结构中的一些可以通过进一步的处理被合并，从而制作具有一定范围的占据区域(例如，很多不同的横向宽度)的结构。
借助于本文描述的方法和技术，一种IC制作工艺可以提供具有附带的性能特性的特征几何结构的菜单。对于示例性纳米线/纳米带实施例而言，可以提供不同的电流承载的晶体管沟道宽度，由此提供IC设计的更高的灵活性。借助于本文描述的方法和技术，一种IC制作流程可以积极地缩放窄结构几何结构，而无需考虑较宽结构。例如，可以专门为与窄掩模结构相关联的目标横向宽度定制诸如采用间距二分法(P/2)或间距四分法(P/4)的多重图案化的技术。采用本文描述的方法和技术，接下来可以通过对多个窄掩模结构的基于工艺的合并来获得宽掩模结构。这样的合并工艺可以是完全无掩模的，因而不需要额外的光刻操作来由窄掩模结构生成宽掩模结构。替代地，可以通过使用插塞掩模来增补掩模结构的基于工艺的合并，从而使该合并工艺具有选择性。可以根据本文进一步描述的实施例来实践这些技术中的一个或多个技术。
下文描述的一些实施例还示出了指示应用本文教导的原理的制作工艺的结构特征。因而，尽管本文描述的一些掩模结构可以是暂时的，但是在下文的描述中将重点强调该IC中的可以提供该制作工艺的持久印记的最终结构。例如，如下文所述制作的纳米带晶体管可以具有处于一个或多个半导体层的末端处的周期性的棘爪槽(detent)棘爪槽，而纳米线晶体管则没有这样的棘爪槽。可以借助于自顶向下扫描电子显微术(SEM)可见的这些棘爪槽指示将多个窄掩模结构合并成了宽掩模结构，该宽掩模结构最终限定了纳米带晶体管的一个或多个半导体层。作为另一示例，所有纳米带晶体管可以具有纳米线晶体管横向宽度的倍数加上预定距离的倍数的横向宽度，所述预定距离是窄掩模结构之间的在掩模合并工艺期间被填充的预定距离。照此，在IC内，所有纳米带都将具有按照离散增量的整数倍发生变动的横向宽度，所述离散增量等于所述预定距离加上所述纳米线横向宽度。在窄掩模结构合并期间被填充的所述预定距离小于相邻的晶体管之间的在窄掩模结构合并期间未被填充的间隔。因此，可以在单个所得的结构中识别出若干本文描述的制作技术的结构指示。在所得的结构的群体内还存在若干指示本文描述的制作技术的关系。
图1是示出了根据一些实施例的用于将宽结构连同窄结构一起制作的非选择性方法101的流程图。方法101示出了窄掩模结构合并工艺的非选择性实施例。在方法101中，任何足够接近的掩模结构最终都被合并成较大的掩模结构。未被合并的结构间隔开大于某一阈值距离的距离，所述阈值距离是针对方法101的具体实施方式预定的。一旦合并，所得到的掩模结构然后连同未被合并的掩模结构一起被转移到某一目标器件层当中。
在图1中，方法101开始于操作105，在该操作中，接收工件。该工件可以是已知适于后续处理的任何工件。在一些示例性实施例中，该工件是已知适于IC制造的任何工件。在一些这样的实施例中，在操作105中接收的工件包括晶体半导体衬底，例如可以是但不限于晶体硅晶圆。在操作105中接收的工件包括具有第一掩模结构的第一掩模层以及一个或多个下层，所述一个或多个下层后续将至少部分地基于第一掩模结构被图案化。第一掩模结构可以由适于用作进行后续图案化工艺的掩模的任何材料构成。示例性材料包括碳基硬掩模材料(CHM)、氧化硅(SiO)、氮化硅(SiN)、碳化硅(SiC)、掺杂碳的氧化物(SiOC(H))。也可以采用包括金属在内的其他材料，例如但不限于TiN。下层可以是衬底(例如，晶体半导体)的一部分，或者可以是任何适当的薄膜，例如但不限于一个或多个电介质层、金属层或半导体层(晶体或非晶体)。
在操作105中接收的第一掩模结构包括具有第一横向宽度(即，在工件的平面内)的结构。在一些实施例中，第一掩模结构包括只是在名义上(标称地)具有“最小横向宽度”的“窄”掩模结构，因为具有这一最小横向宽度的各个结构未必具有刚好相同的实际横向宽度。具有标称最小横向宽度的窄掩模结构是以一些相同的最小横向宽度为目标的同种结构。在一些实施例中，绝大多数第一结构(如果不是全部的话)是具有基本上相同的实际最小横向宽度的窄掩模结构，作为工艺容差的结果，所述实际最小横向宽度具有围绕目标最小横向宽度的某一分布。如本文所使用的，限定词“基本上”被用来承认制造工艺将输出以某些分布统计学数据为特性的群体。在这一语境下，在操作105中接收的绝大多数第一掩模结构(如果不是全部的话)是具有目标最小横向宽度+/-该目标最小横向宽度的10％的窄掩模结构。这些第一掩模结构可以进一步具有任何横向长度，以占据工件上方的任何占据区域，本文的实施例在这一语境下不受限制。在一些示例性实施例中，这些第一掩模结构具有宽范围的横向长度。
在操作105中接收的掩模结构可以是已经使用任何适当技术限定的。例如，一种或多种光刻工艺(例如，极UV)和/或减法工艺(例如，硬掩模蚀刻)和/或加法工艺(例如，薄膜沉积)可以已经在方法101的上游被实践，以生成在操作105中接收的第一掩模结构。在一些实施例中，在操作105中接收的第一掩模结构是通过多重图案化工艺(例如但不限于间距四分法)生成的。例如，这样的技术可以实现10nm或更小的目标最小横向宽度。这些第一掩模结构之间的横向间隔可以大于或者小于该结构的目标横向宽度。在一些实施例中，在操作105中接收的掩模结构可以被分成两个群体：相邻的掩模结构间隔开不大于阈值距离或阈值间隔的群体；以及相邻的掩模结构间隔开大于阈值距离或阈值间隔的群体。阈值距离或阈值间隔是预定的，并且是这些第一掩模结构将据以发生合并的阈值。所有间隔开大于阈值距离的掩模结构都将与其最近的相邻的掩模结构保持分开。尽管阈值间隔可以随着实施方式而变化，但是在一些示例性实施例中该阈值间隔为10-20nm。
方法101继续至操作110，在该操作中，在第一掩模结构上方沉积帽盖层。帽盖层可以是已知适于用作与后续处理兼容的掩模材料的任何材料。帽盖层可以有利地由能够相对于第一掩模结构以及相对于后续被蚀刻的(一个或多个)下层被选择性地(例如，以更高的速率)去除的材料构成。帽盖层可以是采用适于所述材料的任何已知技术沉积的。在一些有利的实施例中，帽盖层是通过共形工艺沉积的，使得沿第一掩模特征的侧壁的帽盖层的厚度近似是在超过所述阈值距离的第一掩模结构之间的空间内的帽盖层的厚度。在一些示例性实施例中，沉积在第一掩模结构的侧壁上方的帽盖层的厚度至少是所述阈值距离的一半(例如，5-10nm)。对于这样的实施例而言，小于阈值距离的第一掩模结构之间的空间将被横越多个第一掩模结构的相邻的侧壁的帽盖层材料占据。在帽盖层的厚度足够的情况下，帽盖层材料表面将会在亚阈值空间内接近其自身。因而，在这些亚阈值空间内，帽盖层的有效厚度是第一掩模结构的高度的函数而非帽盖层的目标沉积厚度的函数。在超过所述阈值距离的空间内，帽盖层不接近其自身，并且第一掩模结构和/或下层的至少一部分将仅被标称帽盖层厚度所覆盖。在第一掩模特征的高度超过帽盖层的沉积厚度的一些实施例中，在亚阈值空间内帽盖层的有效厚度大于覆盖间隔开的距离大于阈值距离的掩模特征的帽盖层的厚度。
方法101继续至操作115，在该操作中，帽盖层被以留下亚阈值空间(即，最小间隔的掩模结构)之间的残留的帽盖层材料的方式去除。在示例性实施例中，帽盖层在操作115中采用蚀刻被去除，所述蚀刻以帽盖层的标称厚度为目标(采用适当的过蚀刻)，以暴露出仅被标称帽盖层厚度覆盖的工件的表面。在操作115期间，亚阈值空间内的帽盖层材料因其更大的有效厚度而未被完全去除。对于采用各向同性蚀刻工艺去除帽盖层的一些示例性实施例而言，将暴露出间隔开大于阈值距离的第一掩模结构的侧壁。换言之，对于与其相邻结构间隔开大于阈值距离的任何第一掩模结构而言，未形成与所述任何第一掩模结构相邻的由帽盖层材料构成的间隔体。因而，对于与其相邻结构间隔开大于阈值距离的那些掩模结构而言，将恢复第一掩模特征的初始横向宽度。在操作115中保留了所接收的与其相邻结构间隔开大于阈值距离的窄掩模结构。现在与其相邻结构间隔开小于阈值距离的窄掩模结构通过在所述蚀刻操作之后留下的帽盖层残留物跨越这些亚阈值空间而发生互连。
方法101继续至操作140，在该操作中，基于第一掩模结构和残留帽盖层材料的加和对(一个或多个)下层进行图案化。操作140可能需要已知适于去除(一个或多个)下层的无掩模部分的任何蚀刻工艺。在一些实施例中，在操作140可以采用相对于第一掩模结构和帽盖层残留物两者对(一个或多个)下层具有适当选择性的各向异性蚀刻，以去除(一个或多个)下层的未被第一掩模结构或者帽盖层残留物掩蔽的部分。如此在(一个或多个)下层中制作出的所产生的结构可以包括窄结构，该窄结构曾被与其最近的相邻结构间隔开大于阈值距离的窄掩模结构掩蔽。如此在(一个或多个)下层中制作出的所产生的结构还可以包括宽结构，该宽结构曾被与其最近的相邻结构间隔开小于阈值距离的窄掩模结构和留在亚阈值空间内的帽盖层残留物两者掩蔽。之后，方法101在操作150完成，在该操作中，在操作140中生成的结构可以根据已知适于制作任何已知器件的任何技术进行进一步处理。
图2是示出了根据一些实施例的用于将宽结构连同窄结构一起制作的选择性方法201的流程图。方法201示出了选择性窄掩模结构合并过程的实施例。与掩模结构的合并是掩模结构的间隔的函数的方法101形成对照的是，方法201能够对一些而非全部最小间隔的掩模结构进行选择性合并。在方法201中，将不再引起掩模结构的合并，而是由帽盖层暂时地扩大促进后续插塞掩模的配准的掩模结构的占据区域。对于将被合并的掩模结构而言，之后采用插塞掩模图案作为在帽盖层的后续去除期间对帽盖层材料中的一些予以选择性保护的手段。对于将不被合并的掩模结构而言，去除帽盖层，以恢复每个窄掩模结构的最小横向宽度。一旦合并，所得到的掩模结构之后就连同未被合并的掩模结构一起被转移到某一目标层当中。
在图2中，方法201开始于操作205，在该操作中，接收工件。如上文所述，所述工件可以是那些适于方法101的工件中的任何工件。在操作205中接收的工件仍然包括具有第一掩模结构的第一掩模层以及后续将至少部分地基于第一掩模结构被图案化的一个或多个下层。(一个或多个)下层仍然可以是衬底(例如，晶体半导体)的一部分，或者可以是任何适当的薄膜，例如但不限于电介质层、金属层或半导体层(晶体或非晶体)。第一掩模结构也可以由任何适于用作进行下层的后续图案化的掩模的材料构成。例如，上文列举的材料中的任何材料可以适用于第一掩模结构。
在操作205中接收的第一掩模结构包括具有某一标称最小横向宽度的窄掩模结构。在一些实施例中，绝大多数第一结构(如果不是全部的话)是基本上具有所述最小横向宽度的窄掩模结构。这些第一掩模结构可以进一步具有任何横向宽度，以占据工件上方的任何占据区域，本文的实施例在这一语境下不受限制。在一些示例性实施例中，这些第一掩模结构具有宽范围的横向长度。
在操作205中接收的掩模结构可以是已经使用任何适当技术限定的。例如，一种或多种光刻工艺(例如，极UV)和/或减法工艺(例如，硬掩模蚀刻)和/或加法工艺(例如，薄膜沉积)可以已经在方法201的上游实践，以生成在操作205中接收到的第一掩模结构。在一些实施例中，在操作205中接收的第一掩模结构是通过多重图案化工艺(例如但不限于间距四分法)生成的。这些第一掩模结构之间的横向间隔可以大于或者小于这些结构的横向宽度。在操作205中接收的所有掩模结构都至少具有最小距离或间隔。一些掩模结构还可以间隔开大于这一最小间隔。如下文进一步所述，如果不通过插塞掩模进行一定增补，那么所有间隔开最小间隔的第一掩模结构都将保持与其最近的相邻的掩模结构分开。
方法201继续至操作210，在该操作中，在第一掩模结构上方沉积帽盖层。帽盖层可以是已知适于用作与后续处理兼容的掩模材料的任何材料。帽盖层可以由能够相对于第一掩模结构以及相对于后续被蚀刻的下层中的一个或多个被选择性地(例如，以更高的速率)去除的材料构成。帽盖层可以是采用已知适于所述材料的任何技术沉积的。在一些有利的实施例中，帽盖层是通过共形工艺沉积的，使得沿第一掩模特征的侧壁的帽盖层的厚度近似是在第一掩模结构中的相邻的第一掩模结构之间的所述最小间隔的至少部分内的帽盖层的厚度。因而，与方法101(例如，操作110)形成对照的是，在操作210中沉积的帽盖层未厚到足以在最小间隔的一对掩模结构之内折叠回到其自身上。在至少具有所述最小间隔的空间内，帽盖层将只有标称帽盖层厚度。然而，第一掩模结构中的每个的占据区域被帽盖层有效扩大。例如，窄掩模结构的最小横向宽度将生长出沉积在掩模结构侧壁上的帽盖层的厚度的近似两倍。
方法210继续至操作215，在该操作中，采用缝隙填充材料回填相邻的掩模结构(被帽盖层覆盖的)之间的空间。这一缝隙填充材料可以是同样适于用作用于(一个或多个)下层的后续处理的掩模材料的任何成分。示例包括有机电介质材料和无机电介质材料。在一些示例性实施例中，缝隙填充材料是采用平面化工艺沉积的，所述工艺例如但不限于旋涂技术。在现在第一掩模结构在缝隙填充材料内被平面化的情况下，方法201继续至操作220，在该操作中，例如，在包括采用电磁辐射(例如，极UV等)进行光刻图案化的光敏材料层的掩模堆叠体内，对插塞掩模结构进行图案化。插塞掩模结构将相对于第一掩模结构对准。第一掩模结构通过帽盖层的施加所产生的扩大可以放宽与插塞掩模工艺相关联的重叠/失配容差。例如，插塞掩模只需与第一掩模结构中的相邻的第一掩模结构之间的空间重叠，并且帽盖层已经将这些空间缩小到了第一掩模结构的最小间隔以下。
在操作225中，通过去除未被插塞掩模结构保护的缝隙填充材料，来形成第一掩模结构中的最终将被合并的、相邻的第一掩模结构之间的插塞。在一些实施例中，采用相对于帽盖层对缝隙填充材料有选择性的蚀刻工艺来去除缝隙填充材料。在一些实施例中，采用包括用于将插塞图案转移到缝隙填充材料中的各向异性阶段的蚀刻工艺去除缝隙填充材料，从而保留处于插塞掩模结构下的一些缝隙填充材料。在一些其他实施例中，采用包括各向同性阶段的蚀刻工艺去除缝隙填充材料，所述各向同性阶段用以从横越第一掩模结构的侧壁的帽盖层的边缘去除缝隙填充材料。
方法201继续至操作230，在该操作中，按照仅在受到残留的缝隙填充材料保护的地方留下残留的帽盖层材料的方式去除帽盖层。在示例性实施例中，在操作115中采用以帽盖层的标称厚度为目标的蚀刻(采用适当的过蚀刻)去除帽盖层，从而暴露出曾仅被标称帽盖层厚度覆盖的工件表面。受到缝隙填充材料保护的帽盖层材料由于其较大的有效厚度而未被完全去除。对于在操作115中采用各向同性蚀刻工艺去除帽盖层的一些示例性实施例而言，将暴露出未被缝隙填充材料保护的第一掩模结构的侧壁。换言之，未形成与第一掩模结构中的不通过回填材料与其最近的相邻结构合并的任何第一掩模结构相邻的、由帽盖层材料构成的间隔体。因而，对于那些没有任何边缘受到帽盖层和回填材料两者保护的掩模结构而言，恢复了第一掩模特征的初始横向宽度，同时保留了在至少其最近侧壁被所述缝隙填充材料所覆盖的相邻的窄掩模结构之间的帽盖层。
方法201继续至操作140，在该操作中，基于第一掩模结构和残留帽盖层材料的加和对(一个或多个)下层进行图案化。由于帽盖层残留物的位置是缝隙填充材料被保留的位置的另外的函数，因而(一个或多个)下层可以被视为基于第一掩模结构、帽盖层残留物和缝隙填充残留物(插塞结构)的加和被图案化。操作140可能需要已知适于去除(一个或多个)下层的未受掩蔽部分的任何蚀刻工艺。在一些实施例中，在操作140中采用相对于第一掩模结构以及相对于帽盖层残留物对下层具有适当选择性的各向异性蚀刻，以去除未被第一掩模结构或者帽盖层残留物掩蔽的(一个或多个)下层的部分。如此在(一个或多个)下层中制作出的所产生的结构因此可以包括窄结构，该窄结构曾被从掩模结构合并中恢复的窄掩模结构掩蔽。如此在(一个或多个)下层中制作出的所产生的结构还可以包括宽结构，该宽结构曾被窄掩模结构掩蔽并被因缝隙填充残留物的保护而保留的帽盖层残留物掩蔽。之后，方法201在操作150中完成，在该操作中，在操作140中生成的结构可以根据已知适于制作任何已知器件的任何技术进行进一步处理。
为了清楚地传达所述方法的各个方面并且重点强调指示所述方法的实践的结构，在下文中将在纳米带晶体管和纳米线晶体管的具体语境下进一步描述方法101和方法201。然而，也可以将方法101和方法201容易地应用于其他IC结构的制作。例如，方法101和方法201适用于制作具有不同几何结构的晶体管端子(例如，栅电极)或者制作具有不同几何结构的互连金属化(例如，金属-1线)，等等。应当理解，本领域技术人员能够基于下文描述的纳米带和纳米线晶体管实施例，将方法101和210应用于这些应用当中的任何应用。
图3A、4A、5A、6A、7A和8A是根据一些实施例的在实践方法101中的操作时涉及的包括纳米带晶体管和纳米线晶体管两者的IC结构300的平面图。图3B、4B、5B、6B、7B和8B是根据一些其他实施例的在实践方法101中的操作时涉及的IC结构300的截面图。
首先参考图3A，IC结构300包括形成于第一掩模层中的鳍状物掩模图案。例如，IC结构300可以是作为方法101(图1)的输入而被接收的。如图3A所示，鳍状物掩模图案具有包括鳍状物掩模310的第一掩模结构，鳍状物掩模310在工件的x-y平面内具有目标最小横向宽度W。最小横向宽度W可以变化，但是在一些示例性实施例中W约为10nm或更小。相邻的鳍状物掩模310相互分开目标最小横向间隔S。间隔S可以变化，但是在W约为10nm的一些示例性实施例中，间隔S为15-20nm。最小横向宽度W和最小横向间隔限定了与鳍状物图案相关联的目标最小间距P。所示出的鳍状物掩模图案还包括鳍状物掩模311，鳍状物掩模311也具有最小横向宽度W，但是鳍状物掩模311与相邻的鳍状物掩模310间隔开间隔S2。如图所示，间隔S2大于间隔S。间隔S2可以变化，但是在一些示例性实施例中，间隔S2大于预定阈值距离，同时S不大于该阈值距离。在S为15-20nm的一些示例性实施例中，S2大于20nm。
图3B进一步地是沿图3A中标示的B-B’线的结构300的截面图。如图3B所示，鳍状物掩模310、311在下层之上延伸，所述下层包括界面层305以及一个或多个由半导体材料构成的层320。鳍状物掩模310、311可以具有适于用作用于蚀刻下层中的一个或多个的掩模的任何成分。在一些实施例中，鳍状物掩模310、311是电介质材料，例如但不限于SiN、SiOx、SiON、HSQ、MSQ或碳合金(例如，SiOC(H))。界面层305可以具有适于用作粘合层和/或适于用作硬掩模的任何成分。在一些示例性实施例中，界面层305具有不同于鳍状物掩模310、311的成分的成分。在一些这样的实施例中，界面层305是电介质，例如但不限于SiN、SiOx、SiON、HSQ、MSQ或碳合金(例如，SiOC(H))。
半导体材料320可以包括一个或多个层，所述一个或多个层可以具有适于制作IC器件的任何成分。在一些实施例中，半导体材料320包括由适用于第一导电类型的FET(例如，N型或NMOSFET)的半导体材料构成的一个或多个层。在一些实施例中，半导体材料320包括由适用于互补的第二导电类型的FET(例如，P型或PMOSFET)的半导体材料构成的一个或多个层。在一些实施例中，半导体材料320包括由IV族半导体(例如，硅、锗或其合金)或III-V族二元、三元或四元半导体(例如，具有来自元素周期表的III族的至少一种元素(例如，Al、Ga或In)的第一子晶格以及来自元素周期表的V族的至少一种元素(例如P、As或Sb)的第二子晶格)构成的一个或多个层。在其他实施例中，半导体材料320包括由III族-N二元、三元或四元半导体(例如，GaN、AlGaN、InAlGaN)构成的一个或多个层。II-VI族半导体层也是可能的，过渡金属硫族化合物(TMD)和半导体金属氧化物(例如，SnOx)也是可能的。衬底301可以是上文描述的半导体材料中的任何半导体材料，和/或包括操作晶圆材料，所述操作晶圆材料例如但不限于蓝宝石、玻璃或聚合物。在半导体材料320包括由IV族半导体(例如，硅)构成的一个或多个层的一些实施例中，衬底301也是IV族半导体，使得由半导体材料320构成的一个或多个层是体衬底的一部分。
图4A和图4B进一步示出了紧随帽盖层425的沉积之后的IC结构300的平面图和截面图。例如，帽盖层425可以是在实践方法101(图1)期间在操作110中沉积的。帽盖层425可以是任何适当的成分，例如，上文描述的那些成分中的任何成分。如图4A和图4B所示，帽盖层425覆盖鳍状物掩模310、311并且帽盖层425在处于相邻鳍状物掩模310、311之间的间隔S和间隔S2内的下层上方延伸(例如，接触中间层305)。如图4B所示，帽盖层425被沉积至标称厚度，该标称厚度将填满间隔S，但未填满间隔S2。在间隔S内，帽盖层425被折叠回到其自身上，在该处可能有尖突、销孔(keyhole)或接缝。在任何情况下，在帽盖层沉积之后，间隔S内的帽盖层425的有效厚度Teff都显著大于形成于间隔S2内的厚度T1。有效厚度Teff还大于形成于鳍状物掩模311的侧壁上方的侧壁厚度T2。间隔S内的帽盖层425的有效厚度Teff还大于形成于鳍状物掩模310的敞开大于间隔S的间隔(例如，间隔S3)的侧壁上方的侧壁厚度T2。在一些共形实施例中，侧壁厚度T2等于厚度T1。
图5A和图5B进一步示出了紧随帽盖层425的蚀刻之后的IC结构300的平面图和截面图。例如，这样的帽盖层蚀刻可以是在实践方法101(图1)期间在操作115中执行的。如图4A和图4B所示，已经在帽盖层425具有小于Teff的厚度的每个地方去除了帽盖层425。通过去除帽盖材料厚度T1，所述帽盖层蚀刻重新暴露出了间隔S2内的下层(中间层305)。对于帽盖层蚀刻包括各向同性构成部分的有利实施例而言，帽盖层蚀刻还去除了形成于鳍状物掩模311的侧壁上方和/或形成于鳍状物掩模310的敞开大于间隔S的间隔的侧壁上方的侧壁厚度T2。然而，保留了间隔S内的帽盖层残留物530。如图5A所示，帽盖层残留物530将曾被间隔S隔开的两个相邻的鳍状物掩模310连接起来。在所示的示例性实施例中，帽盖层残留物530在帽盖层蚀刻期间受损形成了横向凹陷R。由于横向凹陷R，帽盖层残留物530从鳍状物掩模310的末端回退。值得注意的是，帽盖层残留物530与鳍状物掩模310自对准。照此，帽盖层残留物530可以从鳍状物掩模310的两个(相对的)末端回退相同的横向凹陷R。因此，帽盖层残留物530优选地以具有最短横向长度的相邻的鳍状物掩模310的横断中心线CL为中心设置。如图5A中进一步所示，帽盖层蚀刻使鳍状物掩模311返回至所述最小横向宽度(W)。
图6A和图6B进一步示出了在基于鳍状物掩模和残留的帽盖层材料(帽盖残留物)的加和对下层进行图案化之后的IC结构300的平面图和截面图。例如，这样的下层蚀刻可以是在实践方法101(图1)期间在操作140中执行的。如图6A和图6B所示，已经对中间层305和半导体材料320两者进行了各向异性蚀刻。值得注意的是，在下层蚀刻期间的某一点上，帽盖层残留物530和鳍状物掩模310、311中的任一者或两者可能被该蚀刻工艺所消耗。出于这一原因，可以采用中间层305作为额外的掩模层来对半导体材料320进行图案化。在所例示的示例中，帽盖层残留物530已经被完全消耗，同时则留下了鳍状物掩模310的残留物。当然，对于一些实施例而言，在对半导体材料320进行蚀刻之后可能只留下了中间层305的残留物。
如图6B所示，宽鳍状物610具有基于具有最小横向宽度W的两个鳍状物掩模310的外部边缘限定的外侧边缘。窄鳍状物611具有基于曾具有最小横向宽度W的一个鳍状物掩模311限定的边缘。因此，窄鳍状物611具有与蚀刻偏差相关联的最小横向宽度(例如，对于蚀刻偏差为零的最简单情况为W)，而宽鳍状物610则具有2W+S的较大的横向宽度。图7A和图7B进一步示出了由窄鳍状物掩模的合并得到的宽鳍状物和窄鳍状物。在图7A和图7B中，已经去除了所有掩模材料，从而仅留下了宽半导体鳍状物610和窄半导体鳍状物611。因而，在牺牲掩模材料被去除的情况下，IC结构300包括跨越其横向宽度具有若干棘爪槽750(图7A的平面图中可见)的宽鳍状物610。棘爪槽750对应于帽盖层凹陷R。因而，棘爪槽750的数量等于通过帽盖层被合并以掩蔽宽半导体鳍状物610的鳍状物掩模之间的空间的数量。相邻的棘爪槽750之间的间隔等于与鳍状物掩模相关联的最小横向宽度(例如，等于W)。如图所示，相邻的棘爪槽750之间的间隔基本上等于隔离的窄鳍状物611的横向宽度。
图8A和图8B进一步示出了在制作耦合至宽半导体鳍状物和/或窄半导体鳍状物的晶体管端子之后的IC结构300的平面图和截面图。例如，这样的端子制作可能需要任何已知工艺，并且可以是在实践方法101(图1)期间作为操作150的部分而执行的。如图8A和图8B所示，包括栅极电介质825和栅电极830的栅极堆叠体至少在窄鳍状物和宽鳍状物610、611的侧壁上方延伸，从而着落在隔离(STI)电介质801上。栅极电介质825可以是适于MOSFET的任何材料，包括具有中等体相对介电常数(例如，k处于3.5和9之间)或者具有高的体介电常数(例如，k大于9)的电介质。例如，栅极电介质825可以包括SiO和SiN中的一个或多个。在其他示例中，栅极电介质825可以包括氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽、氧化硅钽、氧化钽钪铅以及铌酸锌铅中的一个或多个。例如，栅电极830可以至少包括第一功函数金属(例如，N型功函数金属，其中FinFET为NMOS器件；或者P型功函数金属，其中FinFET为PMOS器件)。示例性P型功函数金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。示例性N型功函数金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。
如图8A所示，已经在栅电极830的相对侧上形成了处于窄鳍状物和宽鳍状物610、611上方的源极和漏极金属化820。在示例性实施例中，栅电极830的条带在与源极和漏极金属化820的条带相邻的窄鳍状物和宽鳍状物610、611上方延伸。在图8A中，通过虚线示出了宽鳍状物610的轮廓。如图所示，宽半导体鳍状物的末端处的棘爪槽可以被虚设栅极堆叠体覆盖。宽半导体鳍状物的末端处的棘爪槽还可以被掩埋到隔离电介质801内和/或其他结构下方。尽管如此，例如可以采用沿聚焦的粒子束切割的SEM识别出这样的棘爪槽。
根据栅电极830以及源极和漏极金属化820与宽鳍状物610相交的位置，晶体管可以具有一定范围的横向宽度。例如，尽管图8B所示的宽鳍状物610具有2W+S的横向宽度，而图8C所示的宽鳍状物610(沿图8A中的C-C’线截取的截面)则具有5W+4S的横向宽度。注意到用于制作从窄鳍状物掩模合并而来的宽鳍状物的技术，可以预计宽鳍状物的横向宽度是窄鳍状物横向宽度的整数倍加上通过帽盖层合并的间隔的整数倍。窄鳍状物横向宽度的整数倍至少为2倍。所述间隔的整数倍与窄鳍状物横向宽度的整数倍相比倍数少一(例如，2W+S、3W+2S、4W+3S、5W+4S等)。作为所述技术的进一步指示，具有最小横向宽度的鳍状物与其他鳍状物间隔开大于通过帽盖层合并的间隔S。因而，以W+S递增的宽鳍状物可以进一步被表征为增量小于窄鳍状物间距。
在一些其他实施例中，纳米带晶体管由宽半导体鳍状物形成，而纳米线晶体管则由窄半导体鳍状物形成。图9是基本上按照上文在IC结构300的语境下的描述而制作的IC结构900的截面图，然而被蚀刻成鳍状物的半导体材料包括由半导体材料构成的两个或更多个层。每个层的侧壁限定了鳍状物的边缘。除了与半导体材料层的侧壁相邻之外，栅极堆叠体还可以在由半导体材料构成的两个层之间延伸。例如，在图9中，纳米带晶体管901包括由适当的半导体材料(例如，Si、Ge等)构成的两个宽鳍状物层910A、910B。包括栅极电介质925和栅电极930的栅极堆叠体经过宽鳍状物层910A、910B之间(并且可以进一步包覆每个层的沟道部分)。类似地，纳米线晶体管902包括由适当的半导体材料(例如，Si、Ge等)构成的两个窄鳍状物层911A、911B。包括栅极电介质925和栅电极930的栅极堆叠体经过窄鳍状物层911A、911B之间(并且可以进一步包覆每个层的沟道部分)。
图10A、11A、12A、13A、14A、15A、16A和17A是根据一些实施例的在实践方法201中的操作时涉及的包括宽晶体管和窄晶体管两者的IC结构1000的平面图。图10B、11B、12B、13B、14B、15B、16B和17B是根据一些实施例的在实践方法201中的操作时涉及的IC结构1000的截面图。
首先参考图10A和图10B，IC结构1000包括在第一掩模层中形成的鳍状物掩模图案。例如，IC结构1000可以是作为对方法201(图2)的输入而接收的。如图10A所示，鳍状物掩模图案仍然具有包括鳍状物掩模310的第一掩模结构，鳍状物掩模310具有最小横向宽度W和最小横向间隔S，例如，基本上如上文针对IC结构300(图3A)所述的那样。在IC结构1000中，鳍状物掩模图案还包括鳍状物掩模311，鳍状物掩模311也具有最小横向宽度W，并且其与相邻的鳍状物掩模310间隔开间隔S。因而，对于这些示例性实施例而言，所有的鳍状物掩模都具有相同的间距P。在掩模层下方，下层仍然包括中间材料层305、一个或多个半导体材料层320以及衬底301。
图11A和图11B进一步示出了在帽盖层425的沉积之后的IC结构1000的平面图和截面图。例如，帽盖层425可以是在实践方法201(图2)期间在操作210中沉积的。帽盖层425仍然可以是任何适当的成分，例如上文描述的那些成分中的任何成分。如图11A和图11B所示，帽盖层425覆盖鳍状物掩模310、311并且帽盖层425在处于相邻鳍状物掩模310、311之间的间隔S内的下层上方延伸(例如，接触中间层305)。如图所示，帽盖层425被沉积至不填满间隔S的标称厚度。因此，帽盖层425在间隔S内具有厚度T1并且帽盖层425具有形成于鳍状物掩模310和311的侧壁上方的侧壁厚度T2。在一些共形实施例中，侧壁厚度T2等于厚度T1。
图12A和图12B进一步示出了在平面化缝隙填充材料1210的沉积和插塞掩模结构1220的图案化之后的IC结构1000的平面图和截面图。例如，缝隙填充材料1210可以是在实践方法201期间在操作215中沉积的。类似地，插塞掩模结构1220可以是在实践方法201期间在操作220中形成的。如图12A和图12B所示，插塞掩模结构1220在鳍状物掩模310上方对准。插塞掩模结构1220只需与间隔S的一部分重叠，在所述部分处帽盖层425具有厚度T1。如果没有帽盖层425，那么用于重叠掩模特征310的边缘的配准可能明显更具挑战性。
图13A和图13B进一步示出了在缝隙填充材料的蚀刻之后的IC结构1000的平面图和截面图。例如，这样的缝隙填充图案化可以是在实践方法201(图2)期间在操作2255中执行的。如图13A和图14B所示，缝隙填充材料1210除了在受到插塞掩模(图13A和图13B中未示出)保护的地方之外在所有各处都被去除，从而仅留下作为残留的缝隙填充材料(即，缝隙填充残留物)的插塞1320。插塞1320对帽盖层425进行了增补，以将所选的鳍状物掩模310或其部分连接起来。
图14A和图14B进一步示出了在帽盖层425的蚀刻之后的IC结构1000的平面图和截面图。例如，这样的帽盖层蚀刻可以是在实践方法201(图2)期间在操作230中执行的。如图14A和图14B所示，已经在未受到插塞1320保护的各处都去除了帽盖层425。在一些实施例中，帽盖层蚀刻相对于插塞1320对帽盖层材料具有选择性。帽盖层蚀刻重新暴露出了下层(中间层305)，并且从间隔S内去除了帽盖材料厚度T1。对于帽盖层蚀刻包括各向同性构成部分的有利实施例而言，所述帽盖层蚀刻还从未受到插塞1320中的一个保护的鳍状物掩模310、311的侧壁去除了侧壁厚度T2。在受到插塞1320保护的地方留下了帽盖层残留物530。如图14A所示，帽盖层残留物1430将曾被间隔S分开的两个相邻的鳍状物掩模310连接起来。在所示的示例性实施例中，帽盖层残留物1430在帽盖层蚀刻期间受损形成了横向凹陷R。由于横向凹陷R，帽盖层残留物1430从鳍状物掩模310的末端回退并且还从插塞1320的末端回退。值得注意的是，帽盖层残留物1430与插塞1320自对准，但不与鳍状物掩模310自对准。照此，帽盖层残留物1430可以从鳍状物掩模310的两个(相对的)末端回退不同量的横向凹陷R。因此，帽盖层残留物1430不太可能以具有最短横向长度的相邻的鳍状物掩模310的横断中心线CL为中心设置。进一步如图14A所示，鳍状物掩模310、311中的任何不与插塞相邻的鳍状物掩模都被回蚀至其最小横向宽度W。
图15A和图15B进一步示出了在基于鳍状物掩模和帽盖残留物的加和对下层进行图案化之后的IC结构1000的平面图和截面图。例如，这样的下层蚀刻可以是在实践方法201(图2)期间在操作140中执行的。如图15A和图15B所示，已经对中间层305和半导体材料320两者进行了各向异性蚀刻。值得注意的是，在下层蚀刻期间的某一点上，插塞1320、帽盖层残留物1430和鳍状物掩模310、311中的一个或多个可能被该蚀刻工艺所消耗。出于这一原因，可以采用中间层305作为额外的掩模层来对半导体材料320进行图案化。在所例示的示例中，插塞1320和帽盖层残留物1430两者都已经被完全消耗，同时则留下了鳍状物掩模310、311的残留物。当然，对于一些实施例而言，在对半导体材料320进行蚀刻之后可能只留下了中间层305的残留物。
如图15B所示，宽鳍状物610具有基于曾具有最小横向宽度W的两个鳍状物掩模310的外部边缘限定的外侧边缘。窄鳍状物611具有基于曾具有最小横向宽度(W)的一个鳍状物掩模311限定的边缘。因此，窄鳍状物611具有与蚀刻偏差相关联的某一最小横向宽度(例如，对于蚀刻偏差为零的最简单情况为W)，而宽鳍状物610则具有2W+S的较大的横向宽度。图16A和图16B进一步示出了由窄鳍状物掩模的合并得到的宽鳍状物。在图16A和图16B中，已经去除了所有掩模材料，从而仅留下了宽半导体鳍状物610和窄半导体鳍状物611。因而，在牺牲掩模材料被去除的情况下，IC结构1000包括跨越其横向宽度具有若干棘爪槽1650(图16A的平面图中可见)的宽鳍状物610。棘爪槽1650对应于帽盖层凹陷R。因而，对于这些实施例而言，棘爪槽1650的数量等于通过被插塞掩蔽的帽盖层材料合并的鳍状物掩模之间的空间的数量的二倍。相邻的棘爪槽1650之间的间隔等于最小横向间隔S与帽盖层侧壁厚度T2之间的差。对于间隔S为15-20nm并且帽盖层侧壁厚度T2为8-10nm的实施例而言，相邻棘爪槽1650之间的间隔约为7-10nm，并且因此可以大约等于窄鳍状物611的横向宽度。
图17A和图17B进一步示出了在制作耦合至宽半导体鳍状物和窄半导体鳍状物的晶体管端子之后的IC结构1000的平面图和截面图。例如，这样的端子制作可能需要任何已知工艺，并且可以是在实践方法201(图2)期间作为操作150的部分而执行的。如图17A和图17B所示，包括栅极电介质825和栅电极830的栅极堆叠体至少在窄鳍状物和宽鳍状物610、611的侧壁上方延伸，从而着落在隔离(STI)电介质801上。如图17A所示，已经在栅电极830的相对侧上形成了处于窄鳍状物和宽鳍状物610、611上方的源极和漏极金属化820。在示例性实施例中，栅电极830的条带在与源极和漏极金属化820的条带相邻的窄鳍状物和宽鳍状物610、611之上延伸。在图17A中，通过虚线示出了宽鳍状物610的轮廓。如图所示，宽半导体鳍状物的末端处的棘爪槽可以被虚设栅极堆叠体覆盖。处于宽半导体鳍状物的末端处的棘爪槽还可以被掩埋到隔离电介质801内和/或其他结构下方，但是仍然可以通过一种或多种分析技术(例如，沿聚焦的粒子束切割的SEM)进行识别。
根据栅电极830以及源极和漏极金属化820与宽鳍状物610相交的位置，晶体管可以具有一定范围的横向宽度。例如，尽管图17B所示的宽鳍状物610具有横向宽度2W+S，但是仍然可以预计宽鳍状物的横向宽度是窄鳍状物横向宽度的整数倍加上通过帽盖层合并的间隔的整数倍。窄鳍状物横向宽度的整数倍至少为2倍。间隔的整数倍与窄鳍状物横向宽度的整数倍相比倍数少一(例如，2W+S、3W+2S、4W+3S、5W+4S等)。作为所述技术的进一步指示，具有最小横向宽度的鳍状物与其他鳍状物间隔开通过帽盖层合并的间隔S。因而，以W+S递增的宽鳍状物可以进一步被表征为按照窄鳍状物的间距递增。
在一些其他实施例中，纳米带晶体管由宽半导体鳍状物形成，而纳米线晶体管则由窄半导体鳍状物形成。例如，IC结构1000可以包括两个或更多个由半导体材料构成的层，其中，每个层的侧壁限定了鳍状物的边缘。除了与由半导体材料构成的层的侧壁相邻之外，栅极堆叠体还可以在两个由半导体材料构成的层之间延伸。例如，纳米带晶体管可以包括由适当的半导体材料(例如，Si、Ge等)构成的两个或更多宽鳍状物层。包括栅极电介质和栅电极的栅极堆叠体可以经过宽鳍状物层之间(并且可以进一步包覆每个层的沟道部分)。类似地，纳米线晶体管可以包括由适当的半导体材料(例如，Si、Ge等)构成的两个或更多窄鳍状物层。包括栅极电介质和栅电极的栅极堆叠体可以经过窄鳍状物层之间(并且可以进一步包覆每个层的沟道部分)。
鉴于上文的描述，应当认识到可以在IC制作工艺当中一次或多次应用合并窄掩模特征的技术以对几何结构进行尺寸缩放，同时提供具有多种横向宽度的结构，例如，除了在一个或多个半导体级上应用该技术之外，还在一个或多个互连级上应用该技术。
图18示出了根据本文描述的实施例的采用包括经尺寸缩放的双重镶嵌互连结构(例如包括具有一个或多个电介质插塞和导电过孔的插塞导电迹线)的IC的移动计算平台和数据服务器机器。服务器机器1806可以是任何商业服务器，例如，服务器机器1806包括设置在机架内并且联网到一起以实施电子数据处理的任何数量的高性能计算平台，所述服务器机器在示例性实施例中包括封装后的单片SoC 1850。移动计算平台1805可以是被配置为用于电子数据显示、电子数据处理或无线电子数据传输等中的每一个的任何便携式装置。例如，移动计算平台1805可以是平板电脑、智能电话、膝上型电脑等当中的任何一个，并且可以包括显示屏(例如，电容式、电感式、电阻式或者光学触摸屏)、芯片级或封装级集成系统1810和电池1815。
被设置成在放大图1820中所示的集成系统1810内的，或者被设置成在服务器机器1806内作为单独封装芯片的单片式SoC 1850包括存储电路块(例如，RAM)、处理器电路块(例如，微处理器、多核微处理器或图形处理器等)，它们当中的任一者或两者包括根据本文描述的实施例的经尺寸缩放的双重镶嵌互连结构(例如，包括具有一个或多个电介质插塞和导电过孔的插塞导电迹线)。单片式SoC 1850可以连同功率管理集成电路(PMIC)1830、包括宽带RF(无线)发射器和/或接收器(TX/RX)(例如，包括数字基带，并且模拟前端模块还包括处于发射通路上的功率放大器和处于接收通路上的低噪声放大器)的RF(无线)集成电路(RFIC)1825和控制器1835中的一个或多个进一步耦合到板、衬底或内插器1860。任何或者所有的RFIC 1825和PMIC 1830还可以包括根据本文描述的实施例的经尺寸缩放的双重镶嵌互连结构，例如，包括具有一个或多个电介质插塞和导电过孔的插塞导电迹线。
从功能上来讲，PMIC 1830可以执行电池电力调节、DC到DC转换等，并因而具有耦合到电池1815的输入端，并且具有向其他功能模块提供电流供应的输出端。进一步如图所示，在示例性实施例中，RFIC 1825具有耦合至天线(未示出)的输出端，以实施很多无线标准或协议中的任何标准或协议，所述标准或协议包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生产物以及任何其他被称为3G、4G、5G和更高代的无线协议。值得注意的是，这些板级IC模块1825、1830、1835中的每一个可以被集成到单独的IC上，或者被集成到单片式SoC 1850中。
图19示出根据一些实施例的电子计算装置1900的功能框图。例如，计算装置1900可以被提供到平台1805或服务器机器1806内部。装置1900还包括容纳一定数量的部件的母板1902，所述部件例如但不限于处理器1904(例如，应用处理器)，所述处理器可以进一步结合(例如)根据本文所述的实施例的纳米线晶体管和纳米带晶体管。处理器1904可以物理耦合和/或电耦合至母板1902。在一些示例中，处理器1904包括封装在处理器1904内的集成电路管芯。一般而言，术语“处理器”或“微处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以进一步存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的一部分。
在各种示例中，一个或多个通信芯片1906也可以物理耦合和/或电耦合至母板1902。在其他实施方式中，通信芯片1906可以是处理器1904的一部分。根据其应用程序，计算装置1900可以包括可以或可以不物理耦合和电耦合至母板1902的其他部件。这些其他部件包括但不限于易失性存储器(例如，MRAM 1930、DRAM 1932)、非易失性存储器(例如，ROM1935)、闪速存储器、图形处理器1922、数字信号处理器、密码处理器、芯片组、天线1925、触摸屏显示器1915、触摸屏控制器1975、电池1910、音频编码译码器、视频编译码器、功率放大器1921、全球定位系统(GPS)装置1940、罗盘1945、加速度计、陀螺仪、音频扬声器1920、相机1941或者大容量存储装置(例如，硬盘驱动器、固态驱动器(SSD)、压缩磁盘(CD)、数字通用盘(DVD)等)等等。
通信芯片1906能够实现将数据传送到计算装置1900和从计算装置1900传送数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质使用调制电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关装置不含有任何导线，尽管在一些实施例中它们可能不含有导线。通信芯片1906可以实施很多无线标准或协议中的任何标准或协议，所述标准或协议包括但不限于本文别处所述的那些。如所讨论的，计算装置1900可以包括多个通信芯片1906。例如，第一通信芯片可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
尽管已经参考各种实施方式描述了本文阐述的某些特征，但是不应从限定的意义上来理解这种描述。因而，本文描述的实施方式的各种修改以及对于本公开所属领域的技术人员而言显而易见的其他实施方式均应被视为落在本公开的精神和范围内。
应当认识到，本发明的原理不限于如此描述的实施例，而是可以采用修改和改变进行实践，而不脱离所附权利要求的范围。例如，上文的实施例可以包括下文进一步提供的特征的具体组合。
在一个或多个第一示例中，一种集成电路(IC)结构包括第一多个晶体管，所述第一多个中的晶体管包括具有所述IC内的所有晶体管的第一横向宽度的一个或多个由半导体材料构成的层，所述由半导体材料构成的层与相邻的晶体管的半导体层分开至少第一间隔。所述IC结构包括第二多个晶体管，所述第二多个中的晶体管包括具有横向宽度的一个或多个由半导体材料构成的层，所述横向宽度等于所述第一横向宽度的第一整数倍加上预定距离的第二整数倍，所述预定距离小于或者等于所述第一间隔，其中，所述第一整数为至少二，并且所述第二整数比所述第一整数小一。
在一个或多个第二示例中，对于第一示例中的任何示例而言，所述预定距离小于所述第一间隔。
在一个或多个第三示例中，对于第一或第二示例中的任何示例而言，所述第一横向宽度是所述IC内的所有晶体管的标称最小横向宽度。
在一个或多个第四示例中，对于第一到第三示例中的任何示例而言，所述第二多个包括第一晶体管和第二晶体管，所述第一晶体管包括具有等于第一横向宽度的两倍加上所述预定距离的横向宽度的、一个或多个由半导体材料构成的层，第二晶体管包括具有等于第一横向宽度的三倍加上所述预定距离的二倍的横向宽度的、一个或多个由半导体材料构成的层。
在一个或多个第五示例中，对于第一到第四示例中的任何示例而言，所述预定距离小于所述第一间隔。所述第二多个中的晶体管包括具有限定了横向长度的相对的末端的一个或多个由半导体材料构成的层。所述相对的末端跨越所述横向宽度具有若干棘爪槽，其中，所述棘爪槽的数量等于所述第二整数，并且所述棘爪槽具有等于所述第一横向宽度的彼此之间的间隔。
在一个或多个第六示例中，对于第五示例中的任何示例而言，所述棘爪槽关于穿过所述第二多个晶体管中的各个晶体管的横断中心线对称。
在一个或多个第七示例中，对于第一到第六示例中的任何示例而言，所述预定距离等于所述第一间隔。所述第二多个中的晶体管包括具有限定了横向长度的相对的末端的一个或多个由半导体材料构成的层。所述相对的末端跨越所述横向宽度具有若干棘爪槽，其中，所述棘爪槽的数量等于所述第二整数的二倍，并且所述棘爪槽具有小于所述预定距离的彼此之间的间隔。
在一个或多个第八示例中，对于第一到第七示例中的任何示例而言，所述IC中的每个晶体管是所述第一多个晶体管之一，或者是所述第二多个晶体管之一。
在一个或多个第九示例中，对于第一到第八示例中的任何示例而言，所述第一横向宽度不超过10nm，并且所述第一间隔不超过20nm。
在一个或多个第十示例中，对于第一到第九示例中的任何示例而言，所述第一多个晶体管是纳米线晶体管，并且所述第二多个晶体管是纳米带晶体管，它们当中的各个晶体管包括：与至少两个由半导体材料构成的层的侧壁相邻并且位于这两个层之间的栅极堆叠体，其中，所述栅极堆叠体包括栅极电介质层和栅电极材料；以及在所述栅极堆叠体的相对侧上耦合至所述两个由半导体材料构成的层的源极和漏极。
在一个或多个第十一示例中，一种集成电路(IC)器件包括多个纳米线晶体管，所述纳米线晶体管中的纳米线晶体管包括具有所述IC内的所有晶体管的第一横向宽度的一个或多个由半导体材料构成的层，并且所述由半导体材料构成的层与相邻晶体管的半导体层分开至少第一间隔。所述IC包括多个纳米带晶体管，所述纳米带晶体管中的纳米带晶体管包括具有第二横向宽度的一个或多个由半导体材料构成的层，所述第二横向宽度等于所述第一横向宽度的第一整数倍加上预定距离的第二整数倍，所述预定距离小于或者等于所述第一间隔。所述第一整数为至少二。所述第二整数比所述第一整数小一。所述纳米带晶体管中的纳米带晶体管包括具有限定了横向长度的相对的末端的一个或多个由半导体材料构成的层；并且所述相对的末端跨越所述横向宽度具有若干棘爪槽。棘爪槽的数量等于所述第二整数或者等于所述第二整数的二倍。
在一个或多个第十二示例中，对于第十一示例中的任何示例而言，所述预定距离小于所述第一间隔，所述棘爪槽的数量等于所述第二整数，所述棘爪槽具有等于所述第一横向宽度的彼此之间的间隔，并且所述棘爪槽关于穿过所述纳米带晶体管中的各个纳米带晶体管的横断中心线对称。
在一个或多个第十三示例中，对于第十一或第十二示例中的任何示例而言，所述预定距离等于所述第一间隔，所述棘爪槽的数量等于所述第二整数的二倍，并且所述棘爪槽具有小于所述预定距离的彼此之间的间隔。
在一个或多个第十四示例中，一种计算机平台包括用于存储数据的数据存储机构以及耦合至所述数据存储机构的数据处理机构。所述数据处理机构包括根据示例一到九中的任何一个示例所述的IC结构。
在一个或多个第十五示例中，所述计算机平台还包括耦合至所述数据处理机构的电池以及耦合至所述数据处理机构的无线通信机构。
在一个或多个第十六示例中，一种制作集成电路(IC)结构的方法包括接收具有在第一掩模层中的鳍状物掩模图案的工件，所述鳍状物掩模图案包括具有第一横向宽度的多个鳍状物，并且所述鳍状物掩模图案中的第一鳍状物分开第一间隔，并且所述鳍状物掩模图案中的第二鳍状物分开第二间隔。所述方法包括在所述鳍状物掩模图案上方沉积帽盖层，所述帽盖层以一定厚度的帽盖层材料覆盖所述第一鳍状物和所述第二鳍状物的侧壁。所述方法包括从所述第一鳍状物之间去除所述帽盖层，同时保留所述第二鳍状物之间的残留的帽盖层材料。所述方法包括基于所述鳍状物掩模图案和残留的帽盖层材料对在所述第一掩模层下方的材料层进行图案化。
在一个或多个第十七示例中，对于第十六示例中的任何示例而言，对所述材料层进行图案化还包括将所述鳍状物掩模图案中的第一鳍状物转移到具有第一横向宽度的一个或多个半导体层的第一鳍状物中。对所述材料层进行图案化还包括将包括所述鳍状物掩模图案中的所述第二鳍状物和在所述第二鳍状物之间的残留的帽盖层材料的合并的图案转移到具有第二横向宽度的一个或多个半导体层的第二鳍状物中，所述第二横向宽度等于所述第一横向宽度的第一整数倍加上所述第二间隔的第二整数倍。
在一个或多个第十八示例中，对于第十六到第十七示例中的任何示例而言，沉积在所述第二鳍状物的侧壁上的帽盖层厚度小于所述第二间隔的一半，并且所述第二间隔等于所述第一间隔，并且所述方法还包括在所述帽盖层上方图案化出插塞，所述插塞至少接触覆盖所述第二鳍状物中的两个相邻的第二鳍状物的侧壁的帽盖层，并且从所述第一鳍状物之间去除所述帽盖层、同时保留所述第二鳍状物之间的残留的帽盖层材料还包括仅保留受到所述插塞保护的残留的帽盖层材料。
在一个或多个第十九示例中，对于第十八示例中的任何示例而言，对所述插塞进行图案化还包括：在所述帽盖层上方沉积缝隙填充材料；在所述缝隙填充材料上方通过光刻对插塞掩模进行图案化，其中，所述插塞掩模具有至少与覆盖所述第二鳍状物中的两个相邻第二鳍状物的侧壁的帽盖层重叠的边缘；以及从所述帽盖层上方去除未受到所述插塞掩模保护的缝隙填充材料。
在一个或多个第二十示例中，对于第十六到第十九示例中的任何示例而言，所述第二间隔小于所述第一间隔，并且沉积在所述第二鳍状物的侧壁上的帽盖层厚度等于所述第二间隔的至少一半。
在一个或多个第二十一示例中，对于所述第十六或第十九示例中的任何示例而言，所述第一横向宽度是所述IC内的所有晶体管的标称最小横向宽度。
在一个或多个第二十二示例中，对于第十六到第十九示例中的任何示例而言，沉积所述帽盖层还包括非选择性地在第一掩模层上方共形地沉积材料。去除所述帽盖层还包括各向同性地蚀刻穿过所述帽盖层的厚度。对所述第一掩模层下方的材料层进行图案化包括对未受到所述鳍状物图案和残留的帽盖层材料保护的一个或多个由半导体材料构成的层进行各向异性蚀刻。
在一个或多个第二十三示例中，对于第二十二示例中的任何示例而言，所述方法还包括形成与至少两个由半导体材料构成的层的侧壁相邻并且位于所述两个层之间的栅极堆叠体，其中，所述栅极堆叠体包括栅极电介质层和栅电极材料。所述方法还包括形成在所述栅极堆叠体的相对侧上耦合至所述两个由半导体材料构成的层的源极和漏极。
然而，上述实施例不受这一方面的限制，并且在各种实施方式中，上述实施例可以包括仅采取这样的特征的子集，采取这样的特征的不同顺序，采取这样的特征的不同组合和/或采取除了明确列举的那些特征之外的额外的特征。因此，应当参考所附权利要求连同这样的权利要求有权享有的等价方案的完整范围来确定本发明的范围。

Claims (23)

1.一种集成电路(IC)结构，包括：
第一多个晶体管，所述第一多个晶体管中的晶体管包括具有第一横向宽度的一个或多个由半导体材料构成的层，所述由半导体材料构成的层与相邻的晶体管的半导体层分开至少第一间隔；以及
第二多个晶体管，所述第二多个晶体管中的晶体管包括具有第二横向宽度的一个或多个由半导体材料构成的层，所述第二横向宽度等于所述第一横向宽度的第一整数倍加上预定距离的第二整数倍，所述预定距离小于或者等于所述第一间隔，其中：
所述第一整数至少为二；并且
所述第二整数比所述第一整数小一。
2.根据权利要求1所述的集成电路结构，其中，所述预定距离小于所述第一间隔。
3.根据权利要求1所述的集成电路结构，其中，所述第一横向宽度是所述集成电路结构内的所有晶体管的标称最小横向宽度。
4.根据权利要求1所述的集成电路结构，其中，所述第二多个晶体管包括：
第一晶体管，其包括具有等于所述第一横向宽度的二倍加上所述预定距离的横向宽度的、一个或多个由半导体材料构成的层；以及
第二晶体管，其包括具有等于所述第一横向宽度的三倍加上所述预定距离的二倍的横向宽度的、一个或多个由半导体材料构成的层。
5.根据权利要求1所述的集成电路结构，其中：
所述预定距离小于所述第一间隔；
所述第二多个晶体管中的晶体管包括具有限定了横向长度的相对的末端的一个或多个由半导体材料构成的层；并且
所述相对的末端跨越所述横向宽度具有若干棘爪槽，其中，所述棘爪槽的数量等于所述第二整数，并且所述棘爪槽具有等于所述第一横向宽度的彼此之间的间隔。
6.根据权利要求5所述的集成电路结构，其中，所述棘爪槽关于穿过所述第二多个晶体管中的各个晶体管的横断中心线对称。
7.根据权利要求1-6中的任何一项所述的集成电路结构，其中：
所述预定距离等于所述第一间隔；
所述第二多个晶体管中的晶体管包括具有限定了横向长度的相对的末端的一个或多个由半导体材料构成的层；并且
所述相对的末端跨越所述横向宽度具有若干棘爪槽，其中，所述棘爪槽的数量等于所述第二整数的二倍，并且所述棘爪槽具有小于所述预定距离的彼此之间的间隔。
8.根据权利要求1-6中的任何一项所述的集成电路结构，其中，所述集成电路结构中的每个晶体管是所述第一多个晶体管之一，或者是所述第二多个晶体管之一。
9.根据权利要求3所述的集成电路结构，其中：
所述标称最小横向宽度不超过10nm；并且
所述第一间隔不超过20nm。
10.根据权利要求1-6中的任何一项所述的集成电路结构，其中：
所述第一多个晶体管是纳米线晶体管，并且所述第二多个晶体管是纳米带晶体管，所述第一多个晶体管和所述第二多个晶体管中的各个晶体管包括：
与至少两个由半导体材料构成的层的侧壁相邻并且位于所述两个层之间的栅极堆叠体，其中，所述栅极堆叠体包括栅极电介质层和栅电极材料；以及
在所述栅极堆叠体的相对侧上耦合至所述两个由半导体材料构成的层的源极和漏极。
11.一种集成电路(IC)器件，包括：
多个纳米线晶体管，所述纳米线晶体管中的纳米线晶体管包括具有第一横向宽度的一个或多个由半导体材料构成的层，并且所述由半导体材料构成的层与相邻的纳米线晶体管的半导体层分开至少第一间隔；以及
多个纳米带晶体管，所述纳米带晶体管中的纳米带晶体管包括具有第二横向宽度的一个或多个由半导体材料构成的层，所述第二横向宽度等于所述第一横向宽度的第一整数倍加上预定距离的第二整数倍，所述预定距离小于或者等于所述第一间隔，其中：
所述第一整数至少为二；
所述第二整数比所述第一整数小一；
所述纳米带晶体管中的晶体管包括具有限定了横向长度的相对的末端的一个或多个由半导体材料构成的层；并且
所述相对的末端跨越所述横向宽度具有若干棘爪槽，其中，所述棘爪槽的数量等于所述第二整数或者等于所述第二整数的二倍。
12.根据权利要求11所述的集成电路器件，其中：
所述预定距离小于所述第一间隔；
所述棘爪槽的数量等于所述第二整数；
所述棘爪槽具有等于所述第一横向宽度的彼此之间的间隔；并且
所述棘爪槽关于穿过所述纳米带晶体管中的各个晶体管的横断中心线对称。
13.根据权利要求11-12中的任何一项所述的集成电路器件，其中：
所述预定距离等于所述第一间隔；
所述棘爪槽的数量等于所述第二整数的二倍；并且
所述棘爪槽具有小于所述预定距离的彼此之间的间隔。
14.一种计算机平台，包括：
用于存储数据的数据存储机构；以及
耦合至所述数据存储机构的数据处理机构，其中，所述数据处理机构包括根据权利要求1-6中的任何一项所述的集成电路结构。
15.根据权利要求14所述的计算机平台，还包括：
耦合至所述数据处理机构的电池；以及
耦合至所述数据处理机构的无线通信机构。
16.一种制作集成电路(IC)结构的方法，包括：
接收具有在第一掩模层中的鳍状物掩模图案的工件，所述鳍状物掩模图案包括具有第一横向宽度的多个鳍状物，并且所述鳍状物掩模图案中的第一鳍状物分开第一间隔，并且所述鳍状物掩模图案中的第二鳍状物分开第二间隔；
在所述鳍状物掩模图案上方沉积帽盖层，所述帽盖层以一定厚度的帽盖层材料覆盖所述第一鳍状物和所述第二鳍状物的侧壁；
从所述第一鳍状物之间去除所述帽盖层，同时保留所述第二鳍状物之间的残留的帽盖层材料；以及
基于所述鳍状物掩模图案和残留的帽盖层材料对在所述第一掩模层下方的材料层进行图案化。
17.根据权利要求16所述的方法，其中，对所述材料层进行图案化还包括：
将所述鳍状物掩模图案中的所述第一鳍状物转移到具有所述第一横向宽度的一个或多个半导体层的第一鳍状物中；以及
将包括所述鳍状物掩模图案中的所述第二鳍状物和在所述第二鳍状物之间的所述残留的帽盖层材料的合并图案转移到具有第二横向宽度的一个或多个半导体层的第二鳍状物中，所述第二横向宽度等于所述第一横向宽度的第一整数倍加上所述第二间隔的第二整数倍。
18.根据权利要求17所述的方法，其中，沉积在所述第二鳍状物的侧壁上的帽盖层厚度小于所述第二间隔的一半，并且所述第二间隔等于所述第一间隔，并且所述方法还包括：
在所述帽盖层上方对插塞进行图案化，所述插塞至少接触覆盖所述第二鳍状物中的两个相邻的第二鳍状物的侧壁的所述帽盖层；并且
其中，从所述第一鳍状物之间去除所述帽盖层、同时保留所述第二鳍状物之间的残留的帽盖层材料还包括仅保留受到所述插塞保护的残留的帽盖层材料。
19.根据权利要求18所述的方法，其中，对所述插塞进行图案化还包括：
在所述帽盖层上方沉积缝隙填充材料；
在所述缝隙填充材料上方通过光刻对插塞掩模进行图案化，其中，所述插塞掩模具有与至少覆盖所述第二鳍状物中的两个相邻的第二鳍状物的侧壁的所述帽盖层重叠的边缘；以及
从所述帽盖层上方去除未受到所述插塞掩模保护的所述缝隙填充材料。
20.根据权利要求16-19中的任何一项所述的方法，其中，所述第二间隔小于所述第一间隔，并且沉积在所述第二鳍状物的所述侧壁上的所述帽盖层厚度等于所述第二间隔的至少一半。
21.根据权利要求16-19中的任何一项所述的方法，其中，所述第一横向宽度是所述集成电路结构内的所有晶体管的标称最小横向宽度。
22.根据权利要求16-19中的任何一项所述的方法，其中：
沉积所述帽盖层还包括非选择性地在所述第一掩模层上方共形地沉积材料；
去除所述帽盖层还包括各向同性地蚀刻穿过所述帽盖层的所述厚度；并且
对所述第一掩模层下方的所述材料层进行图案化包括对未受到所述鳍状物掩模图案和残留的帽盖层材料保护的、一个或多个由半导体材料构成的层进行各向异性蚀刻。
23.根据权利要求22所述的方法，还包括：
形成至少与两个由半导体材料构成的层的侧壁相邻并且位于所述两个层之间的栅极堆叠体，其中，所述栅极堆叠体包括栅极电介质层和栅电极材料；以及
形成在所述栅极堆叠体的相对侧上耦合至所述两个由半导体材料构成的层的源极和漏极。
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