TWI820996B - 半導體結構及其製造方法 - Google Patents
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Abstract
一種半導體結構，包括基底、多個埋入式字元線結構、電晶體結構、第一硬罩幕層、多個硬罩幕標記、第二硬罩幕層與多個接觸窗。基底包括第一區與第二區。多個埋入式字元線結構位在第一區的基底中。電晶體結構位在第二區的基底上。第一硬罩幕層位在電晶體結構上。第一硬罩幕層具有多個凹陷。多個硬罩幕標記位在多個凹陷中。第二硬罩幕層位在第一區的基底上。第二硬罩幕層具有多個開口。多個接觸窗位在多個開口中。
Description
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種可有效地降低製造成本與製程複雜度的半導體結構及其製造方法。
目前，一些半導體結構可包括位在不同區域中的不同半導體元件。舉例來說，一些半導體結構可包括位在記憶胞區中的記憶體元件以及位在周邊電路區中的電晶體元件。然而，如何降低半導體結構的製造成本與製程複雜度為持續努力的目標。
本發明提供一種半導體結構及其製造方法，其可有效地降低製造成本與製程複雜度。
本發明提出一種半導體結構，包括基底、多個埋入式字元線結構、電晶體結構、第一硬罩幕層、多個硬罩幕標記、第二硬罩幕層與多個接觸窗。基底包括第一區與第二區。多個埋入式字元線結構位在第一區的基底中。電晶體結構位在第二區的基底上。第一硬罩幕層位在電晶體結構上。第一硬罩幕層具有多個凹陷。多個硬罩幕標記位在多個凹陷中。第二硬罩幕層位在第一區的基底上。第二硬罩幕層具有多個開口。多個接觸窗位在多個開口中。
本發明提出一種半導體結構的製造方法，可包括以下步驟。提供基底。基底包括第一區與第二區。在第一區的基底中形成多個埋入式字元線結構。在第二區的基底上形成電晶體結構。在電晶體結構上形成第一硬罩幕層。在第一硬罩幕層中形成多個凹陷。在多個凹陷中形成多個硬罩幕標記。在第一區的基底上形成第二硬罩幕層。第二硬罩幕層具有多個第一開口。在多個第一開口中形成多個接觸窗。
基於上述，在本發明所提出的半導體結構及其製造方法中，第一硬罩幕層具有多個凹陷，且多個硬罩幕標記位在多個凹陷中。因此，在形成第二硬罩幕層的過程中，不須額外形成用以保護第二區的圖案化光阻層，因此可減少光罩的數量，且可有效地降低製造成本與製程複雜度。此外，在形成接觸窗的過程中，可藉由第一硬罩幕層與多個硬罩幕標記來防止第二區中的電晶體結構受到損害。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合附圖來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。為了方便理解，在下述說明中相同的構件將以相同的符號標示來說明。此外，附圖僅以說明為目的，並未依照原尺寸作圖。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1H為根據本發明的一些實施例的半導體結構的製造流程剖面圖。
請參照圖1A，提供基底100。基底100包括第一區R1與第二區R2。在一些實施例中，第一區R1可為記憶體區(如，動態隨機存取記憶體(dynamic random access memory，DRAM)區)，且第二區R2可為周邊電路區(peripheral circuit region)。基底100可為半導體基底，如矽基底。此外，可根據產品需求在基底100中形成摻雜區(未示出)等所需的構件，於此省略其說明。
在一些實施例中，可在第一區R1與第二區R2之間的基底100中形成隔離結構102。隔離結構102可為單層結構或多層結構。隔離結構102例如是淺溝渠隔離(shallow trench isolation，STI)結構。隔離結構102的材料例如是氧化物(如，氧化矽)、氮化物(如，氮化矽)或其組合。
在一些實施例中，可在第一區R1的基底100中形成隔離結構104。隔離結構104可為單層結構或多層結構。隔離結構104例如是淺溝渠隔離結構。隔離結構104的材料例如是氧化物(如，氧化矽)、氮化物(如，氮化矽)或其組合。
此外，在第一區R1的基底100中形成多個埋入式字元線結構106。埋入式字元線結構106可包括埋入式字元線108與介電層110。埋入式字元線108位在基底100中。埋入式字元線108可為單層結構或多層結構。埋入式字元線108的材料例如是鎢、鈦、氮化鈦或其組合。介電層110位在埋入式字元線108與基底100之間。介電層110的材料例如氧化物(如，氧化矽)。此外，埋入式字元線結構106更可包括硬罩幕層112。硬罩幕層112位在埋入式字元線108上。介電層110更可位在硬罩幕層112與基底100之間。硬罩幕層112的材料例如是氮化物(如，氮化矽)。多個埋入式字元線結構106更可形成在隔離結構104中。
此外，在第二區R2的基底100上形成電晶體結構114。電晶體結構114可包括閘極116與介電層118。閘極116位在基底100上。閘極116可為單層結構或多層結構。閘極116的材料例如是摻雜多晶矽、鎢、鈦、氮化鈦或其組合。介電層118位在閘極116與基底100之間。介電層118的材料例如是氧化物(如，氧化矽)。電晶體結構114更可包括硬罩幕層120。硬罩幕層120位在閘極116上。硬罩幕層120的材料例如是氮化物(如，氮化矽)。電晶體結構114更可包括間隙壁122。間隙壁122位在閘極116的側壁上。間隙壁122可為單層結構或多層結構。間隙壁122的材料例如是氧化物(如，氧化矽)、氮化物(如，氮化矽)或其組合。此外，電晶體結構114更可包括如源極區與汲極區(未示出)等所需的構件，於此省略其說明。
在一些實施例中，可在電晶體結構114上形成終止層124。終止層124更可形成在基底100與隔離結構102上。終止層124可為接觸窗蝕刻終止層。終止層124的材料例如是氮化物(如，氮化矽)。在一些實施例中，可在終止層124上形成介電層126。介電層126的材料例如是氧化物(如，氧化矽)。
此外，在電晶體結構114上形成硬罩幕層128。硬罩幕層128的材料例如是氮化物(如，氮化矽)。另外，可在第一區R1的基底100上形成介電層130。介電層130更可形成在隔離結構102上。介電層130的厚度T2可大於硬罩幕層128的厚度T1。介電層130的材料例如是氧化物(如，旋塗玻璃(spin on glass，SOG)等氧化矽)。在一些實施例中，硬罩幕層128的頂面S1與介電層130的頂面S2可具有相同高度。
接著，可在介電層130與硬罩幕層128上形成硬罩幕層132。硬罩幕層132的材料例如是氧化物(如，氧化矽)。硬罩幕層132的形成方法例如是化學氣相沉積法。然後，可在硬罩幕層132上形成硬罩幕層134。硬罩幕層134的材料例如是碳。硬罩幕層134的形成方法例如是化學氣相沉積法。接下來，可在硬罩幕層134上形成硬罩幕層136，硬罩幕層136的材料例如是氮化物(如，氮化矽)。硬罩幕層136的形成方法例如是化學氣相沉積法。
隨後，可在硬罩幕層128與介電層130上形成圖案化硬罩幕層138。在一些實施例中，圖案化硬罩幕層138可形成在硬罩幕層136上。圖案化硬罩幕層138可具有多個開口OP1。多個開口OP1可位在第一區R1與第二區R2中。多個開口OP1更可位在隔離結構102的上方。圖案化硬罩幕層138的材料例如是氧化物(如，氧化矽)。在一些實施例中，可藉由自對準雙重圖案化(self-alignment double patterning，SADP)製程來形成圖案化硬罩幕層138。
請參照圖1B，可將多個開口OP1的圖案轉移至硬罩幕層128與介電層130，而在硬罩幕層128中形成多個凹陷R，且在介電層130中形成多個開口OP2。在將多個開口OP1的圖案轉移至硬罩幕層128與介電層130的製程中，圖案化硬罩幕層138、硬罩幕層136與硬罩幕層134可被移除。在將多個開口OP1的圖案轉移至硬罩幕層128與介電層130的製程中，更可將多個開口OP1的圖案轉移至硬罩幕層132。將多個開口OP1的圖案轉移至硬罩幕層128與介電層130的方法可包括對硬罩幕層128與介電層130進行乾式蝕刻製程。在上述乾式蝕刻製程中，介電層130的蝕刻速率可大於硬罩幕層128的蝕刻速率。在上述乾式蝕刻製程中，介電層130的蝕刻速率可為硬罩幕層128的蝕刻速率的3倍至10倍。
請參照圖1C，可在硬罩幕層128與介電層130上形成硬罩幕材料層140。在一些實施例中，硬罩幕材料層140可形成在硬罩幕層132上。硬罩幕材料層140填入多個凹陷R與多個開口OP2。硬罩幕材料層140的材料例如是氮化物(如，氮化矽)。硬罩幕材料層140的形成方法例如是化學氣相沉積法。
請參照圖1D，可移除位在多個凹陷R的外部與多個開口OP2的外部的硬罩幕材料層140，而形成多個硬罩幕標記140a與硬罩幕層140b。藉此，可在多個凹陷R中形成多個硬罩幕標記140a，且可在第一區R1的基底100上形成硬罩幕層140b。在一些實施例中，多個硬罩幕標記140a與硬罩幕層140b可同時形成。多個硬罩幕標記140a的一部分可形成在隔離結構的正上方。硬罩幕層140b更可形成在隔離結構102上。在移除位在多個凹陷R的外部與多個開口OP2的外部的硬罩幕材料層140的製程中，硬罩幕層132可被移除。位在多個凹陷R的外部與多個開口OP2的外部的硬罩幕材料層140的移除方法例如是乾式蝕刻法。多個硬罩幕標記140a的材料例如是氮化物(如，氮化矽)。硬罩幕層140b的材料例如是氮化物(如，氮化矽)。
請參照圖1E，可在硬罩幕層128、硬罩幕標記140a、介電層130與硬罩幕層140b上形成圖案化光阻層142。圖案化光阻層142可暴露出位在第一區R1中的部分介電層130與部分硬罩幕層140b。
請參照圖1F，可利用圖案化光阻層142作為罩幕，移除位在第一區R1中的介電層130，而使得硬罩幕層140b具有多個開口OP3。位在第一區R1中的介電層130的移除方法例如是濕式蝕刻法。
請參照圖1G，可移除圖案化光阻層142。接著，可在硬罩幕層128、硬罩幕標記140a、介電層130與硬罩幕層140b上形成接觸窗材料層144，且接觸窗材料層144填入開口OP3。接觸窗材料層144的材料例如是摻雜多晶矽等導電材料。接觸窗材料層144的形成方法例如是化學氣相沉積法。
請參照圖1H，可對接觸窗材料層144進行回蝕刻製程，而形成接觸窗144a。藉此，可在多個開口OP3中形成多個接觸窗144a。在一些實施例中，接觸窗144a的頂面S3可低於硬罩幕層140b的頂面S4。上述回蝕刻製程例如是乾式蝕刻製程。在一些實施例中，在上述回蝕刻製程(如，乾式蝕刻製程)中，可移除部分硬罩幕層128、部分硬罩幕標記140a、部分介電層130與部分硬罩幕層140b，而降低硬罩幕層128的高度、硬罩幕標記140a的高度、介電層130的高度與硬罩幕層140b的高度。
此外，在後續製程中，可在第一區R1中形成記憶體(如，動態隨機存取記憶體)的其他構件(如，電容器與其他接觸窗等)，於此省略其說明。
以下，藉由圖1H來說明上述實施例的半導體結構10。此外，雖然半導體結構10的形成方法是以上述方法為例來進行說明，但本發明並不以此為限。
請參照圖1H，半導體結構10包括基底100、多個埋入式字元線結構106、電晶體結構114、硬罩幕層128、多個硬罩幕標記140a、硬罩幕層140b與多個接觸窗144a。基底100包括第一區R1與第二區R2。多個埋入式字元線結構106位在第一區R1的基底100中。電晶體結構114位在第二區R2的基底100上。硬罩幕層128位在電晶體結構114上。硬罩幕層128具有多個凹陷R。在一些實施例中，多個凹陷R可不貫穿硬罩幕層128。多個硬罩幕標記140a位在多個凹陷R中。在一些實施例中，多個硬罩幕標記140a的一部分可位在閘極116的正上方。在一些實施例中，多個硬罩幕標記140a的底面S5可高於硬罩幕層128的底面S6。硬罩幕層140b位在第一區R1的基底100上。硬罩幕層140b具有多個開口OP3。在一些實施例中，硬罩幕層128的頂面S1、多個硬罩幕標記140a的頂面S7與硬罩幕層140b的頂面S4可具有相同高度。多個接觸窗144a位在多個開口OP3中。
半導體結構10更可包括介電層126、終止層124、隔離結構102、介電層130與隔離結構104中的至少一者。介電層126位在電晶體結構114的旁邊的基底100上。在一些實施例中，硬罩幕層128更可位在介電層126上。終止層124位在介電層126與基底100之間以及硬罩幕層128與電晶體結構114之間。隔離結構102位在第一區R1與第二區R2之間的基底100中。在一些實施例中，部分硬罩幕層140b可位在隔離結構102上。介電層130位在隔離結構102上。在一些實施例中，部分硬罩幕層140b可位在介電層130中。在一些實施例中，多個硬罩幕標記140a的一部分可位在隔離結構102的正上方。在一些實施例中，介電層126更可位在硬罩幕層128與隔離結構102之間。在一些實施例中，終止層124更可位在介電層126與隔離結構102之間。隔離結構104位在第一區R1的基底100中。在一些實施例中，多個埋入式字元線結構106更可位在隔離結構104中。
此外，半導體結構10中的各構件的詳細內容(如，材料與形成方法等)已於上述實施例中進行詳盡地說明，於此不再說明。
基於上述實施例可知，在半導體結構10及其製造方法中，硬罩幕層128具有多個凹陷R，且多個硬罩幕標記140a位在多個凹陷R中。因此，在形成硬罩幕層140b的過程中，不須額外形成用以保護第二區R2的圖案化光阻層，因此可減少光罩的數量，且可有效地降低製造成本與製程複雜度。此外，在形成接觸窗144a的過程中，可藉由硬罩幕層128與多個硬罩幕標記140a來防止第二區R2中的電晶體結構114受到損害。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:半導體結構
100:基底
102, 104:隔離結構
106:埋入式字元線結構
108:埋入式字元線
110, 118, 126, 130:介電層
112, 120, 128, 132, 134, 136, 140b:硬罩幕層
114:電晶體結構
116:閘極
122:間隙壁
124:終止層
138:圖案化硬罩幕層
140:硬罩幕材料層
140a:硬罩幕標記
142:圖案化光阻層
144:接觸窗材料層
144a:接觸窗
OP1, OP2, OP3:開口
R:凹陷
R1:第一區
R2:第二區
S1, S2, S3, S4, S7:頂面
S5, S6:底面
T1, T2:厚度
圖1A至圖1H為根據本發明的一些實施例的半導體結構的製造流程剖面圖。
10:半導體結構
100:基底
102,104:隔離結構
106:埋入式字元線結構
108:埋入式字元線
110,118,126,130:介電層
112,120,128,140b:硬罩幕層
114:電晶體結構
116:閘極
122:間隙壁
124:終止層
140a:硬罩幕標記
144a:接觸窗
OP3:開口
R:凹陷
R1:第一區
R2:第二區
S1,S3,S4,S7:頂面
S5,S6:底面
Claims (12)
- 一種半導體結構，包括： 基底，包括第一區與第二區； 多個埋入式字元線結構，位在所述第一區的所述基底中； 電晶體結構，位在所述第二區的所述基底上； 第一硬罩幕層，位在所述電晶體結構上，且具有多個凹陷； 多個硬罩幕標記，位在多個所述凹陷中； 第二硬罩幕層，位在所述第一區的所述基底上，且具有多個開口；以及 多個接觸窗，位在多個所述開口中。
- 如請求項1所述的半導體結構，其中多個所述硬罩幕標記的底面高於所述第一硬罩幕層的底面。
- 如請求項1所述的半導體結構，其中多個所述凹陷不貫穿所述第一硬罩幕層。
- 如請求項1所述的半導體結構，其中所述電晶體結構包括閘極，其中多個所述硬罩幕標記的一部分位在所述閘極的正上方。
- 如請求項1所述的半導體結構，其中所述第一硬罩幕層的頂面、多個所述硬罩幕標記的頂面與所述第二硬罩幕層的頂面具有相同高度。
- 如請求項1所述的半導體結構，更包括： 介電層，位在所述電晶體結構的旁邊的所述基底上，其中所述第一硬罩幕層更位在所述介電層上，所述介電層的材料包括氧化物，所述第一硬罩幕層的材料包括氮化物，多個所述硬罩幕標記的材料包括氮化物，且所述第二硬罩幕層的材料包括氮化物。
- 如請求項1所述的半導體結構，更包括： 隔離結構，位在所述第一區與所述第二區之間的所述基底中，其中部分所述第二硬罩幕層位在所述隔離結構上。
- 一種半導體結構的製造方法，包括： 提供基底，其中所述基底包括第一區與第二區； 在所述第一區的所述基底中形成多個埋入式字元線結構； 在所述第二區的所述基底上形成電晶體結構； 在所述電晶體結構上形成第一硬罩幕層； 在所述第一硬罩幕層中形成多個凹陷； 在多個所述凹陷中形成多個硬罩幕標記； 在所述第一區的所述基底上形成第二硬罩幕層，其中所述第二硬罩幕層具有多個第一開口；以及 在多個所述第一開口中形成多個接觸窗。
- 如請求項8所述的半導體結構的製造方法，其中多個所述硬罩幕標記與所述第二硬罩幕層同時形成。
- 如請求項8所述的半導體結構的製造方法，其中多個所述凹陷、多個所述硬罩幕標記與所述第二硬罩幕層的形成方法包括： 在所述第一區的基底上形成介電層； 在所述第一硬罩幕層與所述介電層上形成圖案化硬罩幕層，其中所述圖案化硬罩幕層具有多個第二開口； 將多個所述第二開口的圖案轉移至所述第一硬罩幕層與所述介電層，而在所述第一硬罩幕層中形成多個所述凹陷，且在所述介電層中形成多個第三開口； 在所述第一硬罩幕層與所述介電層上形成硬罩幕材料層，其中所述硬罩幕材料層填入多個所述凹陷與多個所述第三開口；以及 移除位在多個所述凹陷的外部與多個所述第三開口的外部的所述硬罩幕材料層，而形成多個所述硬罩幕標記與所述第二硬罩幕層。
- 如請求項10所述的半導體結構的製造方法，其中 將多個所述第二開口的圖案轉移至所述第一硬罩幕層與所述介電層的方法包括對所述第一硬罩幕層與所述介電層進行乾式蝕刻製程， 所述介電層的厚度大於所述第一硬罩幕層的厚度，且 在所述乾式蝕刻製程中，所述介電層的蝕刻速率大於所述第一硬罩幕層的蝕刻速率。
- 如請求項10所述的半導體結構的製造方法，更包括： 在形成多個所述硬罩幕標記與所述第二硬罩幕層之後，移除位在所述第一區中的所述介電層，而使得所述第二硬罩幕層具有多個所述第一開口。
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2022
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