KR20000041808A - 반도체장치의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히, 캐패시터의 하부전극인 스토리지 전극을 핀(fin) 형태의 적층구조로 형성하는데 있어서 핀 사이의 버퍼막인 산화막을 제거시 산화막제거제의 사용온도를 높여 산화막과 질화막의 식각선택비를 높이므로서 식각방지막으로 사용되는 질화막의 형성 두께를 감소시킬 수 있도록 한 반도체장치의 캐패시터 하부전극 형성방법에 관한 것이다. 본 발명은 불순물 확산영역이 형성된 반도체기판 위에 식각방지막을 형성하는 단계와, 식각방지막 위에 제 1 버퍼막을 형성하는 단계와, 제 1 버퍼막과 식각방지막의 소정 부분을 제거하여 불순물 확산영역의 소정 부위를 노출시키는 단계와, 노출된 불순물 확산영역을 덮도록 제 1 버퍼막 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 제 2 버퍼막을 형성하는 단계와, 제 2 버퍼막의 소정 부위를 제거하여 불순물 확산영역에 대응하는 제 1 도전층의 소정 부위를 노출시키는 단계와, 노출된 제 1 도전층의 소정 부위를 덮도록 제 2 버퍼막 위에 제 2 도전층을 형성하는 단계와, 제 2 도전층, 제 2 버퍼막, 제 1 도전층 그리고 제 1 버퍼막의 소정 부위를 제거하여 하부전극패턴을 형성하는 단계와, 잔류한 제 2 버퍼막과 제 1 버퍼막을 버퍼산화막식각제를 40-80℃의 온도범위에서 사용하여 습식식각으로 제거하여 하부전극을 형성하는 단계와, 하부전극의 표면에 유전막과 상부전극을 차례로 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히, 캐패시터의 하부전극인 스토리지 전극을 핀(fin) 형태의 적층구조로 형성하는데 있어서 핀 사이의 버퍼막인 산화막을 제거시 산화막제거제의 사용온도를 높여 산화막과 질화막의 식각선택비를 높이므로서 식각방지막으로 사용되는 질화막의 형성 두께를 감소시킬 수 있도록 한 반도체장치의 캐패시터 하부전극 형성방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 캐패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 용량을 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.
상기 3차원 구조를 갖는 캐패시터 중 적층구조를 갖는 것은 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 적층 캐패시터는 스토리지전극(stroage electrode)에 따라 이중적층(double stacked layer)구조, 핀(fin)구조 또는 크라운(crown)구조 등으로 구별된다.
매몰형 디램제조공정에서 셀부의 캐패시터를 구성하기 위하여 반도체기판 위에 트랜지스터 등을 형성한 다음 다수개의 폴리실리콘층을 패터닝하여 하부전극을 형성하고 유전막 및 상부전극을 만들어 캐패시터를 형성한 다음 소자간의 전기적 연결을 위하여 금속배선공정을 실시하게 된다.
이때, 폴리실리콘층 사이에는 각각의 폴리실리콘층을 격리시키기 위하여 버퍼산화막이 형성되어 있으며, 이러한 버퍼산화막을 제거하기 위하여 BOE(buffered oxide etchant)를 사용한다. 종래 기술에서 사용되는 BOE 식각제의 사용 온도는 0-30℃이다.
종래 기술에 따른 핀형 구조를 갖는 캐패시터 제조방법은 다음과 같다.
먼저, 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑되어 소오스 및 드레인영역으로 이용되는 불순물영역이 형성되어 있는 P형의 반도체기판 상에 불순물영역을 포함하여 식각방지막으로 질화막을 형성한다.
그리고 질화막 위에 산화막을 증착하여 제 1 버퍼층을 형성한 후, 제 1 버퍼층과 질화막의 소정부위를 포토리쏘그래피로 제거하여 불순물 확선영역의 표면을 노출시키는 콘택홀을 형성한다.
그리고, 콘택홀을 매립하도록 잔류한 제 1 버퍼층 위에 하부전극의 제 1 핀이 될 제 1 도전층을 불순물이 도핑된 폴리실리콘층을 증착하여 형성한다.
제 1 도전층 위에 제 2 버퍼층을 산화막으로 형성한 다음, 다시 콘택홀 형성 부위의 제 1 도전층 표면 일부를 노출하도록 제 2 버퍼층의 일부를 제거한다.
다시, 노출된 제 1 도전층 일부를 포함하는 제 2 버퍼층 위에 제 2 도전층을 불순물이 도핑된 폴리실리콘층을 형성한다.
그리고, 제 2 도전층/제 2 버퍼층/제 1 도전층/제 1 버퍼층을 건식식각으로 패터닝한다.
잔류한 제 2 버퍼층과 제 1 버퍼층을 BOE 식각제로 습식식각하여 제거한다.
이때, 0 - 30 ℃에서 BOE 식각제에 식각방지막으로 사용되는 질화막이 같이 일부 식각되므로 질화막을 두껍게 형성하여야 한다.
그러나, 상술한 종래의 기술에 따른 캐패시터 제조방법은 그 하부전극 형성시 사용하는 BOE 식각제의 질화막과 산화막의 식각선택비가 낮으므로 식각방지막으로 역할을 하는 질화막이 산화막 식각시 같이 식각되어 필드산화막을 손실시키는 등의 문제점이 있다.
따라서, 본 발명의 목적은 캐패시터의 하부전극인 스토리지 전극을 핀(fin) 형태의 적층구조로 형성하는데 있어서 핀 사이의 버퍼막인 산화막을 제거시 산화막제거제의 사용온도를 높여 산화막과 질화막의 식각선택비를 높이므로서 식각방지막으로 사용되는 질화막의 형성 두께를 감소시킬 수 있도록 한 반도체장치의 캐패시터 하부전극 형성방법을 제공하는데 있다.
상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터 제조방법은 불순물 확산영역이 형성된 반도체기판 위에 식각방지막을 형성하는 단계와, 식각방지막 위에 제 1 버퍼막을 형성하는 단계와, 제 1 버퍼막과 식각방지막의 소정 부분을 제거하여 불순물 확산영역의 소정 부위를 노출시키는 단계와, 노출된 불순물 확산영역을 덮도록 제 1 버퍼막 위에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 제 2 버퍼막을 형성하는 단계와, 제 2 버퍼막의 소정 부위를 제거하여 불순물 확산영역에 대응하는 제 1 도전층의 소정 부위를 노출시키는 단계와, 노출된 제 1 도전층의 소정 부위를 덮도록 제 2 버퍼막 위에 제 2 도전층을 형성하는 단계와, 제 2 도전층, 제 2 버퍼막, 제 1 도전층 그리고 제 1 버퍼막의 소정 부위를 제거하여 하부전극패턴을 형성하는 단계와, 잔류한 제 2 버퍼막과 제 1 버퍼막을 버퍼산화막식각제를 40-80℃의 온도범위에서 사용하여 습식식각으로 제거하여 하부전극을 형성하는 단계와, 하부전극의 표면에 유전막과 상부전극을 차례로 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도
본 발명의 특징은 반도체소자 제조공정에서 특정층을 식각할 때 식각되지 않는 층과의 식각선택비를 식각제의 적용 온도를 변화시켜 식각선택비를 크게 하는 것이다. 따라서, 식각방지막의 형성 두께 마진을 확보할 수 있게 된다.
종래 기술에서 산화막과 질화막의 식각선택시 산화막을 제거하기 위한 BOE의 적용온도는 23-25℃를 사용하였으나 본 발명에서는 그 적용온도 범위를 40-80℃로 하였다.
도 1a 내지 도 1c는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도이다.
도 1a를 참조하면, 반도체기판(10)인 실리콘기판에 필드산화막(11)을 형성하여 소자의 활성영역과 필드영역을 격리 시킨 다음, 일반적인 LDD구조의 모스트랜지스터를 형성한다. 이때, 필드산화막(11)은 LOCOS공정 또는 트렌치를 형성한 다음 이를 산화막으로 매립하여 형성하고, 모스트랜지스터는 게이트산화막(12), 게이트라인(15), 캡핑용 질화막(14), 소스/드레인인 불순물 확산영역(16), 게이트 측벽스페이서(15)로 이루어지며 캡핑용절연막(14)은 생략할 수 있다.
그당므, 트랜지스터 표면을 포함하는 기판의 전면을 덮도록 질화막(17)을 기판의 전면에 CVD법으로 증착하여 형성한다. 이때, 질화막(17)은 이후 공정에서의 식각과정에서 트랜지스터와 필드산화막(11)을 보호하기 위한 식각방지막(17)이다.
그리고, 식각방지막(17)인 질화막 위에 산화막을 CVD법으로 증착하여 제 1 버퍼층(18)을 형성한다.
제 1 버퍼층 위에 포토레지스트를 이용한 노광 및 현상으로 불순물 확산영역(16)의 일부 표면을 노출시키기 위한 제 1 포토레지스트패턴(100)을 형성한다.
제 1 포토레지스트패턴으로 보호되지 않는 부위의 제 1 버퍼층/식각방지막을 제거하여 불순물 확산영역(16)의 일부 표면을 노출시키는 콘택홀을 형성한다.
도 1b를 참조하면, 제 1 포토레지스트패턴을 산소플라즈마를 이용한 애슁(ashing)으로 제거한 다음, 콘택홀을 매립하도록 불순물이 도핑된 폴리실리콘층(19)을 제 1 버퍼층(18)에 CVD법으로 증착하여 제 1 도전층(19)을 형성한다. 이때, 제 1 도전층은 이후 공정에서 캐패시터의 하부전극의 일부인 제 1 핀을 형성하게 된다.
제 1 도전층(19) 위에 산화막(20)을 CVD법으로 증착하여 제 2 버퍼층(20)을 형성한 다음, 다시 포토레지스트를 이용한 사진식각공정을 제 2 버퍼층(20)에 실시하여 콘택홀 형성 부위에 대응하는 제 1 도전층(19)의 일부 표면을 노출시킨다.
제 2 버퍼층이 제거되어 노출된 제 1 도전층(19) 표면을 포함하는 제 2 버퍼층(20) 위에 불순물이 도핑된 폴리실리콘층(21)을 증착하여 제 2 도전층(21)을 형성한다. 이때, 제 2 도전층은 이후 공정에서 일부 잔류하여 캐패시터의 하부전극의 일부인 제 2 핀을 형성하게 된다.
그리고, 제 2 도전층(21) 위에 포토레지스트를 도포한 다음, 캐패시터의 하부전극 형성 부위를 정의하는 포토마스크를 이용한 노광 및 현상을 실시하여 불순물 확산영역(16)에 대응하는 부위의 제 2 도전층을 덮도록 제 2 포토레지스트패턴(101)을 형성한다.
도 1c를 참조하면, 제 2 포토레지스트패턴을 식각마스크로 이용한 플라즈마 건식식각을 제 2 도전층/제 2 버퍼층/제 1 도전층/제 1 버퍼층에 실시하여 하부전극패턴을 형성한 다음 제 2 포토레지스트패턴을 제거한다.
이때, 형성된 하부전극패턴의 잔류한 제 2 도전층(210)은 제 2 핀이 되고, 잔류한 제 1 도전층(190)은 제 1 핀이 되며, 제 1 핀은 제 1 버퍼층과 질화막(17)에 의하여 주변층과 격리되고, 제 2 핀과 제 1 핀은 제 2 버퍼층에 의해 격리된다.
그다음, 제 2 버퍼층과 제 1 버퍼층을 습식식각으로 제거하여 하부전극의 유전막이 형성될 부위를 노출시킨다. 이때, 습식식각은 BOE를 40-80℃의 온도범위에서 사용하여 실시한다. 따라서 제 2 핀(210)과 제 1 핀(190)을 포함하여 이루어진 캐패시터의 하부전극이 완성되었다.
그리고, 도시되지는 않았지만, 노출된 하부전극(210,190)의 표면에 질화막, 산화막 또는 Ta2O5등을 유전물질로 이용한 유전막을 형성한 후 유전막을 덮는 상부전극으로 플레이트전극을 형성하여 캐패시터를 완성한다.
따라서, 본 발명에 따라 제조된 캐패시터 제조방법은 하부전극인 스토리지 전극을 핀(fin) 형태의 적층구조로 형성하는데 있어서 핀 사이의 버퍼막인 산화막을 제거시 산화막제거제의 사용온도를 높여 산화막과 질화막의 식각선택비를 높이므로서 식각방지막으로 사용되는 질화막의 형성 두께를 감소시킬 수 있도록 하는 장점이 있다.
Claims (4)
- 불순물 확산영역이 형성된 반도체기판 위에 식각방지막을 형성하는 단계와,상기 식각방지막 위에 제 1 버퍼막을 형성하는 단계와,상기 제 1 버퍼막과 상기 식각방지막의 소정 부분을 제거하여 상기 불순물 확산영역의 소정 부위를 노출시키는 단계와,노출된 상기 불순물 확산영역을 덮도록 상기 제 1 버퍼막 위에 제 1 도전층을 형성하는 단계와,상기 제 1 도전층 위에 제 2 버퍼막을 형성하는 단계와,상기 제 2 버퍼막의 소정 부위를 제거하여 상기 불순물 확산영역에 대응하는 상기 제 1 도전층의 소정 부위를 노출시키는 단계와,노출된 상기 제 1 도전층의 소정 부위를 덮도록 상기 제 2 버퍼막 위에 제 2 도전층을 형성하는 단계와,상기 제 2 도전층, 상기 제 2 버퍼막, 상기 제 1 도전층, 상기 제 1 버퍼막의 소정 부위를 제거하여 하부전극패턴을 형성하는 단계와,잔류한 상기 제 2 버퍼막과 상기 제 1 버퍼막을 버퍼산화막식각제를 40-80℃의 온도범위에서 사용하여 습식식각으로 제거하여 하부전극을 형성하는 단계와,상기 하부전극의 표면에 유전막과 상부전극을 차례로 형성하는 단계로 이루어진 반도체장치의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 제 1, 제 2 버퍼막과 상기 식각방지막은 식각선택비가 큰 물질로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 제 1 내지 제 2 도전층과 상기 제 1 내지 제 2 버퍼층은 식각선택비가 큰 물질로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 제 1 내지 제 2 도전층은 불순물이 도핑된 폴리실리콘으로 형성하고 상기 제 1 내지 제 2 버퍼층은 산화막으로 형성하며 상기 식각방지막은 질화막으로 형성하는 것이 특징인 반도체장치의 캐패시터 제조방법.
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| KR1019980057814A KR20000041808A (ko) | 1998-12-23 | 1998-12-23 | 반도체장치의 캐패시터 제조방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040003127A (ko) * | 2002-06-29 | 2004-01-13 | 삼성전자주식회사 | 캡핑층을 갖는 ｍｉｍ 캐패시터 및 그의 제조방법 |
| CN110364415A (zh) * | 2018-04-10 | 2019-10-22 | 三星电子株式会社 | 制造包括不同的阻挡层结构的半导体装置的方法 |
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- 1998-12-23 KR KR1019980057814A patent/KR20000041808A/ko not_active Application Discontinuation
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| CN110364415A (zh) * | 2018-04-10 | 2019-10-22 | 三星电子株式会社 | 制造包括不同的阻挡层结构的半导体装置的方法 |
| CN110364415B (zh) * | 2018-04-10 | 2023-05-02 | 三星电子株式会社 | 制造包括不同的阻挡层结构的半导体装置的方法 |
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