CN118076091A - 半导体结构及其制造方法 - Google Patents

Abstract

本发明提供一种半导体结构及其制造方法。上述半导体结构包括衬底、多个埋入式字线结构、晶体管结构、第一硬掩模层、多个硬掩模标记、第二硬掩模层与多个接触窗。衬底包括第一区与第二区。多个埋入式字线结构位于第一区的衬底中。晶体管结构位于第二区的衬底上。第一硬掩模层位于晶体管结构上。第一硬掩模层具有多个凹陷。多个硬掩模标记位于多个凹陷中。第二硬掩模层位于第一区的衬底上。第二硬掩模层具有多个开口。多个接触窗位于多个开口中。上述半导体结构可有效地降低制造成本与工艺复杂度。

Description

半导体结构及其制造方法

技术领域

本发明涉及一种半导体结构及其制造方法，尤其涉及一种可有效地降低制造成本与工艺复杂度的半导体结构及其制造方法。

背景技术

目前，一些半导体结构可包括位于不同区域中的不同半导体器件。举例来说，一些半导体结构可包括位于存储单元区中的存储器器件以及位于外围电路区中的晶体管器件。然而，如何降低半导体结构的制造成本与工艺复杂度为持续努力的目标。

发明内容

本发明提供一种半导体结构及其制造方法，其可有效地降低制造成本与工艺复杂度。

本发明提出一种半导体结构，包括衬底、多个埋入式字线结构、晶体管结构、第一硬掩模层、多个硬掩模标记、第二硬掩模层与多个接触窗(contact)。衬底包括第一区与第二区。多个埋入式字线结构位于第一区的衬底中。晶体管结构位于第二区的衬底上。第一硬掩模层位于晶体管结构上。第一硬掩模层具有多个凹陷。多个硬掩模标记位于多个凹陷中。第二硬掩模层位于第一区的衬底上。第二硬掩模层具有多个开口。多个接触窗位于多个开口中。

本发明提出一种半导体结构的制造方法，可包括以下步骤。提供衬底。衬底包括第一区与第二区。在第一区的衬底中形成多个埋入式字线结构。在第二区的衬底上形成晶体管结构。在晶体管结构上形成第一硬掩模层。在第一硬掩模层中形成多个凹陷。在多个凹陷中形成多个硬掩模标记。在第一区的衬底上形成第二硬掩模层。第二硬掩模层具有多个第一开口。在多个第一开口中形成多个接触窗。

基于上述，在本发明所提出的半导体结构及其制造方法中，第一硬掩模层具有多个凹陷，且多个硬掩模标记位于多个凹陷中。因此，在形成第二硬掩模层的过程中，不须额外形成用以保护第二区的图案化光刻胶层，因此可减少光掩模(photomask)的数量，且可有效地降低制造成本与工艺复杂度。此外，在形成接触窗的过程中，可通过第一硬掩模层与多个硬掩模标记来防止第二区中的晶体管结构受到损害。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1H为根据本发明的一些实施例的半导体结构的制造流程剖面图。

附图标号说明：

10:半导体结构

100:衬底

102,104:隔离结构

106:埋入式字线结构

108:埋入式字线

110,118,126,130:介电层

112,120,128,132,134,136,140b:硬掩模层

114:晶体管结构

116:栅极

122:间隔件

124:终止层

138:图案化硬掩模层

140:硬掩模材料层

140a:硬掩模标记

142:图案化光刻胶层

144:接触窗材料层

144a:接触窗

OP1,OP2,OP3:开口

R:凹陷

R1:第一区

R2:第二区

S1,S2,S3,S4,S7:顶面

S5,S6:底面

T1,T2:厚度

具体实施方式

下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。为了方便理解，在下述说明中相同的构件将以相同的符号标示来说明。此外，附图仅以说明为目的，并未依照原尺寸作图。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1A至图1H为根据本发明的一些实施例的半导体结构的制造流程剖面图。

请参照图1A，提供衬底100。衬底100包括第一区R1与第二区R2。在一些实施例中，第一区R1可为存储器区(如，动态随机存取存储器(dynamic random access memory，DRAM)区)，且第二区R2可为外围电路区(peripheral circuit region)。衬底100可为半导体衬底，如硅衬底。此外，可根据产品需求在衬底100中形成掺杂区(未示出)等所需的构件，于此省略其说明。

在一些实施例中，可在第一区R1与第二区R2之间的衬底100中形成隔离结构102。隔离结构102可为单层结构或多层结构。隔离结构102例如是浅沟槽隔离(shallow trenchisolation，STI)结构。隔离结构102的材料例如是氧化物(如，氧化硅)、氮化物(如，氮化硅)或其组合。

在一些实施例中，可在第一区R1的衬底100中形成隔离结构104。隔离结构104可为单层结构或多层结构。隔离结构104例如是浅沟槽隔离结构。隔离结构104的材料例如是氧化物(如，氧化硅)、氮化物(如，氮化硅)或其组合。

此外，在第一区R1的衬底100中形成多个埋入式字线结构106。埋入式字线结构106可包括埋入式字线108与介电层110。埋入式字线108位于衬底100中。埋入式字线108可为单层结构或多层结构。埋入式字线108的材料例如是钨、钛、氮化钛或其组合。介电层110位于埋入式字线108与衬底100之间。介电层110的材料例如氧化物(如，氧化硅)。此外，埋入式字线结构106还可包括硬掩模层112。硬掩模层112位于埋入式字线108上。介电层110还可位于硬掩模层112与衬底100之间。硬掩模层112的材料例如是氮化物(如，氮化硅)。多个埋入式字线结构106还可形成在隔离结构104中。

此外，在第二区R2的衬底100上形成晶体管结构114。晶体管结构114可包括栅极116与介电层118。栅极116位于衬底100上。栅极116可为单层结构或多层结构。栅极116的材料例如是掺杂多晶硅、钨、钛、氮化钛或其组合。介电层118位于栅极116与衬底100之间。介电层118的材料例如是氧化物(如，氧化硅)。晶体管结构114还可包括硬掩模层120。硬掩模层120位于栅极116上。硬掩模层120的材料例如是氮化物(如，氮化硅)。晶体管结构114还可包括间隔件(spacer)122。间隔件122位于栅极116的侧壁上。间隔件122可为单层结构或多层结构。间隔件122的材料例如是氧化物(如，氧化硅)、氮化物(如，氮化硅)或其组合。此外，晶体管结构114还可包括如源极区与漏极区(未示出)等所需的构件，于此省略其说明。

在一些实施例中，可在晶体管结构114上形成终止层124。终止层124还可形成在衬底100与隔离结构102上。终止层124可为接触窗蚀刻终止层。终止层124的材料例如是氮化物(如，氮化硅)。在一些实施例中，可在终止层124上形成介电层126。介电层126的材料例如是氧化物(如，氧化硅)。

此外，在晶体管结构114上形成硬掩模层128。硬掩模层128的材料例如是氮化物(如，氮化硅)。另外，可在第一区R1的衬底100上形成介电层130。介电层130还可形成在隔离结构102上。介电层130的厚度T2可大于硬掩模层128的厚度T1。介电层130的材料例如是氧化物(如，旋涂玻璃(spin on glass，SOG)等氧化硅)。在一些实施例中，硬掩模层128的顶面S1与介电层130的顶面S2可具有相同高度。

接着，可在介电层130与硬掩模层128上形成硬掩模层132。硬掩模层132的材料例如是氧化物(如，氧化硅)。硬掩模层132的形成方法例如是化学气相沉积法。然后，可在硬掩模层132上形成硬掩模层134。硬掩模层134的材料例如是碳。硬掩模层134的形成方法例如是化学气相沉积法。接下来，可在硬掩模层134上形成硬掩模层136，硬掩模层136的材料例如是氮化物(如，氮化硅)。硬掩模层136的形成方法例如是化学气相沉积法。

随后，可在硬掩模层128与介电层130上形成图案化硬掩模层138。在一些实施例中，图案化硬掩模层138可形成在硬掩模层136上。图案化硬掩模层138可具有多个开口OP1。多个开口OP1可位于第一区R1与第二区R2中。多个开口OP1还可位于隔离结构102的上方。图案化硬掩模层138的材料例如是氧化物(如，氧化硅)。在一些实施例中，可通过自对准双重图案化(self-alignment double patterning，SADP)工艺来形成图案化硬掩模层138。

请参照图1B，可将多个开口OP1的图案转移至硬掩模层128与介电层130，而在硬掩模层128中形成多个凹陷R，且在介电层130中形成多个开口OP2。在将多个开口OP1的图案转移至硬掩模层128与介电层130的工艺中，图案化硬掩模层138、硬掩模层136与硬掩模层134可被移除。在将多个开口OP1的图案转移至硬掩模层128与介电层130的工艺中，还可将多个开口OP1的图案转移至硬掩模层132。将多个开口OP1的图案转移至硬掩模层128与介电层130的方法可包括对硬掩模层128与介电层130进行干式蚀刻工艺。在上述干式蚀刻工艺中，介电层130的蚀刻速率可大于硬掩模层128的蚀刻速率。在上述干式蚀刻工艺中，介电层130的蚀刻速率可为硬掩模层128的蚀刻速率的3倍至10倍。

请参照图1C，可在硬掩模层128与介电层130上形成硬掩模材料层140。在一些实施例中，硬掩模材料层140可形成在硬掩模层132上。硬掩模材料层140填入多个凹陷R与多个开口OP2。硬掩模材料层140的材料例如是氮化物(如，氮化硅)。硬掩模材料层140的形成方法例如是化学气相沉积法。

请参照图1D，可移除位于多个凹陷R的外部与多个开口OP2的外部的硬掩模材料层140，而形成多个硬掩模标记140a与硬掩模层140b。由此，可在多个凹陷R中形成多个硬掩模标记140a，且可在第一区R1的衬底100上形成硬掩模层140b。在一些实施例中，多个硬掩模标记140a与硬掩模层140b可同时形成。多个硬掩模标记140a的一部分可形成在隔离结构的正上方。硬掩模层140b还可形成在隔离结构102上。在移除位于多个凹陷R的外部与多个开口OP2的外部的硬掩模材料层140的工艺中，硬掩模层132可被移除。位于多个凹陷R的外部与多个开口OP2的外部的硬掩模材料层140的移除方法例如是干式蚀刻法。多个硬掩模标记140a的材料例如是氮化物(如，氮化硅)。硬掩模层140b的材料例如是氮化物(如，氮化硅)。

请参照图1E，可在硬掩模层128、硬掩模标记140a、介电层130与硬掩模层140b上形成图案化光刻胶层142。图案化光刻胶层142可暴露出位于第一区R1中的部分介电层130与部分硬掩模层140b。

请参照图1F，可利用图案化光刻胶层142作为掩模，移除位于第一区R1中的介电层130，而使得硬掩模层140b具有多个开口OP3。位于第一区R1中的介电层130的移除方法例如是湿式蚀刻法。

请参照图1G，可移除图案化光刻胶层142。接着，可在硬掩模层128、硬掩模标记140a、介电层130与硬掩模层140b上形成接触窗材料层144，且接触窗材料层144填入开口OP3。接触窗材料层144的材料例如是掺杂多晶硅等导电材料。接触窗材料层144的形成方法例如是化学气相沉积法。

请参照图1H，可对接触窗材料层144进行回蚀刻工艺，而形成接触窗144a。由此，可在多个开口OP3中形成多个接触窗144a。在一些实施例中，接触窗144a的顶面S3可低于硬掩模层140b的顶面S4。上述回蚀刻工艺例如是干式蚀刻工艺。在一些实施例中，在上述回蚀刻工艺(如，干式蚀刻工艺)中，可移除部分硬掩模层128、部分硬掩模标记140a、部分介电层130与部分硬掩模层140b，而降低硬掩模层128的高度、硬掩模标记140a的高度、介电层130的高度与硬掩模层140b的高度。

此外，在后续工艺中，可在第一区R1中形成存储器(如，动态随机存取存储器)的其他构件(如，电容器与其他接触窗等)，于此省略其说明。

以下，通过图1H来说明上述实施例的半导体结构10。此外，虽然半导体结构10的形成方法是以上述方法为例来进行说明，但本发明并不以此为限。

请参照图1H，半导体结构10包括衬底100、多个埋入式字线结构106、晶体管结构114、硬掩模层128、多个硬掩模标记140a、硬掩模层140b与多个接触窗144a。衬底100包括第一区R1与第二区R2。多个埋入式字线结构106位于第一区R1的衬底100中。晶体管结构114位于第二区R2的衬底100上。硬掩模层128位于晶体管结构114上。硬掩模层128具有多个凹陷R。在一些实施例中，多个凹陷R可不贯穿硬掩模层128。多个硬掩模标记140a位于多个凹陷R中。在一些实施例中，多个硬掩模标记140a的一部分可位于栅极116的正上方。在一些实施例中，多个硬掩模标记140a的底面S5可高于硬掩模层128的底面S6。硬掩模层140b位于第一区R1的衬底100上。硬掩模层140b具有多个开口OP3。在一些实施例中，硬掩模层128的顶面S1、多个硬掩模标记140a的顶面S7与硬掩模层140b的顶面S4可具有相同高度。多个接触窗144a位于多个开口OP3中。

半导体结构10还可包括介电层126、终止层124、隔离结构102、介电层130与隔离结构104中的至少一者。介电层126位于晶体管结构114的旁边的衬底100上。在一些实施例中，硬掩模层128还可位于介电层126上。终止层124位于介电层126与衬底100之间以及硬掩模层128与晶体管结构114之间。隔离结构102位于第一区R1与第二区R2之间的衬底100中。在一些实施例中，部分硬掩模层140b可位于隔离结构102上。介电层130位于隔离结构102上。在一些实施例中，部分硬掩模层140b可位于介电层130中。在一些实施例中，多个硬掩模标记140a的一部分可位于隔离结构102的正上方。在一些实施例中，介电层126还可位于硬掩模层128与隔离结构102之间。在一些实施例中，终止层124还可位于介电层126与隔离结构102之间。隔离结构104位于第一区R1的衬底100中。在一些实施例中，多个埋入式字线结构106还可位于隔离结构104中。

此外，半导体结构10中的各构件的详细内容(如，材料与形成方法等)已于上述实施例中进行详尽地说明，于此不再说明。

基于上述实施例可知，在半导体结构10及其制造方法中，硬掩模层128具有多个凹陷R，且多个硬掩模标记140a位于多个凹陷R中。因此，在形成硬掩模层140b的过程中，不须额外形成用以保护第二区R2的图案化光刻胶层，因此可减少光掩模的数量，且可有效地降低制造成本与工艺复杂度。此外，在形成接触窗144a的过程中，可通过硬掩模层128与多个硬掩模标记140a来防止第二区R2中的晶体管结构114受到损害。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (12)

1.一种半导体结构，其特征在于，包括：

衬底，包括第一区与第二区；

多个埋入式字线结构，位于所述第一区的所述衬底中；

晶体管结构，位于所述第二区的所述衬底上；

第一硬掩模层，位于所述晶体管结构上，且具有多个凹陷；

多个硬掩模标记，位于多个所述凹陷中；

第二硬掩模层，位于所述第一区的所述衬底上，且具有多个开口；以及

多个接触窗，位于多个所述开口中。

2.根据权利要求1所述的半导体结构，其特征在于，多个所述硬掩模标记的底面高于所述第一硬掩模层的底面。

3.根据权利要求1所述的半导体结构，其特征在于，多个所述凹陷不贯穿所述第一硬掩模层。

4.根据权利要求1所述的半导体结构，其特征在于，所述晶体管结构包括栅极，其中多个所述硬掩模标记的一部分位于所述栅极的正上方。

5.根据权利要求1所述的半导体结构，其特征在于，所述第一硬掩模层的顶面、多个所述硬掩模标记的顶面与所述第二硬掩模层的顶面具有相同高度。

6.根据权利要求1所述的半导体结构，其特征在于，还包括：

介电层，位于所述晶体管结构的旁边的所述衬底上，其中所述第一硬掩模层还位于所述介电层上，所述介电层的材料包括氧化物，所述第一硬掩模层的材料包括氮化物，多个所述硬掩模标记的材料包括氮化物，且所述第二硬掩模层的材料包括氮化物。

7.根据权利要求1所述的半导体结构，其特征在于，还包括：

隔离结构，位于所述第一区与所述第二区之间的所述衬底中，其中部分所述第二硬掩模层位于所述隔离结构上。

8.一种半导体结构的制造方法，其特征在于，包括：

提供衬底，其中所述衬底包括第一区与第二区；

在所述第一区的所述衬底中形成多个埋入式字线结构；

在所述第二区的所述衬底上形成晶体管结构；

在所述晶体管结构上形成第一硬掩模层；

在所述第一硬掩模层中形成多个凹陷；

在多个所述凹陷中形成多个硬掩模标记；

在所述第一区的所述衬底上形成第二硬掩模层，其中所述第二硬掩模层具有多个第一开口；以及

在多个所述第一开口中形成多个接触窗。

9.根据权利要求8所述的半导体结构的制造方法，其特征在于，多个所述硬掩模标记与所述第二硬掩模层同时形成。

10.根据权利要求8所述的半导体结构的制造方法，其特征在于，多个所述凹陷、多个所述硬掩模标记与所述第二硬掩模层的形成方法包括：

在所述第一区的衬底上形成介电层；

在所述第一硬掩模层与所述介电层上形成图案化硬掩模层，其中所述图案化硬掩模层具有多个第二开口；

将多个所述第二开口的图案转移至所述第一硬掩模层与所述介电层，而在所述第一硬掩模层中形成多个所述凹陷，且在所述介电层中形成多个第三开口；

在所述第一硬掩模层与所述介电层上形成硬掩模材料层，其中所述硬掩模材料层填入多个所述凹陷与多个所述第三开口；以及

移除位于多个所述凹陷的外部与多个所述第三开口的外部的所述硬掩模材料层，而形成多个所述硬掩模标记与所述第二硬掩模层。

11.根据权利要求10所述的半导体结构的制造方法，其特征在于，

将多个所述第二开口的图案转移至所述第一硬掩模层与所述介电层的方法包括对所述第一硬掩模层与所述介电层进行干式蚀刻工艺，

所述介电层的厚度大于所述第一硬掩模层的厚度，且

在所述干式蚀刻工艺中，所述介电层的蚀刻速率大于所述第一硬掩模层的蚀刻速率。

12.根据权利要求10所述的半导体结构的制造方法，其特征在于，还包括：

在形成多个所述硬掩模标记与所述第二硬掩模层之后，移除位于所述第一区中的所述介电层，而使得所述第二硬掩模层具有多个所述第一开口。