KR100339418B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 스토리지 노드 콘택간의 얼라인 마진 및 비트 라인 콘택간의 얼라인 마진을 충분히 확보하고 콘택 저항을 줄일 수 있도록한 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트 및 소오스/드레인을 포함하는 셀 트랜지스터를 형성하는 단계;전면에 제 1 절연막을 형성하고 선택적으로 식각하여 소오스/드레인 표면이 노출되도록 1차 콘택홀을 형성하는 단계;상기 1차 콘택홀내에 그보다 낮은 높이를 갖도록 1차 플러그를 형성하는 단계;상기 패터닝된 제 1 절연막을 습식 식각으로 식각하여 1차 콘택홀의 상부 너비를 확장시켜 2차 콘택홀을 형성하는 단계;상기 2차 콘택홀내에 폴리 측벽을 형성하여 2차 플러그를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 스토리지 노드 콘택간의 얼라인 마진 및 비트 라인 콘택간의 얼라인 마진을 충분히 확보하고 콘택 저항을 줄일 수 있도록한 반도체 소자의 제조 방법에 관한 것이다.
반도체 제조 기술이 초미세화되어 가면서 적층 구조의 기술들이 발전해가고 있으나 그에 따른 하지층에 대한 얼라인 마진 확보, 콘택 접촉 면적 증대등이 중요한 문제로 대두되고 있다.
또한, 콘택홀 형성시에 그에 인접한 콘택홀간의 분리 기술이 중요해지고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 평면 구성도이고, 도 2a내지 도 2d는 종래 기술의 반도체 소자의 공정 단면도이다.
도 2a내지 도 2d는 도 1의 A-A'선에 따른 공정 단면도이다.
먼저, 도 2a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 LOCOS 또는 STI 공정으로 소자격리층(2)을 형성하여 활성 영역을 정의하고 게이트 폴리층(3),텅스텐 실리사이드층(4),질화막(5)을 차례로 형성하고 포토리소그래피 공정으로 선택적으로 패터닝하여 게이트를 형성한다.
그리고 도 2b에서와 같이, 후속되는 공정에서 형성되는 플러그층과 게이트와의 쇼트를 방지하기 위한 질화 측벽(6)을 형성한다.
이어, 전면에 제 1 절연막(7)을 형성하고 포토리소그래피 공정을 상기 게이트 양측의 제 1 절연막(7)을 선택적으로 식각하여 1차 스토리지 노드 콘택홀(SNCT)및 1차 비트 라인 콘택홀(BLCT)을 형성한다.
그리고 연속적으로 플러그 형성용 물질층 예를들면, 폴리 실리콘층을 증착하고 에치백하여 플러그(8)를 형성한다.
이어, 도 2c에서와 같이, 전면에 제 2 절연막(9)을 증착하고 포토리소그래피 공정으로 상기 제 2 절연막(9)을 선택적으로 제거하여 비트 라인 콘택홀을 형성한다.
그리고 전면에 베리어층(10) 및 비트 라인 형성용 물질층(11)을 증착하고 선택적으로 패터닝하여 비트 라인을 형성한다.
이어, 도 2d에서와 같이, 전면에 평탄화용 제 3 절연막(12)을 형성하고 선택적으로 제거하여 스토리지 노드 콘택홀(13)을 형성한다.
이때, 스토리지 노드 콘택홀(13)은 플러그(8)가 노출되도록 형성된다.
그리고 도면에 도시하지 않았지만, 스토리지 노드 콘택홀(13)을 통하여 플러그(8)에 연결되는 스토리지노드 및 유전체층,플레이트 전극을 차례로 형성하여 커패시터를 완성한다.
이와 같은 종래 기술의 콘택홀 형성 기술은 플러그층을 형성하기 위한 홀 형성시에 포토리소그래피 공정만을 사용하여 공정을 진행하므로 콘택홀과 콘택홀 사이의 이격 거리가 좁은 부분에서는 노광 기술의 한계로 인하여 정확한 공정 진행이 어렵다.
이와 같은 종래 기술의 반도체 소자의 제조 방법은 다음과 같은 문제가있다.
노광 기술의 한계 해상력 이하로 콘택홀을 형성하는 것이 어려워 하지층과의 얼라인 마진 확보가 용이하지 못하다.
또한, 콘택홀과 콘택홀 사이의 이격 거리가 좁아지는 차세대 반도체 소자 제조시에 홀간의 간격을 줄이는데 한계가 있다.
또다른 문제로는 플러그를 형성하고 그위에 다시 콘택을 형성하는 경우 하지층과의 쇼트 가능성이 크고, 셀 사이즈가 미세화되면서 콘택층간의 접촉 면적이 충분히 확보되지 않아 접촉 저항이 커져 소자의 신뢰성이 저하되는 문제가 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 방법의 문제를 해결하기 위하여 안출한 것으로, 스토리지 노드 콘택간의 얼라인 마진 및 비트 라인 콘택간의 얼라인 마진을 충분히 확보하고 콘택 저항을 줄일 수 있도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 소자의 평면 구성도
도 2a내지 도 2d는 종래 기술의 반도체 소자의 공정 단면도
도 3은 본 발명에 따른 반도체 소자의 평면 구성도
도 4a내지 도 4g는 본 발명에 따른 반도체 소자의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
41. 반도체 기판 42. 소자 격리층
43. 게이트 폴리층 44. 텅스텐 실리사이드층
45. 질화막 46. 질화 측벽
47. 제 1 절연막 48. 플러그
49. 폴리실리콘층 50. 제 2 절연막
51. 베리어층 52. 비트 라인 형성용 물질층
53. 제 3 절연막
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 게이트 및 소오스/드레인을 포함하는 셀 트랜지스터를 형성하는 단계;전면에 제 1 절연막을 형성하고 선택적으로 식각하여 소오스/드레인 표면이 노출되도록 1차 콘택홀을 형성하는 단계;상기 1차 콘택홀내에 그보다 낮은 높이를 갖도록 1차 플러그를 형성하는 단계;상기 패터닝된 제 1 절연막을 습식 식각으로 식각하여 1차 콘택홀의 상부 너비를 확장시켜 2차 콘택홀을 형성하는 단계;상기 2차 콘택홀내에 폴리 측벽을 형성하여 2차 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 소자의 평면 구성도이고, 도 4a내지 도 4g는 본 발명에 따른 반도체 소자의 공정 단면도이다.
본 발명에 따른 반도체 소자의 제조 공정은 반도체 기판상에 게이트 및 소오스/드레인을 포함하는 셀 트랜지스터를 형성한후에 전면에 절연막을 형성하고 선택적으로 식각하여 소오스/드레인 표면이 노출되도록 1차 콘택홀을 형성한다.
그리고 상기 1차 콘택홀내에 그보다 낮은 높이를 갖도록 1차 플러그를 형성하고 패터닝된 제 1 절연막을 습식 식각으로 식각하여 1차 콘택홀의 상부 너비를 확장시켜 2차 콘택홀을 형성한다.
이어, 상기 2차 콘택홀내에 폴리 측벽을 형성하여 2차 플러그를 형성하는 순서로 공정이 진행된다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법을 더욱 상세히 설명하면 다음과 같다.
먼저, 도 4a에서와 같이, 반도체 기판(41)의 소자 격리 영역에 LOCOS 또는 STI 공정으로 소자격리층(42)을 형성하여 활성 영역을 정의하고 게이트 폴리층(43),텅스텐 실리사이드층(44),질화막(45)을 차례로 형성하고 포토리소그래피 공정으로 선택적으로 패터닝하여 게이트를 형성한다.
그리고 도 4b에서와 같이, 후속되는 공정에서 형성되는 플러그층과 게이트와의 쇼트를 방지하기 위한 질화 측벽(46)을 형성한다.
상기 질화 측벽(46)은 캡층으로 사용되는 질화막(45)상에도 잔류되고 이와 같은 공정시에 소오스/드레인을 형성하기 위한 불순물 이온 주입 공정을 실시한다.
이어, 전면에 제 1 절연막(47)을 형성하고 포토리소그래피 공정을 상기 게이트 양측의 제 1 절연막(47)을 선택적으로 식각하여 1차 스토리지 노드 콘택홀(SNCT 1) 및 1차 비트 라인 콘택홀(BLCT 1)을 형성한다.
그리고 연속적으로 플러그 형성용 물질층 예를들면, 폴리 실리콘층을 증착하고 에치백하여 플러그(48)를 형성한다.
여기서, 상기 플러그(48)를 오버 에치백 공정으로 형성하여 플러그(48)층의 상단부가 캡층으로 사용되는 질화막(45)의 중간 부분까지 식각되도록한다.
이어, 도 4c에서와 같이, 습식 식각 공정으로 상기 제 1 절연막(47)을 식각하여 1차 스토리지 노드 콘택홀(SNCT 1) 및 1차 비트 라인 콘택홀(BLCT 1)의 상부 너비를 ㉮에서 ㉯의 크기로 확대시킨다.
이때, 상부 너비 확대는 1차 스토리지 노드 콘택홀(SNCT 1)과 1차 비트 라인 콘택홀(BLCT 1)의 분리가 제 1 절연막 잔류층(47a)에 의해 유지되는 수준까지 진행한다.
그리고 도 4d에서와 같이, 전면에 폴리 실리콘층(49)을 증착한다.
여기서, 폴리 실리콘층(49)의 증착 두께는 홀 사이즈를 고려하여 플러그(48)에 연결되고 그를 중심으로 너비가 확장된 1차 스토리지 노드 콘택홀(SNCT 1) 및 1차 비트 라인 콘택홀(BLCT 1)의 측면에 측벽 형태로 남도록 에치백이 가능할 정도의 두께로 형성한다.
이어, 도 4e에서와 같이, 상기 폴리 실리콘층(49)을 단방향으로 에치백하여 상기 제 1 절연막 잔류층(47a)의 상면이 노출되도록한다.
이와 같은 공정으로 너비가 확장된 1차 스토리지 노드 콘택홀(SNCT 1) 및 1차 비트 라인 콘택홀(BLCT 1)의 측면에 폴리 측벽(49a)이 형성된다.
그리고 도 4f에서와 같이, 전면에 제 2 절연막(50)을 증착하고 포토리소그래피 공정으로 상기 제 2 절연막(50)을 선택적으로 제거하여 2차 비트 라인 콘택홀(BLCT 2)을 형성한다.
이어, 전면에 베리어층(51) 및 비트 라인 형성용 물질층(52)을 증착하고 선택적으로 패터닝하여 비트 라인을 형성한다.
이어, 도 4e에서와 같이, 전면에 평탄화용 제 3 절연막(53)을 형성하고 선택적으로 제거하여 2차 스토리지 노드 콘택홀(SNCT 2)을 형성한다.
이때, 2차 스토리지 노드 콘택홀(SNCT 2)은 플러그(48) 및 폴리 측벽(49a)이 노출되도록 형성된다.
그리고 도면에 도시하지 않았지만, 2차 스토리지 노드 콘택홀을 통하여 플러그(48)에 연결되는 스토리지노드 및 유전체층,플레이트 전극을 차례로 형성하여 커패시터를 완성한다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 스토리지 노드 콘택홀(SNCT) 및 비트 라인 콘택홀(BLCT)을 형성하는 공정에서 첫째, 포토리소그래피 공정의 최소 한계 해상력으로 1차 스토리지 노드 콘택홀(SNCT 1) 및 1차 비트 라인 콘택홀(BLCT 1)을 패터닝하고 습식 식각 공정으로 1차 스토리지 노드 콘택홀(SNCT 1) 및 1차 비트 라인 콘택홀(BLCT 1)의 상부 너비를 확장시키고, 둘째, 플러그 형성을 위한 에치백시에 플러그의 상부 높이를 낮추고 홀 안쪽에 폴리 측벽을 형성하고, 셋째, 플러그에 연결되는 폴리 측벽의 굴곡을 크게하여 콘택 공정이 효과적으로 이루어지도록한 것이다.
이와 같은 본 발명에 따른 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 포토 공정으로 1차 콘택홀을 형성하고 습식 식각 공정으로 다시 상부 너비를 확장시켜 2차 콘택홀을 형성하여 얼라인 마진을 증가시키는 효과가 있다.
둘째, 최초 플러그층 형성을 위한 에치백시에 플러그층의 높이를 의도적으로 낮추고 홀 안쪽에 폴리 측벽을 형성하여 콘택 공정에서의 얼라인 마진을 충분히 확보할 수 있도록하는 효과가 있다.
셋째, 폴리 측벽의 굴곡에 의해 상부층과의 콘택 면적이 커져 콘택 저항이 줄어드는 효과가 있다.
Claims (5)
- 반도체 기판상에 게이트 및 소오스/드레인을 포함하는 셀 트랜지스터를 형성하는 단계;전면에 제 1 절연막을 형성하고 선택적으로 식각하여 소오스/드레인 표면이 노출되도록 1차 콘택홀을 형성하는 단계;상기 1차 콘택홀내에 그보다 낮은 높이를 갖도록 1차 플러그를 형성하는 단계;상기 패터닝된 제 1 절연막을 습식 식각으로 식각하여 1차 콘택홀의 상부 너비를 확장시켜 2차 콘택홀을 형성하는 단계;상기 2차 콘택홀내에 폴리 측벽을 형성하여 2차 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 전면에 제 2 절연막을 형성하고 선택적으로 식각하여 상기 2차 플러그에 콘택되는 비트 라인을 형성한후에 비트 라인이 콘택되지 않은 2차 플러그에 연결되는 커패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판의 소자 격리 영역에 소자격리층을 형성하여 활성 영역을 정의하고 게이트 폴리층,텅스텐 실리사이드층,질화막을 차례로 형성하고 포토리소그래피공정으로 선택적으로 패터닝하여 게이트를 형성하는 단계;상기 게이트 측면에 질화 측벽을 형성하고 전면에 제 1 절연막을 형성하고 선택적으로 식각하여 1차 스토리지 노드 콘택홀(SNCT 1) 및 1차 비트 라인 콘택홀(BLCT 1)을 형성하는 단계;상기 1차 스토리지 노드 콘택홀(SNCT 1) 및 1차 비트 라인 콘택홀(BLCT 1)내에 플러그를 형성하고 상기 패터닝된 제 1 절연막을 습식각하여 1차 스토리지 노드 콘택홀(SNCT 1) 및 1차 비트 라인 콘택홀(BLCT 1)의 상부 너비를 확대시키는 단계;전면에 폴리 실리콘층을 증착하고 너비가 확장된 1차 스토리지 노드 콘택홀(SNCT 1) 및 1차 비트 라인 콘택홀(BLCT 1)의 측면에 측벽 형태로 남도록 에치백하여 폴리 측벽을 형성하는 단계;전면에 제 2 절연막을 증착하고 선택적으로 제거하여 2차 비트 라인 콘택홀(BLCT 2)을 형성하고 비트 라인을 형성하는 단계;전면에 평탄화용 제 3 절연막을 형성하고 선택적으로 제거하여 2차 스토리지 노드 콘택홀(SNCT 2)을 형성하고 그를 통하여 플러그에 연결되는 스토리지 노드 및 유전체층,플레이트 전극을 차례로 형성하여 커패시터를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 질화 측벽은 캡층으로 사용되는 질화막상에도 잔류되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 플러그를 오버 에치백 공정으로 형성하여 플러그층의 상단부가 캡층으로 사용되는 질화막의 중간 부분까지 식각되도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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