KR100281107B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
반도체 소자 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR100281107B1 KR100281107B1 KR1019980015366A KR19980015366A KR100281107B1 KR 100281107 B1 KR100281107 B1 KR 100281107B1 KR 1019980015366 A KR1019980015366 A KR 1019980015366A KR 19980015366 A KR19980015366 A KR 19980015366A KR 100281107 B1 KR100281107 B1 KR 100281107B1
- Authority
- KR
- South Korea
- Prior art keywords
- contact hole
- dielectric layer
- storage node
- gates
- forming
- Prior art date
Links
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 습식각 공정을 사용하지 않으면서 핀간의 간격이 작은 스토리지 노드 전극의 커패시터를 형성하므로 커패시터의 용량이 증가되고 소자의 집적화 및 신뢰성을 향상시키기 위한 반도체 소자 및 그의 제조 방법에 관한 것이다.
본 발명의 반도체 소자 및 그의 제조 방법은 기판, 상기 기판에 각각 양측에 절연막 측벽을 갖는 제 1, 제 2 게이트와 불순물 영역을 포함하여 구성된 다수개의 트랜지스터를 형성하고, 상기 제 1, 제 2 게이트 사이와 그 상측 그리고 상기 제 1, 제 2 게이트 사이와 반대측의 각 절연막 측벽상의 일부에 상기 불순물 영역과 전기적으로 연결된 제 1 스토리지 노드 전극을 형성하고, 전면에 상기 제 1 게이트 상측의 일부에 형성된 제 1 콘택홀을 갖는 제 1 유전막을 형성하고, 상기 제 1, 제 2 게이트 상측의 평탄한 제 1 유전막상에 상기 제 1 콘택홀을 포함하며 그 보다 넓은 제 2 콘택홀을 갖는 제 1 플레이트 전극을 형성하고, 전면에 상기 제 1 콘택홀내의 제 3 콘택홀과 상기 제 2 게이트 상측의 일부에 형성된 제 5 콘택홀을 갖는 제 2 유전막을 형성하고, 상기 제 1 플레이트 전극 상측에 상기 제 5 콘택홀을 포함하며 그 보다 넓은 제 4 콘택홀을 갖고 상기 제 1 스토리지 노드 전극과 전기적으로 연결될 제 2 스토리지 노드 전극을 형성하고, 전면에 상기 제 5 콘택홀을 갖는 제 3 유전막을 형성하며, 전면에 상기 제 1 플레이트 전극과 전기적으로 연결될 제 2 플레이트 전극을 형성하는 것을 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 소자의 집적화 및 신뢰성을 향상시키는 반도체 소자 및 그의 제조 방법에 관한 것이다.
종래의 반도체 소자의 제조 방법은 도 1a에서와 같이, p형인 반도체 기판(11)을 열산화하여 게이트 산화막(12)을 형성한 다음, 전면에 제 1 다결정 실리콘, 제 1 질화막과, 제 1 감광막을 차례로 형성한다.
그리고, 상기 제 1 감광막을 선택 사진 식각 공정으로 게이트가 형성될 부위만 남도록 선택 노광 및 현상한 후, 상기 선택 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 질화막, 제 1 다결정 실리콘과 게이트 산화막(12)을 선택적으로 식각하여 게이트(13)와 캡 게이트 질화막(14)을 형성하고 상기 제 1 감광막을 제거한다.
이어, 상기 게이트(13)를 마스크로 이용하여 전면에 n형 불순물 이온의 주입 및 드라이브 인 확산함으로서 상기 게이트(13) 양측의 반도체 기판(11)내에 불순물 영역(15)을 형성한다.
그리고, 상기 게이트(13)를 포함한 전면에 제 2 질화막을 증착하고 에치백하여 상기 게이트(13) 양측에 제 2 질화막 측벽(16)을 형성한 후, 전면에 제 1 산화막(17)과 제 2 감광막(18)을 형성한다.
이어서, 상기 제 2 감광막(18)을 커패시터 콘택이 형성될 부위에만 제거되도록 선택 사진 식각한 후, 상기 선택 사진 식각된 제 2 감광막(18)을 마스크로 상기 제 1 산화막(17)을 선택 식각한다.
도 1b에서와 같이, 상기 제 2 감광막(18)을 제거하고, 상기 제 1 산화막(17)을 포함한 전면에 제 2 다결정 실리콘(19), 제 2 산화막(20)과, 제 3 감광막(21)을 형성한다.
그리고, 상기 제 3 감광막(21)을 상기 제 1 산화막(17) 상측에만 남도록 선택 사진 식각한 후, 상기 선택 사진 식각된 제 3 감광막(21)을 마스크로 상기 제 2 산화막(20)을 선택 식각한다.
도 1c에서와 같이, 상기 제 3 감광막(21)을 제거한 후, 상기 제 2 산화막(20)을 포함한 전면에 제 3 다결정 실리콘(22)과 제 4 감광막(23)을 형성한다.
그리고, 상기 제 4 감광막(23)을 스토리지 노드 전극이 형성될 부위에만 남도록 선택 사진 식각한 후, 상기 선택 사진 식각된 제 4 감광막(23)을 마스크로 상기 제 3 다결정 실리콘(22), 제 2 산화막(20)과, 제 2 다결정 실리콘(19)을 선택 식각한다.
도 1d에서와 같이, 상기 제 4 감광막(23)을 제거한 다음, 상기 제 1, 제 2 산화막(17,20)을 습식각 공정으로 제거하여 스토리지 노드 전극(24)를 형성한다.
도 1e에서와 같이, 상기 스토리지 노드 전극(24) 표면상에 유전막(25)을 형성한 다음, 상기 유전막(25)을 포함한 전면에 플레이트 전극(26)을 형성한다.
여기서, 상기 스토리지 노드 전극(24), 유전막(25)과, 플레이트 전극(26)으로 핀 모양이며 들뜬 형태의 커패시터를 형성한다.
그러나 종래의 반도체 소자 및 그의 제조 방법은 핀 모양이며 들뜬 형태의 커패시터로써 스토리지 노드 전극의 핀간 간격이 크므로 소자의 부피를 많이 차지하기 때문에 커패시터의 용량 증가에 한계가 있으며 또한 습식각 공정에 의해 핀이 떨어지므로 소자의 오동작이 발생된다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 습식각 공정을 사용하지 않으면서 핀간의 간격이 작은 스토리지 노드 전극의 커패시터를 형성하므로 커패시터의 용량이 증가되고 소자의 집적화 및 신뢰성을 향상시키는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 공정 단면도
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 구조 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32: 게이트 산화막
33a: 제 1 게이트 33b: 제 2 게이트
34: 캡 게이트 질화막 35: 불순물 영역
36: 제 2 질화막 측벽 37a: 제 2 다결정 실리콘
37: 제 1 스토리지 노드 전극 38: 제 1 유전막
39: 제 3 감광막 40: 제 1 플레이트 전극
41: 제 4 감광막 42: 제 2 유전막
43: 제 2 스토리지 노드 전극 44: 제 6 감광막
45: 제 3 유전막 46: 제 7 감광막
47: 제 2 플레이트 전극
본 발명의 반도체 소자는 기판, 상기 기판에 형성되며 각각 양측에 절연막 측벽을 갖는 제 1, 제 2 게이트와 불순물 영역을 포함하여 구성된 다수개의 트랜지스터, 상기 제 1, 제 2 게이트 사이와 그 상측 그리고 상기 제 1, 제 2 게이트 사이와 반대측의 각 절연막 측벽상의 일부에 형성되며 상기 불순물 영역과 전기적으로 연결된 제 1 스토리지 노드 전극, 상기 제 1 게이트 상측의 일부에 형성된 제 1 콘택홀을 갖으며 전면에 형성된 제 1 유전막, 상기 제 1 콘택홀을 포함하며 그 보다 넓은 제 2 콘택홀을 갖고 상기 제 1, 제 2 게이트 상측의 평탄한 제 1 유전막상에 형성된 제 1 플레이트 전극, 상기 제 1 콘택홀내의 제 3 콘택홀과 상기 제 2 게이트 상측의 일부에 형성된 제 5 콘택홀을 갖으며 전면에 형성된 제 2 유전막, 상기 제 5 콘택홀을 포함하며 그 보다 넓은 제 4 콘택홀을 갖고 상기 제 1 플레이트 전극 상측에 형성되며 상기 제 1 스토리지 노드 전극과 전기적으로 연결된 제 2 스토리지 노드 전극, 상기 제 5 콘택홀을 갖으며 전면에 형성된 제 3 유전막과, 전면에 형성되며 상기 제 1 플레이트 전극과 전기적으로 연결된 제 2 플레이트 전극을 포함하여 구성됨을 특징으로 한다.
본 발명의 반도체 소자의 제조 방법은 기판에 각각 양측에 절연막 측벽을 갖는 제 1, 제 2 게이트와 불순물 영역을 포함하여 구성된 다수개의 트랜지스터를 형성하는 단계, 상기 불순물 영역과 전기적으로 연결될 제 1 스토리지 노드 전극을 상기 제 1, 제 2 게이트 사이와 그 상측 그리고 상기 제 1, 제 2 게이트 사이와 반대측의 각 절연막 측벽상의 일부에 형성하는 단계, 전면에 상기 제 1 게이트 상측의 일부에 형성된 제 1 콘택홀을 갖는 제 1 유전막을 형성하는 단계, 상기 제 1, 제 2 게이트 상측의 평탄한 제 1 유전막상에 상기 제 1 콘택홀을 포함하며 그 보다 넓은 제 2 콘택홀을 갖는 제 1 플레이트 전극 형성하는 단계, 전면에 상기 제 1 콘택홀내의 제 3 콘택홀을 갖는 제 2 유전막을 형성하는 단계, 상기 제 2 게이트 상측의 일부에 형성된 제 4 콘택홀을 갖으며 상기 제 1 스토리지 노드 전극과 전기적으로 연결될 제 2 스토리지 노드 전극을 상기 제 1 플레이트 전극 상측에 형성하는 단계, 전면에 제 3 유전막을 형성하는 단계, 상기 제 4 콘택홀내의 제 5 콘택홀이 형성되도록 상기 제 3 유전막과 제 2 유전막을 선택 식각하는 단계와, 전면에 상기 제 1 플레이트 전극과 전기적으로 연결될 제 2 플레이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자 및 그의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 구조 단면도이고, 도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시예에 따른 반도체 소자는 도 2에서와 같이, p형인 반도체 기판(31)에 형성되며 각각 양측에 제 2 질화막 측벽(36)을 갖는 제 1, 제 2 게이트(33a,33b)와 불순물 영역(35)을 포함하여 구성된 다수개의 트랜지스터(부호화 하지않음), 상기 제 1, 제 2 게이트(33a,33b) 사이와 그 상측 그리고 상기 제 1, 제 2 게이트(33a,33b) 사이와 반대측의 각 제 2 질화막 측벽(36)상의 일부에 형성되며 상기 불순물 영역(35)과 전기적으로 연결된 제 1 스토리지 노드 전극(37), 상기 제 1 게이트(33a) 상측의 일부에 형성된 제 1 콘택홀을 갖으며 상기 제 1 스토리지 노드 전극(37)을 포함한 전면에 형성된 제 1 유전막(38), 상기 제 1 게이트(33a) 상측의 일부에 상기 제 1 콘택홀을 포함하며 그 보다 넓게 형성된 제 2 콘택홀을 갖으며 상기 제 1, 제 2 게이트(33a,33b) 상측의 평탄한 제 1 유전막(38)상에 형성된 제 1 플레이트 전극(40), 상기 제 1 콘택홀의 바닥부위 일부 즉 상기 제 1 콘택홀내의 제 3 콘택홀 그리고 상기 제 2 게이트(33b) 상측의 일부에 형성된 제 5 콘택홀을 갖으며 전면에 형성된 제 2 유전막(42), 상기 제 5 콘택홀을 포함하며 그 보다 넓은 제 4 콘택홀을 갖고 상기 제 1 플레이트 전극(40) 상측에 형성되며 상기 제 1 스토리지 노드 전극(37)과 전기적으로 연결된 제 2 스토리지 노드 전극(43), 상기 제 5 콘택홀을 갖으며 상기 제 2 스토리지 노드 전극(43)을 포함하여 전면에 형성된 제 3 유전막(45)과, 상기 제 3 유전막(45)을 포함한 전면에 형성되며 상기 제 1 플레이트 전극(40)과 전기적으로 연결된 제 2 플레이트 전극(47)으로 형성된다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 도 3a에서와 같이, p형인 반도체 기판(31)을 열산화하여 게이트 산화막(32)을 형성한 다음, 전면에 제 1 다결정 실리콘, 제 1 질화막과, 제 1 감광막을 차례로 형성한다.
그리고, 상기 제 1 감광막을 게이트가 형성될 부위만 남도록 선택 사진 식각한 후, 상기 선택 사진 식각된 제 1 감광막을 마스크로 상기 제 1 질화막, 제 1 다결정 실리콘과, 게이트 산화막(32)을 선택적으로 식각하여 제 1, 제 2 게이트(33a,33b)와 캡 게이트 질화막(34)을 형성하고 상기 제 1 감광막을 제거한다.
이어, 상기 제 1, 제 2 게이트(33a,33b)를 마스크로 이용하여 전면에 n형 불순물 이온의 주입 및 드라이브 인 확산함으로서 상기 각 게이트 양측의 반도체 기판(31)내에 불순물 영역(35)을 형성한다.
그리고, 상기 제 1, 제 2 게이트(33a,33b)를 포함한 전면에 제 2 질화막을 증착하고 에치백하여 상기 각 게이트 양측에 제 2 질화막 측벽(36)을 형성한 후, 상기 제 2 질화막 측벽(36)을 포함한 전면에 제 2 다결정 실리콘(37a)을 형성한다.
도 3b에서와 같이, 상기 제 1, 제 2 게이트(33a,33b) 사이와 그 상측이 평탄하도록 상기 제 2 다결정 실리콘(37a)을 에치백한 후, 상기 에치백된 제 2 다결정 실리콘(37a)상에 제 2 감광막을 도포한다.
그리고, 상기 제 2 감광막을 제 1 스토리지 노드 전극이 형성될 부위에만 남도록 선택 사진 식각한 후, 상기 선택 사진 식각된 제 2 감광막을 마스크로 상기 제 2 다결정 실리콘(37a)을 선택적으로 식각한 다음, 상기 제 2 감광막을 제거한다.
여기서, 상기 잔존된 제 2 다결정 실리콘(37a)으로 핀모양의 제 1 스토리지 노드 전극(37)을 형성한다.
도 3c에서와 같이, 상기 제 1 스토리지 노드 전극(37)을 포함한 전면에 제 1 유전막(38)과 제 3 감광막(39)을 형성한 다음, 상기 제 3 감광막(39)을 상기 제 1 게이트(33a) 상측의 일부부위에만 제거되도록 선택 사진 식각한다.
그리고, 상기 선택 사진 식각된 제 3 감광막(39)을 마스크로 상기 제 1 유전막(38)을 선택적으로 식각하면서 제 1 콘택홀을 형성한다.
도 3d에서와 같이, 상기 제 3 감광막(39)을 제거하고, 상기 제 1 유전막(38)을 포함한 전면에 제 3 다결정 실리콘과 제 4 감광막(41)을 형성한다.
그리고, 상기 제 4 감광막(41)을 상기 제 1 콘택홀보다 넓은 부위와 상기 제 1 스토리지 노드 전극(37)에 의해 평탄한 제 1 유전막(38) 상측을 제외한 부위에만 제거되도록 선택 사진 식각한 후, 상기 선택 사진 식각된 제 4 감광막(41)을 마스크로 상기 제 3 다결정 실리콘을 선택적으로 식각하면서 상기 제 1 콘택홀보다 넓은 제 2 콘택홀을 형성한다.
여기서, 상기 잔존된 제 3 다결정 실리콘으로 핀모양의 제 1 플레이트 전극(40)을 형성한다.
도 3e에서와 같이, 상기 제 4 감광막(41)을 제거한 다음, 상기 제 1 플레이트 전극(40)을 포함한 전면에 제 2 유전막(42)과 제 5 감광막을 형성한다.
그리고, 상기 제 5 감광막을 상기 제 2 유전막(42)의 제 1 콘택홀 측벽을 제외한 제 1 콘택홀의 바닥부위에만 즉 제 3 콘택홀이 형성될 부위에만 제거되도록 선택 사진 식각하고, 상기 선택 사진 식각된 제 5 감광막을 마스크로 상기 제 2 유전막(42)을 선택적으로 식각하여 제 3 콘택홀을 형성한 후, 상기 제 5 감광막을 제거한다.
이어, 상기 제 2 유전막(42)을 포함한 전면에 제 4 다결정 실리콘과 제 6 감광막(44)을 형성하고, 상기 제 6 감광막(44)을 상기 제 1 플레이트 전극(40)의 상측을 제외한 부위와 상기 제 2 게이트(33b) 상측의 일부부위에만 제거되도록 선택 사진 식각한다.
그리고, 상기 선택 사진 식각된 제 6 감광막(44)을 마스크로 상기 제 4 다결정 실리콘을 선택적으로 식각하면서 제 4 콘택홀을 형성한다.
여기서, 상기 잔존된 제 4 다결정 실리콘으로 제 2 스토리지 노드 전극(43)을 형성한다.
도 3f에서와 같이, 상기 제 6 감광막(44)을 제거한 다음, 상기 제 2 스토리지 노드 전극(43)을 포함한 전면에 제 3 유전막(45)과 제 7 감광막(46)을 형성한다.
그리고, 상기 제 7 감광막(46)을 상기 제 3 유전막(45)의 제 3 콘택홀 측벽을 제외한 제 3 콘택홀의 바닥부위에만 즉 제 5 콘택홀이 형성될 부위에만 제거되도록 선택 사진 식각하고, 상기 선택 사진 식각된 제 7 감광막(46)을 마스크로 상기 제 3 유전막(45)과 제 2 유전막(42)을 선택적으로 식각하여 제 5 콘택홀을 형성한다.
도 3g에서와 같이, 상기 제 7 감광막(46)을 제거한 후, 상기 제 3 유전막(45)을 포함한 전면에 제 5 다결정 실리콘을 형성하여 제 2 플레이트 전극(47)을 형성한다.
본 발명의 반도체 소자 및 그의 제조 방법은 습식각 공정을 사용하지 않으면서 핀간의 간격이 작은 스토리지 노드 전극의 커패시터를 형성하므로, 핀 모양의 커패시터로써 스토리지 노드 전극의 핀간 간격이 작아 그 부피가 작으므로 커패시터의 용량 증가의 한계가 없으며 또한 스토리지 노드 전극을 형성하기 위한 절연막의 습식각 공정이 없으므로 스토리지 노드 전극의 핀이 떨어지는 현상이 제거되어 소자의 오동작이 발생되지 않으므로 소자의 집적화 및 신뢰성을 향상시키는 효과가 있다.
Claims (2)
- 기판;상기 기판에 형성되며 각각 양측에 절연막 측벽을 갖는 제 1, 제 2 게이트와 불순물 영역을 포함하여 구성된 다수개의 트랜지스터;상기 제 1, 제 2 게이트 사이와 그 상측 그리고 상기 제 1, 제 2 게이트 사이와 반대측의 각 절연막 측벽상의 일부에 형성되며 상기 불순물 영역과 전기적으로 연결된 제 1 스토리지 노드 전극;상기 제 1 게이트 상측의 일부에 형성된 제 1 콘택홀을 갖으며 전면에 형성된 제 1 유전막;상기 제 1 콘택홀을 포함하며 그 보다 넓은 제 2 콘택홀을 갖고 상기 제 1, 제 2 게이트 상측의 평탄한 제 1 유전막상에 형성된 제 1 플레이트 전극;상기 제 1 콘택홀내의 제 3 콘택홀과 상기 제 2 게이트 상측의 일부에 형성된 제 5 콘택홀을 갖으며 전면에 형성된 제 2 유전막;상기 제 5 콘택홀을 포함하며 그 보다 넓은 제 4 콘택홀을 갖고 상기 제 1 플레이트 전극 상측에 형성되며 상기 제 1 스토리지 노드 전극과 전기적으로 연결된 제 2 스토리지 노드 전극;상기 제 5 콘택홀을 갖으며 전면에 형성된 제 3 유전막;전면에 형성되며 상기 제 1 플레이트 전극과 전기적으로 연결된 제 2 플레이트 전극을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 기판에 각각 양측에 절연막 측벽을 갖는 제 1, 제 2 게이트와 불순물 영역을 포함하여 구성된 다수개의 트랜지스터를 형성하는 단계;상기 불순물 영역과 전기적으로 연결될 제 1 스토리지 노드 전극을 상기 제 1, 제 2 게이트 사이와 그 상측 그리고 상기 제 1, 제 2 게이트 사이와 반대측의 각 절연막 측벽상의 일부에 형성하는 단계;전면에 상기 제 1 게이트 상측의 일부에 형성된 제 1 콘택홀을 갖는 제 1 유전막을 형성하는 단계;상기 제 1, 제 2 게이트 상측의 평탄한 제 1 유전막상에 상기 제 1 콘택홀을 포함하며 그 보다 넓은 제 2 콘택홀을 갖는 제 1 플레이트 전극 형성하는 단계;전면에 상기 제 1 콘택홀내의 제 3 콘택홀을 갖는 제 2 유전막을 형성하는 단계;상기 제 2 게이트 상측의 일부에 형성된 제 4 콘택홀을 갖으며 상기 제 1 스토리지 노드 전극과 전기적으로 연결될 제 2 스토리지 노드 전극을 상기 제 1 플레이트 전극 상측에 형성하는 단계;전면에 제 3 유전막을 형성하는 단계;상기 제 4 콘택홀내의 제 5 콘택홀이 형성되도록 상기 제 3 유전막과 제 2 유전막을 선택 식각하는 단계;전면에 상기 제 1 플레이트 전극과 전기적으로 연결될 제 2 플레이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015366A KR100281107B1 (ko) | 1998-04-29 | 1998-04-29 | 반도체 소자 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015366A KR100281107B1 (ko) | 1998-04-29 | 1998-04-29 | 반도체 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990081428A KR19990081428A (ko) | 1999-11-15 |
| KR100281107B1 true KR100281107B1 (ko) | 2001-03-02 |
Family
ID=65890630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980015366A KR100281107B1 (ko) | 1998-04-29 | 1998-04-29 | 반도체 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100281107B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964302A (ja) * | 1995-08-24 | 1997-03-07 | Matsushita Electron Corp | 半導体装置の製造方法 |
-
1998
- 1998-04-29 KR KR1019980015366A patent/KR100281107B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964302A (ja) * | 1995-08-24 | 1997-03-07 | Matsushita Electron Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990081428A (ko) | 1999-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0156646B1 (ko) | 반도체 기억소자의 캐패시터 제조방법 | |
| JPH0629463A (ja) | 半導体素子の製造方法 | |
| KR100281107B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JPH11340436A (ja) | 半導体記憶装置の製造方法 | |
| KR100393147B1 (ko) | 반도체 기억 장치 및 이를 제조하기 위한 방법 | |
| KR100712491B1 (ko) | 다저항소자와 고정전용량의 커패시터를 구비하는 반도체소자의 제조방법 | |
| KR19990076226A (ko) | 디램 셀 커패시터의 제조 방법 | |
| KR100236047B1 (ko) | 반도체 소자의 제조방법 | |
| KR0166491B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0139901B1 (ko) | 디램의 저장전극 제조방법 | |
| KR0171097B1 (ko) | 반도체 기억소자의 캐패시터 제조방법 | |
| US6423597B1 (en) | Structure of a DRAM and a manufacturing process thereof | |
| KR100339418B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100293715B1 (ko) | 고집적 반도체 기억소자 제조방법 | |
| KR0165304B1 (ko) | 반도체 메모리장치의 자기정합적인 접촉구조 및 그 제조방법 | |
| KR100940112B1 (ko) | 반도체소자의 아날로그 커패시터 제조방법 | |
| KR100269626B1 (ko) | 반도체장치의 캐패시터 제조방법 | |
| KR0137627B1 (ko) | 반도체 소자 제조 방법 | |
| KR930009584B1 (ko) | 커패시터 제조방법 | |
| KR960006721B1 (ko) | 스택 캐패시터 제조방법 | |
| KR0130544B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR930008884B1 (ko) | 스택커패시터 셀 제조방법 | |
| KR100380284B1 (ko) | 반도체기억소자의캐패시터제조방법 | |
| KR0132747B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR20000043567A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081027 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |