KR0132747B1 - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 전하보존전극 콘택홀을 구비하는 층간절연막상에 제1 다결정 실리콘층을 도포하고, 상기 제1 다결정 실리콘층을 틀체 형상의 마스크를 사용하여 패턴닝하여 기둥형상으로 전하보존전극 콘택홀을 메우는 부분과 그와 이격되어 있는 틀체 형상으로 분리한 후, 상기 틀체 형상의 제1 다결정 실리콘층 패턴의 측벽에 스페이서 형상의 제2 다결정 실리콘층 패턴을 형성하여 상기 제1 다결정 실리콘층 패턴들을 연결시켜 표면적이 증가된 전하보존전극을 형성하였으므로, 소자의 고집적화에 유리하고 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자 및 그 제조방법

제1도는 종래 반도체소자의 단면도.

제2a도 내지 제2d도는 본 발명의 일실시예에 따른 반도체소자의 제조 공정도.

제3도는 본 발명의 다른 실시예에 따른 반도체소자의 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 필드산화막

3 : 게이트산화막 4 : 게이트전극

5 : 절연 스페이서 6 : 소오스전극

6' : 드레인전극 7 : 층간절연막

8 : 식각장벽층 9 : 마스크층

10 : 폴리 스페이서 11 : 제1 다결정실리콘층

12 : 희생막 13 : 감광막패턴

14 : 제2 다결정실리콘층 15 : 유전막

16 : 플레이트전극 20 : 전하보존전극 콘택홀

본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 전하보존전극 콘택홀을 메운 제1 다결정 실리콘층 패턴과 상기 전하보존전극 콘택홀의 양측에 소정의 폭을 갖는 다른 제1 다결정 실리콘층 패턴을 스페이서 형상의 제2 다결정 실리콘층 패턴으로 연결시켜 전하보존전극의 표면적을 증가시켜 소자동작의 신뢰성과 공정수율을 향상시킬 수 있는 반도체소자 및 그 제조방법에 관한 것이다.

최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.

특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자에서는 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 전하보존전극의 표면적을 증가시키는 등의 방법이 있다.

그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.

즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.

또한 캐패시터의 표면적을 증가시키기 위하여 다결정 실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin) 구조, 원통형 또는 사각틀체 형상의 미로 구조 또는 다결정 실리콘의 그레인을 이용하는 에이치.에스.지(hemispherical grain poly silicon: HSG) 공정을 사용하기도 한다.

그러나 상기의 적층형 전하보존전극들은 각각 문제점을 가지고 있는데, 핀형 전하보본전극은 제조 공정이 복잡하여 공정수율이 떨어지고, 캐비티형은 셀영역과 주변회로 영역간의 단차가 증가되어 후속 마스크 공정에서 공정 여유도가 감소되고 금속공정이 어려우며, 실린더형은 다결정실리콘층 스페이서 형성시 폴리머 등의 공정결함에 의해 단락이 발생되어 소자동작의 신뢰성과 공정수율이 떨어지는 문제점이 있다.

제1도는 종래 반도체소자의 단면도로서, 이를 참조하여 제조공정을 살펴보면 다음과 같다.

먼저, 반도체기판(1)상에 필드산화막(2)과 게이트산화막(3) 및 게이트전극(4)을 형성한 후, 상기 게이트 전극(4)의 측벽 및 양측의 반도체기판(1)에 절연 스페이서(5) 및 확산영역인 소오스/드레인전극(6,6')을 형성한다. 그다음 상기 구조의 전표면에 층간절연막(7)과 마스크층(9)을 손차적으로 형성하고, 전하보본전극 콘택으로 예정된 부분상의 마스크층(9)을 오픈하고 그 측벽에 폴리 스페이서(10)을 형성한다.

그다음 상기 소오스전극(6) 상의 층간절연막(7)을 상기 폴리 스페이서(10)을 마스크로 식각하여 전하보존전극 콘택홀(20)을 형성한 후, 상기 구조의 전표면에 다결정 실리콘층(11)을 형성하여 전하보존전극 콘택홀(20)을 메운다.

그후, 전하보존전극 마스크(도시되지 않음)를 사용하여 전하보전전극 콘택홀(20)을 메우는 다결정 실리콘층(11) 패턴과 그 하측의 마스크층(9) 패턴으로 구성되는 전하보존전극을 패턴닝한 후, 상기 구조의 전표면에 유전막(15)과 플레이트 전극(16)을 순차적으로 형성하여 캐패시터를 완성한다.

상기와 같은 캐패시터를 구비하는 종래 반도체소자는 전하보존전극 콘택홀을 통하여 소오스전극과 접촉되는 다결정 실리콘층 패턴으로 전하보존전극을 형성하므로, 소자의 크기가 작아지면 정전용량의 확보가 어려워져 공정수율 및 소자동작의 신뢰성이 떨어지는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 전하보존전극 콘택홀을 메우는 기둥형상과 층간절연막 상측의 고립된 패턴들을 폴리 스페이서로 연결시켜 면적의 증가 없이 표면적을 증가시켜 소자작동의 신뢰성을 향상시킬 수 있는 반도체소자를 제공함에 있다.

본 발명의 다른 목적은 전하보존전극 콘택홀 양측에 절연막 패턴을 형성하여 이를 마스크로 다결정 실리콘층 패턴을 정의한 후, 그측벽에 폴리 스페이서를 형성하여 면적의 증가없이 표면적을 증가시키고 공정이 간단하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 특징은, 소자분리를 위한 필드산화막과 게이트산화막과 게이트전극 및 확산영역이 형성되어 있는 반도체기판상의 전표면에 형성되어 있는 층간절연막과, 상기 확산영역에서 전하보존전극 콘택으로 예정되어 있는 부분 상의 층간절연막이 제거되어 상기 확상영역을 노출시키는 전하보존전극 콘택홀과, 상기 전하보존전극 콘택홀을 메우는 기둥 형상의 제1 다결정 실리콘층 패턴과, 상기 층간절연막 상에 형성되어 있고 상기 제1 다결정 실리콘층 패턴의 상측을 노출시키는 식각장벽층 패턴과, 상기 제1 다결정 실리콘층 패턴 양측의 층간절연막 상에 예정된 폭으로 순차적으로 적층되어 있는 마스크층 패턴 및 다른 제1 다결정 실리콘층 패턴과, 상기 적층되어 있는 마스크층 패턴 및 제1 다결정 실리콘층 패턴의 측벽에 형성되어 상기 기둥형상의 제1 다결정 실리콘층 패턴과 연결되는 스페이서 형상의 제2 다결정 실리콘층 패턴을 구비함에 있다.

다른 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, 소자분리를 위한 필드산화막과 게이트산화막과 게이트전극 및 확산영역이 형성되어 있는 반도체기판상에 전하보존전극 콘택홀을 구비하는 층간절연막을 형성하는 공정과, 상기 구조의 전표면에 식각장벽층과 마스크층을 순차적으로 형성하는 공정과, 상기 확산영역에서 전하보존전극 콘택으로 예정되어 있는 부분 보다 크게 층간절연막을 노출시키는 마스크층 및 식각장벽층 패턴을 형성하는 공정과, 상기 마스크층 및 식각장벽층 패턴의 측벽에 폴리 스페이서를 형성하는 공정과, 상기 다결정 실리콘층 패턴과 폴리 스페이서를 마스크로 노출되어 있는 층간절연막을 제거하여 전하보존전극 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 제1 다결정 실리콘층을 도포하여 상기 전하보존전극 콘택홀을 메우는 공정과, 상기 제1 다결정 실리콘층상에 희생막을 형성하는 공정과, 상기 제1 다결정 실리콘층에서 전하보존전극 콘택홀을 메운 부분의 상측을 노출시키는 소정의 폭을 갖는 감광막패턴을 상기 희생막 상에 형성하는 공정과, 상기 감광막패턴에 의해 노출되어 있는 희생막에서 마스크층 패턴까지 순차적으로 제거하여 상기 전하보존전극 콘택홀을 메운 기둥형상의 제1 다결정 실리콘층 패턴과 상기 시각장벽층상에 소정의 폭을 갖고 적층되어 있는 마스크층 패턴과 다른 제1 다결정 실리콘층 패턴 및 희생막 패턴을 형성하는 공정과, 상기 마스크층 패턴에서 희생막 패턴까지의 측벽에 스페이서 형상의 제2 다결정 실리콘층 패턴을 형성하여 상기 제1 다결정 실리콘층 패턴들을 연결하는 공정을 구비함에 있다.

이하, 본 발명에 따른 반도체소자 및 그 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.

제2a도 내지 제2d도는 본 발명에 따른 반도체소자의 제조공정도이다.

먼저, 반도체기판(1)상에 소자분리를 위한 필드산화막(2)과 게이트산화막(3) 및 일련의 게이트전극(4)과 원드선을 형성한 후, 상기 게이트전극(4)의 측벽에 절연 스페이서(5)를 형성하고, 그 양측의 반도체기판(1)에 소자의 고집적화에 적합한 엘.디.디(lightly doped drain) 구조의 확산영역인 드레인전극(6')과 소오스전극(6)을 형성한다. 그다음 상기 구조의 전표면에 절연 및 평탄화를 위한 층간절연막(7)과 다결정 실리콘으로된 마스크층(9) 및 식각장벽층(8)을 순차적으로 형성한 후, 전하보존전극 콘택으로 예정된 부분 보다 약간 크게 마스크층(9)과 식각장벽층(8)을 오픈한다. 이때 상기 식각장벽층(8)은 상기 마스크층(9) 및 층간절연막(7)과 식각선택비 차가 비교적 큰 물질, 예를들어 질화막으로 형성한다.

그후, 상기 마스크층(9)과 식각장벽층(8) 패턴의 측벽에 다결정 실리콘 스페이서(10)를 형성하고, 상기 노출되어 있는 소오스전극(6) 상의 층간절연막(7)을 상기 폴리 스페이서(10)를 마스크로 식각하여 전하보존전극 콘택홀(20)을 형성한 후, 상기 구조의 전표면에 제1 다결정 실리콘층(11)을 형성하여 상기 전하보존전극 콘택홀(20)을 메우고, 그 상측에 산화막으로된 희생막(12)을 형성한다.

그다음 상기 희생막(12) 상에 상기 전하보존전극 콘택홀(20) 부분을 노출시키는 감광막패턴(13)을 형성한다. (제2a도 참조).

그후, 상기 삼광막패턴(13)에 의해 노출되어 있는 희생막(12)에서 마스크층(9)까지 순차적으로 식각하여 식각장벽층(8)을 노출시키고, 상기 감광막패턴(13)을 제거한다. 이때 상기 폴리 스페이서(10)가 제거된다. (제2b도 참조).

그다음 상기 구조의 전표면에 제2 다결정 실리콘층(14)을 도포하고, 소정두께를 전면 이방성식각하여 상기 희생막(12) 패턴에서 마스크층(9)까지의 측벽에 스페이서 형상의 제2 다결정 실리콘층(14) 패턴을 형성한다. 이때 상기 제2 다결정 실리콘층(14) 패턴이 상기 제1 다결정 실리콘층(11) 패턴들을 연결시킨다. (제2c도 참조).

그후, 상기 구조의 전표면에 소정구조, 예를들면 산화막이나 질화막등 절연막의 단층구조나 질화막-산화막 또는 산화막-질화막-산화막의 적층 구조를 갖는 유전막(15)과 플레이트전극(16)을 순차적으로 형성하여 캐패시터를 완성한다.

제3도는 본 발명의 다른 실시예에 다른 반도체소자의 단면도로서, 제2b도의 공정까지 진행하여 적층되어 있는 희생막(12) 패턴과 제1 다결정 실리콘층(11) 패턴 및 마스크층(9) 패턴을 형성한 후, 전표면에 제2 다결정 실리콘층(14)을 도포하고 전면 이방성 식각을 실시하여 상기 제1 다결정 실리콘층(11) 패턴들을 연결하는 스페이서 형상의 제2 다결정 실리콘층(14) 패턴을 형성한다. 이 때 식각의 정도를 제2c도에 도시되어 있는 경우 보다 많이 식각하여 상기 전하보존전극 콘택홀(20)을 메운 제1 다결정 실리콘층(11) 패턴의 상측 중앙부분을 노출시키고, 그 테두리 부분과만 접촉되도록하여 표면적을 더욱 증가시켰다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자 및 그 제조방법은 전하보존전극 콘택홀을 구비하는 층간절연막상에 제1 다결정 실리콘층을 도포하고, 상기 제1 다결정 실리콘층을 틀체 형상의 마스크를 사용하여 패턴닝하여 기둥형상으로 전하보존전극 콘택홀을 메우는 부분과 그와 이격되어 있는 틀체 형상으로 분리한 후, 상기 틀체 형상의 제1 다결정 실리콘층 패턴의 측벽에 스페이서 형상의 제2 다결정 실리콘층 패턴을 형성하여 상기 제1 다결정 실리콘층 패턴들을 연결시켜 표면적이 증가된 전하보존전극을 형성하였으므로, 소자의 고집적화에 유리하고 공정수율 및 소자작동의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (4)

1. 소자분리를 위한 필드산화막과 게이트산화막과 게이트전극 및 확산영역이 형성되어 있는 반도체기판상의 전표면에 형성되어 있는 층간절연막과, 상기 확산영역에서 전하보존전극 콘택으로 예정되어 있는 부분상의 층간절연막이 제거되어 상기 확산영역을 노출시키는 전하보존전극 콘택홀과, 상기 전하보존전극 콘택홀을 메우는 기둥 형상의 제1 다결정 실리콘층 패턴과, 상기 층간절연막 상에 형성되어 있고 상기 전하보존전극 콘택홀을 메운 제1 다결정 실리콘층 패턴의 상측을 노출시키는 식각장벽층 패턴과, 상기 제1 다결정 실리콘층 패턴 양측의 층간절연막 상에 예정된 폭으로 순차적으로 적층되어 있는 마스크층 패턴 및 다른 제1 다결정 실리콘층 패턴과, 상기 적층되어 있는 마스크층 패턴 및 제1 다결정 실리콘층 패턴의 측벽에 형성되어 상기 기둥형상의 제1 다결정 실리콘층 패턴과 연결되는 스페이서 형상의 제2 다결정 실리콘층 패턴을 구비하는 반도체소자.
2. 소자분리를 위한 필드산화막과 게이트산화막과 게이트전극 및 확산영역이 형성되어 있는 반도체기판상에 전하보존전극 콘택홀을 구비하는 층간절연막을 형성하는 공정과, 상기 구조의 전표면에 식각장벽층과 마스크층을 순차적으로 형성하는 공정과, 상기 확상영역에서 전하보존전극 콘택으로 예정되어 있는 부분 보다 크게 층간절연막을 노출시키는 마스크층 및 식각장벽층 패턴을 형성하는 공정과, 상기 마스크층 및 식각장벽층 패턴의 측벽에 폴리 스페이서를 형성하는 공정과, 상기 다결정 실리콘층 패턴과 폴리 스페이서를 마스크로 노출되어 있는 층간절연막을 제거하여 전하보존전극 콘택홀을 형성하는 공정과, 상기 구조의 전표면에 제1 다결정 실리콘층을 도포하여 상기 전하보존전극 콘택홀을 메우는 공정과, 상기 제1 다결정 실리콘층상에 희생막을 형성하는 공정과, 상기 제1 다결정 실리콘층에서 전하보존전극 콘택홀을 메운 부분의 상측을 노출시키는 소정의 폭을 갖는 감광막패턴을 상기 희생막 상에 형성하는 공정과, 상기 감광막패턴에 의해 노출되어 있는 희생막에서 마스크층 패턴까지 순차적으로 제거하여 상기 전하보존전극 콘택홀을 메운 기둥형상의 제1 다결정 실리콘층 패턴과 상기 식각장벽층상에 소정의 폭을 갖고 적층되어 있는 마스크층과 다른 제1 다결정 실리콘층 패턴 및 희생막 패턴을 형성하는 공정과, 상기 마스크층 패턴에서 희생막 패턴까지의 측벽에 스페이서 형상의 제2 다결정 실리콘층 패턴을 형성하여 상기 제1 다결정 실리콘층 패턴들을 연결하는 공정을 구비하는 반도체소자의 제조방법.
3. 제2항에서 있어서, 상기 마스크층을 다결정 실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제2항에 있어서, 상기 희생막을 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.