KR100269626B1 - 반도체장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 캐패시터 적층구조를 형성하는 과정에서의 접촉구에 형성되는 산화막 측벽의 두께를 줄여 이에 형성되는 다결정실리콘의 표면적을 증대시키므로써 캐패시터의 용량을 증대시키는 반도체장치의 캐패시터 제조방법에 관한 것으로 종래의 캐패시터 제조방법에 의한 제작시 접촉구내의 측벽에 의하여 스토리지전극의 표면적을 증가시키는 데 한계가 있으므로 캐패시터의 정전용량을 증가시키기 어려운 문제점이 있었다. 스토리지전극을 플러그와 제 1 및 제 2 도전층으로 형성하므로 공정이 복잡해지는 문제점이 있었던바 본 발명은 불순물영역을 갖는 기판 상에 절연막을 형성하고 상기 절연막의 소정부분을 패터닝하여 상기 불순물 영역을 노출시키는 접촉구를 형성하는 공정과, 상기 접촉구의 측면에 제 1 측벽을 형성하는 공정과, 상기 절연막 상에 감광막을 도포하고 상기 접촉구와 대응하는 부분에만 잔류하도록 패터닝하는 공정과, 상기 감광막의 측면에 절연물질의 제 2 측벽을 형성하는 공정과, 상기 감광막을 제거하고 상기 절연막과 제 1 및 제 2 측벽 표면에 상기 도전층을 상기 접촉구가 채워지지 않도록 형성하는 공정과, 상기 도전층을 패터닝하여 스토리지전극을 형성하는 공정을 구비하여 스토리지전극의 표면적을 증가시키므로 용량을 증가시킬 수 있으며, 또한, 스토리지전극을 한 번의 증착 및 패터닝으로 형성하므로 공정이 단순해지는 잇점이 있는 반도체장치의 캐패시터 제조방법이다.

Description

반도체장치의 캐패시터 제조방법

본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로 더욱 상세하게는 캐패시터 적층(Stack)구조를 형성하는 과정에서의 접촉구(Contact hole)에 형성되는 산화막 측벽의 두께를 줄여 이에 형성되는 다결정실리콘(Poly silicon)의 표면적을 증대시키므로써 캐패시터의 용량을 증대시키는 반도체장치의 캐패시터 제조방법에 관한 것이다.

일반적으로 반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 캐패시터가 일정한 축전용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고있다. 축전 용량을 증가시키기 위해서는 캐패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하여 유전체의 표면적을 증가시켰다.

도 1a내지 도 1d는 종래 기술에 따른 캐패시터 제조방법을 도시한 공정도이다.

도 1a를 참조하면, 게이트(도시되지 않음)와 소오스 및 드레인영역으로 이용되는 N형의 불순물이 도핑된 불순물영역(3)을 포함하는 트랜지스터가 형성된 P형의 반도체기판(1) 상에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 절연막(5)을 형성한다.

그리고, 절연막(5)의 소정부분을 포토리소그래피(Photolithography)방법으로 제거하여 불순물 영역(3)을 노출시키는 접촉구(7)를 형성한다.

접촉구(7)의 내측에 산화막을 증착한 후 이방성 식각 방법으로 에치백하여 내측의 절연막(5) 표면에 측벽(9)을 형성한다.

이러한 절연막(5)상의 접촉구(7)를 채워 불순물영역(3)과 접촉되도록 불순물이 도핑된 다결정실리콘을 CVD방법으로 두껍게 증착한다. 그리고, 다결정실리콘을 접촉구(7)내에만 잔류하며 절연막(5)이 노출되도록 에치백(Etchback)하여 불순물 영역(3)과 접촉되는 플러그(9)를 형성한다. 이때, 절연막(5)상에 형성된 측벽(11)에 의하여 다결정실리콘과의 증착이 용이하게 된다.

도 1b를 참조하면, 절연막(5)상에 불순물이 도핑된 다결정실리콘을 CVD방법으로 플러그(9)와 접촉되도록 증착하고, 이러한 다결정실리콘층 상에 절연물질을 두껍게 증착한다. 그리고 절연물질 및 다결정실리콘을 포토리소그래피 방법으로 패터닝하되, 다결정실리콘이 잔류하는 부분이 플러그(9)와 접촉되도록 패터닝하여 제 1 도전층(13) 및 패턴층(15)을 형성한다.

도 1c를 참조하면, 절연막(5)상에 불순물이 도핑된 다결정실리콘을 CVD방법으로 제 1 도전층(13)과 패턴층(15)의 표면을 덮도록 증착한다. 그리고, 다결정실리콘을 절연막(5) 및 패턴층(15)의 표면이 노출되도록 에치백하여 제 1 도전층(13) 및 패턴층(15)의 측면에 측벽형태의 제 2 도전층(17)을 형성한 후 패턴층(15)을 제거한다.

이러한 플러그(9), 제 1 도전층(13)과 제 2 도전층(17)이 상호 접촉되며 전기적으로 연결되어 스토리지 전극(19)을 이룬다.

도 1d를 참조하면, 스토리지 전극(19)의 표면상에 유전막(21)을 형성하고 이러한 유전막(21) 상에 불순물이 도핑된 다결정실리콘을 증착하여 플레이트 전극(23)을 형성하므로써 캐패시터를 구성한다.

그러나, 종래의 캐패시터 제조방법에 의한 제작시 접촉구내의 측벽에 의하여 스토리지전극의 표면적을 증가시키는 데 한계가 있으므로 캐패시터의 정전용량을 증가시키기 어려운 문제점이 있었다. 스토리지전극을 플러그와 제 1 및 제 2 도전층으로 형성하므로 공정이 복잡해지는 문제점이 있다.

본 발명의 목적은 스토리지전극의 표면적을 증가시켜 캐패시터의 용량을 증대시킬 수 있는 반도체장치의 캐패시터 제조방법을 제공하는 데 있다.

본 발명의 다른 목적은 스토리지전극을 한 번의 증착 및 패터닝에 의해 형성하므로 공정 수를 줄일 수 있는 반도체장치의 캐패시터 제조방법을 제공하는 데 있다.

따라서, 본 발명은 상기의 목적들을 달성하고자, 불순물영역을 갖는 기판 상에 절연막을 형성하-고 상기 절연막의 소정부분을 패터닝하여 상기 불순물 영역을 노출시키는 접촉구를 형성하는 공정과, 상기 접촉구의 측면에 제 1 측벽을 형성하는 공정과, 상기 절연막 상에 감광막을 도포하고 상기 감광막을 상기 접촉구와 대응하는 부분에만 잔류하도록 패터닝하는 공정과, 상기 감광막의 측면에 절연물질의 제 2 측벽을 형성하는 공정과, 상기 감광막을 제거하고 상기 절연막과 제 1 및 제 2 측벽 표면에 상기 불순물영역과 접촉되는 도전층을 상기 접촉구가 채워지지 않도록 형성하는 공정과, 상기 도전층을 패터닝하여 스토리지전극를 형성하는 공정을 구비하는 것을 특징으로 한다.

도 1a 내지 도 1d는 종래 기술에 따른 캐패시터 제조방법을 도시한 공정도이고,

도 2a 내지 도 2d는 본 발명의 기술에 따른 캐패시터 제조방법을 도시한 공정도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

1,101 : 반도체 기판, 3,103 : 불순물 영역,

5,105 : 절연막, 7,107 : 접촉구,

9 : 플러그, 11 : 측벽,

13 : 제 1 도전층, 15 : 패턴층,

17 : 제 2 도전층, 19,119 : 스토리지 전극,

21,121 : 유전막, 23,123 : 플레이트 전극,

109 : 제 1 측벽, 111 : 감광막,

113 : 산화막, 115 : 제 2 측벽,

117 : 도전층.

이하, 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명의 기술에 따른 캐패시터 제조방법을 도시한 공정도이다.

도 2a를 참조하면, 게이트(도시되지 않음)와 소오스 및 드레인영역으로 이용되는 N형의 불순물이 도핑된 불순물영역(103)을 포함하는 트랜지스터가 형성된 P형의 반도체기판(101) 상에 산화실리콘을 화학기상증착 방법으로 증착하여 절연막(105)을 형성한다.

그리고, 절연막(105)의 소정부분을 포토리소그래피 방법으로 제거하여 불순물 영역(103)을 노출시키는 접촉구(107)를 형성한다.

접촉구(107)의 내측에 산화막을 증착한 후 이방성 식각하여 절연막을 커버하는 제 1 측벽(109)을 형성한다. 이러한 제 1 측벽(109)의 두께는 약 300 ~ 1500 Å로 얇게 형성한다. 즉, 접촉구(107)내에 형성되는 제 1 측벽(109)의 두께를 가능한 얇게 형성하여 후에 접촉구(107)내에 형성되는 도전층의 표면적을 넓힌다.

도 2b를 참조하면, 절연막(105)상에 감광막(111)을 3000 ~ 25000 Å의 두께로 도포한다. 이 때, 감광막(111)은 흐름 특성을 가지므로 접촉구(107)를 완전히 채우게 된다. 그리고, 감광막(111)을 접촉구(107)와 대응하는 부분에만 잔류하도록 노광 및 현상하여 절연막(105)을 노출시킨다.

이러한 절연막(105)과 감광막(111) 표면상에 산화막(113)을 저온의 CVD방법으로 증착한다.

도 2c를 참조하면, 산화막(113)을 절연막(105)과 감광막(111)의 표면이 노출되도록 에치백하여 감광막(111)의 측면에 제 2 측벽(115)을 형성한다. 그리고, 감광막(111)을 제거한다. 이 때, 접촉구(107) 내에 잔류하는 감광막(111)도 제거하여 불순물영역(103)이 노출되도록 한다.

이러한 절연막(105)과 제 1 및 제 2 측벽(109)(115)상의 표면에 불순물영역(103)과 접촉되게 불순물이 도핑된 다결정실리콘을 증착하여 도전층(117)을 형성한다. 이 때, 도전층(117)은 접촉구(107)가 채워지지 않도록 100 ~ 1500Å 정도의 두께로 얇게 증착한다.

도 2d를 참조하면, 도전층(117)의 소정 부분을 절연막(105)이 노출되도록 패터닝하여 스토리지전극(119)를 형성한다. 상기에서 도전층(117)을 패터닝하여 스토리지전극(119)을 인접하는 스토리지전극과 전기적으로 분리시킨다.

스토리지 전극(119)의 표면 상에 유전막(121)을 형성하고 이러한 유전막(121) 상에 불순물이 도핑된 다결정실리콘을 증착하여 플레이트 전극(123)을 형성하므로써 캐패시터를 구성한다.

상술한 바와 같이 본 발명은 불순물영역을 노출시키는 접촉구의 측면에 제 1 측벽을 얇은 두께로 형성하고 절연막상의 소정 부분에 제 2 측벽을 형성한 후 절연막, 제 1 및 제 2 측벽과 불순물영역의 표면에 불순물이 도핑된 다결정실리콘을 접촉구가 채워지지 않아 표면적이 증가되도록 얇게 증착하고 패터닝하여 스토리지전극를 형성한다.

따라서, 본 발명은 스토리지전극의 표면적을 증가시키므로 용량을 증가시킬 수 있으며, 또한, 스토리지전극을 한 번의 증착 및 패터닝으로 형성하므로 공정이 단순해지는 잇점이 있다.

Claims (4)

1. 불순물영역을 갖는 기판 상에 절연막을 형성하고 상기 절연막의 소정부분을 패터닝하여 상기 불순물 영역을 노출시키는 접촉구를 형성하는 공정과;

   상기 접촉구의 측면에 제 1 측벽을 형성하는 공정과;

   상기 절연막 상에 감광막을 도포하고 상기 감광막을 상기 접촉구와 대응하는 부분에만 잔류하도록 패터닝하는 공정과;

   상기 감광막의 측면에 절연물질의 제 2 측벽을 형성하는 공정과;

   상기 감광막을 제거하고 상기 절연막과 제 1 및 제 2 측벽 표면에 상기 불순물영역과 접촉되는 도전층을 상기 접촉구가 채워지지 않도록 형성하는 공정과;

   상기 도전층을 패터닝하여 스토리지전극를 형성하는 공정을 구비하는 반도체장치의 캐패시터 제조방법.
2. 청구항 1에 있어서 상기 제 1 측벽을 300 ~ 1500Å의 두께로 형성하는 반도체장치의 캐패시터 제조방법.
3. 청구항 1에 있어서 상기 감광막을 3000 ~ 25000Å의 두께로 형성하는 반도체장치의 캐패시터 제조방법.
4. 청구항 1에 있어서 상기 도전층을 100 ~ 1500Å의 두께로 형성하는 반도체장치의 캐패시터 제조방법.