KR100269629B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상에 게이트산화막, 게이트층 및 제 1 캡층을 적층시켜 형성하고 제 2 도전형의 소오스 및 드레인영역을 형성하는 공정과, 상기 제 1 캡층 및 게이트의 측면에 측벽을 형성하는 공정과, 상기 반도체기판 상에 상기 제 1 캡층 및 제 1 측벽과 식각선택비가 다른 절연물질을 증착하여 제 1 층간절연층을 형성하고 상기 제 1 층간절연층을 패터닝하여 상기 드레인영역을 노출시키는 제 1 접촉홀을 형성하는 공정과, 상기 제 1 층간절연층 상에 상기 접촉홀을 통해 상기 드레인영역과 접촉되는 비트라인과 제 2 캡층을 형성하고 상기 비트라인 및 제 2 캡층의 측면에 제 2 측벽을 형성하되 상기 제 제 2 캡층 및 제 2 측벽을 상기 제 1 층간절연층과 식각선택비가 다른 절연물질로 형성하는 공정과, 상기 제 1 층간절연층 상에 상기 제 2 캡층 및 제 2 측벽과 식각선택비가 다른 절연물질로 제 2 층간절연층을 형성하는 공정과, 상기 제 1 및 제 2 층간절연층을 선택적으로 패터닝하여 상기 소오스영역을 노출시키는 제 2 접촉홀을 형성하는 공정을 구비한다. 따라서, 소오스영역에 하부전극을 직접 접촉시키기 위한 접촉홀을 한 번의 공정으로 형성하므로 공정 수를 감소할 수 있다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 반도체장치의 제조방법에 관한 것으로서, 특히, 스토리지전극을 형성하기 위한 접촉홀을 1번의 식각으로 형성하여 공정을 단순하게 하는 반도체장치의 제조방법에 관한 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, P형의 반도체기판(11)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 또는 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(13)을 형성한다.
반도체기판(11) 상의 활성영역에 열산화 방법에 의해 게이트산화막(15)을 형성한다. 그리고, 필드산화막(13) 및 게이트산화막(15) 상에 불순물이 도핑된 다결정실리콘 및 절연물질을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 순차적으로 적층하고 포토리쏘그래피 방법으로 패터닝하여 게이트(17) 및 캡층(19)을 형성한다. 상기에서 캡층(19)을 질화실리콘 또는 산화실리콘으로 형성할 수 있다.
캡층(19)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형 불순물을 이온 주입하여 소오스 및 드레인영역(21)(22)을 형성한다.
도 1b를 참조하면, 게이트층(17) 및 캡층(19)의 측면에 측벽(23)을 형성한다. 상기에서 측벽(23)은 상술한 구조의 전 표면에 캡층(19)과 동일한 절연물질, 즉, 질화실리콘 및 산화실리콘을 CVD 방법으로 증착한 후 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 방법으로 반도체기판(11)이 노출되도록 에치백하므로써 형성된다.
도 1c를 참조하면, 반도체기판(11) 상에 캡층(19) 및 측벽(23)를 덮도록 식각선택비가 다른 절연물질을 CVD 방법으로 증착하여 제 1 층간절연층(25)를 형성한다. 상기에서 제 1 층간절연층(25)은 캡층(19) 및 측벽(23)이 질화실리콘으로 형성된 경우 산화실리콘으로 형성되며, 또한, 산화실리콘으로 형성된 경우 질화실리콘으로 형성될 수 있다.
제 1 층간절연층(25)을 포토리쏘그래피 방법으로 패터닝하여 소오스영역(21)을 노출시키는 제 1 접촉홀(27)을 형성한다. 이 때, 캡층(19) 및 측벽(23)은 마스크의 오정렬로 인한 게이트(17)의 노출을 방지한다.
제 1 접촉홀(27) 내에 소오스영역(21)과 접촉되어 전기적으로 연결되는 플러그(29)를 형성한다. 상기에서 플러그(29)는 금속 또는 다결정실리콘 등의 도전성 물질을 제 1 층간절연층(25) 상에 제 1 접촉홀(27)을 채우도록 증착한 후 포토리쏘그래피 방법으로 패터닝하므로써 형성된다.
도 1d를 참조하면, 제 1 층간절연층(25) 상에 산화실리콘 등의 절연물질을 플러그(29)를 덮도록 CVD 방법으로 증착하여 제 2 층간절연층(31)을 형성한다. 그리고, 제 1 및 제 2 층간절연층(25)(31)을 포토리쏘그래피 방법으로 패터닝하여 드레인영역(22)을 노출시키는 제 2 접촉홀(33)을 형성한다. 이 때, 캡층(19) 및 측벽(23)은 마스크의 오정렬로 인한 게이트(17)의 노출을 방지한다.
제 2 접촉홀(33) 내에 드레인영역(22)과 접촉되어 전기적으로 연결되는 비트라인(35)을 형성한다. 상기에서 비트라인(35)은 금속 등의 도전성 물질을 제 2 층간절연층(31) 상에 제 2 접촉홀(33)을 채우도록 증착한 후 포토리쏘그래피 방법으로 패터닝하므로써 형성된다.
도 1e를 참조하면, 제 2 층간절연층(31) 상에 산화실리콘 등의 절연물질을 비트라인(35)를 덮도록 CVD 방법으로 증착하여 제 3 층간절연층(37)을 형성한다.
그리고, 제 2 및 제 3 층간절연층(31)(37)을 포토리쏘그래피 방법으로 패터닝하여 플러그(29)를 노출시키는 제 3 접촉홀(38)을 형성한다.
제 3 절연층(37) 상에 제 3 접촉홀(38)을 채우도록 다결정실리콘 또는 금속 등의 도전성 물질을 CVD 방법으로 증착하고 패터닝하여 커패시터의 하부전극(39)을 형성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 제조방법은 소오스영역과 커패시터의 하부전극 사이를 전기적으로 연결하기 위한 접촉홀과 플러그를 형성하여야 하므로 공정 수가 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 소오스영역에 하부전극을 직접 접촉시키기 위한 접촉홀을 한 번의 공정으로 형성하여 공정 수를 감소할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 게이트산화막, 게이트층 및 제 1 캡층을 적층시켜 형성하고 제 2 도전형의 소오스 및 드레인영역을 형성하는 공정과, 상기 제 1 캡층 및 게이트의 측면에 측벽을 형성하는 공정과, 상기 반도체기판 상에 상기 제 1 캡층 및 제 1 측벽과 식각선택비가 다른 절연물질을 증착하여 제 1 층간절연층을 형성하고 상기 제 1 층간절연층을 패터닝하여 상기 드레인영역을 노출시키는 제 1 접촉홀을 형성하는 공정과, 상기 제 1 층간절연층 상에 상기 접촉홀을 통해 상기 드레인영역과 접촉되는 비트라인과 제 2 캡층을 형성하고 상기 비트라인 및 제 2 캡층의 측면에 제 2 측벽을 형성하되 상기 제 제 2 캡층 및 제 2 측벽을 상기 제 1 층간절연층과 식각선택비가 다른 절연물질로 형성하는 공정과, 상기 제 1 층간절연층 상에 상기 제 2 캡층 및 제 2 측벽과 식각선택비가 다른 절연물질로 제 2 층간절연층을 형성하는 공정과, 상기 제 1 및 제 2 층간절연층을 선택적으로 패터닝하여 상기 소오스영역을 노출시키는 제 2 접촉홀을 형성하는 공정을 구비한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, P형의 반도체기판(41)의 소정 부분에 LOCOS 방법 또는 STI 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(43)을 형성한다.
반도체기판(41) 상의 활성영역에 열산화 방법에 의해 게이트산화막(45)을 형성한다. 그리고, 필드산화막(43) 및 게이트산화막(45) 상에 불순물이 도핑된 다결정실리콘과 질화실리콘 또는 산화실리콘 등의 절연물질을 CVD 방법으로 순차적으로 적층하고 포토리쏘그래피 방법으로 패터닝하여 게이트(47) 및 제 1 캡층(49)을 형성한다.
제 1 캡층(49)을 마스크로 사용하여 반도체기판(41)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 이온 주입하여 소오스 및 드레인영역(51)(52)을 형성한다.
도 2b를 참조하면, 게이트층(47) 및 제 1 캡층(49)의 측면에 제 1 측벽(53)을 형성한다. 상기에서 제 1 측벽(53)은 상술한 구조의 전 표면에 제 1 캡층(49)과 동일한 절연물질, 즉, 질화실리콘 및 산화실리콘을 CVD 방법으로 증착한 후 RIE 등의 방법으로 반도체기판(41)이 노출되도록 에치백하므로써 형성된다.
도 2c를 참조하면, 반도체기판(41) 상에 제 1 캡층(49) 및 제 1 측벽(53)를 덮도록 이 제 1 캡층(49) 및 제 1 측벽(53)와 식각선택비가 다른 절연물질을 CVD 방법으로 증착하여 제 1 층간절연층(55)를 형성한다. 상기에서 제 1 층간절연층(55)은 제 1 캡층(49) 및 제 1 측벽(53)이 질화실리콘으로 형성된 경우 산화실리콘으로 형성되며, 또한, 산화실리콘으로 형성된 경우 질화실리콘으로 형성될 수 있다.
제 1 층간절연층(55)을 포토리쏘그래피 방법으로 패터닝하여 드레인영역(52)을 노출시키는 제 1 접촉홀(57)을 형성한다. 이 때, 제 1 캡층(49) 및 제 1 측벽(53)은 마스크의 오정렬로 인한 게이트(47)의 노출을 방지한다.
제 1 층간절연층(55) 상에 금속 등의 도전성 물질을 제 1 접촉홀(57)을 채우도록 증착하고, 이 도전성 물질층 상에 제 1 층간절연층(55)과 식각선택비가 다른 절연물질을 CVD 방법으로 증착한다. 그리고, 절연물질 및 도전성 물질을 포토리쏘그래피 방법으로 패터닝하여 비트라인(59)과 제 2 캡층(61)를 형성한다. 상기에서 제 2 캡층(61)은 제 1 층간절연층(55)이 산화실리콘으로 형성된 경우 질화실리콘으로 형성되며, 또한, 질화실리콘으로 형성된 경우 산화실리콘으로 형성될 수 있다.
제 1 층간절연층(55) 상에 제 2 캡층(61) 및 비트라인(59)을 덮도록 제 1 층간절연층(55)과 식각선택비가 다른 절연물질, 즉, 제 2 캡층(61)과 동일한 절연물질을 CVD 방법으로 증착하고 에치백하여 제 2 측벽(63)을 형성한다.
도 2d를 참조하면, 제 1 층간절연층(25) 상에 제 2 캡층(61) 및 제 2 측벽(63)과 식각선택비가 다른, 즉, 제 1 층간절연층(55)과 동일한 절연물질을 CVD 방법으로 증착하여 제 2 층간절연층(65)을 형성한다. 그리고, 제 1 및 제 2 층간절연층(55)(65)을 포토리쏘그래피 방법으로 패터닝하여 소오스영역(51)을 노출시키는 제 2 접촉홀(67)을 형성한다. 상기에서 제 2 층간절연층(65)을 제 2 캡층(61) 및 제 2 측벽(63)이 노출되도록 넓게 패터닝한다. 이 때, 제 2 캡층(61) 및 제 2 측벽(63)은 제 2 층간절연층(65)과 식각선택비가 다르므로 비트라인(59)이 노출되는 것을 방지한다. 또한, 제 1 및 제 2 캡층(49)(61)과 제 1 및 제 2 측벽(53)(63)은 제 1 층간절연층(65)과 식각선택비가 다르므로 게이트(47) 및 비트라인(59)의 노출을 방지한다. 따라서, 소오스영역(51)을 노출시키는 제 2 접촉홀(67)을 형성할 때 제 1 및 제 2 캡층(49)(61)과 제 1 및 제 2 측벽(53)(63)에 의해 게이트(47) 및 비트라인(59)이 노출되는 것이 방지되므로 한 번의 식각 공정에 의해 형성할 수 있다.
제 2 층간절연층(65) 상에 제 2 접촉홀(67)을 채우도록 다결정실리콘 또는 금속 등의 도전성 물질을 CVD 방법으로 증착하고 패터닝하여 소오스영역(51)과 접촉되어 전기적으로 연결되는 커패시터의 하부전극(69)을 형성한다.
상술한 바와 같이 본 발명은 제 1 층간절연층에 드레인영역을 노출시키는 제 1 접촉홀을 형성하고 상부에 제 2 캡층과 측면에 제 2 측벽을 갖는 비트라인을 형성한 후 제 1 층간절연층 상에 제 2 캡층과 제 2 측벽을 덮는 제 2 층간절연층을 형성하고 제 1 및 제 2 층간절연층과 식각선택비가 다른 제 1 및 제 2 측벽과 제 1 및 제 2 캡층에 의해 게이트 및 비트라인이 노출되지 않도록 소오스영역을 노출시키는 제 2 접촉홀을 한 번의 식각 공정으로 형성한다.
따라서, 본 발명은 소오스영역에 하부전극을 직접 접촉시키기 위한 접촉홀을 한 번의 공정으로 형성하므로 공정 수를 감소할 수 있는 잇점이 있다.

Claims (3)

  1. 제 1 도전형의 반도체기판 상에 게이트산화막, 게이트층 및 제 1 캡층을 적층시켜 형성하고 제 2 도전형의 소오스 및 드레인영역을 형성하는 공정과,
    상기 제 1 캡층 및 게이트의 측면에 측벽을 형성하는 공정과,
    상기 반도체기판 상에 상기 제 1 캡층 및 제 1 측벽과 식각선택비가 다른 절연물질을 증착하여 제 1 층간절연층을 형성하고 상기 제 1 층간절연층을 패터닝하여 상기 드레인영역을 노출시키는 제 1 접촉홀을 형성하는 공정과,
    상기 제 1 층간절연층 상에 상기 접촉홀을 통해 상기 드레인영역과 접촉되는 비트라인과 제 2 캡층을 형성하고 상기 비트라인 및 제 2 캡층의 측면에 제 2 측벽을 형성하되 상기 제 제 2 캡층 및 제 2 측벽을 상기 제 1 층간절연층과 식각선택비가 다른 절연물질로 형성하는 공정과,
    상기 제 1 층간절연층 상에 상기 제 2 캡층 및 제 2 측벽과 식각선택비가 다른 절연물질로 제 2 층간절연층을 형성하는 공정과,
    상기 제 1 및 제 2 층간절연층을 선택적으로 패터닝하여 상기 소오스영역을 노출시키는 제 2 접촉홀을 형성하는 공정을 구비하는 반도체장치의 제조방법.
  2. 청구항 1에 있어서 상기 제 1 및 제 2 캡층과 제 1 및 제 2 측벽을 질화실리콘으로 형성하고 상기 제 1 및 제 2 층간절연층을 산화실리콘으로 형성하는 형성하는 반도체장치의 제조방법.
  3. 청구항 1에 있어서 상기 제 1 및 제 2 캡층과 제 1 및 제 2 측벽을 산화실리콘으로 형성하고 상기 제 1 및 제 2 층간절연층을 질화실리콘으로 형성하는 형성하는 반도체장치의 제조방법.
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