KR20020017806A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 게이트와 불순물영역을 동일한 플러그와 함께 접촉되는 버팅 콘택 구조를 갖는 반도체장치의 제조 방법에 관한 것으로, 버팅 구조를 형성하기 위한 콘택홀 형성시 필드산화막이 손상되는 것을 방지하여 소자의 신뢰성을 향상시키는 방법에 관한 것이다. 본 발명에 따른 반도체장치의 제조방법은 소자의 활성영역을 한정하는 필드산화막이 형성된 반도체기판 상에 게이트와 측벽을 형성하고 소자의 활성영역에 불순물영역을 형성하는 공정과, 상기 반도체기판 상에 상기 게이트를 덮는 제 1, 제 2 및 제 3 식각방지층을 순차적으로 형성하는 공정과, 상기 제 3 식각방지층 상에 층간절연층을 형성하고 상기 층간절연층과, 제 1, 제 2 및 제 3 식각방지층을 패터닝하여 상기 제 1 게이트의 일측과 상기 불순물영역을 동시에 노출시키는 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체장치의 제조 방법에 관한 것으로, 특히, 게이트와 불순물영역을 동일한 플러그와 함께 접촉되는 버팅 콘택 구조를 갖는 반도체장치의 제조 방법에 관한 것이다.
반도체 메모리 소자는 크게 RAM(Random Access Memory)과 ROM(Read only Memory)로 구분할 수가 있다. 특히, RAM은 다시 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(Static RAM)으로 나뉘어 진다.
상기에서, DRAM은 1개의 트랜지스터(transister)와 1개의 캐패시터로 1개의 단위셀(unit cell)이 구성된다. 그리고, SRAM은 6개의 트랜지스터, 또는, 4개의 트랜지스토와 2개의 부하 저항으로 구성된다.
SRAM은 DRAM에 비해 다 수의 콘택을 가지며, 또한, 부하 저항을 구성하는 트랜지스터는 게이트와 불순물영역이 동시에 연결되는 버팅 콘택(butting contact) 구조를 갖는다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 공정도이다.
도 1a를 참조하면, 반도체기판(11) 상에 소자의 활성영역을 한정하는 필드산화막(12)을 형성하고, 이 필드산화막(12)이 형성되지 않은 부분에 게이트산화막(13)을 형성한다. 그리고, 필드산화막(12)과 게이트산화막(13) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고 반도체기판(11)이 노출되도록 포토리쏘그래피(photolithograpy) 방법으로 패터닝하여 게이트(15)를 형성한다. 상기에서 게이트(15)는 반도체기판(11)의 활성영역과 필드산화막(12) 상에 길게 형성된다.
게이트(15)를 이온주입 마스크로 사용하여 반도체기판(11)의 노출된 활성영역에 N형의 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(17)을 형성한다.
게이트(15)의 측면에 측벽(19)을 형성한다. 상기에서 측벽(19)을 반도체기판(11) 상에 게이트(15)를 덮도록 산화실리콘 등의 절연물질을 증착한 후 반응성이온식각(Reactive Ion Etch : 이하, RIE라 칭함) 방법 등으로 불순물영역(17)이 노출되도록 에치백하여 형성한다.
도 1b를 참조하면, 반도체기판(11) 상에 게이트(15) 및 측벽(17)을 덮는 제 1 및 제 2 식각방지층(21)(23)을 형성한다. 상기에서 제 1 식각방지층(21)은 측벽(19)과 식각 선택비가 다른 질화실리콘으로, 제 2 식각방지층(23)은 제 1 식각방지층(21)을 구성하는 질화실리콘과 식각 선택비가 다른 산화실리콘으로 각각 형성한다.
도 1c를 참조하면, 제 2 식각방지층(23) 상에 USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), BPSG(Borophospho Silicate Glass) 또는 TEOS(Tetra Eethyl Ortho Silicate) 등의 산화실리콘을 증착하거나 SOG(Sipn On Glass)로 도포하여 층간절연층(25)을 형성한다.
층간절연층(25)과 제 1 및 제 2 식각방지층(21)(23)을 포토리쏘그래피 방법으로 순차적으로 패터닝하여 불순물영역(17)을 노출시키는 접촉홀(27)을 형성한다. 이 때, 접촉홀(27)은 버팅 콘택 구조를 형성하기 위해 불순물영역(17) 뿐만 아니라 게이트(15) 일측의 소정 부분도 동시에 노출시킨다.
그러나, 종래 기술에 따른 반도체장치의 제조방법은 게이트와 불순물영역의단차에 의해 층간절연층을 식각할 때 게이트 상에 형성된 제 2 식각방지층이 식각되므로 이 후에 제 1 및 제 2 식각방지층을 식각할 때 측벽도 식각되므로 오정렬에 의해 필드산화막도 식각되어 소자의 신뢰성이 저하되는 문제점이 발생되었다.
따라서, 본 발명의 목적은 버팅 구조를 형성하기 위한 콘택홀 형성시 필드산화막이 손상되는 것을 방지하여 소자의 신뢰성을 향상시키는 반도체장치의 제조방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 공정도.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 반도체장치의 제조 공정도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33 : 게이트산화막 35 : 게이트
37 : 불순물영역 39 : 측벽
41, 43, 45 : 제 1, 제 2 및 제 3 식각방지층
47 : 층간절연층 49 : 콘택홀
상기 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 제조방법은 소자의 활성영역을 한정하는 필드산화막이 형성된 반도체기판 상에 게이트와 측벽을 형성하고 소자의 활성영역에 불순물영역을 형성하는 공정과, 상기 반도체기판 상에 상기 게이트를 덮는 제 1, 제 2 및 제 3 식각방지층을 순차적으로 형성하는 공정과, 상기 제 3 식각방지층 상에 층간절연층을 형성하고 상기 층간절연층과, 제 1, 제 2 및 제 3 식각방지층을 패터닝하여 상기 제 1 게이트의 일측과 상기 불순물영역을 동시에 노출시키는 콘택홀을 형성하는 공정을 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시 예에 따른 반도체장치의 제조공정도이다.
도 2a를 참조하면, 반도체기판(31) 상에 소자의 활성영역을 한정하는 필드산화막(32)을 열산화 방법에 의해 형성한다. 그리고, 반도체기판(31)의 필드산화막(32)이 형성되지 않은 부분에 게이트산화막(33)을 형성한다.
필드산화막(32)과 게이트산화막(33) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고 반도체기판(31)이 노출되도록 포토리쏘그래피(photolithograpy) 방법으로 패터닝하여 게이트(35)를 형성한다. 상기에서 게이트(35)는 반도체기판(31)의 활성영역과 필드산화막(32) 상에 길게 형성된다.
게이트(35)를 이온주입 마스크로 사용하여 반도체기판(31)의 노출된 활성영역에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 이온 주입하여 소오스 및 드레인영역으로 이용되는 불순물영역(37)을 형성한다. 이 때, 불순물영역(37)을 보론(B) 또는 BF 등의 P형 불순물을 주입하여 형성할 수도 있다.
게이트(35)의 측면에 측벽(39)을 형성한다. 상기에서 측벽(39)을 반도체기판(31) 상에 산화실리콘 등의 절연물질을 게이트(35)를 덮도록 증착한 후 RIE 방법 등으로 불순물영역(37) 및 게이트(35)의 상부 표면이 노출되도록 에치백하여 형성한다.
도 2b를 참조하면, 반도체기판(31) 상에 게이트(35) 및 측벽(39)을 덮는 제 1, 제 2 및 제 3 식각방지층(41)(43)(45)을 순차적으로 형성한다.
상기에서 제 1 식각방지층(41)은 측벽(39)과 식각 선택비가 다른 질화실리콘으로, 제 2 식각방지층(43)은 제 1 식각방지층(41)을 구성하는 질화실리콘과 식각 선택비가 다른 산화실리콘으로 각각 형성한다. 그리고, 제 3 식각방지층(45)은 제 2 식각방지층(43)을 구성하는 산화실리콘과 식각 선택비가 다른 제 1 식각방지층(41)과 동일한 질화실리콘으로 형성한다. 그러므로, 제 1, 제 2 및 제 3 식각방지층(41)(43)(45)은 NON(Nitride-Oxide-Nitride) 구조로 형성된다.
도 2c를 참조하면, 제 3 식각방지층(45) 상에 USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), BPSG(Borophospho Silicate Glass) 또는 TEOS(Tetra Eethyl Ortho Silicate) 등의 산화실리콘을 증착하거나 SOG(Sipn On Glass)로 도포하여 층간절연층(47)을 형성한다.
층간절연층(47)과 제 1, 제 2 및 제 3 식각방지층(41)(43)(45)을 포토리쏘그래피 방법으로 순차적으로 패터닝하여 불순물영역(37)과 게이트(35) 일측의 소정 부분을 함께 노출시켜 버팅 콘택 구조를 형성하기 위한 접촉홀(49)을 형성한다.
상기에서 접촉홀(49)을 형성할 때 층간절연층(47)은 제 3 식각방지층(45)에서 식각 정지한다. 이 때, 제 3 식각방지층(45)은 불순물영역(37)의 상부 보다 게이트(35) 상부에서 먼저 노출되므로 약간의 식각 손실이 발생된다. 그리고, 제 3 식각방지층(45)을 식각할 때에도 제 2 식각방지층(43)도 약간 식각된다. 제 2 식각방지층(43)은 습식 방법으로 식각하는 데, 이러므로, 노출되는 제 1 식각방지층(41)은 식각 손실이 발생되지 않는다. 그러므로, 제 1 식각방지층(43)을 식각할 때 측벽(39)이 손실되는 것이 감소된다. 따라서, 필드산화막(32)은측벽(39)과 중첩 여유도가 감소되어도 제 1 식각방지층(43)을 식각할 때 노출되지 않으므로 손실되는 것이 방지되어 소자 특성의 신뢰성이 향상된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
따라서, 본 발명은 버팅 콘택 구조를 형성하기 위한 콘택홀 형성시 필드산화막의 식각 손실을 방지하므로 소자 특성의 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- 소자의 활성영역을 한정하는 필드산화막이 형성된 반도체기판 상에 게이트와 측벽을 형성하고 소자의 활성영역에 불순물영역을 형성하는 공정과,상기 반도체기판 상에 상기 게이트를 덮는 제 1, 제 2 및 제 3 식각방지층을 순차적으로 형성하는 공정과,상기 제 3 식각방지층 상에 층간절연층을 형성하고 상기 층간절연층과, 제 1, 제 2 및 제 3 식각방지층을 패터닝하여 상기 제 1 게이트의 일측과 상기 불순물영역을 동시에 노출시키는 콘택홀을 형성하는 공정을 포함하는 반도체장치의 제조방법.
- 제1항에 있어서,상기 제 2 식각방지층을 상기 제 1 및 제 3 식각방지층과 식각 선택비가 다른 절연물질로 형성하는 반도체장치의 제조방법.
- 제2항에 있어서,상기 제 2 식각방지층을 습식 식각하는 반도체장치의 제조방법.
- 제1항에 있어서,상기 제 1 식각방지층을 질화실리콘으로, 제 2 식각방지층을 산화실리콘으로, 제 3 식각방지층을 질화실리콘으로 형성하는 반도체장치의 제조방법.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000051320A KR20020017806A (ko) | 2000-08-31 | 2000-08-31 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020017806A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428627B1 (ko) * | 2002-07-25 | 2004-04-28 | 아남반도체 주식회사 | 모스 트랜지스터 제조 방법 |
| US11271102B2 (en) * | 2015-05-19 | 2022-03-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure |
-
2000
- 2000-08-31 KR KR1020000051320A patent/KR20020017806A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428627B1 (ko) * | 2002-07-25 | 2004-04-28 | 아남반도체 주식회사 | 모스 트랜지스터 제조 방법 |
| US11271102B2 (en) * | 2015-05-19 | 2022-03-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |