KR20050122740A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 도전패턴과 실리콘을 포함하는 N형의 도전영역이 직접 콘택되는 도전패턴 형성시 N형의 도전영역과 콘택되는 부분에서의 콘택 저항이 증가되는 것을 방지하고, 배리어막의 두께 증가에 따른 도전패턴의 기생용량 증가를 방지할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 실리콘을 포함하는 N형의 도전영역에 N형의 불순물을 도핑하여 고농도의 N형 불순물 영역을 형성하는 단계; 상기 고농도의 N형 불순물 영역 상에 화학기상증착 방식을 이용하여 배리어용 제1금속막을 증착하며, 이 때 상기 고농도의 N형 불순물 영역의 실리콘과 상기 제1금속막의 금속을 반응시켜 상기 고농도의 N형 불순물 영역과 상기 제1금속막 사이의 계면에 금속 실리사이드를 형성하는 단계; 상기 제1금속막 상에 전도막을 형성하는 단계; 및 상기 전도막과 상기 제1금속막을 선택적으로 식각하여 도전패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 실리콘을 포함하는 도전영역과 도전패턴 사이에서의 콘택 저항을 감소시킬 수 있는 반도체 소자 제조 방법에 관한 것이다.
반도체 메모리소자 중 DRAM(Dynamic Random Access Memory) 등은 예컨대, 1T1C(하나의 트랜지스터와 하나의 캐패시터)로 구성된 단위 셀을 복수개 포함하는 셀영역과 그 이외의 주변영역으로 크게 구분된다.
예컨대, 비트라인(Bitline)은 셀 트랜지스터의 소스 쪽에 연결되어 실제로 데이타가 전송되는 라인으로, 셀 영역 측면에서는 이러한 비트라인의 전기적 연결을 위해 게이트전극(예컨대, 워드라인) 측면의 소스/드레인 접합 영역에 콘택된 셀콘택 플러그와의 연결되는 비트라인 콘택 플러그를 통해 콘택되며, 이러한 비트라인을 통해 전달된 셀 데이타를 감지 및 증폭하기 위한 비트라인 감지증폭기(Bitline sense amplifier)를 포함하는 주변영역 측면에서는 비트라인 감지증폭기(구체적으로 비트라인 감지증폭기를 이루는 트랜지스터의 게이트와 소스/드레인 접합)와 비트라인 간의 전기적 연결을 위해 콘택이 필요하다.
도 1은 기판의 불순물 확산영역과 직접 콘택된 비트라인을 포함하는 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 기판(100) 상에 게이트 절연막(101)과 게이트 전도막(102) 및 절연성 하드마스크(103)이 적층되고 그 측면에 스페이서(104)와 식각정지막(105)(104,105 모두 스페이서인 경우도 있슴) 구비된 게이트전극(G)이 형성되어 있으며, 게이트전극의 측면에 얼라인되어 기판(100) 표면으로부터 확장된 소스/드레인 접합 등의 불순물 확산영역(106)이 형성되어 있다. 게이트전극(G) 상에는 절연막(107)이 형성되어 있고, 절연막(107)이 식각되어 불순물 확산영역(106)을 노출시키는 오픈부 즉, 콘택홀(108)이 형성되어 있으며, 오픈부(108)가 형성된 프로파일을 따라 Ti막(109)과 TiN막(110, 111)의 적층 구조를 갖는 배리어막이 형성되어 있으며, 배리어막 상에는 텅스텐막(112)이 형성되어 있다. 따라서, 텅스텐막(112)은 배리어막을 통해 기판(100)의 물순물 확산영역(106)과 전기적으로 접속된 비트라인(B/L)을 이루고 있다.
도 1의 구성을 형성하는 공정을 간략히 살펴 본다.
기형성된 게이트전극(G) 상에 절연막(107)을 증착하고 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 에치백(Etchback) 공정을 통해 절연막(107)을 평탄화한 다음, 평탄화된 절연막(107) 상에 포토레지스트 패턴(도시하지 않음)을 형성하고 포토레지스트 패턴을 식각마스크로 절연막(107)을 식각하여 불순물 확산여영역(106)을 노출시키는 오픈부(108)를 형성한다.
이어서, 오픈부(108)가 형성된 프로파일을 따라 Ti막(109)과 TiN막(110)을 차례로 증착 한 다음, 열처리 공정을 실시하여 불순물 확산영역(106)과 Ti막(109)의 반응을 유도하여 둘 사이의 계면에 TiSi2막(도시하지 않음)를 형성한다.
TiSi2막 형성 후 후속 텅스텐막(112) 형성시 텅스텐의 확산을 방지하기 위해 추가의 배리어막인 TiN막(111)을 형성한다. 이 때, TiN막(111)은 화학기상증착(Chemical VApor Deposition; 이하 CVD라 함) 방식을 이용하며, CVD 방식을 이용하여 텅스텐막(112)을 형성한다.
이어서, 텅스텐막(112) 상에 포토레지스트 패턴 또는 폴리실리콘 하드마스크와 포토레지스트 패턴이 적층된 마스크 패턴을 형성한 다음, 마스크 패턴을 이용하여 텅스텐막(112)과 배리어막을 선택적으로 식각하여 비트라인을 형성한다.
반도체 소자의 비트라인 콘택을 형성함에 있어, 현재 P형 불순물 확산영역과 콘택되는 비트라인 콘택 영역은 콘택 주변의 보론(Boron)의 도핑 농도를 높이기 위해 추가의 이온주입을 실시한다. 그러나, N형 불순물 확산영역과 콘택되는 비트ㅜ라인 콘택 영역은 아세닉(As)이나 포스포러스(Phosphorus)의 추가 이온주입을 실시하지 않는다.
따라서, 80nm 이하의 고집적 소자에서는 NMOS 트랜지스터 쪽의 저항 증가로 인해 전류량이 줄어들게 되고, 이로 인해 소자의 동작 속도가 느려지게 된다. 한편, 콘택 부분에 배리어막 즉, 확산방지막을 형성함에 있어서 종래의 경우 물리기상증착(Physical Vapor Deposition; 이하 PVD라 함) 방식으로 Ti막과 TiN막을 증착하고 열처리하여 TiSi2를 형성하였다. 이 때, PVD 방식의 특성상 콘택의 벽면에서는 배리어막이 거의 형성되지 않으므로 이를 커버하기 위해 CVD 방식의 TiN을 추가로 증착한다. 따라서, 비트라인을 이루는 텅스텐막 하부에는 50nm ∼ 60nm 정도의 두꺼운 배리어막이 형성되어 비트라인 전체의 높이가 높아지며, 이로 인해 비트라인의 기생용량이 증가하게 되어 소자의 동작 특성을 저하시키게 된다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 도전패턴과 실리콘을 포함하는 N형의 도전영역이 직접 콘택되는 도전패턴 형성시 N형의 도전영역과 콘택되는 부분에서의 콘택 저항이 증가되는 것을 방지하고, 배리어막의 두께 증가에 따른 도전패턴의 기생용량 증가를 방지할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 문제점을 해결하기 위해 본 발명은, 실리콘을 포함하는 N형의 도전영역에 N형의 불순물을 도핑하여 고농도의 N형 불순물 영역을 형성하는 단계; 상기 고농도의 N형 불순물 영역 상에 화학기상증착 방식을 이용하여 배리어용 제1금속막을 증착하며, 이 때 상기 고농도의 N형 불순물 영역의 실리콘과 상기 제1금속막의 금속을 반응시켜 상기 고농도의 N형 불순물 영역과 상기 제1금속막 사이의 계면에 금속 실리사이드를 형성하는 단계; 상기 제1금속막 상에 전도막을 형성하는 단계; 및 상기 전도막과 상기 제1금속막을 선택적으로 식각하여 도전패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기와 같은 문제점을 해결하기 위해 본 발명은, 기판에 N형의 불순물 확산영역을 형성하는 단계; 상기 N형의 불순물 확산영역에 추가의 N형의 불순물을 도핑하여 고농도의 N형 불순물 영역을 형성하는 단계; 상기 고농도의 N형 불순물 영역 상에 화학기상증착 방식을 이용하여 배리어용 제1금속막을 증착하며, 이 때 상기 고농도의 N형 불순물 영역의 실리콘과 상기 제1금속막의 금속을 반응시켜 상기 고농도의 N형 불순물 영역과 상기 제1금속막 사이의 계면에 금속 실리사이드를 형성하는 단계; 상기 제1금속막 상에 전도막을 형성하는 단계; 및 상기 전도막과 상기 제1금속막을 선택적으로 식각하여 도전패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기와 같은 문제점을 해결하기 위해 본 발명은, 실리콘을 포함하는 N형의 도전영역을 갖는 하부 구조 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 N형의 도전영역을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 통해 노출된 상기 N형의 도전영역에 N형의 불순물을 도핑하여 고농도의 N형 불순물 영역을 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 화학기상증착 방식을 이용하여 배리어용 제1금속막을 증착하며, 이 때 상기 고농도의 N형 불순물 영역의 실리콘과 상기 제1금속막의 금속을 반응시켜 상기 고농도의 N형 불순물 영역과 상기 제1금속막 사이의 계면에 금속 실리사이드를 형성하는 단계; 상기 제1금속막 상에 전도막을 형성하는 단계; 및 상기 전도막과 상기 제1금속막을 선택적으로 식각하여 도전패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기와 같은 문제점을 해결하기 위해 본 발명은, 기판에 N형의 불순물 확산영역을 형성하는 단계; 상기 기판 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 N형의 불순물 확산영역을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 통해 노출된 상기 N형의 불순물 확산영역에 추가의 N형의 불순물을 도핑하여 고농도의 N형 불순물 영역을 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 화학기상증착 방식을 이용하여 배리어용 제1금속막을 증착하며, 이 때 상기 고농도의 N형 불순물 영역의 실리콘과 상기 제1금속막의 금속을 반응시켜 상기 고농도의 N형 불순물 영역과 상기 제1금속막 사이의 계면에 금속 실리사이드를 형성하는 단계; 상기 제1금속막 상에 전도막을 형성하는 단계; 및 상기 전도막과 상기 제1금속막을 선택적으로 식각하여 도전패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 NMOS의 소스/드레인과 같이 실리콘을 포함하는 N형 불순물 확산영역 중 비트라인 등의 도전패턴과 콘택되는 부분에 N형 불순물인 아세닉(As) 등을 추가로 도핑하여 불순물 농도를 높여 콘택 저항을 낮춘다. 또한, Ti막 등의 배리어용 제1금속막을 CVD 방식으로 얇게 증착함과 동시에 하부의 불순물 확산영역에서의 실리콘과 제1금속막의 금속을 반응시켜 TiSi2 등의 금속 실리사이드를 형성하고, 다시 TiN 등의 배리어용 제2금속막을 CVD 방식으로 증착하여 배리어막 구조를 형성함으로써, 도전패턴에서 배리어막이 차지하는 높이를 상당히 낮출 수 있게 한다. 또한, 배리어용 제1금속막 증착시 온도와 두께를 최적화함으로써 매우 낮은 콘택 저항을 얻을 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 비트라인 형성 공정을 도시한 단면도이다.
이하에서는 도 2a 내지 도 2e를 참조하여 비트라인 형성 공정을 그 예로 하여 본 발명을 설명한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(200) 상에 게이트 절연막(201)을 형성한다. 게이트 절연막(201)으로는 산화막 계열의 절연성 막을 사용한다. 여기서, 기판(200)은 통상의 실리콘 기판이다.
게이트 절연막(201) 상에 전도막과 하드마스크용 절연막을 차례로 증착한 다음, 포토리소그라피 공정을 통해 게이트전극 패턴 형성을 위한 마스크 패턴을 형성한 다음, 마스크 패턴을 식각 마스크로 전도막과 하드마스크용 절연막을 식각함으로써, 하드마스크(103)/게이트 전도막(102)의 적층 구조를 갖는 게이트전극을 형성한다.
게이트 전도막(102)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, Ti, TiN 등의 단독 또는 조합된 구조를 포함하며, 게이트 하드마스크(103)은 질화막 계열 또는 산화막 계열의 절연성 막을 포함한다.
이어서, 게이트전극 구조가 형성된 프로파일을 따라 질화막과 산화막의 단독 또는 조합된 형태로 절연막을 증착한 다음, 에치백 공정을 실시하여 게이트전극 측벽에 스페이서(104)를 형성한다. 스페이서(104)는 후속 식각 공정에서 게이트전극이 어택받는 것을 방지하기 위한 것이다. 이어서, 스페이서(104) 상에 식각정지막(105)을 형성한다.
식각정지막(105)은 자기정렬콘택(Self Align Contact; 이하 SAC 이라 함) 등의 식각 공정에서 식각 멈춤의 역할을 하며 주로 질화막 계열을 이용한다.
여기서, 식각정지막(105)은 스페이서의 이중 구조로 간주할 수도 있다.
이어서, 이온주입 공정(206)을 실시하여 게이트전극의 측면에 얼라인되도록 기판(200)에 N형 불순물을 도핑시킨 후, 열처리를 통해 도핑된 불순물을 확산시켜 소스/드레인 등의 N형 불순물 확산영역(207)을 형성한다.
이 때, N형 불순물로는 아세닉을 사용하고, 그 농도는 2E15/㎠ ∼ 5E15/㎠ 정도를 사용한다. 또한, 이온주입 에너지는 12KeV ∼ 18KeV를 사용한다.
이어서, 전면에 절연막(208)을 형성한다. 절연막(208)은 산화막 계열의 절연성 막이나, 유기 또는 무기 계열의 저유전율막을 포함한다.
산화막 계열의 절연성 막으로는, BSG(Boro Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막 등의 단독 또는 조합된 구조를 포함한다.
한편, 여기서는 LP-TEOS막(Low Pressure Chemical Vapor Deposition; LPCVD 방식으로 증착한 TEOS막)을 절연막(208)으로 사용하는 것을 그 예로 하였으며, 그 증착 두께는 1200Å ∼ 2000Å으로 하였다.
이어서, 후속 포토리소그라피 공정에서의 마진을 확보하기 위해 절연막(208) 상부를 CMP 또는 에치백 공정을 이용하여 평탄화시킨다.
이어서, 평탄화된 절연막(208) 상에 포토레지스트 패턴(209)을 형성하고 포토레지스트 패턴(209)을 식각마스크로 절연막(208)을 식각하여 비트라인 콘택이 이루어질 불순물 확산영역(207)을 노출시키는 오픈부(210)를 형성한다.
이어서, 포토레지스트 스트립(Photo resist strip) 공정을 실시하여 포토레지스트 패턴(209)을 제거한다. 이 때, 마스크 패턴으로 포토레지스트 패턴(209) 만을 단독으로 사용할 경우 식각시 배리어 역할을 할 수 있을 정도인 2500Å ∼ 3500Å 정도의 두께를 갖도록 한다.
한편, 여기서는 마스크 패턴으로 포토레지스트 패턴(209)을 단독으로 사용하는 것을 그 예로 하였으나, 고해상도에 따른 포토레지스트 패턴(209)의 두께 저하와 이로 인한 식각 배리어로서의 특성을 커버하기 위해 포토레지스트(209) 하부에 희생 하드마스크를 사용할 수 있다. 희생 하드마스크 물질로는 주로 질화막, 텅스텐막, 폴리실리콘막 등이 사용된다.
이어서, 도 2c에 도시된 바와 같이, 이온주입 공정(211)을 실시하여 오픈부(210) 형성에 따라 비트라인 콘택을 위해 노출된 N형의 불순물 확산영역(207)에 N형의 불순물을 이온주입한 다음, 열처리를 실시하여 도핑된 불순물을 확산시켜 N형 불순물 확산영역(207) 내에 고농도의 N형 불순물 확산영역(212)을 형성한다. 이로 인해 후속 비트라인 콘택이 이루어질 부분에서의 잉여 전자의 농도가 증가한다.
이 때, N형 불순물로는 아세닉을 사용하고, 그 농도는 2E15/㎠ ∼ 5E15/㎠ 정도를 사용한다. 또한, 이온주입 에너지는 7KeV ∼ 12KeV를 사용한다. 이온주입 에너지가 불순물 확산영역(207) 형성시에 비해 낮으므로 불순물 확산영역(207) 내부에 형성된다.
열처리시에는 750℃ ∼ 850℃의 온도 범위에서 실시하는 급속열처리(Rapid Thermal Process; 이하 RTP라 함) 공정을 이용하며, 20초 ∼ 40초 동안 실시한다. 열처리시에는 N2 또는 Ar 분위기에서 실시하는 거이 바람직하다.
이어서, 도 2d에 도시된 바와 같이, 오픈부(210)가 형성된 프로파일을 따라 CVD 방식을 이용하여 Ti막(213)을 증착한다. 이 때, CVD 방식의 특성상 열에 의해 Ti막(213)의 Ti와 고농도의 불순물 확산영역(212)의 실리콘이 반응하여 실리사이드 즉, TiSi2(215)가 형성된다. TiSi2(215)의 원활한 형성을 위해 증착 온도는 690℃ 이상의 온도를 유지하는 것이 바람직하며, Ti막(213)의 증착 두께는 5Å ∼ 15Å으로 매우 얇게 한다. Ti막(213) 증착 시에는 TiCl4와 H2를 그 소스 가스로 사용한다.
이어서, Ti막(213)이 형성된 프로파일을 따라 CVD 방식을 이용하여 TiN막(214)을 형성한다. TiN막(214)의 증착 두께는 10Å ∼ 20Å으로 매우 얇게 한다.
이로써, TiN막(214)/Ti막(213) 구조의 배리어막과 오믹 콘택을 위한 그 하부의 TiSi2(215) 구성이 완성된다. 이 후, 배리어 특성 향상을 위해 추가의 열처리 공정을 실시할 수도 있다. 열처리시에는 750℃ ∼ 850℃의 온도 범위에서 실시하는 RTP 공정을 이용하며, 20초 ∼ 40초 동안 실시한다.
한편, 여기서는 배리어막으로 TiN막/Ti막의 적층 구조를 그 예로 하였으나, 이외에도 Ta 또는 TaN 등 실리콘과 반응하여 실리사이드 형성이 가능하며 배리어 특성이 우수한 다양한 형태의 금속막의 단독 또는 적층 구조를 포함한다.
이어서, 도 2e에 도시된 바와 같이, 배리어막 구조가 형성된 전면에 비트라인용 전도막인 텅스텐막(216)을 증착한 다음, 텅스텐막(216) 상에 포토레지스트 패턴 또는 폴리실리콘 하드마스크와 포토레지스트 패턴이 적층된 마스크 패턴을 형성한 다음, 마스크 패턴을 이용하여 텅스텐막(216)과 배리어막을 선택적으로 식각하여 비트라인을 형성한다.
한편, 비트라인 전도막으로는 전술한 텅스텐막(216) 이외에 폴리실리콘막, 텅스텐 실리사이드, 텅스텐 나이트라이드막, TiN막, Ti막, Ta막, TaN막 드의 단독 또는 조합된 구조를 포함한다.
텅스텐막(216)을 CVD 방식으로 증착할 경우 H2와 SiH4(또는 Si2H 6)를 이용하여 WF6를 환원시켜 증착하며, 텅스텐막(216)의 증착 두께는 500Å ∼ 800Å이 되도록 한다.
상기한 본 발명에서는 비트라인 형성 공정을 그 예로 하여 설명하였으나, 전술한 비트라인 이외에 실리콘을 포함하는 N형의 도전영역과 직접 콘택되는 모든 도전패턴 예컨대, 셀콘택 플러그, 금속 콘택, 금속 배선 등의 형성 공정에 응용이 가능하다.
전술한 바와 같이 이루어지는 본 발명은, 도전패턴과 콘택되는 실리콘을 포함하는 N형의 도전영역 부분에 N형 불순물인 아세닉(As) 등을 추가로 도핑하여 불순물 농도를 높여 콘택 저항을 낮추며, Ti막 등의 배리어용 제1금속막을 CVD 방식으로 얇게 증착함과 동시에 하부의 불순물 확산영역에서의 실리콘과 제1금속막의 금속을 반응시켜 TiSi2 등의 금속 실리사이드를 형성하고, 다시 TiN 등의 배리어용 제2금속막을 CVD 방식으로 증착하여 배리어막 구조를 형성함으로써, 도전패턴에서 배리어막이 차지하는 높이를 상당히 낮출 수 있으며, 배리어용 제1금속막 증착시 온도와 두께를 최적화함으로써 매우 낮은 콘택 저항을 얻을 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, N형의 추가 불순물 도핑으로 콘택 저항을 25% 정도 낮출 수 있어 전류량 및 소자의 동작 속도를 증가시키는 효과가 있다.
또한, 화학기상증착 방식으로 배리어막을 증착함으로써, 도전패턴에서의 배리어막의 두께를 종래기술에 비해 획기적으로 낮출 수 있으므로 도전패턴의 기생용량을 낮출 수 있고, 이는 곧 소자의 도전패턴이 비트라인일 경우 반도체 메모리 소자에서의 리프레시 등의 특성을 형상시키는 효과가 있다.
도 1은 기판의 불순물 확산영역과 직접 콘택된 비트라인을 포함하는 반도체 소자를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 비트라인 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
200 : 기판 201 : 게이트 절연막
202 : 게이트 전도막 203 : 게이트 하드마스크
204 : 스페이서 205 : 식각정지막
207 : N형 불순물 확산영역 208 : 절연막
210 : 오픈부 211 : 이온주입 공정
212 : 고농도 N형 불순물 영역

Claims (18)

  1. 실리콘을 포함하는 N형의 도전영역에 N형의 불순물을 도핑하여 고농도의 N형 불순물 영역을 형성하는 단계;
    상기 고농도의 N형 불순물 영역 상에 화학기상증착 방식을 이용하여 배리어용 제1금속막을 증착하며, 이 때 상기 고농도의 N형 불순물 영역의 실리콘과 상기 제1금속막의 금속을 반응시켜 상기 고농도의 N형 불순물 영역과 상기 제1금속막 사이의 계면에 금속 실리사이드를 형성하는 단계;
    상기 제1금속막 상에 전도막을 형성하는 단계; 및
    상기 전도막과 상기 제1금속막을 선택적으로 식각하여 도전패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 기판에 N형의 불순물 확산영역을 형성하는 단계;
    상기 N형의 불순물 확산영역에 추가의 N형의 불순물을 도핑하여 고농도의 N형 불순물 영역을 형성하는 단계;
    상기 고농도의 N형 불순물 영역 상에 화학기상증착 방식을 이용하여 배리어용 제1금속막을 증착하며, 이 때 상기 고농도의 N형 불순물 영역의 실리콘과 상기 제1금속막의 금속을 반응시켜 상기 고농도의 N형 불순물 영역과 상기 제1금속막 사이의 계면에 금속 실리사이드를 형성하는 단계;
    상기 제1금속막 상에 전도막을 형성하는 단계; 및
    상기 전도막과 상기 제1금속막을 선택적으로 식각하여 도전패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  3. 실리콘을 포함하는 N형의 도전영역을 갖는 하부 구조 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 N형의 도전영역을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부를 통해 노출된 상기 N형의 도전영역에 N형의 불순물을 도핑하여 고농도의 N형 불순물 영역을 형성하는 단계;
    상기 오픈부가 형성된 프로파일을 따라 화학기상증착 방식을 이용하여 배리어용 제1금속막을 증착하며, 이 때 상기 고농도의 N형 불순물 영역의 실리콘과 상기 제1금속막의 금속을 반응시켜 상기 고농도의 N형 불순물 영역과 상기 제1금속막 사이의 계면에 금속 실리사이드를 형성하는 단계;
    상기 제1금속막 상에 전도막을 형성하는 단계; 및
    상기 전도막과 상기 제1금속막을 선택적으로 식각하여 도전패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  4. 기판에 N형의 불순물 확산영역을 형성하는 단계;
    상기 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 N형의 불순물 확산영역을 노출시키는 오픈부를 형성하는 단계;
    상기 오픈부를 통해 노출된 상기 N형의 불순물 확산영역에 추가의 N형의 불순물을 도핑하여 고농도의 N형 불순물 영역을 형성하는 단계;
    상기 오픈부가 형성된 프로파일을 따라 화학기상증착 방식을 이용하여 배리어용 제1금속막을 증착하며, 이 때 상기 고농도의 N형 불순물 영역의 실리콘과 상기 제1금속막의 금속을 반응시켜 상기 고농도의 N형 불순물 영역과 상기 제1금속막 사이의 계면에 금속 실리사이드를 형성하는 단계;
    상기 제1금속막 상에 전도막을 형성하는 단계; 및
    상기 전도막과 상기 제1금속막을 선택적으로 식각하여 도전패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 고농도의 N형의 불순물 영역을 형성하는 단계에서,
    아세닉(As)을 이온주입한 다음, 열처리하여 상기 고농도의 N형의 불순물 영역 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 고농도의 N형의 불순물 영역을 형성하는 단계에서,
    상기 아세닉을 2E15/㎠ 내지 5E15/㎠의 농도로 하고 이온주입 에너지를 7KeV 내지 12KeV를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 5 항에 있어서,
    상기 열처리시, 750℃ 내지 850℃의 온도에서 20초 내지 40초 동안 실시하는 급속열처리를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 열처리를 질소 또는 아르곤 분위기에서 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1금속막을 적어도 690℃의 온도에서 증착하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1금속막을 5Å 내지 15Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1금속막을 증착하는 단계 후, 상기 제1금속막 상에 배리어용 제2금속막을 증착한 다음, 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 제2금속막을 10Å 내지 20Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제 11 항에 있어서,
    상기 열처리시, 750℃ 내지 850℃의 온도에서 20초 내지 40초 동안 실시하는 급속열처리를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제 11 항에 있어서,
    상기 제1금속막은 Ti막이고, 상기 제2금속막은 TiN막이며, 상기 금속 실리사이드는 TiSi2인 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제 2 항 또는 제 4 항에 있어서,
    상기 N형의 불순물 확산영역을 형성하는 단계에서,
    아세닉을 이온주입한 다음, 열처리하여 상기 N형의 불순물 확산영역 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 제 15 항에 있어서,
    상기 N형의 불순물 확산영역을 형성하는 단계에서,
    상기 아세닉을 2E15/㎠ 내지 5E15/㎠의 농도로 하고 이온주입 에너지를 12KeV 내지 18KeV를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전도막은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제 17 항에 있어서,
    상기 전도막을 500Å 내지 800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
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