CN113517288B - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 238000005530 etching Methods 0.000 claims abstract description 24
- 238000000151 deposition Methods 0.000 claims abstract description 20
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 12
- 239000010937 tungsten Substances 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims description 38
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 74
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 238000009792 diffusion process Methods 0.000 abstract description 8
- 238000005457 optimization Methods 0.000 abstract description 4
- 239000007789 gas Substances 0.000 description 14
- 230000008021 deposition Effects 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 8
- 239000000126 substance Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- GVGCUCJTUSOZKP-UHFFFAOYSA-N nitrogen trifluoride Chemical compound FN(F)F GVGCUCJTUSOZKP-UHFFFAOYSA-N 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005281 excited state Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- -1 nitrogen ions Chemical class 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- NWKACDZKWWORPZ-UHFFFAOYSA-N [N+](=O)([O-])[O-].[N+](=O)([O-])[O-].[Ti+2] Chemical compound [N+](=O)([O-])[O-].[N+](=O)([O-])[O-].[Ti+2] NWKACDZKWWORPZ-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
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Abstract
该发明涉及半导体制造技术领域，公开了一种半导体结构及其形成方法。该方法包括：提供半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构；在所述导电结构的表面形成侧壁介质层后，依次交替沉积形成至少两层支撑层和牺牲层；对所述支撑层和牺牲层进行刻蚀处理，以形成显露出所述导电结构表面的接触孔；在所述接触孔的表面形成一电极层。本发明通过对半导体制造工艺流程的创新与优化，可以改善目前电容连接处的形状，增加接触面积，从而降低电容接触的阻值，以及阻止钨高温扩散导致两个相邻的电容短路，进而提升半导体制造工艺的良品率。
Description
技术领域
本发明涉及半导体制造技术领域，具体涉及一种半导体结构及其形成方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。其中，动态随机存取存储器的电容通过其下电极来与电容连接垫(landing pad)电连接并与晶体管的漏极形成存取通路。
随着半导体集成电路器件特征尺寸的不断缩小，对半导体制造技术的要求也在不断提高。现有的电容与电容连接垫的接触地方的电阻较大，如果想通过增大电容柱的横截面积，或者增大电容连接垫的面积，来改善接触电阻的阻值，不仅对现有工艺技术要求极高，非常难控制；还会造成两个相邻的电容短路的风险。因此，如何通过对半导体制造工艺流程的创新与优化，改善现有的电容连接垫结构，可以在不增大电容柱大小的情况下，增加两者的接触面积，降低目前电容跟电容连接垫之间阻值，以及阻止钨高温扩散导致两个相邻的电容短路是目前亟待解决的技术问题。
发明内容
本发明的目的在于提供一种半导体结构及其形成方法，通过对半导体制造工艺流程的创新与优化，能够改善目前电容连接处的形状，增加接触面积，降低电容接触的阻值。
为解决上述技术问题，本发明中提供了一种半导体结构的形成方法，其特征在于：
提供半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构；
在所述导电结构的表面形成侧壁介质层后，依次交替沉积形成至少两层支撑层和牺牲层；
对所述支撑层和所述牺牲层进行刻蚀处理，以形成显露出所述导电结构表面的接触孔；
在所述接触孔的表面形成电极层。
可选的，在所述导电结构的表面形成侧壁介质层的步骤进一步包括：先在所述导电结构的表面沉积形成介质层，刻蚀以形成所述导电结构的侧壁介质层。
可选的，所述介质层的材料为氮化钛；所述介质层的厚度为20-50纳米。
可选的，所述支撑层和所述牺牲层的材料包括：氧化硅、氮化硅、单晶硅、氮氧化硅。
可选的，所述电极层的材料为氮化钛；所述电极层的厚度为20-50纳米。
可选的，刻蚀去除所述牺牲层。
相应的，本发明的技术方案还提供一种半导体结构，包括：
半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构，且所述导电结构凸出于所述半导体衬底；
侧壁介质层，所述侧壁介质层形成于所述导电结构的侧壁；
支撑层，所述支撑层形成于所述半导体衬底和所述导电结构的表面；
接触孔，所述接触孔位于所述支撑层表面，且显露出所述导电结构；
电极层，所述电极层形成于所述接触孔和所述导电结构的表面。
可选的，所述介质层的材料为氮化钛；所述介质层的厚度为20-50纳米。
可选的，所述导电结构的材料包括：铜、钨。
可选的，所述电极层的材料为氮化钛；所述电极层的厚度为20-50纳米。
可选的，所述支撑层的材料包括：氧化硅、氮化硅、单晶硅、氮氧化硅。
本发明的优点在于，相较于现有的半导体制造工艺，本发明主要针对半导体制造工艺流程的创新与优化，可以改善目前电容连接处的形状，增加接触面积，从而降低电容接触的阻值，以及阻止钨高温扩散导致两个相邻的电容短路，因此提升半导体制造工艺中半导体结构的良品率。
附图说明
图1至图8为本发明的一种具体实施方式中的半导体结构形成方法依次实施各步骤所得到结构示意图；
图9为本发明一具体实施方式的半导体结构截面示意图。
其中：
半导体衬底100；阻挡层110；导电结构200；介质层201；侧壁介质层201a；第一支撑层101；第二牺牲层102；第三支撑层103；第四牺牲层104；第五支撑层105；接触孔300；电极层301。
具体实施方式
以下结合附图和具体实施方式对本发明提出的一种半导体结构的形成方法，作进一步详细说明。
步骤一，提供半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构。
请参阅图1，提供半导体衬底100，所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
所述半导体衬底100表面具有多个间隔排列的导电结构200；所述导电结构200穿过所述半导体衬底100的表面；所述导电结构200可以但不限于是钨、铜等相关集成电路导电材料。
进一步的，请参阅图2为在所述半导体衬底100和所述导电结构200表面沉积阻挡层110。请参阅图3为沿着阻挡层110向下刻蚀所述半导体衬底100和部分所述导电结构200，使得有部分半导体衬底包裹着部分导电结构以形成隔离区。在本实施方式中，此工艺的优点是可以使金属钨结构之间会有一层氮化物，起到阻止钨高温扩散导致两个相邻的电容短路。
进一步的，所述导电结构200位于所述半导体衬底100表面，并且自身具体偏移的特征，此特征是保证能连接到底部导电结构的情况下，又能保证电容开口的密堆积排布，增加电容密度，增加单位面积的电容存储量。
步骤二，请参阅图4为在所述导电结构200的表面形成一介质层201。
具体地说，形成一介质层201至所述半导体衬底100和所述导电结构200的表面。本领域技术人员可以理解，在薄膜沉积工艺中，主要的沉积方式有两种：化学气相沉积，将一种或数种物质的气体，以某种方式激活后，在衬底表面发生化学反应，并沉积出所需固体薄膜的生长技术。物理气相沉积，利用某种物理过程实现物质的转移，即将原子或分子转移到硅衬底表面，并沉积成薄膜的技术。沉积薄膜的技术还有旋涂法、电镀法等。
在本实施方式中介质层201可以采用气相沉积方法制得。所述介质层201的材料可以为氮化钛。具体如下：介质层201可由四氯化钛、氮气、氢气混合气体通过气相沉积法形成。或者介质层201可以为二氮化二钛由金属钛在900～1000℃的氮或氨中加热而得。或者介质层201可以为四氮三钛由四氯化钛在1000℃的氨中加热而得。同时，所述介质层201的沉积厚度根据材料的属性可以为30-50纳米。进一步，还可以采用电镀ECP技术在所述半导体衬底100和所述导电结构200的表面形成一介质层201。所述介质层201的材料可以为氮化钛。同时，所述介质层201的沉积厚度根据材料的属性可以为30-50纳米。
由于所述介质层201的材料为氮化钛具有高熔点、高硬度、高温化学稳定性及优良的导热、导电性能，因此适用于耐高温、耐磨损领域。在本实施方式中，可以阻止所述导电结构200间因高温扩散导致两个相邻的电容短路，因此提升半导体制造工艺中半导体结构的良品率。
步骤三，请参阅图5为通过干法刻蚀只保留所述导电结构200的侧壁介质层201a。
在半导体制造中有两种基本的刻蚀工艺：干法刻蚀和湿法刻蚀。干法刻蚀是利用气态中产生的等离子体，通过光刻而开出的掩蔽层窗口，与暴露于等离子体中的硅片进行物理和化学反应，刻蚀掉硅片上暴露的表面材料的一种工艺技术方法。干法刻蚀被用于先进电路的小特征尺寸精细刻蚀中。干法刻蚀是指以气体为主要媒体的刻蚀技术，半导体材料不需要液体化学品或冲洗，半导体材料在干燥的状态下进出系统。干法刻蚀相对于湿法刻蚀，在刻蚀特性上既表现出化学的等方性(指纵横两个方向上均存在刻蚀)，又表现出物理的异方性(指单一纵向的刻蚀)。
具体地说，在本实施方式中，可以采用干法刻蚀工艺对所述介质层201进行刻蚀，只保留所述导电结构200的侧壁介质层201a。具体的步骤包括：将上述半导体结构送至反应室，并由真空系统将内部压力降低。在真空建立起来后，将反应室内充入反应气体。对于氮化钛材料的刻蚀，反应气体一般使用氟化氮和氧气的混合剂。或者也可以采用其他含F气体作为刻蚀气体，比如CF4，SF6，NF3等。电源通过在反应室中的电极创造了一个射频电场。能量场将混合气体激发成等离子体态。在激发状态，反应氟进行刻蚀，并将其转化为挥发性成分由真空系统排出。在本实施方式中，采用的反应气体的主要成分为氟化氮。通过控制氮离子与氟离子的比例，同时，控制过程的反应时间。最后，所述导电结构200的表面形成一侧壁介质层201a。
进一步的，在本实施方式中，还可以采用湿法刻蚀工艺将所述导电结构200和所述半导体衬底100的表面上的介质层201刻蚀掉，只保留出侧壁介质层201a。由于所述介质层201为氮化物，采用稀释氢氟酸(氢氟酸与水的比例为1：300)进行刻蚀。在本实施方式中利用湿法刻蚀可以获得精确的刻蚀图形，也可以较好的控制保留侧壁介质层201a，从而为后续的步骤做好准备。
本领域技术人员可以理解，动态随机存取存储器的电容通过其下电极来与电容连接垫电连接并与晶体管的漏极形成存取通路。在现有具有电容连接垫的结构中，在所述导电结构200的表面形成侧壁介质层201a，所述侧壁介质层201a作为电容电极。由于所述侧壁介质层201a的材料为氮化钛具有高熔点、高硬度、高温化学稳定性及优良的导热、导电性能，因此适用于耐高温、耐磨损领域。
所述侧壁介质层201a意味着扩增所述导电结构的横截面积，意味着增加相邻两者间接触面积，进而降低目前电容跟电容连接垫之间阻值。同时，还可以阻止所述导电结构200间因高温扩散导致两个相邻的电容短路。本实施方式满足了现有半导体工艺技术要求，更容易控制操作。在不增大电容柱大小的情况下，通过增加两者的接触面积，来降低目前电容跟电容连接垫之间阻值，同时，还可以阻止所述导电结构200间因高温扩散导致两个相邻的电容短路，从而提升半导体制造工艺中半导体结构的良品率。
步骤四，请参阅图6为在所述半导体衬底100和所述导电结构200的表面形成支撑层。
具体地说，在所述导电结构200的表面形成侧壁介质层201a后，通过沉积工艺在所述半导体衬底100表面和所述导电结构200的表面依次沉积形成第一支撑层101、第二牺牲层102、第三支撑层103、第四牺牲层104、第五支撑层105。本实施方式中，第一支撑层101的具体沉积方式可以是多样的。例如，采用化学气相沉积的方式，在半导体衬底100的表面和所述导电结构200的表面，沉积预设厚度分布的支撑层101。进一步的，可以单独运用控制导入气流的流速、控制导入气流的流量、控制沉积时长或控制沉积温度的控制手段，通过提高对气流和温度的控制精度，可以确保所有原子沉积时排列整齐，形成单晶层，最终在半导体衬底100及所述刻蚀后的导电结构200的表面得到一层厚度均匀的支撑层101。同样的沉积方工艺，在第一支撑层101的表面继续沉积第二牺牲层102。在第二支撑层102的表面继续沉积第三支撑层103、第四牺牲层104、第五支撑层105等。
由于随着实际工艺中电容的深度增加，支撑层的数量再增加。本发明可以解决有单层支撑层和两层支撑层以上的电容结构。同时，根据实际工艺的需求，可以刻蚀去除所述牺牲层。
常用的沉积材料有单晶硅、氮氧化硅、二氧化硅、氮化硅、等隔离的绝缘材料。因此，第一支撑层101、第二牺牲层102、第三支撑层103、第四牺牲层104、第五支撑层105的材料可以包括但不限于二氧化硅、氮化硅、氮氧化硅、单晶硅、碳等相关集成电路绝缘材料。例如，在本实施方式中，第一支撑层101可以为氮化硅层，第二牺牲层102可以为氧化物层，第三支撑层103可以为氮化硅层，第四牺牲层104可以为氧化物层，第五支撑层105可以为氮化硅层。另外，所述支撑层，所述牺牲层，其沉积厚度根据材料的属性可以为：氧化物层厚度为(30-120纳米)、氮化硅层厚度为(30-50纳米)等。
步骤五，请参阅图7为通过刻蚀处理以形成具有接触孔结构得半导体结构。所述半导体结构的形成方法是用于形成一种新型具有电容连接垫的结构。
具体地说，对所述第一支撑层101、所述第二牺牲层102、第三支撑层103、所述第四牺牲层104以及第五支撑层105进行刻蚀处理，以形成显露出所述导电结构200以及所述侧壁介质层201a表面的接触孔300。
在本实施方式中，可以采用干法刻蚀工艺将所述支撑层进行刻蚀。具体的步骤包括：将上述半导体结构送至反应室，并由真空系统将内部压力降低。在真空建立起来后，将反应室内充入反应气体。对于钨、铜等相关集成电路导电材料的刻蚀，反应气体一般使用氟化氮和氧气的混合剂。或者也可以采用其他含F气体作为刻蚀气体，比如CF4，SF6，NF3等。电源通过在反应室中的电极创造了一个射频电场。能量场将混合气体激发成等离子体态。在激发状态，反应氟进行刻蚀，并将其转化为挥发性成分由真空系统排出。最后，去除掉其他的刻蚀剩余物。以形成显露出所述埋入式字线200和所述侧壁介质层201a表面的接触孔300。
步骤六，请参阅图8为在所述接触孔300的表面与所述导电结构200表面形成电极层301。
具体地说，形成电极层301至所述接触孔300内，所述接触孔300与所述刻蚀后导电结构200的表面相通。在本实施方式中，采用电镀ECP技术在所述接触孔300的表面与所述刻蚀后导电结构200的表面、所述侧壁介质层201a的上表面形成电极层301。
所述电极层的材料可以为氮化钛，其与所述侧壁介质层201a是相同的材料，所述电极层301的材料为氮化钛，具有高熔点、高硬度、高温化学稳定性及优良的导热、导电性能，因此适用于耐高温、耐磨损领域。
进一步的，所述电极层301和所述侧壁介质层201a后续会连为一体，共同作为半导体结构的电容电极。电极层301包裹在电容连接垫的四周和上表面，可以在不增大电容柱大小的情况下，增加两者的接触面积，减小接触电阻。同时，本实施方式的工艺流程简单，更容易操作。
进一步的，所述电极层301与所述侧壁介质层201a的沉积厚度相同。所述电极层的厚度为20-50纳米。如果电极层过厚，导电性会下降；如果电极层过薄可能起不到阻挡作用，钨受高温还容易扩散。
因此，本实施方式主要针对半导体制造工艺流程的创新与优化，可以改善目前电容接触结构的形状，增加接触面积，从而降低电容接触的阻值。同时，还可以阻止所述导电结构200间因高温扩散导致两个相邻的电容短路，从而提升半导体制造工艺中半导体结构的良品率。
本发明的具体实施方式还提供一种半导体结构。
请参考图9为本发明一具体实施方式的半导体结构截面示意图。
所述半导体结构包括：半导体衬底100，导电结构200，侧壁介质层201a，接触孔300，第一支撑层101，第二牺牲层102，第三支撑层103，第四牺牲层104，第五支撑层105，电极层301。
所述半导体衬底100表面具有多个间隔排列的导电结构200，且所述导电结构200凸出于所述半导体衬底100。
所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
所述导电结构200穿过所述半导体衬底100的表面；所述导电结构200可以但不限于是钨、铜等相关集成电路导电材料。
进一步的，所述导电结构200位于所述半导体衬底100表面，并且自身具体偏移的特征，此特征是保证能连接到底部导电结构的情况下，又能保证电容开口的密堆积排布，增加电容密度，增加单位面积的电容存储量。
进一步的，所述导电结构200为有部分半导体衬底包裹着部分导电结构以形成隔离区。在本实施方式中，这样的工艺好处是可以使金属钨结构之间会有一层氮化物，起到阻止钨高温扩散导致两个相邻的电容短路。
所述侧壁介质层201a位于所述导电结构200的侧壁。所述侧壁介质层201a作为电容电极。所述侧壁介质层201a的材料可以为氮化钛。同时，所述侧壁介质层201a，其沉积厚度根据材料的属性可以为30-50纳米。由于所述侧壁介质层201a的材料为氮化钛具有高熔点、高硬度、高温化学稳定性及优良的导热、导电性能，因此适用于耐高温、耐磨损领域。
所述第一支撑层101、第二牺牲层102、第三支撑层103、第四牺牲层104和第五支撑层105依次沉积于所述半导体衬底100和所述导电结构200表面、所述侧壁介质层201a上表面。常用的沉积材料有单晶硅、氮氧化硅、二氧化硅、氮化硅、等隔离互连层的绝缘材料。例如，在本实施方式中，第一支撑层101可以为氮化硅层，第二牺牲层102可以为氧化物层，第三支撑层103可以为氮化硅层，第四牺牲层104可以为氧化物层，第五支撑层105可以为氮化硅层。另外，所述支撑层，所述牺牲层，其沉积厚度根据材料的属性可以为：氧化物层厚度为(30-120纳米)、氮化硅层厚度为(30-50纳米)等。
由于随着实际工艺中电容的深度增加，支撑层的数量再增加。本发明可以解决有单层支撑层和两层支撑层以上的电容结构。同时，根据实际工艺的需求，可以刻蚀去除所述牺牲层，仅保留支撑层的结构。。
所述接触孔300位于位于所述支撑层表面，且显露出所述导电结构200。通过刻蚀去除掉其他的刻蚀剩余物，以形成显露出所述导电结构200和所述侧壁介质层201a表面的接触孔300。
所述电极层301形成于所述接触孔300和所述导电结构200的表面。所述电极层的材料可以为氮化钛，其与所述侧壁介质层201a是相同的材料，所述电极层301的材料为氮化钛，具有高熔点、高硬度、高温化学稳定性及优良的导热、导电性能，因此适用于耐高温、耐磨损领域。
进一步的，所述电极层301和所述侧壁介质层201a后续会连为一体，共同作为半导体结构的电容电极。电极层301包裹在电容连接垫的四周和上表面，可以在不增大电容柱大小的情况下，增加两者的接触面积，减小接触电阻。同时，本实施方式的工艺流程简单，更容易操作。
进一步的，所述电极层301与所述侧壁介质层201a的沉积厚度相同。所述电极层的厚度为20-50纳米。如果电极层过厚，导电性会下降；如果电极层过薄可能起不到阻挡作用，钨受高温还容易扩散。
由于动态随机存取存储器的电容通过其下电极来与电容连接垫电连接并与晶体管的漏极形成存取通路。在现有具有电容连接垫的结构中，所述侧壁介质层201a意味着扩增所述导电结构的横截面积，意味着增加相邻两者间接触面积，进而降低目前电容跟电容连接垫之间阻值。因此，在不增大电容柱大小的情况下，通过增加两者的接触面积，来降低目前电容跟电容连接垫之间阻值，同时，还可以阻止所述导电结构200间因高温扩散导致两个相邻的电容短路，从而提升半导体制造工艺中半导体结构的良品率。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (9)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构；
在所述半导体衬底以及所述导电结构表面沉积阻挡层，并沿所述阻挡层向下刻蚀所述半导体衬底和部分所述导电结构；
在所述导电结构的表面形成侧壁介质层后，依次交替沉积形成至少两层支撑层和牺牲层；
对所述支撑层和所述牺牲层进行刻蚀处理，以形成显露出所述导电结构以及所述侧壁介质层表面的接触孔；
在所述接触孔的表面形成电极层，所述电极层与所述侧壁介质层的材料相同，所述侧壁介质层的材料为氮化钛；所述侧壁介质层的厚度为20-50纳米。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述导电结构的表面形成侧壁介质层的步骤进一步包括：先在所述导电结构的表面沉积形成介质层，刻蚀以形成所述导电结构的侧壁介质层。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述支撑层和所述牺牲层的材料包括：氧化硅、氮化硅、氮氧化硅。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述电极层的材料为氮化钛；所述电极层的厚度为20-50纳米。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：刻蚀去除所述牺牲层。
6.一种采用权利要求1~5任意一项所述的形成方法形成的半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构，且所述导电结构凸出于所述半导体衬底；
侧壁介质层，所述侧壁介质层形成于所述导电结构的侧壁，所述侧壁介质层的材料为氮化钛；所述侧壁介质层的厚度为20-50纳米；
支撑层，所述支撑层形成于所述半导体衬底和所述导电结构的表面；
接触孔，所述接触孔位于所述支撑层表面，且显露出所述导电结构以及所述侧壁介质层；
电极层，所述电极层形成于所述接触孔、所述导电结构以及所述侧壁介质层的表面，所述电极层与所述侧壁介质层的材料相同。
7.根据权利要求6所述的半导体结构，其特征在于，所述导电结构的材料包括：铜、钨。
8.根据权利要求6所述的半导体结构，其特征在于，所述电极层的材料为氮化钛；所述电极层的厚度为20-50纳米。
9.根据权利要求6所述的半导体结构，其特征在于，所述支撑层的材料包括：氧化硅、氮化硅、单晶硅、氮氧化硅。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010279011.3A CN113517288B (zh) | 2020-04-10 | 2020-04-10 | 半导体结构及其形成方法 |
| PCT/CN2021/086462 WO2021204289A1 (zh) | 2020-04-10 | 2021-04-12 | 半导体结构及其形成方法 |
| US17/469,328 US11980020B2 (en) | 2020-04-10 | 2021-09-08 | Semiconductor structure and forming method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010279011.3A CN113517288B (zh) | 2020-04-10 | 2020-04-10 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113517288A CN113517288A (zh) | 2021-10-19 |
| CN113517288B true CN113517288B (zh) | 2024-03-29 |
Family
ID=78022590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010279011.3A Active CN113517288B (zh) | 2020-04-10 | 2020-04-10 | 半导体结构及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11980020B2 (zh) |
| CN (1) | CN113517288B (zh) |
| WO (1) | WO2021204289A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117374055B (zh) * | 2023-11-21 | 2024-06-25 | 宜确半导体（苏州）有限公司 | 一种三维半导体结构、三维电容器及其制备方法 |
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| CN1713368A (zh) * | 2004-06-25 | 2005-12-28 | 海力士半导体有限公司 | 用于制造半导体器件的方法 |
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| CN107910327A (zh) * | 2017-11-07 | 2018-04-13 | 睿力集成电路有限公司 | 电容器阵列结构及其制造方法 |
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| JP4012411B2 (ja) * | 2002-02-14 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| KR100476690B1 (ko) | 2003-01-17 | 2005-03-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
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| CN108155152B (zh) * | 2017-12-19 | 2019-09-06 | 长鑫存储技术有限公司 | 导体结构、电容器阵列结构及制备方法 |
| CN110504283A (zh) * | 2018-05-17 | 2019-11-26 | 长鑫存储技术有限公司 | 柱状电容器阵列结构及制备方法 |
| CN110504284B (zh) * | 2018-05-17 | 2024-06-21 | 长鑫存储技术有限公司 | 柱状电容器阵列结构及制备方法 |
-
2020
- 2020-04-10 CN CN202010279011.3A patent/CN113517288B/zh active Active
-
2021
- 2021-04-12 WO PCT/CN2021/086462 patent/WO2021204289A1/zh active Application Filing
- 2021-09-08 US US17/469,328 patent/US11980020B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN113517288A (zh) | 2021-10-19 |
| US11980020B2 (en) | 2024-05-07 |
| US20210408006A1 (en) | 2021-12-30 |
| WO2021204289A1 (zh) | 2021-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |