CN113517289B - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 93
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 239000010410 layer Substances 0.000 claims abstract description 59
- 239000011241 protective layer Substances 0.000 claims abstract description 49
- 238000005530 etching Methods 0.000 claims abstract description 42
- 239000000463 material Substances 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 73
- 238000004519 manufacturing process Methods 0.000 abstract description 14
- 238000000151 deposition Methods 0.000 abstract description 13
- 238000005457 optimization Methods 0.000 abstract description 3
- 239000007789 gas Substances 0.000 description 14
- 230000008021 deposition Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910052731 fluorine Inorganic materials 0.000 description 6
- 239000011737 fluorine Substances 0.000 description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- -1 nitrogen ions Chemical class 0.000 description 4
- 239000012495 reaction gas Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 3
- GVGCUCJTUSOZKP-UHFFFAOYSA-N nitrogen trifluoride Chemical compound FN(F)F GVGCUCJTUSOZKP-UHFFFAOYSA-N 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005281 excited state Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000053 physical method Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Abstract
该发明涉及半导体制造技术领域，公开了一种半导体结构及其形成方法。该方法包括：提供半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构；将所述导电结构的表面刻蚀成曲面后，依次沉积形成第一保护层、第二保护层、第三保护层；对所述第一保护层、所述第二保护层及所述第三保护层进行刻蚀处理，以形成显露出所述导电结构刻蚀后的曲面的接触孔；在所述接触孔的表面形成一掩膜层。本发明通过对半导体制造工艺流程的创新与优化，能够改善目前电容连接处的形状，增加接触面积，降低电容接触的阻值；避免造成两个相邻的电容短路的风险，从而提升半导体制造工艺中半导体结构的良品率。
Description
技术领域
本发明涉及半导体制造技术领域，具体涉及一种半导体结构及其形成方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。其中，动态随机存取存储器的电容通过其下电极来与电容连接垫(landing pad)电连接并与晶体管的漏极形成存取通路。
随着半导体集成电路器件特征尺寸的不断缩小，对半导体制造技术的要求也在不断提高。现有的电容与电容连接垫的接触地方的电阻较大，如果想通过增大电容柱的横截面积，或者增大电容连接垫的面积，来改善接触电阻的阻值，不仅对现有工艺技术要求极高，非常难控制；还会造成两个相邻的电容短路的风险。因此，如何通过对半导体制造工艺流程的创新与优化，可以在不增大电容柱大小的情况下，降低目前电容跟电容连接垫之间阻值，增加两者的接触面积是目前亟待解决的技术问题。
发明内容
本发明的目的在于提供一种半导体结构及其形成方法，通过对半导体制造工艺流程的创新与优化，能够改善目前电容连接处的形状，增加接触面积，降低电容接触的阻值。
为解决上述技术问题，本发明中提供了一种半导体结构的形成方法，其特征在于：
提供半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构；
将所述导电结构的表面刻蚀成曲面后，依次沉积形成第一保护层、第二保护层、第三保护层；
对所述第一保护层、所述第二保护层及所述第三保护层进行刻蚀处理，以形成显露出所述导电结构刻蚀后的曲面的接触孔；
在所述接触孔的表面形成一掩膜层。
可选的，将所述导电结构的表面刻蚀成曲面的步骤进一步包括：去除所述导电结构的表面的遮掩层，将所述导电结构的表面刻蚀成曲面。
可选的，刻蚀后所述导电结构呈顶面上凸且顶部形状为上窄下宽。
可选的，所述保护层的材料包括：氧化硅、氮化硅、单晶硅、多晶硅中至少一种。
可选的，所述掩膜层的材料包括：钛化氮。
相应的，本发明的的技术方案还提供一种半导体结构，包括：
半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构，且所述半导体衬底表面形成有显露出所述导电结构刻蚀后的曲面的接触孔；
导电结构，所述导电结构间隔排列于所述半导体衬底表面；
保护层，所述保护层沉积于所述半导体衬底和所述导电结构刻蚀后的曲面；
接触孔，所述接触孔位于所述半导体衬底表面；
掩膜层，所述掩膜层形成于所述所述接触孔的表面和所述导电结构刻蚀后的曲面。
可选的，刻蚀后所述导电结构呈顶面上凸且顶部形状为上窄下宽。
可选的，所述导电结构的材料包括：铜、钨中至少一种。
可选的，所述掩膜层的材料包括：钛化氮。
可选的，所述保护层的材料包括：氧化硅、氮化硅、单晶硅、多晶硅中至少一种。
本发明的优点在于，相较于现有的半导体制造工艺，本发明针对半导体制造工艺流程进行创新与优化，可以改善目前电容连接处的形状，增加接触面积，从而降低电容接触的阻值。因此，能够避免造成两个相邻的电容短路的风险，进而提升半导体制造工艺中半导体结构的良品率。
附图说明
图1至图6为本发明的一种具体实施方式中的半导体结构形成方法依次实施各步骤所得到结构示意图；
图7为本发明的一种具体实施方式中的半导体结构截面示意图。
附图标记：
100：半导体衬底；200：导电结构；201：遮掩层；101：第一保护层；
102：第二保护层；103：第三保护层；300：接触孔；301：掩膜层。
具体实施方式
以下结合附图和具体实施方式对本发明提出的一种半导体结构的形成方法，作进一步详细说明。
步骤一，提供半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构。
请参阅图1，提供半导体衬底100，所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
所述半导体衬底100表面具有多个间隔排列的导电结构200；所述导电结构200穿过所述半导体衬底100的表面；所述导电结构200可以但不限于是钨、铜等相关集成电路导电材料。
所述导电结构200的形成方法，包括：半导体衬底100内形成凹孔，沉积一层金属层(未示出)于所述半导体衬底100上。继续沉积一层掩膜层于所述金属层表面。图形化所述掩膜层以形成间隔排列于半导体衬底100上的导电结构200，在本实施方式中定义为主刻蚀。一般反应时间约为(30s-50s)。因此，通过主刻蚀可以在所述半导体衬底100上形成多个间隔排列的导电结构200。
本技术领域人员可以理解，动态随机存取存储器的电容通过其下电极来与电容连接垫(landing pad)电连接并与晶体管的漏极形成存取通路。所述导电结构200也可以称为电容连接垫。进一步的，所述导电结构200位于所述半导体衬底100表面，并且自身具体偏移的特征，此特征是保证能连接到底部导电结构的情况下，又能保证电容开口的密堆积排布，增加电容密度，增加单位面积的电容存储量。
步骤二，请参阅图2为去除所述导电结构200的表面的遮掩层201。
在进行下一步骤之前，首先去除所述导电结构200的表面的遮掩层201。所述遮掩层201可以包括但不限于氧化物，氮化物，或者杂质。因此，需要保证所述导电结构200的纯净，进而控制半导体制作工艺流程中的成功率。可以采用物理方法抛光、打磨，将所述导电结构200的表面的遮掩层201去除。也可以采用化学方法进行刻蚀处理，通过湿法刻蚀去除所述导电结构200的表面的遮掩层201。
步骤三，请参阅图3为通过干法刻蚀将所述导电结构200的表面刻蚀成曲面。
在半导体制造中有两种基本的刻蚀工艺：干法刻蚀和湿法刻蚀。干法刻蚀是利用气态中产生的等离子体，通过光刻而开出的掩蔽层窗口，与暴露于等离子体中的硅片进行物理和化学反应，刻蚀掉硅片上暴露的表面材料的一种工艺技术方法。干法刻蚀被用于先进电路的小特征尺寸精细刻蚀中。干法刻蚀是指以气体为主要媒体的刻蚀技术，材料不需要液体化学品或冲洗，材料在干燥的状态下进出系统。干法刻蚀相对于湿法刻蚀，在刻蚀特性上既表现出化学的等方性(指纵横两个方向上均存在刻蚀)，又表现出物理的异方性(指单一纵向的刻蚀)。
在本实施方式中，可以采用干法刻蚀工艺将所述导电结构200的表面进行刻蚀。具体的步骤包括：将上述半导体结构送至反应室，并由真空系统将内部压力降低。在真空建立起来后，将反应室内充入反应气体。对于钨、铜等相关集成电路导电材料的刻蚀，反应气体一般使用氟化氮和氧气的混合剂。或者也可以采用其他含氟气体作为刻蚀气体，比如四氟化碳，六氟化硫，三氟化氮等。电源通过在反应室中的电极创造了一个射频电场。能量场将混合气体激发成等离子体态。在激发状态，反应氟进行刻蚀，并将其转化为挥发性成分由真空系统排出。
进一步的，在本实施方式中，为了达到相应的工艺需求，具体需要在去除遮掩层后加大刻蚀的时间。所述过度蚀刻，采用的反应气体的主要成分为氟化氮。其中，控制氮离子与氟离子的比例为1:2到1:3.5之间。一般过度刻蚀的的时间是上述主刻蚀时间的20％～50％。从而，使得所述导电结构200的表面刻蚀成曲面。最后，去除掉其他的刻蚀剩余物。刻蚀后所述导电结构200呈顶面上凸且顶部形状为上窄下宽，即所述曲面。
本技术人员可以理解，动态随机存取存储器的电容通过其下电极来与电容连接垫电连接并与晶体管的漏极形成存取通路。在现有技术电容与电容连接垫电连接的结构中，所述曲面意味着增加两者间接触面积，进而降低目前电容跟电容连接垫之间阻值。
因此，在不增大电容柱大小的情况下，通过增加两者的接触面积，来降低目前电容跟电容连接垫之间阻值，避免两个相邻的电容短路的风险。同时，本实施方式满足了现有半导体工艺技术要求，更容易控制操作。
步骤四，请参阅图4为在所述半导体衬底100和所述刻蚀后的导电结构200的表面形成保护层。
具体地说，将所述导电结构200的表面刻蚀成曲面后，通过沉积工艺在所述半导体衬底100表面和所述刻蚀后的导电结构200的表面依次沉积形成第一保护层101、第二保护层102、第三保护层103。
在薄膜沉积工艺中，主要的沉积方式有两种：化学气相沉积，将一种或数种物质的气体，以某种方式激活后，在衬底表面发生化学反应，并沉积出所需固体薄膜的生长技术。物理气相沉积，利用某种物理过程实现物质的转移，即将原子或分子转移到硅衬底表面，并沉积成薄膜的技术。沉积薄膜的技术还有旋涂法、电镀法等。本实施方式中，第一保护层101的具体沉积方式可以是多样的。例如，采用化学气相沉积的方式，在半导体衬底100的表面和所述刻蚀后的导电结构200的表面，沉积预设厚度分布的保护层101。进一步的，可以单独运用控制导入气流的流速、控制导入气流的流量、控制沉积时长或控制沉积温度的控制手段，通过提高对气流和温度的控制精度，可以确保所有原子沉积时排列整齐，形成单晶层，最终在半导体衬底100及所述刻蚀后的导电结构200的表面得到一层厚度均匀的第一保护层101。以同样的沉积方式，在第一保护层101的表面继续沉积第二保护层102。在第二保护层102的表面继续沉积第三保护层103。
常用的沉积材料有单晶硅、多晶硅、二氧化硅、氮化硅、等隔离互连层的绝缘材料。因此，第一保护层101、第二保护层102、第三保护层103的材料可以包括但不限于二氧化硅、氮化硅、氮氧化硅、多晶硅、单晶硅、碳等相关集成电路绝缘材料。例如，在本实施方式中，第一保护层101可以为氮化硅层，第二保护层102可以为氧化物层，第三保护层103可以为氮化硅层。另外，所述保护层，其沉积厚度根据材料的属性可以为：氧化物层厚度为(30-120纳米)、氮化硅层厚度为(30-50纳米)等。
步骤五，请参阅图5为通过刻蚀处理以形成具有接触孔结构的半导体结构。所述半导体结构的形成方法是用于形成一种新型具有电容连接垫的结构。
具体地说，对所述第一保护层101、所述第二保护层102以及第三保护层103进行刻蚀处理，以形成显露出所述导电结构200刻蚀后的曲面的接触孔300；通过干法刻蚀将所述导电结构200的表面刻蚀成曲面。
在本实施方式中，可以采用干法刻蚀工艺将所述导电结构200的表面进行刻蚀。具体的步骤包括：将上述半导体结构送至反应室，并由真空系统将内部压力降低。在真空建立起来后，将反应室内充入反应气体。对于钨、铜等相关集成电路导电材料的刻蚀，反应气体一般使用氟化氮和氧气的混合剂。或者也可以采用其他含氟气体作为刻蚀气体，比如四氟化碳，六氟化硫，三氟化氮等。电源通过在反应室中的电极创造了一个射频电场。能量场将混合气体激发成等离子体态。在激发状态，反应氟进行刻蚀，并将其转化为挥发性成分由真空系统排出。
进一步的，在本实施方式中，采用的反应气体的主要成分为氟化碳。其中，控制碳离子与氟离子的比例为1:1到1:2之间。选择此蚀刻的比例1:1到1:2之间，可以拉开第一保护层101与导电结构200的蚀刻选择比，不会因为在去除保护层101的过程中刻蚀导电结构200，影响导电结构200的形状。如果刻蚀气体的比例大于或者不小于这个比例，可能导致导电结构200的接触面形成凹型或者平面结构。最后，去除掉其他的刻蚀剩余物，以形成显露出所述导电结构200刻蚀后的曲面的接触孔300。
步骤六，请参阅图6为在所述接触孔300的表面与所述刻蚀后导电结构200的曲面形成一掩膜层301。
具体地说，形成一掩膜层301至所述接触孔300内，所述接触孔300与所述刻蚀后导电结构200的曲面相通。在本实施方式中，采用电镀ECP技术在所述接触孔300的表面与所述刻蚀后导电结构200的曲面形成一掩膜层301。所述掩膜层301的材料包括：钛化氮。所述掩膜层301，其厚度根据材料的属性可以为：钛化氮层厚度为(30-50纳米)。
由于动态随机存取存储器的电容通过其下电极来与电容连接垫(landing pad)电连接并与晶体管的漏极形成存取通路。在现有技术电容与电容连接垫电连接的结构中，所述曲面意味着增加两者间接触面积，进而降低目前电容跟电容连接垫之间阻值。
因此，本实施方式主要针对半导体制造工艺流程的创新与优化，可以改善目前电容连接处的形状，增加接触面积，从而降低电容接触的阻值。避免造成两个相邻的电容短路的风险，从而提升半导体制造工艺中半导体结构的良品率。
本发明的具体实施方式还提供一种半导体结构。
请参考图7为本发明一具体实施方式的半导体结构截面示意图。
所述半导体结构包括：半导体衬底100，导电结构接触孔300，第一保护层101，第二保护层102，第三保护层103，掩膜层301。即通过上述一种半导体形成方法形成一种新型具有电容连接垫的结构。
所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底，另外，半导体衬底100为单晶衬底或多晶衬底时，还可以是本征硅衬底或者是掺杂硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
所述半导体衬底100表面具有多个间隔排列的导电结构200；所述导电结构200穿过所述半导体衬底100的表面；所述导电结构200可以但不限于是钨、铜等相关集成电路导电材料。本技术领域人员可以理解，动态随机存取存储器的电容通过其下电极来与电容连接垫电连接并与晶体管的漏极形成存取通路。所述导电结构200也可以称为电容连接垫。进一步的，所述导电结构200位于所述半导体衬底100表面，并且自身具体偏移的特征，此特征是保证能连接到底部导电结构的情况下，又能保证电容开口的密堆积排布，增加电容密度，增加单位面积的电容存储量。
所述第一保护层101、第二保护层102、第三保护层103依次沉积于所述半导体衬底100和所述导电结构200刻蚀后的曲面。常用的沉积材料有单晶硅、多晶硅、二氧化硅、氮化硅、等隔离互连层的绝缘材料。因此，第一保护层101、第二保护层102、第三保护层103的材料可以包括但不限于二氧化硅、氮化硅、氮氧化硅、多晶硅、单晶硅、碳等相关集成电路绝缘材料。例如，在本实施方式中，第一保护层101可以为氮化硅层，第二保护层102可以为氧化物层，第三保护层103可以为氮化硅层。另外，所述保护层，其沉积厚度根据材料的属性可以为：氧化物层厚度为(30-120纳米)、氮化硅层厚度为(30-50纳米)等。
刻蚀后所述导电结构200呈顶面上凸且顶部形状为上窄下宽，即所述曲面。所述接触孔300位于所述半导体衬底100表面。
所述掩膜层301形成于所述所述接触孔300的表面和所述导电结构200刻蚀后的曲面。具体地说，形成一掩膜层301至所述接触孔300内，所述接触孔300与所述刻蚀后导电结构200的曲面相通。所述掩膜层的材料包括：钛化氮。所述掩膜层301，其厚度根据材料的属性可以为：钛化氮层厚度为(30-50纳米)。
由于动态随机存取存储器的电容通过其下电极来与电容连接垫(landing pad)电连接并与晶体管的漏极形成存取通路。在现有技术电容与电容连接垫电连接的结构中，所述曲面意味着增加两者间接触面积，进而降低目前电容跟电容连接垫之间阻值。因此，在不增大电容柱大小的情况下，通过增加两者的接触面积，来降低目前电容跟电容连接垫之间阻值，避免两个相邻的电容短路的风险。同时，本实施方式满足了现有半导体工艺技术要求，更容易控制操作。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构；
将所述导电结构的表面刻蚀成曲面后，在所述半导体衬底和刻蚀后的所述半导体结构的表面形成保护层；
对所述保护层进行刻蚀处理，以形成显露出所述导电结构刻蚀后的曲面的接触孔，所述接触孔位于所述半导体衬底的表面；
在所述接触孔的表面与刻蚀后的所述导电结构的曲面形成一掩膜层。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，将所述导电结构的表面刻蚀成曲面的步骤进一步包括：去除所述导电结构的表面的遮掩层，将所述导电结构的表面刻蚀成曲面。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，还包括：刻蚀后所述导电结构呈顶面上凸且顶部形状为上窄下宽。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括：氧化硅、氮化硅、单晶硅、多晶硅中至少一种。
5.根据权利要求1-4中任一项所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料包括：钛化氮。
6.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底表面具有多个间隔排列的导电结构，且所述半导体衬底表面形成有显露出所述导电结构刻蚀后的曲面的接触孔；
导电结构，所述导电结构间隔排列于所述半导体衬底表面；
保护层，所述保护层沉积于所述半导体衬底和所述导电结构刻蚀后的曲面；
接触孔，所述接触孔位于所述半导体衬底表面；
掩膜层，所述掩膜层形成于所述接触孔的表面和所述导电结构刻蚀后的曲面。
7.根据权利要求6所述的半导体结构，其特征在于，还包括：刻蚀后所述导电结构呈顶面上凸且顶部形状为上窄下宽。
8.根据权利要求6所述的半导体结构，其特征在于，所述导电结构的材料包括：铜、钨中至少一种。
9.根据权利要求6所述的半导体结构，其特征在于，所述掩膜层的材料包括：钛化氮。
10.根据权利要求6所述的半导体结构，其特征在于，所述保护层的材料包括：氧化硅、氮化硅、单晶硅、多晶硅中至少一种。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010279023.6A CN113517289B (zh) | 2020-04-10 | 2020-04-10 | 半导体结构及其形成方法 |
| PCT/CN2021/086461 WO2021204288A1 (zh) | 2020-04-10 | 2021-04-12 | 半导体结构及其形成方法 |
| US17/436,127 US11980019B2 (en) | 2020-04-10 | 2021-04-12 | Semiconductor structure and forming method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010279023.6A CN113517289B (zh) | 2020-04-10 | 2020-04-10 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113517289A CN113517289A (zh) | 2021-10-19 |
| CN113517289B true CN113517289B (zh) | 2024-02-09 |
Family
ID=78023952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010279023.6A Active CN113517289B (zh) | 2020-04-10 | 2020-04-10 | 半导体结构及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11980019B2 (zh) |
| CN (1) | CN113517289B (zh) |
| WO (1) | WO2021204288A1 (zh) |
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| JP4249765B2 (ja) | 2006-07-05 | 2009-04-08 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
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2020
- 2020-04-10 CN CN202010279023.6A patent/CN113517289B/zh active Active
-
2021
- 2021-04-12 US US17/436,127 patent/US11980019B2/en active Active
- 2021-04-12 WO PCT/CN2021/086461 patent/WO2021204288A1/zh active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| US11980019B2 (en) | 2024-05-07 |
| WO2021204288A1 (zh) | 2021-10-14 |
| US20230066794A1 (en) | 2023-03-02 |
| CN113517289A (zh) | 2021-10-19 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |