CN104979173A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供半导体衬底，所述半导体衬底上形成有：相邻的第一栅极和第二栅极，第一栅极和第二栅极之间的半导体衬底内具有第一源漏区；在半导体衬底上形成第一介质层，所述第一介质层的表面与第一栅极、第二栅极的表面齐平；对第二栅极进行第一刻蚀，去除部分厚度的第二栅极，使第二栅极的顶部表面低于第一栅极的顶部表面；在刻蚀后的第二栅极顶部表面形成表面与第一介质层的表面齐平的第二介质层；在第一介质层、第一栅极和第二介质层表面形成第三介质层；在第三介质层和第一介质层内形成第一接触孔，第一接触孔暴露出第一栅极表面及第一源漏区表面。上述方法可以提高接触孔的可靠性。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。

背景技术

随着超大规模集成电路的器件特征尺寸不断地缩小，集成度不断提高，对集成电路制造工艺，诸如光刻、刻蚀、沉积、离子注入等工艺的要求更加严格，微小的工艺偏差都会导致器件性能的变化，进而使整体电路偏离设计要求。在集成电路制造过程中，如在衬底上生成半导体器件结构后，需要使用多个金属化层将各半导体器件连接在一起形成电路，金属化层包括互连线和形成在接触孔内的金属插塞，接触孔内的金属插塞连接半导体器件，互连线将不同半导体器件上的金属插塞连接起来形成电路。

以MOS晶体管结构为例，在衬底上形成MOS结构后，在MOS晶体管上沉积层间介质层(ILD)，覆盖MOS晶体管的栅极和有源区（源极或漏极）；然后，在层间介质层上形成掩膜层，以所述掩膜层为掩膜刻蚀所述层间介质层，在所述MOS晶体管的栅极或有源区表面形成接触孔，再在所述接触孔内沉积金属材料，形成金属插塞。随着工艺节点的减小，一般采用自对准工艺形成所述接触孔。

为了进一步提高电路的集成度，减小接触孔所占用的面积，在集成电路中，对与栅极及有源区需要连接相同互连线的晶体管，会采用自对准工艺形成同时位于栅极和有源区表面的共享接触孔。

但是在现有技术中形成的接触孔内形成的金属插塞与相邻晶体管的栅极之间会产生漏电流等问题，所以所述共享接触孔的形成方法有待进一步的优化。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，避免接触孔内形成的金属插塞与相邻晶体管的栅极之间产生漏电流等问题。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有：相邻的第一栅极和第二栅极，所述第一栅极与半导体衬底之间具有第一栅介质层，第二栅极和半导体衬底之间具有第二栅介质层，所述第一栅极和第二栅极之间的半导体衬底内具有第一源漏区；在所述半导体衬底上形成第一介质层，所述第一介质层的表面与第一栅极、第二栅极的表面齐平；在所述第一介质层、第一栅极和第二介质层表面形成第三介质层；在所述第三介质层和第一介质层内形成第一接触孔，所述第一接触孔暴露出第一栅极表面以及第一源漏区表面。

可选的，还包括：对所述第二栅极进行第一刻蚀之后、形成所述第二介质层之前，对第一栅极进行第二刻蚀，去除部分厚度的第一栅极，使刻蚀后的第一栅极的表面低于第一介质层的表面。

可选的，所述第二刻蚀去除的第一栅极的厚度小于5nm。

可选的，还包括：对第一栅极进行第二刻蚀的同时，对第二栅极进行所述第二刻蚀。

可选的，所述第一刻蚀去除的第二栅极的厚度为10nm～30nm。

可选的，所述第一介质层的材料与第三介质层的材料相同。

可选的，所述第一介质层的材料至少包括氧化硅、碳氧化硅或碳氮氧化硅中的一种，第三介质层的材料至少包括氧化硅、碳氧化硅或碳氮氧化硅中的一种。

可选的，进行第一刻蚀的方法包括：在第一栅极表面形成第一掩膜层并暴露出第二栅极的顶面；采用湿法或干法刻蚀工艺刻蚀所述第二栅极，使所述第二栅极的厚度下降；去除所述第一掩膜层。

可选的，所述半导体衬底上还具有若干第二栅极，相邻第二栅极之间的半导体衬底内具有第二源漏区，在形成所述第一接触孔的同时，在第三介质层和第一介质层内形成第二接触孔，所述第二接触孔暴露出第二源漏区的表面。

可选的，刻蚀所述第三介质层、第一介质层，形成第一接触孔和第二接触孔的方法包括：在所述第三介质层表面形成第二掩膜层，所述第二掩膜层具有第一开口和第二开口，所述第一开口暴露出部分第一栅极顶部表面的第三介质层和位于所述第一栅极一侧的第一源漏区上方的第三介质层，所述第二开口暴露出第二源漏区上方的第三介质层；沿所述第一开口和第二开口依次刻蚀第三介质层和第一介质层，暴露出第一栅极的顶部表面、第一源漏区的表面和第二源漏区的表面，形成第一接触孔和第二接触孔。

可选的，所述第二掩膜层的形成方法包括：在所述第三介质层表面形成第二掩膜材料层；刻蚀所述第二掩膜材料层，在所述第二掩膜材料层内形成若干第二开口，所述第二开口位于第一源漏区和第二源漏区上方，且所述第二开口宽度大于相邻第一栅极或第二栅极之间的间距；再刻蚀所述第二掩膜材料层，使第一源漏区上方的第二开口宽度变大，形成第一开口，所述部分第一开口位于第一栅极上方。

可选的，所述第二介质层的材料至少包括氮化硅、氧化硅、碳氧化硅或碳氮氧化硅中的一种。

可选的，所述第一栅极侧壁表面还形成有第一侧墙，所述第二栅极侧壁表面还形成有第二侧墙。

可选的，第一接触孔还暴露出部分第一侧墙表面，第二接触孔还暴露出部分第二侧墙表面。

根据权利要求13所述的接触孔的形成方法，其特征在于，所述第一侧墙的材料为氮化硅、第二侧墙的材料为氮化硅。

可选的，还包括：在所述第一接触孔内填充金属材料形成第一金属插塞，在第二接触孔内填充金属材料形成第二金属插塞。

可选的，所述第一金属插塞包括：位于第一接触孔内壁表面的第一阻挡层和位于所述第一阻挡层表面的填充满所述第一接触孔的第一金属层；所述第二金属插塞包括：位于第二接触孔内壁表面的第二阻挡层和位于所述第二阻挡层表面的填充满所述第二接触孔的第二金属层。

可选的，所述第一阻挡层的材料至少包括TiN、TaN、Ti或Ta中的一种、第二阻挡层的材料至少包括TiN、TaN、Ti或Ta中的一种。

可选的，所述第一金属层的材料至少包括Al、W、Cu或Au中的一种，第二金属层的材料至少包括Al、W、Cu或Au中的一种。

为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体结构，其特征在于，包括：半导体衬底，所述半导体衬底上具有：相邻的第一栅极和第二栅极，所述第一栅极与半导体衬底之间具有第一栅介质层，第二栅极和半导体衬底之间具有第二栅介质层，所述第一栅极和第二栅极之间的半导体衬底内具有第一源漏区；位于所述半导体衬底上的第一介质层，所述第一介质层的表面与第一栅极、第二栅极的表面齐平；位于第二栅极顶部表面的第二介质层，所述第二介质层的表面与第一介质层的表面齐平；位于所述第一介质层、第一栅极和第二介质层表面的第三介质层；贯穿所述第三介质层、第一介质层的第一接触孔，所述第一接触孔暴露出第一栅极表面以及第一源漏区表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，所述半导体衬底上形成有表面齐平的第一栅极、第二栅极和第一介质层，所述半导体衬底内还具有位于第一栅极和第二栅极之间的第一源漏区；对第二栅极进行第一刻蚀，使所述第二栅极的表面低于第一栅极的表面，并且在所述刻蚀后的第二栅极表面形成第二介质层，所述第二介质层的表面与第一介质层的表面齐平，再在所述第一介质层表面形成第三介质层，通过刻蚀所述第三介质层和第一介质层形成第一接触孔，所述第一接触孔暴露出第一栅极表面和第一源漏区表面。由于所述第二栅极表面低于第一介质层的表面，提高了位于第三介质层内的第一接触孔与第二栅极表面之间的距离，从而提高了后续在第一接触孔内形成的第一金属插塞与所述第二栅极表面之间的距离，从而避免所述第一金属插塞与第二栅极之间发生电击穿而产生漏电流等问题。并且，所述第二栅极表面还形成有第二介质层，作为所述第二金属插塞和第二栅极之间的隔离结构，从而可以进一步提高所述半导体结构的可靠性。

进一步的，所述第一刻蚀去除的第二栅极的厚度为10nm～30nm，即所述刻蚀后的第二栅极的顶部表面与第一栅极和第一介质层的表面之间的高度差的范围为10nm～30nm，所述高度差可以确保后续形成的第一金属插塞和第二金属插塞与第二栅极表面具有足够的距离，避免产生漏电流等问题。

进一步的，还可以对第一栅极进行第二刻蚀，去除部分厚度的第一栅极，使被刻蚀后的第一栅极的表面低于第一介质层的表面，然后再形成所述第二介质层。由于所述第一栅极的表面低于第一介质层的表面，所以，在对第二介质材料层进行平坦化形成第二介质层的过程中，可以避免对第一栅极的表面造成损伤，从而后续在所述第一栅极表面形成第一金属插塞时，所述第一金属插塞与第一栅极表面的界面质量较好，可以降低所述第一栅极表面与第一金属插塞之间的接触电阻，从而提高最终形成的器件性能。所述第二刻蚀去除的第一栅极的厚度小于5nm，所述第二刻蚀去除的第一栅极的厚度较小，确保被第二刻蚀之后的第一栅极与第二栅极之间还保持一定的高度差。

附图说明

图1是本发明的一个实施例中的半导体结构的结构示意图；

图2至图10是本发明的另一个实施例中的半导体结构的形成过程的结构示意图。

具体实施方式

如背景技术中所述，现有技术形成的接触孔内的金属插塞容易与相邻的栅极结构产生漏电流等问题。

请参考图1，为采用自对准方法形成的接触孔后的示意图。

所述共享接触孔内的第一金属插塞31同时连接第一栅极21和第一源漏区11，而单一接触孔内的第二金属插塞32仅连接相邻第二栅极22之间的第二源漏区12，第二栅极22表面不形成金属插塞。所述第一金属插塞31、第二金属插塞32与第二栅极22之间通过侧墙23隔离，但是位于所述侧墙23上方的第一金属插塞31的边缘以及第二金属插塞32的边缘与第二栅极22的顶部表面之间的距离较小，很容易发生击穿，在第一金属插塞31和第二栅极22之间，或者第二金属插塞32与第一金属插塞31之间产生漏电流等问题。并且，由于刻蚀形成接触孔的过程中，光刻或者刻蚀误差的影响以及对侧墙23的过刻蚀，很容易使得所述第一金属插塞31、第二金属插塞32与第二栅极22之间发生桥连，使器件的可靠性降低。

本实施例中，通过形成高度不同的栅极结构，使得表面需要形成共享接触孔的第一栅极表面高于第二栅极的表面，从而增加了第二栅极表面与接触孔之间的距离，从而避免在共享接触孔内形成的金属插塞与第二栅极之间发生漏电流或者桥连的问题，提高器件的可靠性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图2，提供半导体衬底100，所述半导体衬底100上形成有：相邻的第一栅极310和第二栅极320，所述第一栅极310和第二栅极320之间的半导体衬底100内具有第一源漏区312；在所述半导体衬底100上形成第一介质层200，所述第一介质层200的表面与第一栅极310、第二栅极310的表面齐平。

所述半导体衬底100上还可以具有若干相邻的第二栅极320，相邻第二栅极320之间的半导体衬底100内具有第二源漏区322，本实施例中，所述第二栅极320的数量为两个。

所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底为单晶硅衬底。

所述第一栅极310与半导体衬底100之间具有第一栅介质层（图中未示出），所述第二栅极320与半导体衬底100之间具有第二栅介质层（图中未示出）。所述第一栅极310和第二栅极320可以通过前栅工艺或者后栅工艺形成。所述第一栅极310和第二栅极320的材料为多晶硅。在本发明的其他实施例中，所述第一栅极310和第二栅极320的材料还可以是金属栅极材料，所述第一栅极310和第二栅极320的材料可以相同或不同。

本实施例中，所述第一栅极310的侧壁表面还形成有第一侧墙311，所述第二栅极320的侧壁表面还形成有第二侧墙321。所述第一侧墙311和第二侧墙321的材料可以是氮化硅，所述第一侧墙311和第二侧墙321用于保护所述第一栅极310和第二栅极320。所述第一侧墙311和第二侧墙321的材料与第一介质层200的材料不同，从而在后续刻蚀第一介质层200形成第一接触孔和第二接触孔的过程中，所述第一侧墙311和第二侧墙321可以对第一栅极310和第二栅极320的侧壁进行保护。

所述第一源漏区312为其两侧的第一栅极310和第二栅极320共享的源漏区，所述第二源漏区322为其两侧的第二栅极320的共享源漏区，所述第一源漏区312和第二源漏区322可以通过离子注入或外延工艺形成。

所述第一介质层200的材料为氧化硅、碳氧化硅或碳氮氧化硅。

本实施例中，后续要在所述第一栅极310表面及第一栅极310与第二栅极320之间的第一源漏区312表面形成第一接触孔，所述第一接触孔同时暴露出所述第一栅极310表面和第一源漏区312表面，以便在所述第一接触孔内形成同时连接第一栅极310和第一源漏区312的金属插塞。所述第一接触孔可以采用自对准工艺形成，以所述第一栅极310和第二栅极320作为掩膜刻蚀所述第一栅极310和第二栅极320之间的第一介质层200。

本实施例中，作为示例，在所述第二源漏区322表面形成第二接触孔，所述第二接触孔暴露出第二源漏区322的表面，使得在所述第二接触孔内形成的金属插塞只连接所述第二源漏区322。

请参考图3，在所述第一栅极310上形成第一掩膜层330，暴露出第二栅极320的表面。

本实施例中，所述第一掩膜层300还覆盖第一栅极310两侧的第一侧墙311和部分第一介质层200，使得对所述第一栅极310能够起到足够的保护作用。

所述第一掩膜层300的材料可以是光刻胶或氧化硅、氮化硅等容易去除的掩膜材料，所述第一掩膜层300的材料可以与第一介质层200的材料不同，避免后续在去除所述第一掩膜层300的过程中对第一介质层200造成损伤。本实施例中，所述第一掩膜层300的材料为光刻胶层。形成所述第一掩膜层300的方法可以包括：在所述第一介质层200、第一栅极310、第一侧墙311、第二栅极320和第二侧墙312的表面形成光刻胶层之后，对所述光刻胶层进行曝光，形成所述第一掩膜层300。

请参考图4，对第二栅极320（请参考图3）进行第一刻蚀，去除部分厚度的第二栅极320（请参考图3），使刻蚀后的第二栅极320a的顶部表面低于第一栅极310的顶部表面。

所述第一刻蚀采用的刻蚀工艺为湿法刻蚀或干法刻蚀工艺。所述第一刻蚀去除的第二栅极320（请参考图3）的厚度为10nm～30nm，即所述刻蚀后的第二栅极320a的顶部表面与第一栅极310和第一介质层200的表面之间的高度差的范围为10nm～30nm，所述高度差可以确保后续形成的第一金属插塞和第二金属插塞与第二栅极表面具有足够的距离，避免产生漏电流等问题。

本实施例中，采用湿法刻蚀工艺对所述第二栅极320进行刻蚀。本实施例中，所述第二栅极320的材料为多晶硅，所述第一刻蚀采用的湿法刻蚀溶液为KOH溶液，所述KOH溶液中KOH的质量浓度为20%～40%。在本发明的其他实施例中，也可以是其他合适的溶液。所述湿法刻蚀的刻蚀溶液对于第二栅极320的材料具有较高的刻蚀选择性，从而可以避免会对第一介质层200及第二侧墙320造成损伤。

在对所述第二栅极320进行第一刻蚀的过程中，所述第一掩膜层330可以保护所述第一栅极310不受损伤，从而确保刻蚀后的第二栅极320a与第一栅极310的表面具有一定的高度差，进而提高后续形成的第一接触孔的边缘与第二栅极320a之间的距离，避免在第一接触孔内形成的第一金属插塞与所述第二栅极320a之间发生漏电流等问题。

请参考图5，去除所述第一掩膜层330（请参考图4）之后，在所述刻蚀后的第二栅极320a顶部表面形成第二介质层340，所述第二介质层340的表面与第一介质层200的表面齐平。

本实施例中，采用灰化工艺去除所述第一掩膜层330。

所述第二介质层340的材料可以与第二侧墙321的材料相同，本实施例中，所述第二介质层340的材料为氮化硅。所述第二介质层340位于第二栅极320a的顶部表面，可以保护所述第二栅极340a的表面不受损伤。

形成所述第二介质层340的方法包括：在所述第二栅极320a表面、第二侧墙321第一介质层200表面、第一栅极310表面、第一侧墙311表面形成第二介质材料层；以所述第一介质层200的表面作为停止层，对所述第二介质材料层进行平坦化，去除位于第一介质层200表面、第一栅极310表面、第一侧墙311表面的第二介质材料，形成位于第二栅极320a顶部的第二介质层340，并且，所述第二介质层340的表面与第一介质层200的表面齐平。所述第二介质材料层可以通过化学气相沉积、物理气相沉积工艺等形成。

在本发明的其他实施例中，在去除所述第一掩膜层330（请参考图4）之后，还可以对第一栅极310进行第二刻蚀，去除部分厚度的第一栅极310，使被刻蚀后的第一栅极310的表面低于第一介质层200的表面，并且刻蚀后的第一栅极310的表面仍然高于第二栅极320a的表面；然后再形成所述第二介质层340。由于所述第一栅极310的表面低于第一介质层200的表面，所以，在对第二介质材料层进行平坦化形成第二介质层的过程中，可以避免对第一栅极310的表面造成损伤，从而后续在所述第一栅极310表面形成第一金属插塞时，所述第一金属插塞与第一栅极表面的界面质量较好，可以降低所述第一栅极表面与第一金属插塞之间的接触电阻，从而提高最终形成的器件性能。

所述第二刻蚀采用的刻蚀方法可以是湿法刻蚀或干法刻蚀，在一个实施例中，所述第二刻蚀采用与第一刻蚀中相同的刻蚀工艺，采用KOH溶液对所述第一栅极310进行第二刻蚀，所述KOH溶液中KOH的质量浓度为20%～40%。。

所述第二刻蚀去除的第一栅极310的厚度小于5nm，所述第二刻蚀去除的第一栅极310的厚度较小，确保被第二刻蚀之后的第一栅极310的表面高于所述第二栅极320a的表面。

在本发明的其他所述例中，还可以对所述第一栅极310和第二栅极320a同时进行所述第二刻蚀，刻蚀去除相同厚度的第一栅极310和第二栅极320a，这样，可以使得所述第一栅极310和第二栅极320a的高度差不发生变化，使最终形成的第一金属插塞与第二栅极320a之间保持仍然保持足够的距离，从而避免产生漏电流等问题。在本发明的其他实施例中，所述第一栅极310和第二栅极320a可以采用不同的材料，对所述第一栅极310和第二栅极320同时进行第二刻蚀时，可以采用对第二栅极320a刻蚀速率大于对第一栅极310的刻蚀速率的刻蚀工艺，以进行第二刻蚀后的第一栅极310的表面高于第二栅极320a的表面。

请参考图6，在所述第一介质层200、第一栅极310、第一侧墙311、第二侧墙321和第二介质层340表面形成第三介质层400。

所述第三介质层400的材料至少包括氧化硅、碳氧化硅或碳氮氧化硅中的一种。所述第三介质层400的材料可以与第一介质层200的材料相同或不同。本实施例中，所述第一介质层200和第三介质层400的材料相同，均为氧化硅。

可以采用化学气相沉积工艺形成所述第三介质层400，所述第三介质层400作为层间介质层，隔离位于第三介质层上下方的器件，并且可以在所述第三介质层400内形成金属互连结构。

请参考图7，在所述第三介质层400表面形成第二掩膜材料层500，在所述第二掩膜材料层500形成第一图形化光刻胶层510，沿所述第一图形化光刻胶层510刻蚀所述第二掩膜材料层500，在所述第二掩膜材料层500内形成第二开口502。

采用化学沉积工艺形成所述第二掩膜材料层500，所述第二掩膜层500的材料为氮化硅或氧化硅等掩膜材料，本实施例中，所述第二掩膜材料层500的材料为氮化硅。

所述第一图形化光刻胶层510的形成方法包括：在所述第二掩膜材料层500表面采用旋涂工艺形成光刻胶层之后，对所述光刻胶层进行曝光，形成所述第一图形化光刻胶层510。

沿所述第一图形化光刻胶层510，采用干法刻蚀工艺刻蚀所述第二掩膜材料层500，形成若干第二开口502。所述第二开口502位于第一源漏区312和第二源漏区322上方，暴露出部分第三介质层400的表面，且所述第二开口502的宽度大于或等于相邻的第一栅极310、第二栅极320或者相邻第二栅极320之间的间距，使得后续沿所述第二开口502刻蚀第三介质层400和第一介质层200过程中，能够完全去除相邻第二栅极320、相邻第一栅极310和第二栅极320之间的第一介质层200。

请参考图8，去除所述第一图形化光刻胶层510（请参考图7），在所述第二掩膜材料层500上形成第二图形化光刻胶层520，所述第二图形化光刻胶层520填充满第二源漏区322上方的第二开口2（请参考图7），暴露出第一源漏区312上方的第二开口502及第一栅极310上方的第二掩膜材料层500的表面；以所述第二图形化光刻胶层520刻蚀所述第二掩膜材料层500，使第一源漏区312上方的第二开口502宽度变大，形成第一开口501。

具体的，可以采用干法刻蚀工艺刻蚀所述第二掩膜材料层500，形成所述第一开口501。部分第一开口501位于第一栅极310上方，部分第一开口501位于所述第一栅极310与第二栅极320之间的第一源漏区312上方，使得后续沿所述第一开口501刻蚀第三介质层400和第一介质层200形成的第一接触孔暴露出第一栅极表面和第一源漏区312表面，从而可以在所述第一接触孔内形成同时连接所述第一栅极310和第一源漏区312的第一金属插塞。

在本发明的其他实施例中，也可以仅采用一次光刻刻蚀工艺，同时形成所述第一开口501和第二开口502。本实施例中，采用两次光刻刻蚀工艺形成所述第一开口501，可以提高所述第一开口501的图形准确性，与采用单次光刻刻蚀工艺形成所述第一开口501和第二开口502相比，可以避免第一开口501和第二开口502图形尺寸和间距较小引起光学邻近效应而导致第一开口501的图形准确度不高的问题。

请参考图9，去除所述第二图形化光刻胶层520（请参考图7），沿所述第一开口501和第二开口502依次刻蚀所述第三介质层400和第一介质层200，暴露出第一栅极310的顶部表面、第一源漏区312的表面和第二源漏区322的表面，形成第一接触孔401和第二接触孔402。

所述第一介质层200和第三介质层400的材料与第一栅极310的材料、第一侧墙311、第二侧墙322的材料不同，沿所述第一开口501和第二开口502刻穿所述第三介质层400之后，继续以所述第一栅极310、第一侧墙311、第二侧墙322为掩膜刻蚀所述第一介质层200。

由于所述第一开口501部分位于第一栅极310的上方，部分位于第一源漏区312的上方，所以形成的部分第一接触孔401位于第一栅极310表面，部分第一接触孔401位于第一源漏区312表面。本实施例中，部分第一接触孔401还暴露出部分第二侧墙322的表面。

由于所述第二开口502位于第二源漏区322上方，并且大于或等于相邻第二栅极320之间的间距，所以沿所述第二开口502刻蚀形成的第二接触孔402位于第二源漏区322表面。本实施例中，所述第二开口502的宽度大于第二栅极320之间的间距，所述部分第二接触孔402位于第二侧墙321表面，所述第二开口502的宽度大于第二栅极320之间的间距可以提高所述第二开口502的宽度，降低形成所述第二开口502的难度。

刻蚀所述第三介质层400和第一介质层200的方法为干法刻蚀工艺，本实施例中，所述第三介质层400和第一介质层200的材料为氧化硅，所述干法刻蚀工艺采用的刻蚀气体包括CF4、CHF3、C2F6中的一种或几种气体。本实施例中，采用的刻蚀气体为CF4，缓冲气体为He，压强为20～200mTorr，其中CF4的流速为50sccm～1000sccm，He的流速为50sccm～1000sccm。

请参考图10，在所述第一接触孔401（请参考图9）内填充金属材料形成第一金属插塞410，在第二接触孔402（请参考图9）内填充金属材料形成第二金属插塞420。

形成所述第一金属插塞410和第二金属插塞420的方法包括：在所述第一接触孔401和第二接触孔402内填充金属材料，所述金属材料填充满第一接触孔401和第二接触孔402并覆盖所述第二掩膜层500；以所述第二掩膜层500为停止层，对所述金属材料进行平坦化，去除位于所述第二掩膜层500表面的金属材料，形成位于第一接触孔401内的第一金属插塞410、位于第二接触孔402内的第二金属插塞420。形成所述金属材料的方法包括：化学气相沉积、原子层沉积工艺、溅射工艺、蒸发工艺等。在本发明的其他实施例中，也可以在去除所述第二掩膜层500之后，再形成所述第一金属插塞和第二金属插塞。

在本发明的其他所述例中，在形成所述金属材料之前，还可以在所述第一接触孔401和第二接触孔402的内壁表面形成阻挡层，使最终形成的第一金属插塞410可以包括：位于第一接触孔401内壁表面的第一阻挡层和位于所述第一阻挡层表面的填充满所述第一接触孔401的第一金属层；所述第二金属插塞420包括：位于第二接触孔内壁表面的第二阻挡层和位于所述第二阻挡层表面的填充满所述第二接触孔的第二金属层。

所述第一阻挡层的材料至少包括TiN、TaN、Ti或Ta中的一种，所述第二阻挡层的材料至少包括TiN、TaN、Ti或Ta中的一种，所述第一金属层的材料至少包括Al、W、Cu或Au中的一种，所述第二金属层的材料至少包括Al、W、Cu或Au中的一种。所述第一阻挡层和第二阻挡层可以防止第一金属层和第二金属层内的金属离子扩散进入半导体衬底100以及第一栅极310内。

综上所述，本发明的实施例中，对表面不需要形成共享接触孔的第二栅极顶部进行刻蚀，使所述第二栅极的高度下降，然后在所述第二栅极顶部形成第二介质层，保护所述第二栅极；使第二栅极高度下降后可以使后续形成的第一接触孔和第二接触孔与第二栅极表面之间的距离增加，并且所述第二栅极表面受到第二介质层的保护从而在第一接触孔和第二接触孔内形成的第一金属插塞和第二金属插塞后，所述第一金属插塞和第二金属插塞与第二栅极之间不会产生漏电流等问题，从而可以提高器件的可靠性。

本发明的实施例还提供一种采用上述方法形成的半导体结构。

请参考图10，为采用上述方法形成的半导体结构的结构示意图。

所述半导体结构包括：半导体衬底100，所述半导体衬底100上形成有：相邻的第一栅极310和第二栅极320a，所述第一栅极310与半导体衬底100之间具有第一栅介质层（图中未示出），第二栅极320a和半导体衬底100之间具有第二栅介质层（图中未示出），所述第一栅极310和第二栅极320a之间的半导体衬底100内具有第一源漏区312；位于所述半导体衬底100上的第一介质层200，所述第一介质层200的表面与第一栅极310的表面齐平，所述第二栅极320a的表面低于第一栅极310表面；位于第二栅极320a顶部表面的第二介质层340，所述第二介质层340的表面与第一介质层200的表面齐平；位于所述第一介质层200、第一栅极310和第二介质层340表面的第三介质层400；贯穿所述第三介质层100、第一介质层200的第一接触孔，所述第一接触孔暴露出第一栅极310表面以及第一源漏区312表面。

所述半导体衬底100上还可以具有若干相邻的第二栅极320，相邻第二栅极320之间的半导体衬底100内具有第二源漏区322，本实施例中，所述第二栅极320的数量为两个。

本实施例中，还包括贯穿所述第三介质层100、第一介质层200的第二接触孔，所述第二接触孔位于第二源漏区322表面。

本实施例中，还包括填充满第一接触孔的第一金属插塞410，填充满所述第二接触孔的第二金属插塞420。

所述第一栅极310的侧壁表面形成有第一侧墙310，所述第二栅极320的侧壁表面形成有第二侧墙320。

所述第三介质层400表面还形成有第二掩膜层500，所述第一金属插塞410和第二金属插塞420的表面与所述第二掩膜层500的表面齐平。

所述半导体结构中，所述第二栅极320的表面低于第一栅极310和第一介质层200的表面，可以提高所述第二金属插塞420、第一金属插塞410和第二栅极320的表面之间的距离，并且，所述第二栅极320表面还形成有第二介质层340作为隔离结构，从而可以避免所述第一金属插塞410和第二金属插塞420与所述第二栅极320之间产生漏电流等问题，从而可以提高所述半导体结构的可靠性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底上形成有：相邻的第一栅极和第二栅极，所述第一栅极与半导体衬底之间具有第一栅介质层，第二栅极和半导体衬底之间具有第二栅介质层，所述第一栅极和第二栅极之间的半导体衬底内具有第一源漏区；

在所述半导体衬底上形成第一介质层，所述第一介质层的表面与第一栅极、第二栅极的表面齐平；

对第二栅极进行第一刻蚀，去除部分厚度的第二栅极，使刻蚀后的第二栅极的顶部表面低于第一栅极的顶部表面；

在刻蚀后的第二栅极顶部表面形成第二介质层，所述第二介质层的表面与第一介质层的表面齐平；

在所述第一介质层、第一栅极和第二介质层表面形成第三介质层；

在所述第三介质层和第一介质层内形成第一接触孔，所述第一接触孔暴露出第一栅极表面以及第一源漏区表面。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在对所述第二栅极进行第一刻蚀之后、形成第二介质层之前，对第一栅极进行第二刻蚀，去除部分厚度的第一栅极，使刻蚀后的第一栅极的表面高于第二栅极表面。

3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述第二刻蚀去除的第一栅极的厚度小于5nm。

4.根据权利要求2所述的半导体结构的形成方法，其特征在于，还包括：对第一栅极进行第二刻蚀的同时，对第二栅极进行所述第二刻蚀。

5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀去除的第二栅极的厚度为10nm～30nm。

6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料与第三介质层的材料相同。

7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料至少包括氧化硅、碳氧化硅或碳氮氧化硅中的一种，所述第三介质层的材料至少包括氧化硅、碳氧化硅或碳氮氧化硅中的一种。

8.根据权利要求1所述的半导体结构的形成方法，其特征在于，进行第一刻蚀的方法包括：在第一栅极表面形成第一掩膜层并暴露出第二栅极的顶面；采用湿法或干法刻蚀工艺刻蚀所述第二栅极，使所述第二栅极的厚度下降；去除所述第一掩膜层。

9.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底上还具有若干第二栅极，相邻第二栅极之间的半导体衬底内具有第二源漏区，在形成所述第一接触孔的同时，在第三介质层和第一介质层内形成第二接触孔，所述第二接触孔暴露出第二源漏区的表面。

10.根据权利要求9所述的半导体结构的形成方法，其特征在于，刻蚀所述第三介质层、第一介质层，形成第一接触孔和第二接触孔的方法包括：在所述第三介质层表面形成第二掩膜层，所述第二掩膜层具有第一开口和第二开口，所述第一开口暴露出部分第一栅极顶部表面的第三介质层和位于所述第一栅极一侧的第一源漏区上方的第三介质层，所述第二开口暴露出第二源漏区上方的第三介质层；沿所述第一开口和第二开口依次刻蚀第三介质层和第一介质层，暴露出第一栅极的顶部表面、第一源漏区的表面和第二源漏区的表面，形成第一接触孔和第二接触孔。

11.根据权利要求10所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的形成方法包括：在所述第三介质层表面形成第二掩膜材料层；刻蚀所述第二掩膜材料层，在所述第二掩膜材料层内形成若干第二开口，所述第二开口位于第一源漏区和第二源漏区上方，且所述第二开口宽度大于相邻第一栅极或第二栅极之间的间距；再刻蚀所述第二掩膜材料层，使第一源漏区上方的第二开口宽度变大，形成第一开口，部分第一开口位于第一栅极上方。

12.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层的材料至少包括氮化硅、氧化硅、碳氧化硅或碳氮氧化硅中的一种。

13.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅极侧壁表面还形成有第一侧墙，所述第二栅极侧壁表面还形成有第二侧墙。

14.根据权利要求13所述的半导体结构的形成方法，其特征在于，第一接触孔还暴露出部分第一侧墙表面，第二接触孔还暴露出部分第二侧墙表面。

15.根据权利要求13所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料为氮化硅、第二侧墙的材料为氮化硅。

16.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第一接触孔内填充金属材料形成第一金属插塞，在第二接触孔内填充金属材料形成第二金属插塞。

17.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述第一金属插塞包括：位于第一接触孔内壁表面的第一阻挡层和位于所述第一阻挡层表面的填充满所述第一接触孔的第一金属层；所述第二金属插塞包括：位于第二接触孔内壁表面的第二阻挡层和位于所述第二阻挡层表面的填充满所述第二接触孔的第二金属层。

18.根据权利要求17所述的半导体结构的形成方法，其特征在于，所述第一阻挡层的材料至少包括TiN、TaN、Ti或Ta中的一种，所述第二阻挡层的材料至少包括TiN、TaN、Ti或Ta中的一种。

19.根据权利要求17所述的半导体结构的形成方法，其特征在于，所述第一金属层的材料至少包括Al、W、Cu或Au中的一种，所述第二金属层的材料至少包括Al、W、Cu或Au中的一种。

20.根据权利要求1至19中任一权利要求所述的方法形成的半导体结构，其特征在于，包括：

半导体衬底，所述半导体衬底上具有：相邻的第一栅极和第二栅极，所述第一栅极与半导体衬底之间具有第一栅介质层，第二栅极和半导体衬底之间具有第二栅介质层，所述第一栅极和第二栅极之间的半导体衬底内具有第一源漏区；

位于所述半导体衬底上的第一介质层，所述第一介质层的表面与第一栅极、第二栅极的表面齐平；

位于第二栅极顶部表面的第二介质层，所述第二介质层的表面与第一介质层的表面齐平；

位于所述第一介质层、第一栅极和第二介质层表面的第三介质层；

贯穿所述第三介质层、第一介质层的第一接触孔，所述第一接触孔暴露出第一栅极表面以及第一源漏区表面。