CN105590861A - 晶体管的制造方法 - Google Patents
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Abstract
一种晶体管的制造方法,包括:提供半导体衬底;在所述半导体衬底上依次形成保护层、刻蚀阻挡层、伪栅材料层;对伪栅材料层、刻蚀阻挡层和保护层进行第一刻蚀,形成伪栅以及位于伪栅下方的剩余刻蚀阻挡层和剩余保护层;在所述伪栅之间的半导体衬底上形成层间介质层;去除所述伪栅,形成露出剩余刻蚀阻挡层的凹槽;去除所述凹槽内的剩余刻蚀阻挡层和剩余保护层,露出所述衬底;向露出衬底的凹槽内填充栅介电层和金属材料,形成金属栅极。本发明通过在保护层上增加刻蚀阻挡层,使去除伪栅的刻蚀很好的停止在刻蚀阻挡层上,平衡了伪栅结构刻蚀与层间介质层损失对保护层厚度的要求,提高了所形成晶体管的性能,提高了形成晶体管的良品率。
Description
技术领域
本发明涉及半导体器件制造领域,特别涉及一种晶体管的制造方法。
背景技术
随着集成电路制造技术的不断发展,MOS晶体管的特征尺寸也越来越小,为了降低MOS晶体管栅极的寄生电容、提高器件速度,高K栅介电层与金属栅极的栅极结构被引入到MOS晶体管中。
“后栅(Gate-Last)”工艺被广泛地应用于高K栅介电层与金属栅极的制造工艺中。与“前栅(Gate-First)”工艺相比,后栅工艺制作的器件可以避免源区或漏区退火对晶体管其他结构的影响。因此采用后栅工艺制作的器件稳定性更高。
参考图1至图3,示出了现有技术一种采用后栅工艺的晶体管制造方法的示意图。
参考图1,提供半导体衬底100,所述半导体衬底100上形成保护层101,在所述保护层101上形成伪栅102,在所述伪栅侧壁形成侧墙103,在所述伪栅102之间形成层间介质层104。
参考图2,去除所述伪栅102和保护层101,形成沟槽110。
参考图3,向所述沟槽110内填充栅介电层和金属材料,以形成金属栅电极,对所述晶体管进行平坦化处理,直至露出层间介质层104,形成金属栅。
然而,在对上述工艺形成的晶体管检测时发现晶体管易发生失效,成品率低。
发明内容
本发明解决的问题是提供一种晶体管的制造方法,提高所形成的晶体管的成品率。
为解决上述问题,本发明提供一种晶体管的制造方法,包括:
提供半导体衬底;
在所述半导体衬底上依次形成保护层、刻蚀阻挡层、伪栅材料层;
对伪栅材料层、刻蚀阻挡层和保护层进行第一刻蚀,形成伪栅以及位于伪栅下方的剩余刻蚀阻挡层和剩余保护层;
在所述伪栅之间的半导体衬底上形成层间介质层;
去除所述伪栅,形成露出剩余刻蚀阻挡层的凹槽;
去除所述凹槽内的剩余刻蚀阻挡层和剩余保护层,露出所述衬底;
向露出衬底的凹槽内填充栅介电层和金属材料,形成金属栅极。
可选的,所述去除所述伪栅的步骤中,所述刻蚀阻挡层的刻蚀速率小于所述伪栅的刻蚀速率。
可选的,所述刻蚀阻挡层的材料为氮化钛。
可选的,形成所述刻蚀阻挡层的方法包括物理气相沉积或原子层沉积。
可选的,所述刻蚀阻挡层的厚度在到的范围内。
可选的,所述保护层的材料为氧化硅。
可选的,所述保护层的厚度小于
可选的,所述去除所述凹槽内的剩余刻蚀阻挡层和剩余保护层,露出所述衬底的步骤包括:对所述凹槽进行第一清洗,去除所述剩余刻蚀阻挡层,露出所述剩余保护层;对所述凹槽进行第二清洗,去除所述剩余保护层,露出所述衬底。
可选的,对所述凹槽进行第一清洗去除所述剩余刻蚀阻挡层,露出所述剩余保护层的步骤中,所述刻蚀阻挡层的刻蚀速率大于所述保护层的刻蚀速率。
可选的,对所述凹槽进行第二清洗去除所述剩余保护层的步骤包括:所述层间介质层的刻蚀速率大于保护层的刻蚀速率。
可选的,对所述凹槽进行第一清洗,去除所述剩余刻蚀阻挡层,露出所述剩余保护层的步骤包括:采用氨水、双氧水和水的混合溶液对所述凹槽进行所述第一清洗。
可选的,对所述凹槽进行第二清洗,去除所述剩余保护层,露出所述衬底的步骤包括:采用稀释的氢氟酸对所述凹槽进行所述第二清洗。
可选的,所述保护层的材料为热氧化形成的氧化物,所述层间介质层的材料为化学气相沉积形成的氧化物。
可选的,对伪栅材料层、刻蚀阻挡层和保护层进行第一刻蚀之后,在所述伪栅之间填充层间介质层之前,所述制造方法还包括在所述伪栅的侧壁上形成侧墙。
可选的,在所述伪栅之间填充层间介质层之后,去除所述伪栅之前,所述制造方法还包括:采用化学机械研磨使层间介质层表面与伪栅表面齐平。
与现有技术相比,本发明的技术方案具有以下优点:
本发明晶体管的制造方法在保护层上设置一刻蚀阻挡层,所述保护层和刻蚀阻挡层共同用作缓冲层,通过设置所述刻蚀阻挡层能够有效地减小保护层的厚度;由于保护层的厚度得到了有效的减小,在后续保护层的去除过程中,去除保护层所用的时间比较短,可以避免层间介质层的过度损失。
此外,在去除伪栅的工艺中,以所述刻蚀阻挡层作为停止层对伪栅结构进行刻蚀,可以使去除伪栅的刻蚀能够很好的停止在刻蚀阻挡层上,提高了工艺的可控性,从而减少了刻蚀形成伪栅的过程中伪栅露出的半导体衬底的损失。
附图说明
图1至图3是现有技术一种采用后栅工艺的晶体管制造方法的示意图;
图4至图10是本发明晶体管的制造方法一实施例各步骤的示意图。
具体实施方式
有背景技术可知,现有技术形成的晶体管易发生失效、成品率低。
结合图1至图3示出的现有技术晶体管的制造方法的示意图,分析晶体管失效、成品率低的原因:
参考图1,晶体管保护层101的材料与层间介质层104的材料同为氧化物,在通过稀释的氢氟酸溶液清洗去除所述保护层101的同时,也会消耗部分厚度的层间介质层104。而且,由于保护层101和层间介质层104的形成工艺不同(形成保护层101的方法大多为热氧化工艺,形成层间介质层104的方法大多为化学气相沉积工艺),稀释的氢氟酸溶液对层间保护层101和层间介质层104的刻蚀速率也不相同,层间介质层104的刻蚀速率远大于保护层101的刻蚀速率。现有技术中,保护层101在伪栅形成和去除的过程中起到刻蚀停止的作用,厚度不能太薄,因此在去除保护层101时也会去除较厚的层间介质层104,使层间介质层104的上表面低于侧墙103的顶部。
如图2所示,在伪栅102和保护层101被去除之后,形成沟槽110,之后如图3所示,在凹槽110中填充栅介电层和金属材料形成金属栅极111。在向凹槽110中填充材料的同时,栅介电层和金属材料还覆盖了侧墙103的顶部以及侧墙103两侧的层间介质层104。后续通过平坦化处理,形成金属栅极111后,由于层间介质层104的上表面低于侧墙103的顶部,因此位于侧墙103两侧的层间介质层104表面还会被金属材料覆盖,从而影响了层间介质层104的绝缘性,容易导致晶体管失效、良品率降低。
为解决所述技术问题,本发明提供一种晶体管的制造方法,包括:
提供半导体衬底;
在所述半导体衬底上依次形成保护层、刻蚀阻挡层、伪栅材料层;
对伪栅材料层、刻蚀阻挡层和保护层进行第一刻蚀,形成伪栅以及位于伪栅下方的剩余刻蚀阻挡层和剩余保护层;
在所述伪栅之间的半导体衬底上形成层间介质层;
去除所述伪栅,形成露出剩余刻蚀阻挡层的凹槽;
去除所述凹槽内的剩余刻蚀阻挡层和剩余保护层,露出所述衬底;
向露出衬底的凹槽内填充栅介电层和金属材料,形成金属栅极。
本发明晶体管的制造方法在保护层上设置一刻蚀阻挡层,所述保护层和刻蚀阻挡层共同用作缓冲层,通过设置所述刻蚀阻挡层能够有效地减小保护层的厚度;由于保护层的厚度得到了有效的减小,在后续保护层的去除过程中,去除保护层所用的时间比较短,可以避免层间介质层的过度损失。此外,在去除伪栅的工艺中,以所述刻蚀阻挡层作为停止层对伪栅结构进行刻蚀,可以使去除伪栅的刻蚀能够很好的停止在刻蚀阻挡层上,提高了工艺的可控性,从而减少了刻蚀形成伪栅的过程中伪栅露出的半导体衬底的损失。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图4至图10是本发明所提供的晶体管的制造方法一实施例中各个步骤的结构示意图。
参考图4,提供半导体衬底200,在所述半导体衬底200上依次形成保护层201、刻蚀阻挡层211、伪栅材料层202。
所述半导体衬底200是后续工艺的工作平台。所述半导体衬底200的材料选自单晶硅、多晶硅或者非晶硅;所述半导体衬底200也可以选自硅、锗、砷化镓或锗硅化合物;所述半导体衬底200还可以选自具有外延层或外延层上硅结构;所述半导体衬底200还可以是其他半导体材料;所述半导体衬底200还可以为叠层半导体结构,例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上硅锗(SGOI)。本发明对此不做任何限制。本实施例中所述衬底200为一般平面的硅衬底。
所述保护层201可以在去除刻蚀阻挡层211的过程中,起到保护半导体衬底200的作用,避免刻蚀工艺对半导体衬底200的损伤。另外,所述保护层201还可避免刻蚀阻挡层的金属离子与半导体衬底200直接接触引起的器件可靠性方面的问题。
所述保护层201材料为氧化物,可以通过对所述半导体衬底200氧化工艺获得,或者通过化学气相沉积、物理气相沉积、原子层沉积或者炉管的方式形成。本实施例中所述保护层201的材料为热氧化形成的氧化物。
所述保护层的材料可以为氧化硅或氮氧化硅等。除此之外,保护层201的材料也可以为本领域技术人员公知的其他材料,本发明在此不做限制。
所述保护层201的厚度可以小于在后续去除伪栅的刻蚀中,刻蚀阻挡层211能很好地起到刻蚀停止的作用,因此即使保护层201厚度较小(小于),所述保护层201和所述刻蚀阻挡层211也能有效保护半导体衬底200,避免刻蚀工艺对晶体管沟道区域造成的损伤,提高所形成晶体管的性能,进而提高晶体管制造的良品率。
所述刻蚀阻挡层211在后续去除伪栅的刻蚀中起到刻蚀停止的作用,使对伪栅的刻蚀能够停止在刻蚀阻挡层211上。
所述刻蚀阻挡层211的材料设置为:在去除所述伪栅的步骤中,所述刻蚀阻挡层211的刻蚀速率小于所述伪栅的刻蚀速率;并且在后续去除所述刻蚀阻挡层211的清洗过程中,所述刻蚀阻挡层211的刻蚀速率大于所述保护层201的刻蚀速率。
具体的,本实施例中,所述刻蚀阻挡层211的材料为氮化钛。
所述刻蚀阻挡层211可以采用物理气相沉积或原子层沉积等方法在所述保护层201表面形成。
需要说明的是,如果刻蚀阻挡层211的厚度过小,难以在去除伪栅结构的刻蚀中起到有效的刻蚀停止的作用;如果刻蚀阻挡层211的厚度过大,则容易造成材料的浪费或者增加工艺难度。可选的,刻蚀阻挡层211的厚度在之间。
所述伪栅材料层202在后续用于形成伪栅。本实施例中,伪栅材料层202的材料为非晶硅,可以采用化学气相沉积、物理气相沉积或原子层沉积等方法在所述刻蚀阻挡层211表面形成。
需要说明的是,在形成伪栅材料层202之后,所述制造方法还包括:形成所述硬掩模层203,所述硬掩模层203在后续形成伪栅的刻蚀中起掩模的作用。所述硬掩模层203为氧化膜-氮化膜-氧化膜(ONO)结构。具体的,形成ONO结构硬掩模的过程,包括在伪栅材料层202上依次形成底层氧化膜、氮化膜和顶层氧化膜。本实施例中,底层氧化膜和底层氧化膜的材料为氧化硅,氮化膜的材料为氮化硅。
结合参考图5,对伪栅材料层202、刻蚀阻挡层211和保护层201进行第一刻蚀,形成伪栅202a以及位于伪栅202a下方的剩余刻蚀阻挡层211a和剩余保护层201a;
具体的,对所述硬掩模层203、伪栅材料层202、刻蚀阻挡层211和保护层201进行第一刻蚀的步骤包括:
在所述硬掩模层203上形成图形化的光刻胶,以所述图形化光刻胶为掩模,采用干法刻蚀工艺对所述硬掩模层203进行刻蚀。刻蚀完成后,形成暴露伪栅材料层202的凹槽后,去除所述光刻胶层。
以所述图形化的硬掩模层203为掩模,采用干法刻蚀工艺对所述伪栅材料层202、刻蚀阻挡层211和保护层201进行刻蚀,去除部分伪栅材料层202、刻蚀阻挡层211和保护层201露出衬底200,在剩余保护层201a和剩余刻蚀阻挡层211a上形成的伪栅202a。
本实施例中,采用氮化物作为硬掩模刻蚀所述伪栅材料层202、刻蚀阻挡层211和保护层201,可以获得与原设计更接近的图案。
刻蚀完成后,形成露出所述半导体衬底200上的伪栅结构。
参考图6,在伪栅202a之间的半导体衬底200上形成层间介质层204。
本实施例中,在后续去除保护层的清洗步骤中,所述层间介质层204的刻蚀速率大于所述剩余保护层201a的刻蚀速率。具体的,本实施例中,所述层间介质层204的材料与所述保护层201的材料同为氧化物。
具体的,在填充层间介质层204之后,去除伪栅202a的刻蚀之前,所述制造方法还包括:采用化学机械研磨去除硬掩模203a,并使层间介质层204表面与伪栅202a表面齐平。
需要说明的是,本实施例中,在以所述硬掩膜层203为掩模对伪栅材料层202、刻蚀阻挡层211和保护层201进行第一刻蚀之后,在向所述伪栅202a之间填充层间介质层204之前,所述制造方法还包括在所述伪栅202a的侧壁形成侧墙205。所述侧墙205可以为单层结构,也可以为叠层结构,侧墙205的材料可以为氮化硅、氮氧化硅或氧化硅的一种或几种组合。本实施例中,所述侧墙205的材料为氮化硅。
参考图7,去除所述伪栅202a,形成露出剩余刻蚀阻挡层211a的凹槽220。
以层间介质层204为掩模进行第二刻蚀,去除所述伪栅202a,形成露出剩余刻蚀阻挡层211a的凹槽220。
去除所述伪栅202a的工艺可以为干法刻蚀或干法加湿法刻蚀,所述干法刻蚀为传统的干法刻蚀工艺,所述湿法刻蚀可以采用四甲基氢氧化铵(TMAH:(CH3)4NOH)溶液,所述四甲基氢氧化铵溶液中四甲基氢氧化铵的质量百分比为1%~5%,溶液温度为20℃~100℃。
在伪栅刻蚀去除工艺中,所述剩余刻蚀阻挡层211a作为刻蚀停止层,可以保护位于所述剩余阻挡层212a和剩余保护层201a下面的半导体衬底200免受损伤。所述刻蚀阻挡层211的刻蚀速率小于所述伪栅202a的刻蚀速率,所以所述刻蚀能够很好地停止在剩余刻蚀阻挡层211a上。
具体的,在去除伪栅202a的过程中,以剩余刻蚀阻挡层211a作为刻蚀停止层对伪栅202a进行刻蚀,可以使对伪栅202a的刻蚀很好地停止在剩余刻蚀阻挡层211a上,即使保护层201厚度较小,也能够有效的保护其下方的半导体衬底200,避免刻蚀工艺对晶体管沟道区域造成损伤,提高了所形成的晶体管的性能,也提高了晶体管制造的良品率。
参考图8和图9,去除所述凹槽220内剩余刻蚀阻挡层211a和剩余保护层201a,露出所述衬底200。
本实施例中,通过对所述凹槽220进行第一清洗,去除所述剩余刻蚀阻挡层211a,露出所述剩余保护层201a;之后,对露出剩余保护层201a的所述凹槽220a进行第二清洗,去除所述剩余保护层201a,露出所述衬底200。
参考图8,本实施例中,对所述凹槽220进行第一清洗时,通过氨水、双氧水和水的混合溶液去除所述剩余刻蚀阻挡层211a,形成露出剩余保护层201a的凹槽220。所述氨水、双氧水和水的混合溶液为标准清洗1号溶液(StandardCleaning-1,SC1溶液),氨水、双氧水和水的混合溶液中氨水、双氧水和水的体积比为1:1~5:50~200。
参考图9,本实施例中,对露出剩余保护层201a的所述凹槽220进行第二清洗时,采用稀释的氢氟酸对所述凹槽220进行第二清洗,去除剩余保护层201a。本实施例中虽然层间介质层204刻蚀速率大于保护层201,但是由于保护层201的厚度很薄(小于),完全去除剩余保护层201a的时间较短。在较短时间内层间介质层204的损耗较少,因此,去除剩余保护层201a的过程对层间介质层204的影响不大。
参考图10,向所述凹槽220内填充栅介电层和金属材料,以形成金属栅极221。
本实施中,所述栅介电层的材料为高K材料,所述高K材料可以为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO;所述金属材料可以为铝、铜、银、金、铂、镍、钛、氮化钛、氮化铊、铊、碳化铊、氮硅化铊、钨、氮化钨、硅化钨的一种或多种。所述形成栅极的方法为本领域技术人员的公知技术,在此不再详述。
本发明通过在保护层上增加刻蚀阻挡层,减小了保护层的厚度,大大缩短去除保护层的刻蚀时间,避免了保护层去除过程中层间介质层的过度损失,能够很好地平衡伪栅结构刻蚀与层间介质层损失对保护层厚度的要求,提高了所形成晶体管的性能,提高了形成晶体管的良品率。此外,由于所述刻蚀阻挡层的存在,去除伪栅的刻蚀过程能够很好地停止在刻蚀阻挡层上,避免了去除伪栅的刻蚀过程对衬底的过度刻蚀,从而减少了晶体管沟道区域的损伤,进而提高了晶体管的良品率和性能。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种晶体管的制造方法,其特征在于,包括:
提供半导体衬底;
在所述半导体衬底上依次形成保护层、刻蚀阻挡层、伪栅材料层;
对伪栅材料层、刻蚀阻挡层和保护层进行第一刻蚀,形成伪栅以及位于伪栅下方的剩余刻蚀阻挡层和剩余保护层;
在所述伪栅之间的半导体衬底上形成层间介质层;
去除所述伪栅,形成露出剩余刻蚀阻挡层的凹槽;
去除所述凹槽内的剩余刻蚀阻挡层和剩余保护层,露出所述衬底;
向露出衬底的凹槽内填充栅介电层和金属材料,形成金属栅极。
2.如权利要求1所述的制造方法,其特征在于,所述去除所述伪栅的步骤中,所述刻蚀阻挡层的刻蚀速率小于所述伪栅的刻蚀速率。
3.如权利要求1所述的制造方法,其特征在于,所述刻蚀阻挡层的材料为氮化钛。
4.如权利要求1所述的制造方法,其特征在于,形成所述刻蚀阻挡层的方法包括物理气相沉积或原子层沉积。
5.如权利要求1所述的制造方法,其特征在于,所述刻蚀阻挡层的厚度在到的范围内。
6.如权利要求1所述的制造方法,其特征在于,所述保护层的材料为氧化硅。
7.如权利要求1或6所述的制造方法,其特征在于,所述保护层的厚度小于
8.如权利要求1所述的制造方法,其特征在于,所述去除所述凹槽内的剩余刻蚀阻挡层和剩余保护层,露出所述衬底的步骤包括:
对所述凹槽进行第一清洗,去除所述剩余刻蚀阻挡层,露出所述剩余保护层;
对所述凹槽进行第二清洗,去除所述剩余保护层,露出所述衬底。
9.如权利要求8所述的制造方法,其特征在于,对所述凹槽进行第一清洗去除所述剩余刻蚀阻挡层,露出所述剩余保护层的步骤中,所述刻蚀阻挡层的刻蚀速率大于所述保护层的刻蚀速率。
10.如权利要求8所述的制造方法,其特征在于,对所述凹槽进行第二清洗去除所述剩余保护层的步骤包括:所述层间介质层的刻蚀速率大于保护层的刻蚀速率。
11.如权利要求8所述的制造方法,其特征在于,对所述凹槽进行第一清洗,去除所述剩余刻蚀阻挡层,露出所述剩余保护层的步骤包括:采用氨水、双氧水和水的混合溶液对所述凹槽进行所述第一清洗。
12.如权利要求8所述的制造方法,其特征在于,对所述凹槽进行第二清洗,去除所述剩余保护层,露出所述衬底的步骤包括:
采用稀释的氢氟酸对所述凹槽进行所述第二清洗。
13.如权利要求1所述的制造方法,其特征在于,所述保护层的材料为热氧化形成的氧化物,所述层间介质层的材料为化学气相沉积形成的氧化物。
14.如权利要求1所述的制造方法,其特征在于,对伪栅材料层、刻蚀阻挡层和保护层进行第一刻蚀之后,在所述伪栅之间填充层间介质层之前,所述制造方法还包括在所述伪栅的侧壁上形成侧墙。
15.如权利要求1所述的制造方法,其特征在于,在所述伪栅之间填充层间介质层之后,去除所述伪栅之前,所述制造方法还包括:采用化学机械研磨使层间介质层表面与伪栅表面齐平。
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Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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C06 | Publication | ||
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GR01 | Patent grant |